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技術 DC/DCコンバータおよびその制御回路、システム電源

出願人 ローム株式会社
発明者 竹中省治
出願日 2015年10月30日 (5年1ヶ月経過) 出願番号 2015-214819
公開日 2017年5月18日 (3年7ヶ月経過) 公開番号 2017-085858
状態 特許登録済
技術分野 DC‐DCコンバータ
主要キーワード チャンネル共通 スロープ信号 電流分配回路 周辺回路部品 PWMクロック PWM周期内 電流バランス回路 メジャーループ
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図面 (15)

課題

解決手段

エラーアンプ202は、誤差信号VERRを生成する。チャンネルごとのパルス幅変調器204は、ピーク電流モードの変調器であり、PWMコンパレータ206とロジック回路208を含む。電流バランス回路220は、i番目(1≦i≦M)のチャンネルCHiについて、対応する電流検出信号VISiと、複数のチャンネルの電流検出信号VISの平均との差分に応じた補正信号VCMPiを、PWMコンパレータ206の2つの入力のうち少なくとも一方に重畳する。スレーブIC側のチャンネルごとの補正信号VCMPiは、スレーブICにおける電流検出信号の平均に応じている第1平均電流と、IS_IN端子に入力される電流情報VAVE_MSTRに応じた第2平均電流との差分に応じた成分をさらに含む。

概要

背景

さまざまな電子機器において、ある電圧値直流電圧を別の電圧値の直流電圧に変換するDC/DCコンバータが使用される。DC/DCコンバータの入力電流リップルを抑制するために、マルチフェーズのDC/DCコンバータが用いられる。図1は、マルチフェーズの昇圧(Boost)DC/DCコンバータ(単にDC/DCコンバータと称する)900の回路図である。DC/DCコンバータ900は、入力ライン902に直流入力電圧VINを受け、出力ライン904に昇圧された出力電圧VOUTを発生する。DC/DCコンバータ900は、Mチャンネル(Mは2以上の整数)で構成される。DC/DCコンバータ900はチャンネルごとに、スイッチングトランジスタM1、インダクタL1および整流素子D1を有し、Mチャンネルに共通の出力キャパシタC1を有する。なお、本明細書において必要に応じてチャンネル番号添え字で示す。

コントローラ910は、Mチャンネルで共通のエラーアンプ912と、チャンネルごとに設けられたピーク電流モードのパルス変調器914_1〜914_Mと、チャンネルごとに設けられたドライバ922_1〜922_Mと、を備える。抵抗R11、R12は、出力電圧VOUTを分圧し、出力電圧VOUTに応じたフィードバック信号VFBを生成する。エラーアンプ912は、フィードバック信号VFBとその目標値である基準電圧VREFの誤差増幅し、誤差に応じた誤差信号VERRを生成する。誤差信号VERRは、複数チャンネルのパルス変調器914_1〜914_Mに供給される。

パルス変調器914は、PWM(パルス幅変調コンパレータ916、ロジック回路918、スロープ補償器920を備える。電流センス抵抗R1は、スイッチングトランジスタM1のオン期間においてスイッチングトランジスタM1に流れる電流を検出するために設けられ、電流を示す電流検出信号VISを生成する。スロープ補償器920は、電流検出信号VISにスロープ信号SLOPEを重畳する。PWMコンパレータ916は、電流検出信号VISと誤差信号VERRを比較し、電流検出信号VISが誤差信号VERRに達すると、リセット信号オフ信号ともいう)ICMPアサート(たとえばハイレベル)する。ロジック回路918は、リセット信号ICMPに応答して、PWM信号SPWMをスイッチングトランジスタM1のオフを指示するオフレベル(たとえばローレベル)に遷移させる。またロジック回路918は所定の周期毎にアサートされるPWMクロックセット信号オン信号ともいう)に応答してPWM信号SPWMをスイッチングトランジスタM1のオンを指示するオンレベル(たとえばハイレベル)に遷移させる。ドライバ922は、PWM信号SPWMに応じてスイッチングトランジスタM1を駆動する。

図1のDC/DCコンバータ900をマルチフェーズ動作させるとき、複数チャンネルのパルス変調器914_1〜914_Mは、異なる位相で動作する。たとえばMフェーズで動作する場合、パルス変調器914_1〜914_Mの位相差は、360°/Mとなる。

概要

マルチフェーズDC/DCコンバータのチャンネル間の電流バランスを改善する。エラーアンプ202は、誤差信号VERRを生成する。チャンネルごとのパルス幅変調器204は、ピーク電流モードの変調器であり、PWMコンパレータ206とロジック回路208を含む。電流バランス回路220は、i番目(1≦i≦M)のチャンネルCHiについて、対応する電流検出信号VISiと、複数のチャンネルの電流検出信号VISの平均との差分に応じた補正信号VCMPiを、PWMコンパレータ206の2つの入力のうち少なくとも一方に重畳する。スレーブIC側のチャンネルごとの補正信号VCMPiは、スレーブICにおける電流検出信号の平均に応じている第1平均電流と、IS_IN端子に入力される電流情報VAVE_MSTRに応じた第2平均電流との差分に応じた成分をさらに含む。

目的

効果

実績

技術文献被引用数
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牽制数
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請求項1

マルチフェーズのDC/DCコンバータ制御回路であって、前記DC/DCコンバータは、チャンネルごとに設けられたスイッチングトランジスタインダクタ整流素子を有しており、前記制御回路は、前記DC/DCコンバータの出力電圧に応じたフィードバック信号とその目標値の誤差増幅し、誤差信号を生成するエラーアンプと、複数のチャンネルに対応するピーク電流モードの複数のパルス幅変調器であって、それぞれが、対応するスイッチングトランジスタに流れる電流を示す電流検出信号を前記誤差信号と比較するコンパレータと、前記コンパレータの出力に応じてPWM(Pulse Width Modulation)信号をオフレベル遷移させるロジック回路と、を含む、複数のパルス幅変調器と、複数のチャンネルに対応し、それぞれが対応する前記PWM信号に応じて、対応する前記スイッチングトランジスタを駆動する、複数のドライバと、複数のチャンネルそれぞれについて、対応する前記電流検出信号と前記複数のチャンネルの前記電流検出信号の平均との差分に応じた補正信号を、対応する前記コンパレータの2つの入力のうち少なくとも一方に重畳する電流バランス回路と、前記複数のチャンネルの前記電流検出信号の平均を示す電流情報を外部に出力する電流情報出力端子と、外部から前記電流情報を受ける電流情報入力端子と、前記誤差信号を外部に出力し、外部から受けるためのフィードバック端子と、前記エラーアンプと前記フィードバック端子の間に設けられたスイッチと、を備え、前記制御回路は複数個を組み合わせて、ひとつをマスターICとして、その他をスレーブICとして動作可能であり、前記スレーブICの前記電流情報入力端子は、前記マスターICの前記電流情報出力端子と接続され、前記スレーブICの前記電流バランス回路におけるチャンネルごとの補正信号は、前記スレーブICにおける前記電流検出信号の平均に応じている第1平均電流と、前記電流情報入力端子に入力される前記電流情報に応じた第2平均電流との差分に応じた成分をさらに含むことを特徴とする制御回路。

請求項2

前記電流バランス回路は、前記複数のチャンネルそれぞれについて、前記補正信号を前記誤差信号側の入力に重畳することを特徴とする請求項1に記載の制御回路。

請求項3

前記電流バランス回路は、前記複数のチャンネルに対応し、それぞれが、対応する前記電流検出信号に応じた個別電流を生成する、複数の個別電流生成回路と、同じIC内の複数のチャンネルの個別電流の平均に相当する第1平均電流を生成する第1平均電流生成回路と、前記電流情報出力端子に入力される前記電流情報に応じた前記第2平均電流を生成する第2平均電流生成回路と、前記複数のチャンネルに対応し、それぞれが、対応する前記個別電流と前記第1平均電流との差分に相当する第1差分電流を生成する、複数の第1差分電流生成回路と、前記第1平均電流と前記第2平均電流の差分に相当する第2差分電流を生成する第2差分電流生成回路と、前記電流情報を生成する電流情報生成回路と、前記複数のチャンネルに対応する複数の重畳回路であって、(i)前記マスターICにおいては、それぞれが前記補正信号として、対応する前記第1差分電流に応じたオフセット電圧を対応する前記コンパレータの2つの入力のうち少なくとも一方に重畳し、(ii)前記スレーブICにおいては、それぞれが前記補正信号として、対応する前記第1差分電流に加えて前記第2差分電流に応じたオフセット電圧を対応する前記コンパレータの2つの入力のうち少なくとも一方に重畳する、複数の重畳回路と、を含むことを特徴とする請求項1または2に記載の制御回路。

請求項4

前記複数の重畳回路はそれぞれ、第1端が前記エラーアンプの出力と接続され、第2端が対応する前記コンパレータの入力と接続されるオフセット抵抗を含み、(i)前記マスターICにおいては対応する前記第1差分電流を、(ii)前記スレーブICにおいては対応する前記第1差分電流に加えて前記第2差分電流を、前記オフセット用抵抗の前記第2端にソースおよび/またはシンクすることを特徴とする請求項3に記載の制御回路。

請求項5

前記複数の個別電流生成回路はそれぞれ、対応する電流検出信号を電流信号に変換する電圧電流変換回路と、前記電流信号を3系統コピーし、1系統を前記第1平均電流生成回路に、1系統を対応する前記第1差分電流生成回路に、1系統を前記電流情報生成回路に供給する電流分配回路と、を含むことを特徴とする請求項3または4に記載の制御回路。

請求項6

前記複数のチャンネルがMであるとき、前記第1平均電流生成回路は、サイズ比がM:1である入力トランジスタ出力トランジスタを含むカレントミラー回路を含み、前記入トランジスタに前記複数のチャンネルの個別電流が入力され、前記出力トランジスタに流れる電流を、前記第1平均電流として出力することを特徴とする請求項3から5のいずれかに記載の制御回路。

請求項7

前記電流情報生成回路は、前記複数のチャンネルの前記個別電流の合計電流経路上に設けられた第1変換抵抗を含み、前記第1変換抵抗の電圧降下に応じた前記電流情報を出力することを特徴とする請求項3から6のいずれかに記載の制御回路。

請求項8

前記電流バランス回路は、複数のチャンネルに対応し、それぞれが、対応する前記電流検出信号を、各周期内の所定のタイミングでサンプリングする、複数のサンプルホールド回路を含むことを特徴とする請求項1から7のいずれかに記載の制御回路。

請求項9

前記複数のサンプルホールド回路はそれぞれ、対応する前記電流検出信号を、ピークまたはボトムのタイミングでサンプリングすることを特徴とする請求項8に記載の制御回路。

請求項10

前記複数のサンプルホールド回路はそれぞれ、前記電流検出信号を受ける入力端子と、出力端子と、前記入力端子と前記出力端子の間に直列に設けられる第1スイッチおよび第2スイッチと、前記第1スイッチおよび前記第2スイッチの接続ノードと接続される第1キャパシタと、前記出力端子と接続される第2キャパシタと、を含み、前記第2キャパシタの容量は前記第1キャパシタの容量より大きいことを特徴とする請求項8または9に記載の制御回路。

請求項11

マルチフェーズのDC/DCコンバータの制御回路であって、前記DC/DCコンバータは、チャンネルごとに設けられたスイッチングトランジスタ、インダクタ、整流素子を有しており、前記制御回路は、前記DC/DCコンバータの出力電圧に応じたフィードバック信号とその目標値の誤差を増幅し、誤差信号を生成するエラーアンプと、複数のチャンネルに対応するピーク電流モードの複数のパルス幅変調器であって、それぞれが、対応するスイッチングトランジスタに流れる電流を示す電流検出信号を前記誤差信号と比較するコンパレータと、前記コンパレータの出力に応じてPWM(Pulse Width Modulation)信号をオフレベルに遷移させるロジック回路と、を含む、複数のパルス幅変調器と、複数のチャンネルに対応し、それぞれが対応する前記PWM信号に応じて、対応する前記スイッチングトランジスタを駆動する、複数のドライバと、複数のチャンネルそれぞれについて、対応する前記電流検出信号と、前記複数のチャンネルの前記電流検出信号の平均との差分に応じた補正信号を、対応する前記コンパレータの2つの入力のうち少なくとも一方に重畳する電流バランス回路と、前記複数のチャンネルの前記電流検出信号の平均を示す電流情報を外部に出力する電流情報出力端子と、外部から前記電流情報を受ける電流情報入力端子と、前記誤差信号を外部に出力し、外部から受けるためのフィードバック端子と、前記エラーアンプと前記フィードバック端子の間に設けられたスイッチと、を備え、前記制御回路は複数個を組み合わせて、ひとつをマスターICとして、その他をスレーブICとして動作可能であり、前記スレーブICの前記電流情報入力端子は、前記マスターICの前記電流情報出力端子と接続され、前記スレーブICの前記電流バランス回路は、複数のチャンネルそれぞれについて、対応する前記電流検出信号に応じた個別電流と、前記電流情報入力端子に入力される前記電流情報に応じた第2平均電流の差分に応じた補正信号を、対応する前記コンパレータの2つの入力のうち少なくとも一方に重畳することを特徴とする制御回路。

請求項12

ひとつの半導体基板一体集積化されることを特徴とする請求項1から11のいずれかに記載の制御回路。

請求項13

請求項1から12のいずれかに記載の制御回路を備えることを特徴とするDC/DCコンバータ。

請求項14

請求項13に記載のDC/DCコンバータを備えることを特徴とするシステム電源

技術分野

0001

本発明は、DC/DCコンバータに関する。

背景技術

0002

さまざまな電子機器において、ある電圧値直流電圧を別の電圧値の直流電圧に変換するDC/DCコンバータが使用される。DC/DCコンバータの入力電流リップルを抑制するために、マルチフェーズのDC/DCコンバータが用いられる。図1は、マルチフェーズの昇圧(Boost)DC/DCコンバータ(単にDC/DCコンバータと称する)900の回路図である。DC/DCコンバータ900は、入力ライン902に直流入力電圧VINを受け、出力ライン904に昇圧された出力電圧VOUTを発生する。DC/DCコンバータ900は、Mチャンネル(Mは2以上の整数)で構成される。DC/DCコンバータ900はチャンネルごとに、スイッチングトランジスタM1、インダクタL1および整流素子D1を有し、Mチャンネルに共通の出力キャパシタC1を有する。なお、本明細書において必要に応じてチャンネル番号添え字で示す。

0003

コントローラ910は、Mチャンネルで共通のエラーアンプ912と、チャンネルごとに設けられたピーク電流モードのパルス変調器914_1〜914_Mと、チャンネルごとに設けられたドライバ922_1〜922_Mと、を備える。抵抗R11、R12は、出力電圧VOUTを分圧し、出力電圧VOUTに応じたフィードバック信号VFBを生成する。エラーアンプ912は、フィードバック信号VFBとその目標値である基準電圧VREFの誤差増幅し、誤差に応じた誤差信号VERRを生成する。誤差信号VERRは、複数チャンネルのパルス変調器914_1〜914_Mに供給される。

0004

パルス変調器914は、PWM(パルス幅変調コンパレータ916、ロジック回路918、スロープ補償器920を備える。電流センス抵抗R1は、スイッチングトランジスタM1のオン期間においてスイッチングトランジスタM1に流れる電流を検出するために設けられ、電流を示す電流検出信号VISを生成する。スロープ補償器920は、電流検出信号VISにスロープ信号SLOPEを重畳する。PWMコンパレータ916は、電流検出信号VISと誤差信号VERRを比較し、電流検出信号VISが誤差信号VERRに達すると、リセット信号オフ信号ともいう)ICMPアサート(たとえばハイレベル)する。ロジック回路918は、リセット信号ICMPに応答して、PWM信号SPWMをスイッチングトランジスタM1のオフを指示するオフレベル(たとえばローレベル)に遷移させる。またロジック回路918は所定の周期毎にアサートされるPWMクロックセット信号オン信号ともいう)に応答してPWM信号SPWMをスイッチングトランジスタM1のオンを指示するオンレベル(たとえばハイレベル)に遷移させる。ドライバ922は、PWM信号SPWMに応じてスイッチングトランジスタM1を駆動する。

0005

図1のDC/DCコンバータ900をマルチフェーズ動作させるとき、複数チャンネルのパルス変調器914_1〜914_Mは、異なる位相で動作する。たとえばMフェーズで動作する場合、パルス変調器914_1〜914_Mの位相差は、360°/Mとなる。

発明が解決しようとする課題

0006

図2は、マルチフェーズ動作するマルチチャンネルDC/DCコンパレータの動作波形図である。本明細書における波形図やタイムチャート縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。ここでは理解の容易化のため、M=4チャンネル、4フェーズのコンバータ900について説明する。ピーク電流モードのDC/DCコンバータは、出力電圧VOUTを目標値VOUT(REF)に安定化するメジャーループと、スイッチングトランジスタM1に流れる電流IM1(つまりコイル電流IL)のピークを制御するマイナーループが存在する。メジャーループについては全チャンネル共通で動作するが、マイナーループについてはチャンネル毎に個別に動作する。

0007

図1のDC/DCコンバータ900では、複数のインダクタL1のインダクタンスがばらついたりすると、複数チャンネルのコイル電流IL1〜IL4のバランス崩れ、特定のチャンネルのインダクタL1に電流が集中するという問題が生じうる。このような問題は昇圧DC/DCコンバータのみでなく、降圧DC/DC(Buck)コンバータ、あるいは昇降圧コンバータにおいても生じうる。

0008

本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、チャンネル間の電流バランスを改善したマルチフェーズDC/DCコンバータおよびその制御回路の提供にある。

課題を解決するための手段

0009

本発明のある態様は、マルチフェーズのDC/DCコンバータの制御回路に関する。DC/DCコンバータは、チャンネルごとに設けられたスイッチングトランジスタ、インダクタ、整流素子を有する。制御回路は、DC/DCコンバータの出力電圧に応じたフィードバック信号とその目標値の誤差を増幅し、誤差信号を生成するエラーアンプと、複数のチャンネルに対応するピーク電流モードの複数のパルス幅変調器であって、それぞれが、対応するスイッチングトランジスタに流れる電流を示す電流検出信号を誤差信号と比較するコンパレータと、コンパレータの出力に応じてPWM(Pulse Width Modulation)信号をオフレベルに遷移させるロジック回路と、を含む、複数のパルス幅変調器と、複数のチャンネルに対応し、それぞれが対応するPWM信号に応じて、対応するスイッチングトランジスタを駆動する、複数のドライバと、複数のチャンネルそれぞれについて、対応する電流検出信号と、複数のチャンネルの電流検出信号の平均との差分に応じた補正信号を、対応するコンパレータの2つの入力のうち少なくとも一方に重畳する電流バランス回路と、複数のチャンネルの電流検出信号の平均を示す電流情報を外部に出力する電流情報出力端子と、外部から電流情報を受ける電流情報入力端子と、誤差信号を外部に出力し、外部から受けるためのフィードバック端子と、エラーアンプとフィードバック端子の間に設けられたスイッチと、を備える。制御回路は複数個を組み合わせて、ひとつをマスターICとして、その他をスレーブICとして動作可能である。スレーブICの電流情報入力端子は、マスターICの電流情報出力端子と接続される。スレーブICの電流バランス回路におけるチャンネルごとの補正信号は、スレーブICにおける電流検出信号の平均に応じている第1平均電流と、電流情報入力端子に入力される電流情報に応じた第2平均電流との差分に応じた成分をさらに含む。
この態様によれば、マスターIC、スレーブICそれぞれにおいて、各チャンネルのコイル電流を、同じICに対応する複数チャンネルのコイル電流の平均に近づけることができる。さらにスレーブICに対応する複数のコイル電流の平均を、マスターICに対応する複数チャンネルのコイル電流の平均に近づけることができる。

0010

電流バランス回路は、複数のチャンネルそれぞれについて、補正信号を誤差信号側の入力に重畳してもよい。これにより、回路の安定性を損なわずに、電流バランスを保つことができる。

0011

電流バランス回路は、複数のチャンネルに対応し、それぞれが、対応する前記電流検出信号に応じた個別電流を生成する、複数の個別電流生成回路と、同じIC内の複数のチャンネルの個別電流の平均に相当する第1平均電流を生成する第1平均電流生成回路と、電流情報出力端子に入力される電流情報に応じた前記第2平均電流を生成する第2平均電流生成回路と、複数のチャンネルに対応し、それぞれが、対応する個別電流と第1平均電流との差分に相当する第1差分電流を生成する、複数の第1差分電流生成回路と、第1平均電流と第2平均電流の差分に相当する第2差分電流を生成する第2差分電流生成回路と、電流情報を生成する電流情報生成回路と、複数のチャンネルに対応する複数の重畳回路であって、(i)マスターICにおいては、それぞれが補正信号として、対応する第1差分電流に応じたオフセット電圧を対応するコンパレータの2つの入力のうち少なくとも一方に重畳し、(ii)スレーブICにおいては、それぞれが補正信号として、対応する第1差分電流に加えて第2差分電流に応じたオフセット電圧を対応するコンパレータの2つの入力のうち少なくとも一方に重畳する、複数の重畳回路と、を含んでもよい。

0012

複数の重畳回路はそれぞれ、第1端がエラーアンプの出力と接続され、第2端が対応するコンパレータの入力と接続されるオフセット用抵抗を含み、(i)マスターICにおいては対応する第1差分電流を、(ii)スレーブICにおいては対応する第1差分電流に加えて第2差分電流を、オフセット用抵抗の第2端にソースおよび/またはシンクしてもよい。オフセット用抵抗の抵抗値に応じて、電流バランスのゲインを調節できる。

0013

複数の重畳回路はそれぞれ、オフセット用抵抗と並列に接続される第3キャパシタを含んでもよい。第3キャパシタの容量に応じて、電流バランスの応答速度を調節できる。

0014

複数の個別電流生成回路はそれぞれ、対応する電流検出信号を電流信号に変換する電圧電流変換回路と、電流信号を3系統コピーし、1系統を第1平均電流生成回路に、1系統を対応する第1差分電流生成回路に、1系統を電流情報生成回路に供給する電流分配回路と、を含んでもよい。

0015

複数のチャンネルがMであるとき、第1平均電流生成回路は、サイズ比がM:1である入力トランジスタ出力トランジスタを含むカレントミラー回路を含み、入力トランジスタに複数のチャンネルの個別電流が入力され、出力トランジスタに流れる電流を、第1平均電流として出力してもよい。

0016

電流情報生成回路は、複数のチャンネルの個別電流の合計電流経路上に設けられた第1変換抵抗を含み、第1変換抵抗の電圧降下に応じた電流情報を出力してもよい。

0017

電流バランス回路は、複数のチャンネルに対応し、それぞれが、対応する電流検出信号を、各周期内の所定のタイミングでサンプリングする、複数のサンプルホールド回路を含んでもよい。

0018

複数のサンプルホールド回路はそれぞれ、対応する電流検出信号を、ピークまたはボトムのタイミングでサンプリングしてもよい。
この場合、サンプルホールド回路の動作を、対応するチャンネルのスイッチングトランジスタのオン、オフ、つまりPWM信号と同期させればよいため、制御を簡易化できる。

0019

複数のサンプルホールド回路はそれぞれ、電流検出信号を受ける入力端子と、出力端子と、入力端子と出力端子の間に直列に設けられる第1スイッチおよび第2スイッチと、第1スイッチおよび第2スイッチの接続ノードと接続される第1キャパシタと、出力端子と接続される第2キャパシタと、を含んでもよい。第2キャパシタの容量は第1キャパシタの容量より大きくてもよい。
この構成では、第1キャパシタと第2キャパシタの容量に応じて、電流バランスの応答速度を調節できる。

0020

ある態様において制御回路はひとつの半導体基板一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。

0021

本発明の別の態様はDC/DCコンバータに関する。DC/DCコンバータは上述のいずれかの制御回路を備える。

0022

本発明の別の態様は、システム電源に関する。システム電源は、上述DC/DCコンバータを備えてもよい。

0023

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

発明の効果

0024

本発明のある態様によれば、チャンネル間の電流バランスを改善できる。

図面の簡単な説明

0025

マルチフェーズの昇圧DC/DCコンバータの回路図である。
マルチフェーズ動作するマルチチャンネルDC/DCコンパレータの動作波形図である。
第1の実施の形態に係る制御回路を備えるDC/DCコンバータの回路図である。
図4(a)、(b)は、図3のDC/DCコンバータの動作波形図である。
電流バランス回路の構成例を示す回路図である。
重畳回路の構成例を示す回路図である。
サンプルホールド回路の構成例を示す回路図である。
図7のサンプルホールド回路の動作波形図である。
個別電流生成回路、平均電流生成回路、差分電流生成回路の構成例を示す回路図である。
第2の実施の形態に係る制御回路の回路図である。
図11(a)は、図10のマスターICである制御回路の動作波形であり、図11(b)は、図10のスレーブICである制御回路の動作波形図である。
図10の電流バランス回路の回路図である。
第2平均電流生成回路、電流情報生成回路、第2差分電流生成回路の構成例を示す回路図である。
実施の形態に係るDC/DCコンバータを利用したシステム電源のブロック図である。

実施例

0026

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

0027

本明細書において、「部材Aが、部材Bと接続された状態」とは、部材Aと部材Bが物理的に直接的に接続される場合や、部材Aと部材Bが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

0028

また、「信号A(電圧、電流)が信号B(電圧、電流)に応じている」とは、信号Aが信号Bと相関を有することを意味し、具体的には、(i)信号Aが信号Bである場合、(ii)信号Aが信号Bに比例する場合、(iii)信号Aが信号Bをレベルシフトして得られる場合、(iv)信号Aが信号Bを増幅して得られる場合、(v)信号Aが信号Bを反転して得られる場合、(vi)あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号A、Bの種類、用途に応じて定まることが当業者には理解される。

0029

(第1の実施の形態)
図3は、第1の実施の形態に係る制御回路200を備えるDC/DCコンバータ100の回路図である。DC/DCコンバータ100は、図1と同様に、マルチチャンネル、マルチフェーズの昇圧(Boost)コンバータであり、入力ライン102に直流入力電圧VINを受け、出力ライン104に昇圧された出力電圧VOUTを発生する。DC/DCコンバータ100は、Mチャンネル(Mは2以上の整数)で構成される。チャンネル数Mは任意であり、2チャンネル、3チャンネル、4チャンネル、6チャンネル、8チャンネル、12チャンネル、16チャンネルなど、DC/DCコンバータ100の用途に応じて決めればよい。

0030

DC/DCコンバータ100は、出力回路110および制御回路200を備える。出力回路110は、チャンネルごとに、スイッチングトランジスタM1、インダクタL1、整流素子D1、電流センス抵抗R1を有し、Mチャンネルに共通の出力キャパシタC1および抵抗R11,R12を有する。チャンネルごとの電流センス抵抗R1は、対応するスイッチングトランジスタM1と接地の間に設けられ、スイッチングトランジスタM1のオン期間においてスイッチングトランジスタM1に流れる電流(すなわちコイル電流)に比例した電圧降下が発生する。電流センス抵抗R1の電圧降下は、電流検出信号VISとして、対応するCS端子に入力される。

0031

制御回路200は、単一の半導体基板に集積化された機能IC(IntegratedCircuit)である。制御回路200は、チャンネルごとに、出力(OUT)端子電流検出(CS)端子を有する。また制御回路200は、全チャンネルで共通のフィードバック(FB)端子を有する。FB端子には出力電圧VOUTに応じたフィードバック信号VFBがフィードバックされる。制御回路200は、フィードバック信号VFBがその目標値VREFに近づくように、複数チャンネルCH1〜CHMのスイッチングトランジスタM11〜M1Mを制御する。なお、スイッチングトランジスタM1は制御回路200に集積化されてもよい。また電流センス抵抗R1は制御回路200に集積化されてもよい。

0032

制御回路200は、エラーアンプ202、パルス幅変調器204_1〜204_M、ドライバ212_1〜212_M、電流バランス回路220を備える。エラーアンプ202は、DC/DCコンバータ100の出力電圧VOUTに応じたフィードバック信号VFBとその目標値VREFの誤差を増幅し、誤差信号VERRを生成する。

0033

複数のパルス幅変調器204_1〜204_Mは、複数のチャンネルに対応しており、ピーク電流モードの構成を有する。各パルス幅変調器204は、PWMコンパレータ206、ロジック回路208、スロープ補償器210を含む。i番目(1≦i≦M)のチャンネルのPWMコンパレータ206は、対応するスイッチングトランジスタM1に流れる電流IM1を示す電流検出信号VISを誤差信号VERRと比較する。ロジック回路208は、PWMコンパレータ206の出力(リセット信号)ICMPに応じてPWM信号をオフレベル(たとえばローレベル)に遷移させる。またロジック回路208は、PWM周期間隔にアサートされるPWMクロック(セット信号)と同期して、PWM信号をオンレベルに遷移させる。スロープ補償器210は、電流検出信号VISまたは誤差信号VERRの一方に、スロープ電圧VSLOPEを重畳する。

0034

複数のドライバ212_1〜212_Mは、複数のチャンネルCH1〜CHMに対応する。i番目のドライバ212_iは、対応するパルス幅変調器204_iからのPWM信号SPWMに応じて、対応するスイッチングトランジスタM1_1を駆動する。

0035

電流バランス回路220は、複数のチャンネルCH1〜CHMそれぞれについて、対応する電流検出信号VISiと、複数のチャンネルCH1〜CHMの電流検出信号VIS1〜VISM平均値VAVEとの差分に応じた補正信号VCMPiを、対応するPWMコンパレータ206_iの2つの入力のうち少なくとも一方に重畳する。

0036

好ましくは電流バランス回路220は、複数のチャンネルCH1〜CHMそれぞれについて、補正信号VCMP1〜VCMPMを誤差信号VERR側の入力(図3においてPWMコンパレータ206の反転入力端子側)に重畳する。つまりPWMコンパレータ206_iは、補正信号VCMPiが重畳された誤差信号VERRiを電流検出信号VISiと比較し、VISi>VERRiとなるとICMP信号をアサートする。

0037

たとえば電流バランス回路220は、複数のチャンネルCH1〜CHMの電流検出信号VIS1〜VISMのピークをサンプリングし、サンプリングされた電流検出信号VIS1’〜VISM’にもとづいて補正信号VCMP1〜VCMPMを生成することができる。i番目のチャンネルにおいて電流検出信号VISiがピークとなるのは、スイッチングトランジスタM1がターンオフするタイミング、すなわちICMP信号がアサートされるタイミングである。したがってピークをホールドするようにすることで、タイミング信号としてICMP信号あるいはPWM信号を用いることができるため、制御を簡易化できる。

0038

以上が制御回路200およびそれを備えるDC/DCコンバータ100の構成である。続いてその動作を説明する。図4(a)、(b)は、図3のDC/DCコンバータ100の動作波形図である。図4(a)には、電流バランス回路220を動作させないときの波形が示される。第1チャンネルCH1に着目したとき、図4(a)に示すように、誤差信号VERRに応じて定まるコイル電流IL1のピーク値IPEAK(FB)は、全チャンネルのコイル電流のピーク値の平均IAVEよりも、偏差δI1、小さくなっているとする。

0039

図4(b)を参照し、電流バランス回路220の動作を説明する。電流バランス回路220は、偏差δI1に応じた補正信号VCMP1を生成し、誤差信号VERRに重畳する。PWMコンパレータ206は、補正された誤差信号VERR1を電流検出信号VIS1と比較し、VIS1>VERR1となるとICMP信号をアサートし、スイッチングトランジスタM1がターンオフする。電流バランス回路220は、その他のチャンネルCH2〜CHMについても同様の補正を行う。以上が制御回路200の動作である。

0040

この制御回路200によれば、電流バランス回路220によって、各チャンネルCHiのコイル電流ILiのピークが、全チャンネルCH1〜CHMのコイル電流IL1〜ILMのピークの平均値IAVEに近づくように補正され、ひいては全チャンネルのコイル電流のピークが一致することとなり、チャンネル間の電流バランスを改善することができる。

0041

なおPWMコンパレータ206の反転入力端子(−)側の誤差信号VERRに補正信号VCMPを重畳することと、PWMコンパレータ206の非反転入力端子(+)側の電流検出信号VISに逆極性で補正信号VCMPを重畳することは等価であり、いずれの方式を採用してもよい。ところで電流バランス回路220を設けることは、新たな制御系を導入することに他ならないため、DC/DCコンバータ100の安定性に少なからず影響を及ぼす。本発明者が検討したところ、いくつかの回路においては、前者の方(誤差信号VERRに重畳)が系の安定性が高まることが確認されている。したがって、補正信号VCMPを誤差信号VERR側に重畳することにより、系の安定性を損なわずに、電流バランスを改善できる。なお、補正信号VCMPを電流検出信号VIS側に重畳したからといって必ずしも系の安定性が低下するとは限らず、安定性の低下が問題とならない場合には、補正信号VCMPを電流検出信号VIS側に重畳してもよい。

0042

本発明は、図3のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例を説明する。

0043

図5は、電流バランス回路220の構成例(220a)を示す回路図である。電流バランス回路220aは、複数チャンネルに対応する複数のサンプルホールド回路222_1〜222_Mを備える。i番目のサンプルホールド回路222_iは、対応する電流検出信号VISiを、各PWM周期内の所定のタイミングでサンプリングする。たとえば上述のように、コイル電流ILのピークを一致させる場合、サンプルホールド回路222_iは、電流検出信号VISiのピークにて、サンプリングを行えばよい。サンプリングのタイミングは、対応するチャンネルのICMP信号あるいはPWM信号SPWMのネガティブエッジを利用して生成することができる。

0044

なお、全チャンネルのコイル電流IL1〜ILMのピークを揃えるかわりに、それらのボトムを揃えてもよい。この場合、サンプルホールド回路222_iは、電流検出信号VISiのボトムにて、言い換えれば、スイッチングトランジスタM1がターンオンした直後のタイミングでサンプリングを行えばよい。たとえばサンプリングのタイミングは、PWM信号SPWMのポジティブエッジを利用して生成することができる。あるいは、サンプリングのタイミングは、PWM周期内の任意の位置(20%、40%、50%、80%など)に設定してもよい。

0045

電流バランス回路220aは、さらに、複数の個別電流生成回路224_1〜224_M、平均電流生成回路226、複数の差分電流生成回路228_1〜228_M、複数の重畳回路230_1〜230_Mを備える。

0046

複数の個別電流生成回路224_1〜224_Mは、複数のチャンネルCH1〜CHMに対応する。i番目の個別電流生成回路224_iは、対応する電流検出信号VISに応じた個別電流Iiを生成する。平均電流生成回路226は、複数のチャンネルCH1〜CHMの個別電流I1〜IMの平均に相当する平均電流IAVEを生成する。
IAVE=(I1+I2+・・・+IM)/M

0047

複数の差分電流生成回路228_1〜228_Mは、複数のチャンネルCH1〜CHMに対応する。i番目の差分電流生成回路228_iは、対応する個別電流Iiと平均電流IAVEとの差分電流ΔIiを生成する。差分電流ΔIiは、図4の波形図の電流偏差δI1に相当する。

0048

複数の重畳回路230_1〜230_Mは、複数のチャンネルCH1〜CHMに対応する。i番目の重畳回路230_iは、補正信号VCMPiとして、対応する差分電流ΔIiに応じたオフセット電圧VOFSiを、対応するPWMコンパレータ206の非反転入力端子(+)、反転入力端子(−)のうち少なくとも一方に重畳する。

0049

図6は、重畳回路230の構成例を示す回路図である。重畳回路230_iは、オフセット用抵抗R21_i、第3キャパシタC21_iを含む。オフセット用抵抗R21は、第1端E1がエラーアンプ202の出力と接続され、第2端E2が、対応するPWMコンパレータ206_iの反転入力端子(−)と接続される。第3キャパシタC21_iは、オフセット用抵抗R21_iと並列に接続される。重畳回路230_iは、対応する差分電流ΔIiを、オフセット用抵抗R21_iの第2端にソースおよび/またはシンクする。

0050

この重畳回路230においては、PWMコンパレータ206の反転入力端子(−)の電圧は、式(1)で与えられる。
VERRi=VERR+ΔVOFSi=VERR+R21×ΔIi …(1)
つまり共通の誤差信号VERRに対して、チャンネルごとに独立して、差分電流ΔIiに比例したオフセット電圧VOFSiを重畳することができる。すなわち、各チャンネルの差分電流ΔIiは、もとの誤差信号VERRに影響を及ぼさない。

0051

またオフセット用抵抗R21の抵抗値に応じて、電流バランスのゲインを調節できる。また第3キャパシタC21の容量に応じて、電流バランスの応答速度を調節できる。

0052

図7は、サンプルホールド回路222の構成例を示す回路図である。サンプルホールド回路222の入力端子Piは、CSi端子と接続され、電流検出信号VISを受ける。第1スイッチSW31および第2スイッチSW32は、入力端子Piと出力端子Poの間に直列に設けられる。第1キャパシタC31は、第1スイッチSW31および第2スイッチSW32の接続ノードと接続される。第2キャパシタC32は、出力端子Poと接続される。

0053

図8は、図7のサンプルホールド回路222の動作波形図である。VLXは、図3のインダクタL1とスイッチングトランジスタM1の接続ノードの電圧、Vxは第1キャパシタC31の電圧を、Vyは第2キャパシタC32の電圧を示す。第1キャパシタC31および第2キャパシタC32それぞれの容量の比に応じて、サンプルホールド回路222のゲインおよび時定数を設定することができる。つまり第2キャパシタC32の容量が小さいほど、サンプルホールド回路222のゲインは高く、また応答性が速くなるが、高すぎるゲインは、系を不安定にする場合がある。そこで第2キャパシタC32の容量を第1キャパシタC31の容量より大きくすることで、適切なゲイン、時定数を実現できる。

0054

図9は、個別電流生成回路224、平均電流生成回路226、差分電流生成回路228の構成例を示す回路図である。複数の個別電流生成回路224は同様に構成されるため、第1チャンネルの構成を説明する。個別電流生成回路224_1は、V/I変換回路232および電流分配回路234を含む。V/I変換回路232は、対応する電流検出信号VIS1を電流信号I1Cに変換する。V/I変換回路232の構成は特に限定されず、さまざまな公知技術を用いることができる。電流分配回路234は、電流信号I1Cを2系統にコピーし、1系統の電流I1Aを平均電流生成回路226に、1系統の電流I1Bを対応する差分電流生成回路228_1に供給する。

0055

たとえば電流分配回路234は、V/I変換回路232のトランジスタM41のレプリカM42,M43、V/I変換回路232の抵抗R41のレプリカR42,R43を含んでもよい。トランジスタM41,M42,M43のゲートは共通に接続される。電流分配回路234の構成は特に限定されず、カレントミラー回路を用いることもできる。

0056

平均電流生成回路226は、カレントミラー回路を含む。カレントミラー回路は、入力トランジスタM50と、複数の出力トランジスタM51〜M5Mを含む。入力トランジスタM50には、複数のチャンネルCH1〜CHMの個別電流I1A〜IMAが入力される。入力トランジスタM50と、複数の出力トランジスタM51〜M5Mのサイズは、M:1であり、複数の出力トランジスタM51〜M5Mそれぞれに流れる電流が、平均電流IAVEとなる。

0057

差分電流生成回路228_iは、平均電流IAVEが流れる配線236と、個別電流IiBが流れる配線238と、重畳回路230に至る配線240の結線である。配線240には、差分電流ΔIi=IAVE−IiBが流れる。

0058

なお、サンプルホールド回路222、個別電流生成回路224、平均電流生成回路226、差分電流生成回路228、重畳回路230それぞれの構成は特に限定されず、公知の回路を用いることができる。

0059

(第2の実施の形態)
図10は、第2の実施の形態に係る制御回路200bの回路図である。第2の実施の形態において制御回路200bは、複数個を組み合わせることにより、チャンネル数をMより大きく拡張可能である。図10には、2個の制御回路200b_1,200b_2を組み合わせた例が示される。複数の制御回路200b_1,200b_2は、一方200b_1がマスターIC、他方200b_2がスレーブICとして動作する。スレーブICのFB端子は非接続(NC)とされる。制御回路200bは同様に構成され、設定によりマスターIC、スレーブICが切りかえ可能となっている。制御回路200bの基本構成は、図3の制御回路200と同様であるため、相違点を説明する。マスターICとスレーブICの同期動作のため、マスターICからスレーブICへは、クロック信号CLKが供給され、スレーブIC内のオシレータは停止する。

0060

制御回路200bは、電流情報出力(IS_OUT)端子、電流情報入力(IS_IN)端子、エラーERR)端子、をさらに備える。IS_OUT端子は、複数のチャンネルCH1〜CHMの電流検出信号VIS1〜VISMの平均(言い換えれば複数チャンネルのコイル電流の平均)を示す電流情報VAVE_MSTRを外部に出力するために設けられる。電流情報VAVE_MSTRは、電圧信号であってもよい。たとえば電流バランス回路220は、電流検出信号VIS1〜VISMの平均(あるいは合計)に応じた電流情報VAVE_MSTRを生成する電圧平均回路あるいはアナログ加算器)を含んでもよい。

0061

スレーブICのIS_IN端子は、マスターICのIS_OUT端子と接続され、スレーブICは、IS_OUT端子に、マスターIC側の平均電流を示す電流情報VAVE_MSTRを受ける。FB端子は、誤差信号VERRを外部に出力し、外部から受けるために設けられる。またFB端子には、位相補償用の抵抗およびキャパシタが接続されてもよい。スイッチSW1は、エラーアンプ202の出力とFB端子の間に設けられる。マスターICのスイッチSW1はオン、スレーブICのスイッチSW1はオフとなる。したがってスレーブIC側のエラーアンプ202は使用されない。

0062

マスターICにおける電流バランス回路220bの動作は図3の電流バランス回路220と同様である。スレーブICの電流バランス回路220bにおけるチャンネルCHiの補正信号VCMPiは、スレーブICにおける電流検出信号VIS1〜VISMの平均に応じている第1平均電流IAVE_SLVと、電流情報VAVE_MSTRに応じた第2平均電流IAVE_MSTRとの差分ΔIAVE(=IAVE_SLV−IAVE_MSTR)に応じた成分をさらに含む。

0063

以上が制御回路200bの構成である。続いてその動作を説明する。図11(a)は、図10のマスターICである制御回路200b_1の動作波形であり、図11(b)は、図10のスレーブICである制御回路200b_2の動作波形図である。それぞれ、例示的に第1チャンネルCH1の動作が示される。

0064

マスターICの動作は図4(b)と同様であり、各チャンネルの電流検出信号VISiと、複数の電流検出信号VIS1〜VISMの平均との差分に応じて補正信号VCMPiが生成され、パルス幅変調器204のPWMコンパレータ206の入力に重畳される。これにより各チャンネルCHiのコイル電流IL1のピークは、マスターICの複数のチャンネルのコイル電流のピークの平均IAVE_MSTRに一致し、電流バランスが改善される。

0065

図11(b)を参照する。スレーブICにおいては、各チャンネルの電流検出信号VISiと、複数の電流検出信号VIS1〜VISMの平均との差分に応じて補正信号VCMPiの成分Vxが生成され、パルス幅変調器204のPWMコンパレータ206の入力に重畳される。これにより各チャンネルCHiのコイル電流IL1のピークが、スレーブICの複数のチャンネルのコイル電流のピークの平均IAVE_SLVに近づくように補正される。

0066

加えてスレーブICにおいては、マスター側のピークの平均IAVE_MSTRとスレーブ側のピークの平均IAVE_SLVの差分に応じて補正信号VCMPiの成分Vyが生成され、パルス幅変調器204のPWMコンパレータ206の入力に重畳される。これによりスレーブICのコイル電流ILのピークの平均IAVE_SLVが、マスターICのコイル電流のピークの平均IAVE_MSTRに近づくように補正される。その結果、マスターICとスレーブICの全チャンネルの電流をバランスさせることができる。

0067

現実問題として、マスターICの制御回路200b_1とスレーブICの制御回路200b_2が別個のICである以上、それらの特性の不一致は避けられない。したがって、2つの制御回路200b_1,200b_2が完全に独立に、何の情報も共有すること無く電流バランス回路を動作させると、マスターICの出力回路のコイル電流と、スレーブICの出力回路のコイル電流に偏りが生じる。図10の制御回路200bによれば、マスターICとスレーブICで電流情報を共有することで、コイル電流の偏りを解消でき、複数のICを跨ぐ全チャンネルの電流をバランスさせることができる。

0068

図12は、図10の電流バランス回路220bの回路図である。電流バランス回路220bは、図5の電流バランス回路220aに加えて、第2平均電流生成回路226B、電流情報生成回路227、第2差分電流生成回路228Bを備える。電流情報生成回路227はマスターIC側で使用され、第2平均電流生成回路226B、第2差分電流生成回路228Bは、スレーブIC側で使用される。

0069

各チャンネルの個別電流生成回路224_iは、3系統の個別電流IiA〜IiCを生成する。個別電流IiCは、電流情報生成回路227に供給される。電流情報生成回路227は、複数チャンネルの個別電流I1C〜IMCを受け、それらの平均値に応じた電流情報VAVE_MSTRを生成する。第1平均電流生成回路226Aは、同じIC内の複数のチャンネルの個別電流I1A〜IMAの平均に相当する第1平均電流IAVEを生成する。第2平均電流生成回路226Bは、電流情報出力端子に入力される電流情報VAVE_MSTRを受け、電流情報VAVE_MSTRに応じた第2平均電流IAVE_MSTRを生成する。第2差分電流生成回路228Bは、第1平均電流IAVE_SLVと第2平均電流IAVE_MSTRの差分に相当する第2差分電流ΔIAVEを生成する。

0070

重畳回路230は、マスターICとスレーブICで異なる動作をする。すなわちマスターIC側の重畳回路230_iは、補正信号VCMPiとして、対応する第1差分電流ΔIiに応じたオフセット電圧VOFSiを、対応するPWMコンパレータの2つの入力のうち少なくとも一方に重畳する。またスレーブIC側の重畳回路230_iは、補正信号VCMPiとして、対応する第1差分電流ΔIiおよび第2差分電流ΔIAVEに応じたオフセット電圧VOFSを、対応するPWMコンパレータの2つの入力のうち少なくとも一方に重畳する。

0071

図13は、第2平均電流生成回路226B、電流情報生成回路227、第2差分電流生成回路228Bの構成例を示す回路図である。第2平均電流生成回路226Bは、電流情報VAVE_MSTRを電流信号に変換するV/I変換回路で構成することができる。第2平均電流生成回路226Bは、第2変換抵抗R52を含み、第2平均電流IAVE_MSTRを生成する。
IAVE_MSTR=VAVE_MSTR/R52

0072

電流情報生成回路227は、I/V変換回路で構成することができる。電流情報生成回路227は、第1変換抵抗R51およびバッファ242を含む。第1変換抵抗R51は、複数のチャンネルの個別電流I1C〜IMCの合成電流の経路上に設けられる。第1変換抵抗R51には、電圧降下VR51が発生する。
VR51=R51×(I1C+I2C+・・・+IMC)
バッファ242は電圧降下VR51をIS_OUTから出力する。個別電流I1C〜IMCは、図9の電流分配回路234の出力を1系統追加することで生成できる。

0073

第2差分電流生成回路228Bは、第1平均電流IAVE_SLVが流れる配線244と、第2平均電流IAVE_SLVが流れる配線246と、重畳回路230に至る配線248の結線である。配線248には、差分電流ΔIAVE(=IAVE_SLV−IAVE_MSTR)が流れる。

0074

なお図13の構成は例示であり、当業者によれば各ブロックについてさまざまな変形例が存在すること、さまざまな変形例が本発明の範囲に含まれることが理解される。

0075

最後にDC/DCコンバータの例示的な用途を説明する。図14は、実施の形態に係るDC/DCコンバータを利用したシステム電源のブロック図である。

0076

システム電源300は、多系統(この実施の形態では3系統)構成を有しており、系統SYS1〜SYS3ごとに異なる電源電圧VOUTを発生し、さまざまな負荷に供給可能となっている。

0077

システム電源300は、降圧コンバータ昇圧コンバータリニアレギュレータの任意の組み合わせを含みうる。図14では、第1系統SYS1が降圧コンバータ410であり、第2系統SYS2が昇圧コンバータ420であり、第3系統SYS3はリニアレギュレータ(LDO:Low Drop Output)430である。リニアレギュレータは複数チャンネル分、設けられてもよい。降圧コンバータ410あるいは昇圧コンバータ420は、実施の形態で説明したDC/DCコンバータ100に対応する。図14では、DC/DCコンバータをシングルチャンネルとして示すが、マルチチャンネルマルチフェーズであってもよい。

0078

システム電源300は、パワーマネージメントIC302と、その他の周辺回路部品を含む。パワーマネージメントIC400は、降圧コンバータ410の制御回路200、昇圧コンバータ420の制御回路200、リニアレギュレータ402、インタフェース回路404、シーケンサ406等を含む。そのほかパワーマネージメントIC400には、各種保護回路などが内蔵される。

0079

インタフェース回路404は、外部のホストプロセッサとの間で、制御信号やデータを送受信するために設けられる。たとえばインタフェース回路404は、I2C(Inter IC)バス準拠してもよい。シーケンサ406は、多系統の電源回路起動順序やタイミングを制御する。

0080

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

0081

(第1変形例)
図5の電流バランス回路220aに関して、サンプルホールド回路222に代えて、電流検出信号VISの平均を生成する平均化回路を設けてもよい。平均化回路としては、ローパスフィルタを用いてもよい。

0082

(第2変形例)
実施の形態ではダイオード整流型のDC/DCコンバータを説明したが、同期整流型であってもよい。また昇圧DC/DCコンバータではなく、降圧DC/DCコンバータや、昇降圧DC/DCコンバータにも本発明は適用可能である。この場合、図2の出力回路110のトポロジーを変更すればよい。

0083

(第3変形例)
図2においてコイル電流ILの検出方法は特に限定されない。たとえば電流センス抵抗R1に代えて、スイッチングトランジスタM1のオン抵抗を利用してもよい。あるいはスイッチングトランジスタM1に比例した電流が流れるように接続されるスイッチングトランジスタM1のレプリカを設け、レプリカに流れる電流を検出してもよい。

0084

(第4変形例)
図5の電流バランス回路220aあるいは図12の電流バランス回路220bでは、電圧信号である電流検出信号VIS1〜VISMを電流信号に変換した後に、加算、減算あるいは平均演算を行っているが、本発明はそれには限定されない。電圧信号である電流検出信号VIS1〜VISMのまま、加算、減算あるいは平均演算を行ってもよい。そのほかの信号についても同様である。

0085

(第5変形例)
図10を参照する。スレーブICの電流バランス回路220bは、複数のチャンネルそれぞれCHiについて、対応する電流検出信号VISiに応じた個別電流と、IS_IN端子に入力される電流情報VAVE_MSTRに応じた第2平均電流の差分に応じた補正信号を、対応するPWMコンパレータの2つの入力のうち少なくとも一方に重畳してもよい。この変形例によれば、スレーブIC側の電流バランス回路220bの個別電流が、マスターICの平均電流に近づくように制御される。

0086

(第6変形例)
図10では、1個のマスターICである制御回路200b_1と、1個のスレーブICである制御回路200b_2の組み合わせを説明したが、スレーブICの個数は2個以上に増やすことが可能である。

0087

(第7変形例)
第2の実施の形態において制御回路200bは、マスターICとスレーブICとで切りかえて使用可能としたが、マスターIC用の制御回路200b、スレーブIC用の制御回路200bを専用に設計してもよい。また図10のIS_OUT端子とIS_IN端子は共通の端子としてもよい。

0088

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

0089

100…DC/DCコンバータ、102…入力ライン、104…出力ライン、110…出力回路、M1…スイッチングトランジスタ、L1…インダクタ、C1…出力キャパシタ、D1…整流素子、200…制御回路、202…エラーアンプ、204…パルス幅変調器、206…PWMコンパレータ、208…ロジック回路、210…スロープ補償器、212…ドライバ、220…電流バランス回路、222…サンプルホールド回路、224…個別電流生成回路、226…平均電流生成回路、226A…第1平均電流生成回路、226B…第2平均電流生成回路、227…電流情報生成回路、228…差分電流生成回路、228B…第2差分電流生成回路、230…重畳回路、R21…オフセット用抵抗、C21…第3キャパシタ、232…V/I変換回路、234…電流分配回路、SW31…第1スイッチ、SW32…第2スイッチ、C31…第1キャパシタ、C32…第2キャパシタ、300…システム電源、400…パワーマネージメントIC、402…リニアレギュレータ、404…インタフェース回路、406…シーケンサ。

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