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技術 半導体装置、電源装置、増幅器及び半導体装置の製造方法

出願人 富士通株式会社
発明者 山田敦史
出願日 2015年10月30日 (4年8ヶ月経過) 出願番号 2015-215111
公開日 2017年5月18日 (3年1ヶ月経過) 公開番号 2017-085062
状態 特許登録済
技術分野 接合型電界効果トランジスタ DC‐DCコンバータ
主要キーワード ショットキ型 弗素系ガス ソースリード ドレインリード 導電性SiC基板 バッファード弗酸 ダイアタッチ剤 サーマルエッチング
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2017年5月18日)のものです。
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図面 (19)

課題

InAlNを電子供給層として用いたHEMTにおいて、電極コンタクト抵抗及び2DEGのシート抵抗がともに低い半導体装置を提供する。

解決手段

基板10の上に形成された第1の半導体層12と、第1の半導体層12の上の一部に形成された複数個コンタクト層13と、第1の半導体層12の上及びコンタクト層13の側面に形成された第2の半導体層15と、複数個のコンタクト層13の上の各々に形成されたソース電極32及びドレイン電極33と、第2の半導体層15の上に形成されたゲート電極31と、を有する。第1の半導体層12は、GaNを含む材料により形成されており、第2の半導体層15は、Inx1Aly1Ga1−x1−y1N、(0<x1≦0.2、0<y1<1)により形成されており、コンタクト層13は、GaNを含む材料により形成されている。

概要

背景

窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるGaNのバンドギャップは3.4eVであり、Siのバンドギャップ(1.1eV)及びGaAsのバンドギャップ(1.4eV)よりも大きく、高い破壊電界強度を有する。そのため、GaN等の窒化物半導体は、高電圧動作かつ高出力を得る電源用の半導体デバイスの材料として極めて有望である。

窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ(High Electron Mobility Transistor:HEMT)についての報告が数多くなされている。例えば、窒化物半導体を用いたHEMTとしては、GaNを電子走行層として、InAlNを電子供給層として用いたInAlN/GaNからなるHEMTが注目されている。InAlN/GaNからなるHEMTでは、Inの組成比を17〜18%にすることにより、GaNと格子整合するため、良好な結晶膜を得ることができることが知られている。また、InAlNをこのような組成比で形成した場合、非常に高い自発分極を有する。このため、電子走行層にAlGaNを用いたAlGaN/GaNからなるHEMTよりも、高濃度の2DEG(Two-Dimensional Electron Gas:2次元電子ガス)が得られる。このため、InAlNを電子供給層として用いたHEMTは、次世代の高出力デバイスとして注目されている。

概要

InAlNを電子供給層として用いたHEMTにおいて、電極コンタクト抵抗及び2DEGのシート抵抗がともに低い半導体装置を提供する。基板10の上に形成された第1の半導体層12と、第1の半導体層12の上の一部に形成された複数個コンタクト層13と、第1の半導体層12の上及びコンタクト層13の側面に形成された第2の半導体層15と、複数個のコンタクト層13の上の各々に形成されたソース電極32及びドレイン電極33と、第2の半導体層15の上に形成されたゲート電極31と、を有する。第1の半導体層12は、GaNを含む材料により形成されており、第2の半導体層15は、Inx1Aly1Ga1−x1−y1N、(0<x1≦0.2、0<y1<1)により形成されており、コンタクト層13は、GaNを含む材料により形成されている。

目的

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

基板の上に形成された第1の半導体層と、前記第1の半導体層の上の一部に形成された複数個コンタクト層と、前記第1の半導体層の上及び前記コンタクト層の側面に形成された第2の半導体層と、複数個の前記コンタクト層の上の各々に形成されたソース電極及びドレイン電極と、前記第2の半導体層の上に形成されたゲート電極と、を有し、前記第1の半導体層は、GaNを含む材料により形成されており、前記第2の半導体層は、Inx1Aly1Ga1−x1−y1N、(0<x1≦0.2、0<y1<1)により形成されており、前記コンタクト層は、GaNを含む材料により形成されていることを特徴とする半導体装置

請求項2

前記第1の半導体層と前記第2の半導体層の間には、第3の半導体層が形成されており、前記第3の半導体層は、Inx2Aly2Ga1−x2−y2N、(0≦x2≦0.05、0<y2≦1)であることを特徴とする請求項1に記載の半導体装置。

請求項3

前記コンタクト層と前記第2の半導体層との間にも、前記第3の半導体層が形成されていることを特徴とする請求項2に記載の半導体装置。

請求項4

前記第1の半導体層と前記コンタクト層の間にも、前記第3の半導体層が形成されていることを特徴とする請求項2に記載の半導体装置。

請求項5

前記第3の半導体層は、前記第1の半導体層と前記第2の半導体層との間に形成された第1の領域と、前記第1の半導体層と前記コンタクト層との間に形成された第2の領域と、を有し、前記第1の領域は、Inx3Aly3Ga1−x3−y3N、(0≦x3≦0.05、0<y3≦1)であり、前記第2の領域は、Inx4Aly4Ga1−x4−y4N、(0≦x4≦0.05、0<y4≦1)であって、y3>y4であることを特徴とする請求項4に記載の半導体装置。

請求項6

前記第1の領域は、前記第2の領域よりも膜厚が薄いことを特徴とする請求項5に記載の半導体装置。

請求項7

前記コンタクト層の側面は、前記基板に向かって広がるテーパー形状であることを特徴とする請求項1から6のいずれかに記載の半導体装置。

請求項8

請求項1から7のいずれかに記載の半導体装置を有することを特徴とする電源装置

請求項9

請求項1から7のいずれかに記載の半導体装置を有することを特徴とする増幅器

請求項10

基板の上に、GaNを含む第1の半導体層、GaN膜を順に形成する工程と、GaN膜の一部を前記第1の半導体層が露出するまで除去し、残存する前記GaN膜によりコンタクト層を形成する工程と、露出している前記第1の半導体層及び前記コンタクト層の上に、Inx1Aly1Ga1−x1−y1N、(0<x1≦0.2、0<y1<1)により形成される第2の半導体層を形成する工程と、前記コンタクト層の上の前記第2の半導体層を除去し、前記コンタクト層を露出させ、前記コンタクト層の上にソース電極及びドレイン電極を形成する工程と、前記第2の半導体層の上にゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。

技術分野

0001

本発明は、半導体装置電源装置増幅器及び半導体装置の製造方法に関するものである。

背景技術

0002

窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるGaNのバンドギャップは3.4eVであり、Siのバンドギャップ(1.1eV)及びGaAsのバンドギャップ(1.4eV)よりも大きく、高い破壊電界強度を有する。そのため、GaN等の窒化物半導体は、高電圧動作かつ高出力を得る電源用の半導体デバイスの材料として極めて有望である。

0003

窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ(High Electron Mobility Transistor:HEMT)についての報告が数多くなされている。例えば、窒化物半導体を用いたHEMTとしては、GaNを電子走行層として、InAlNを電子供給層として用いたInAlN/GaNからなるHEMTが注目されている。InAlN/GaNからなるHEMTでは、Inの組成比を17〜18%にすることにより、GaNと格子整合するため、良好な結晶膜を得ることができることが知られている。また、InAlNをこのような組成比で形成した場合、非常に高い自発分極を有する。このため、電子走行層にAlGaNを用いたAlGaN/GaNからなるHEMTよりも、高濃度の2DEG(Two-Dimensional Electron Gas:2次元電子ガス)が得られる。このため、InAlNを電子供給層として用いたHEMTは、次世代の高出力デバイスとして注目されている。

0004

特開2010−74047号公報

先行技術

0005

F. A. Faria et al., "Ultra-low resistance ohmic contacts to GaN with high Si dopingconcentrations grown by molecular beam epitaxy," Appl. Phys. Lett., 101, (2012) 032109.

発明が解決しようとする課題

0006

しかしながら、InAlNは、バンドギャップが広いため、電極とのコンタクト抵抗が高く、オン電流が低くなる。具体的には、InAlNを電子供給層として用いたHEMTは、図1(a)に示されるように、SiC等の基板910の上に、窒化物半導体層が積層して形成されている。即ち、基板910の上に、AlNにより形成された核形成層911、GaNにより形成された電子走行層912、AlNにより形成されたスペーサ層913、InAlNにより形成された電子供給層914が順に積層されている。これにより、電子走行層912において、スペーサ層913との界面近傍には2DEG912aが生成される。ゲート電極931、ソース電極932、ドレイン電極933は、InAlNにより形成された電子供給層914の上に形成されるが、InAlNはバンドギャップが広い。従って、電子供給層914とソース電極932及びドレイン電極933との間のコンタクト抵抗が高いため、オン電流が低下してしまう。

0007

電極のコンタクト抵抗を低くする方法として、図1(b)に示されるように、ソース電極及びドレイン電極が形成される領域のInAlN層エッチングにより除去し、InAlN層が除去された領域にn−GaNを再成長させた構造の半導体装置が考えられている。このように再成長させたn−GaNの上にソース電極932及びドレイン電極933を形成することにより、コンタクト抵抗を低くすることができる。この半導体装置の製造方法は、最初に、SiC等の基板910の上に、AlNにより形成された核形成層911、GaNにより形成された電子走行層912、AlNにより形成されたスペーサ層913、InAlNにより形成された電子供給層914を順に積層する。この後、ソース電極932及びドレイン電極933が形成される領域における電子供給層914、スペーサ層913及び電子走行層912の一部を除去し、この領域の各々にn−GaNによる再成長層915を形成する。各々の再成長層915の上にソース電極932及びドレイン電極933を形成し、ゲート電極931は電子供給層914の上に形成する。この構造の半導体装置は、n−GaNによる再成長層915を形成する際に加熱されるため、InAlNにより形成された電子供給層914のInが抜けてダメージを受けてしまう。このように電子供給層914がダメージを受けると、電子走行層912に生成される2DEG912aが減少し、2DEG912aにおけるシート抵抗が高くなり、オン抵抗が高くなる。

0008

このため、InAlNを電子供給層として用いたHEMTにおいて、電極のコンタクト抵抗及び2DEGのシート抵抗がともに低い半導体装置が求められている。

課題を解決するための手段

0009

本実施の形態の一観点によれば、基板の上に形成された第1の半導体層と、前記第1の半導体層の上の一部に形成された複数個コンタクト層と、前記第1の半導体層の上及び前記コンタクト層の側面に形成された第2の半導体層と、複数個の前記コンタクト層の上の各々に形成されたソース電極及びドレイン電極と、前記第2の半導体層の上に形成されたゲート電極と、を有し、前記第1の半導体層は、GaNを含む材料により形成されており、前記第2の半導体層は、Inx1Aly1Ga1−x1−y1N、(0<x1≦0.2、0<y1<1)により形成されており、前記コンタクト層は、GaNを含む材料により形成されていることを特徴とする。

発明の効果

0010

開示の半導体装置によれば、InAlNを電子供給層として用いたHEMTにおいて、電極のコンタクト抵抗及び2DEGのシート抵抗をともに低くすることができる。

図面の簡単な説明

0011

InAlNを電子供給層として用いた半導体装置の説明図
第1の実施の形態における半導体装置の構造図
半導体装置における2DEGのシート抵抗の特性図
半導体装置における電極のコンタクト抵抗の特性図
第1の実施の形態における半導体装置の製造方法の工程図(1)
第1の実施の形態における半導体装置の製造方法の工程図(2)
第2の実施の形態における半導体装置の構造図
第2の実施の形態における半導体装置の製造方法の工程図(1)
第2の実施の形態における半導体装置の製造方法の工程図(2)
第3の実施の形態における半導体装置の構造図
第3の実施の形態における半導体装置の製造方法の工程図(1)
第3の実施の形態における半導体装置の製造方法の工程図(2)
第4の実施の形態における半導体装置の構造図
第4の実施の形態における半導体装置の製造方法の工程図(1)
第4の実施の形態における半導体装置の製造方法の工程図(2)
第5の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図
第5の実施の形態における電源装置の回路
第5の実施の形態における高周波増幅器の構造図

実施例

0012

実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。

0013

〔第1の実施の形態〕
(半導体装置)
第1の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図2に示されるように、半絶縁性SiC基板等の基板10の上に、核形成層11、電子走行層12が形成されている。電子走行層12の上のソース電極32及びドレイン電極33が形成される領域の各々には、コンタクト層13が形成されており、ソース電極32及びドレイン電極33は、各々のコンタクト層13の上に形成されている。コンタクト層13が形成されていない領域の電子走行層12の上及びコンタクト層13の側面13aには、スペーサ層14、電子供給層15が順に積層されており、これにより、電子走行層12において、スペーサ層14との界面近傍には2DEG12aが生成される。また、コンタクト層13が形成されていない領域における電子供給層15の上には、ゲート電極31が形成されている。コンタクト層13は、ソース電極32及びドレイン電極33が形成される領域よりも広く形成されており、ソース電極32及びドレイン電極33が形成されていない領域のコンタクト層13の上にも、スペーサ層14、電子供給層15が順に積層されていてもよい。

0014

従って、本実施の形態における半導体装置においては、電子走行層12と電子供給層15との間、及び、コンタクト層13と電子供給層15との間に、スペーサ層14が形成されている。また、本実施の形態における半導体装置は、図2に示されるように、コンタクト層13の側面13aは、基板10側に向かって広がるテーパー形状であってもよい。コンタクト層13の側面13aを基板10側に向かって広がるテーパー形状に形成することにより、コンタクト層13の側面13aの界面近傍にも2DEGが生成されるため、抵抗をより一層低くすることができる。尚、本実施の形態においては、電子走行層12を第1の半導体層、電子供給層15を第2の半導体層、スペーサ層14を第3の半導体層と記載する場合がある。尚、核形成層11はAlNにより形成されており、電子走行層12はi−GaNにより形成されており、コンタクト層13はn−GaNにより形成されており、スペーサ層14はAlNにより形成されており、電子供給層15はInAlNにより形成されている。

0015

次に、図2に示される本実施の形態における半導体装置における2DEGのシート抵抗と電極のコンタクト抵抗について説明する。図3は、半導体装置における2DEGのシート抵抗を示す図であり、3Aは図2に示される本実施の形態における半導体装置、3Bは図1(b)に示される半導体装置である。図1(b)に示される半導体装置における2DEGのシート抵抗は、3Bに示されるように、約1300(Ω/□)である。これに対し、図2に示される本実施の形態における半導体装置における2DEGのシート抵抗は、3Aに示されるように、約200(Ω/□)である。従って、本実施の形態における半導体装置は、図1(b)に示される半導体装置に比べて、2DEGのシート抵抗は約1/6である。

0016

図4は、半導体装置における電極のコンタクト抵抗を示す図であり、4Aは図2に示される本実施の形態における半導体装置、4Bは図1(a)に示される半導体装置である。図1(a)に示される半導体装置における電極のコンタクト抵抗は、4Bに示されるように、約3.8(Ω・mm)である。これに対し、図2に示される本実施の形態における半導体装置における電極のコンタクト抵抗は、4Aに示されるように、約0.12(Ω・mm)である。従って、本実施の形態における半導体装置は、図1(b)に示される半導体装置に比べて、2DEGのシート抵抗が約1/30である。

0017

以上のように、本実施の形態における半導体装置は、2DEGのシート抵抗と電極のコンタクト抵抗の双方を低くすることができる。即ち、本実施の形態における半導体装置は、n−GaNによりコンタクト層13を形成した後、InAlNにより電子供給層15を形成しているため、InAlNはn−GaNよりも後に形成される。従って、電子供給層15を形成しているInAlNへのダメージがないため、2DEGのシート抵抗は、図1(b)に示される半導体装置に比べて、約1/6と大幅に低減することができる。また、ソース電極32及びドレイン電極33は、n−GaNにより形成されるコンタクト層13の上に形成されるため、電極のコンタクト抵抗は、図1(a)に示される半導体装置に比べて約1/30と大幅に低減することができる。

0018

(半導体装置の製造方法)
次に、本実施の形態における半導体装置の製造方法について、図5及び図6に基づき説明する。

0019

最初に、図5(a)に示されるように、半絶縁性SiC基板等の基板10の上に、窒化物半導体層を有機金属気相成長(MOVPE:Metal-Organic Vapor Phase Epitaxy)法によるエピタキシャル成長により形成する。尚、基板10の上に窒化物半導体層を成膜する際には、分子線エピタキシー(MBE:Molecular Beam Epitaxy)法によるエピタキシャル成長により形成してもよい。

0020

具体的には、基板10の上に、MOVPEにより核形成層11、電子走行層12、n−GaN膜13fを順次積層する。尚、n−GaN膜13fは、後述するコンタクト層13を形成するために形成される。この際、Alの原料ガスにはTMA(トリメチルアルミニウム)が用いられ、Gaの原料ガスにはTMG(トリメチルガリウム)が用いられ、Nの原料ガスにはNH3(アンモニア)が用いられる。MOVPEにより窒化物半導体層を形成する際の成長圧力は5kPa〜100kPaであり、成長の際の基板温度は700℃〜1200℃である。

0021

核形成層11は、原料ガスとしてTMAとNH3を供給することにより形成された膜厚が約30nmのAlNにより形成されている。電子走行層12は、原料ガスとしてTMGとNH3を供給することにより形成された膜厚が約3μmのGaNにより形成されている。n−GaN膜13fは、原料ガスとしてTMG、NH3、SiH4を供給して形成された膜厚が約10nmのn−GaNにより形成されており、不純物元素としてSiが約1×1019cm−3の濃度でドープされている。

0022

次に、図5(b)に示すように、n−GaN膜13fの一部を除去することにより、コンタクト層13を形成する。具体的には、n−GaN膜13fの上にフォトレジストを塗布し、露光装置による露光現像を行なうことにより、コンタクト層13が形成される領域に不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域におけるn−GaN膜13fをエッチングガスとして塩素系のガスを用いたドライエッチングにより、電子走行層12の表面が露出するまで除去する。この後、有機溶剤等により、レジストパターンを除去する。これにより、残存しているn−GaN膜13fによりコンタクト層13が形成される。本実施の形態においては、コンタクト層13は、ソース電極32及びドレイン電極33が形成される領域を含む領域に形成されている。尚、図5(b)に示されるように、コンタクト層13の側面13aを基板10側に向かって広がる傾斜を有するテーパー形状となるように形成してもよい。このようにコンタクト層13の側面13aをテーパー形状に形成するためには、ドライエッチングの条件を調節したり、ポジ型レジストを用いて、形成されるレジストパターンの形状を調整したりしてもよい。

0023

次に、図5(c)に示されるように、露出している電子走行層12の上、コンタクト層13の上及び側面13aに、MOVPEによりスペーサ層14、電子供給層15を順次積層する。これにより、電子走行層12においてスペーサ層14との界面近傍には、2DEG12aが生成される。MOVPEにより窒化物半導体層を形成する際の成長圧力は5kPa〜100kPaであり、成長の際の基板温度は700℃〜1200℃である。スペーサ層14は、原料ガスとしてTMAとNH3を供給することにより形成された膜厚が約1nmのAlNにより形成されている。電子供給層15は、原料ガスとしてTMIトリメチルインジウム)、TMA、NH3を供給して形成された膜厚が約10nmのIn0.17Ga0.83Nにより形成されている。これにより、露出している電子走行層12の上、コンタクト層13の上及び側面13aに、スペーサ層14及び電子供給層15が積層して形成される。この後、図示はしないが、フォトリソグラフィを用いて素子間分離領域に開口部を設け、塩素系ガスを用いたドライエッチング、もしくはイオン注入法により素子間分離を行う。

0024

次に、図6(a)に示されるように、コンタクト層13の上のソース電極32及びドレイン電極33が形成される領域におけるスペーサ層14及び電子供給層15を除去する。具体的には、電子供給層15の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極32及びドレイン電極33が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、エッチングガスとして塩素系のガスを用いたドライエッチングにより、レジストパターンが形成されていない領域におけるスペーサ層14及び電子供給層15を除去する。これにより、ソース電極32及びドレイン電極33が形成される領域におけるコンタクト層13の表面を露出させる。この後、不図示のレジストパターンは、有機溶剤等により除去する。

0025

次に、図6(b)に示されるように、露出しているコンタクト層13の上にソース電極32及びドレイン電極33を形成する。具体的には、電子供給層15及びコンタクト層13の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極32及びドレイン電極33が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、コンタクト層13及びレジストパターンの上に、ソース電極32及びドレイン電極33を形成するためのTa/Alからなる金属積層膜を形成する。この金属積層膜は、膜厚が約20nmのTaの上に膜厚が約200nmのAlが積層された膜であり、真空蒸着等による成膜により形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存する金属積層膜によりソース電極32及びドレイン電極33が形成される。この後、窒素雰囲気中において、400℃〜1000℃の温度、例えば、550℃で熱処理を行なうことにより、オーミックコンタクト確立させる。

0026

次に、図6(c)に示されるように、電子供給層15の上に、ゲート電極31を形成する。具体的には、電子供給層15、ソース電極32及びドレイン電極33の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極31が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、電子供給層15及びレジストパターンの上に、ゲート電極31を形成するためのNi/Auからなる金属積層膜を形成する。この金属積層膜は、膜厚が約30nmのNiの上に膜厚が約400nmのAuが積層された膜であり、真空蒸着等による成膜により形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存する金属積層膜によりゲート電極31が形成される。

0027

尚、本実施の形態における半導体装置においては、露出している電子供給層15の上に、パッシベーション膜を形成してもよい。パッシベーション膜は、図6(b)におけるソース電極32及びドレイン電極33を形成した後、全面にプラズマCVD(chemical vapor deposition)法を用いて、膜厚が2nmから500nmの間、例えば100nmとなるように成膜する。パッシベーション膜の成膜方法は、ALD(Atomic Layer Deposition)法、スパッタリング法であってもよい。また、パッシベーション膜を形成する材料としてはSi、Al、Hf、Zr、Ti、Ta、W等を用いた酸化物、窒化物酸窒化物が好ましく、SiNがより好ましい。この後、ゲート電極が形成される領域の一部に開口部を有するレジストパターンを形成し、エッチングガスとして弗素系ガスまたは塩素系ガスを用いたドライエッチングにより、レジストパターンの開口部におけるパッシベーション膜を除去する。エッチング方法としては、ドライエッチングの他、弗酸バッファード弗酸などを用いたウェットエッチングであってもよい。この後、図6(c)に示されるようにゲート電極31を形成する。

0028

また、本実施の形態における半導体装置は、AlNにより形成されるスペーサ層14により、InAlNにより形成される電子供給層15による合金散乱の影響が抑制されるため、シート抵抗を低減することができる。

0029

また、ゲート電極31、ソース電極32、ドレイン電極33における電極の層構造は一例であり、単層多層を問わず他の層構造であってもよい。各電極の形成方法についても、一例であり、他の如何なる形成方法でもよい。本実施の形態においては、ソース電極32及びドレイン電極33は、成膜後に熱処理を行っているが、オーミック特性が得られれば熱処理を行わなくともよい。ゲート電極31には更なる熱処理を施してもよい。本実施の形態における半導体装置は、ショットキ型ゲート構造を用いているが、MIS(metal-insulator-semiconductor)型ゲート構造を用いてもよい。

0030

上記における説明では、電子供給層15としてInAlNを用いているが、AlGaN、InAlGaN等を用いてもよい。ただし、自発分極を高くするためInの組成比は20%以下であることが好ましい。即ち、電子供給層15は、Inx1Aly1Ga1−x1−y1N、(0<x1≦0.2、0<y1<1)であるが、Inx1Aly1Ga1−x1−y1N、(0.1≦x1≦0.2、0<y1≦0.9)であることがより好ましい。

0031

また、上記における説明では、スペーサ層14としてAlNを用いているが、AlGaN、InAlGaNであってもよい。ただし、合金散乱を押さえるため、In組成は5%以下であることが好ましい。即ち、スペーサ層14は、Inx2Aly2Ga1−x2−y2N、(0≦x2≦0.05、0<y2≦1)であることが好ましい。

0032

また、上記における説明では、基板10には、半絶縁性SiC基板を用いているが、電界効果トランジスタの機能を有するエピタキシャル構造の部分に窒化物半導体が用いられていれば、他の基板材料を用いてもよい。基板10の導電性は、半絶縁性、導電性を問わない。基板10は、例えば、導電性SiC基板サファイヤ基板GaN基板Si基板ダイヤモンド基板を用いてもよい。

0033

また、上記における半導体装置の構造は、一例であり、電界効果トランジスタであれば、他の如何なる構造でもよい。例えば、半導体最上面にGaNやAlN等によるキャップ層を形成してもよい。

0034

また、上記においては、n型となる不純物元素としてSiを用いたが、GeやSn等を用いてもよい。

0035

〔第2の実施の形態〕
(半導体装置)
次に、第2の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図7に示されるように、半絶縁性SiC基板等の基板10の上に、核形成層11、電子走行層12が形成されている。電子走行層12の上のソース電極32及びドレイン電極33が形成される領域の各々には、コンタクト層13が形成されており、ソース電極32及びドレイン電極33は、各々のコンタクト層13の上に形成されている。コンタクト層13が形成されていない領域の電子走行層12の上及びコンタクト層13の側面13aには、電子供給層15が形成されており、これにより、電子走行層12において、電子供給層15との界面近傍には2DEG12aが生成される。また、コンタクト層13が形成されていない領域における電子供給層15の上には、ゲート電極31が形成されている。コンタクト層13は、ソース電極32及びドレイン電極33が形成される領域よりも広く形成されており、ソース電極32及びドレイン電極33が形成されていない領域のコンタクト層13の上にも、電子供給層15が形成されていてもよい。

0036

(半導体装置の製造方法)
次に、本実施の形態における半導体装置の製造方法について、図8及び図9に基づき説明する。

0037

最初に、図8(a)に示されるように、半絶縁性SiC基板等の基板10の上に、窒化物半導体層を有機金属気相成長(MOVPE)法によるエピタキシャル成長により形成する。尚、基板10の上に窒化物半導体層を成膜する際には、分子線エピタキシー(MBE)法によるエピタキシャル成長により形成してもよい。具体的には、基板10の上に、MOVPEにより核形成層11、電子走行層12、n−GaN膜13fを順次積層する。

0038

次に、図8(b)に示すように、n−GaN膜13fの一部を除去することにより、コンタクト層13を形成する。具体的には、n−GaN膜13fの上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、コンタクト層13が形成される領域に不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域におけるn−GaN膜13fをエッチングガスとして塩素系のガスを用いたドライエッチングにより、電子走行層12の表面が露出するまで除去する。この後、有機溶剤等により、レジストパターンを除去する。これにより、残存しているn−GaN膜13fによりコンタクト層13が形成される。本実施の形態においては、コンタクト層13は、ソース電極32及びドレイン電極33が形成される領域を含む領域に形成されている。

0039

次に、図8(c)に示されるように、露出している電子走行層12の上、コンタクト層13の上及び側面13aに、MOVPEにより電子供給層15を形成する。これにより、電子走行層12において電子供給層15との界面近傍には、2DEG12aが生成される。この後、図示はしないが、フォトリソグラフィを用いて素子間分離領域に開口部を設け、塩素系ガスを用いたドライエッチング、もしくはイオン注入法により素子間分離を行う。

0040

次に、図9(a)に示されるように、コンタクト層13の上のソース電極32及びドレイン電極33が形成される領域における電子供給層15を除去する。具体的には、電子供給層15の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極32及びドレイン電極33が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、エッチングガスとして塩素系のガスを用いたドライエッチングにより、レジストパターンが形成されていない領域における電子供給層15を除去する。これにより、ソース電極32及びドレイン電極33が形成される領域におけるコンタクト層13の表面を露出させる。この後、不図示のレジストパターンは、有機溶剤等により除去する。

0041

次に、図9(b)に示されるように、露出しているコンタクト層13の上にソース電極32及びドレイン電極33を形成する。具体的には、電子供給層15及びコンタクト層13の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極32及びドレイン電極33が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、コンタクト層13及びレジストパターンの上に、ソース電極32及びドレイン電極33を形成するためのTa/Alからなる金属積層膜を形成する。この金属積層膜は、膜厚が約20nmのTaの上に膜厚が約200nmのAlが積層された膜であり、真空蒸着等による成膜により形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存する金属積層膜によりソース電極32及びドレイン電極33が形成される。この後、窒素雰囲気中において、400℃〜1000℃の温度、例えば、550℃で熱処理を行なうことにより、オーミックコンタクトを確立させる。

0042

次に、図9(c)に示されるように、電子供給層15の上に、ゲート電極31を形成する。具体的には、電子供給層15、ソース電極32及びドレイン電極33の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極31が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、電子供給層15及びレジストパターンの上に、ゲート電極31を形成するためのNi/Auからなる金属積層膜を形成する。この金属積層膜は、膜厚が約30nmのNiの上に膜厚が約400nmのAuが積層された膜であり、真空蒸着等による成膜により形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存する金属積層膜によりゲート電極31が形成される。

0043

本実施の形態における半導体装置においては、露出している電子供給層15の上に、パッシベーション膜を形成してもよい。

0044

尚、上記以外の内容については、第1の実施の形態と同様である。

0045

〔第3の実施の形態〕
(半導体装置)
次に、第3の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図10に示されるように、半絶縁性SiC基板等の基板10の上に、核形成層11、電子走行層12、スペーサ層114が形成されている。スペーサ層114の上のソース電極32及びドレイン電極33が形成される領域の各々には、コンタクト層13が形成されており、ソース電極32及びドレイン電極33は、各々のコンタクト層13の上に形成されている。コンタクト層13が形成されていない領域のスペーサ層114の上及びコンタクト層13の側面13aには、電子供給層15が形成されており、コンタクト層13が形成されていない領域における電子供給層15の上には、ゲート電極31が形成されている。尚、電子走行層12において、スペーサ層114との界面近傍には2DEG12aが生成される。コンタクト層13は、ソース電極32及びドレイン電極33が形成される領域よりも広く形成されており、ソース電極32及びドレイン電極33が形成されていない領域のコンタクト層13の上にも、電子供給層15が形成されていてもよい。従って、本実施の形態における半導体装置においては、電子走行層12と電子供給層15との間、及び、電子走行層12とコンタクト層13との間に、スペーサ層114が形成されている。尚、スペーサ層114はAlNにより形成されている。

0046

(半導体装置の製造方法)
次に、本実施の形態における半導体装置の製造方法について、図11及び図12に基づき説明する。

0047

最初に、図11(a)に示されるように、半絶縁性SiC基板等の基板10の上に、窒化物半導体層を有機金属気相成長(MOVPE)法によるエピタキシャル成長により形成する。尚、基板10の上に窒化物半導体層を成膜する際には、分子線エピタキシー(MBE)法によるエピタキシャル成長により形成してもよい。

0048

具体的には、基板10の上に、MOVPEにより核形成層11、電子走行層12、スペーサ層114、n−GaN膜13fを順次積層する。尚、スペーサ層114は、原料ガスとしてTMAとNH3を供給することにより形成された膜厚が約1nmのAlNにより形成されている。

0049

次に、図11(b)に示すように、n−GaN膜13fの一部を除去することにより、コンタクト層13を形成する。具体的には、n−GaN膜13fの上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、コンタクト層13が形成される領域に不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域におけるn−GaN膜13fをエッチングガスとして塩素系のガスを用いたドライエッチングにより、スペーサ層114の表面が露出するまで除去する。この後、有機溶剤等により、レジストパターンを除去する。これにより、残存しているn−GaN膜13fによりコンタクト層13が形成される。本実施の形態においては、コンタクト層13は、ソース電極32及びドレイン電極33が形成される領域を含む領域に形成されている。また、本実施の形態においては、スペーサ層114がAlNにより形成されているため、n−GaN膜13fをエッチングする際のストッパとして機能する。このため、電子走行層12がオーバーエッチングされることなく、所定の領域のn−GaN膜13fのみを除去することができる。

0050

次に、図11(c)に示されるように、露出しているスペーサ層114の上、コンタクト層13の上及び側面13aに、MOVPEにより電子供給層15を形成する。これにより、電子走行層12においてスペーサ層114との界面近傍には、2DEG12aが生成される。この後、図示はしないが、フォトリソグラフィを用いて素子間分離領域に開口部を設け、塩素系ガスを用いたドライエッチング、もしくはイオン注入法により素子間分離を行う。

0051

次に、図12(a)に示されるように、コンタクト層13の上のソース電極32及びドレイン電極33が形成される領域における電子供給層15を除去する。具体的には、電子供給層15の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極32及びドレイン電極33が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、エッチングガスとして塩素系のガスを用いたドライエッチングにより、レジストパターンが形成されていない領域における電子供給層15を除去する。これにより、ソース電極32及びドレイン電極33が形成される領域におけるコンタクト層13の表面を露出させる。この後、不図示のレジストパターンは、有機溶剤等により除去する。

0052

次に、図12(b)に示されるように、露出しているコンタクト層13の上にソース電極32及びドレイン電極33を形成する。具体的には、電子供給層15及びコンタクト層13の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極32及びドレイン電極33が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、コンタクト層13及びレジストパターンの上に、ソース電極32及びドレイン電極33を形成するためのTa/Alからなる金属積層膜を形成する。この金属積層膜は、膜厚が約20nmのTaの上に膜厚が約200nmのAlが積層された膜であり、真空蒸着等による成膜により形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存する金属積層膜によりソース電極32及びドレイン電極33が形成される。この後、窒素雰囲気中において、400℃〜1000℃の温度、例えば、550℃で熱処理を行なうことにより、オーミックコンタクトを確立させる。

0053

次に、図12(c)に示されるように、電子供給層15の上に、ゲート電極31を形成する。具体的には、電子供給層15、ソース電極32及びドレイン電極33の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極31が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、電子供給層15及びレジストパターンの上に、ゲート電極31を形成するためのNi/Auからなる金属積層膜を形成する。この金属積層膜は、膜厚が約30nmのNiの上に膜厚が約400nmのAuが積層された膜であり、真空蒸着等による成膜により形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存する金属積層膜によりゲート電極31が形成される。

0054

本実施の形態における半導体装置においては、露出している電子供給層15の上に、パッシベーション膜を形成してもよい。

0055

尚、上記以外の内容については、第1の実施の形態と同様である。

0056

〔第4の実施の形態〕
(半導体装置)
次に、第4の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図13に示されるように、半絶縁性SiC基板等の基板10の上に、核形成層11、電子走行層12、スペーサ層214が形成されている。スペーサ層214は、コンタクト層13が形成されていない領域に形成されている第1の領域214aとコンタクト層13が形成されている領域に形成されている第2の領域214bとを有している。スペーサ層214の第2の領域214bの上には、コンタクト層13が形成されており、ソース電極32及びドレイン電極33は、各々のコンタクト層13の上に形成されている。スペーサ層214の第1の領域214aの上及びコンタクト層13の側面13aには、電子供給層15が形成されており、スペーサ層214の第1の領域214aにおける電子供給層15の上には、ゲート電極31が形成されている。尚、電子走行層12において、スペーサ層214との界面近傍には2DEG12aが生成される。コンタクト層13は、ソース電極32及びドレイン電極33が形成される領域よりも広く形成されており、ソース電極32及びドレイン電極33が形成されていない領域のコンタクト層13の上にも、電子供給層15が形成されていてもよい。従って、本実施の形態における半導体装置においては、電子走行層12と電子供給層15との間に、スペーサ層214の第1の領域214aが形成されており、電子走行層12とコンタクト層13との間に、スペーサ層214の第2の領域214bが形成されている。

0057

本実施の形態においては、スペーサ層214はAlGaNにより形成されているが、スペーサ層214の第1の領域214aは、第2の領域214bと比べ、Alの組成比が高く形成されており。また、第1の領域214aにおける膜厚は、第2の領域214bよりも薄く形成されている。

0058

(半導体装置の製造方法)
次に、本実施の形態における半導体装置の製造方法について、図14及び図15に基づき説明する。

0059

最初に、図14(a)に示されるように、半絶縁性SiC基板等の基板10の上に、窒化物半導体層を有機金属気相成長(MOVPE)法によるエピタキシャル成長により形成する。尚、基板10の上に窒化物半導体層を成膜する際には、分子線エピタキシー(MBE)法によるエピタキシャル成長により形成してもよい。

0060

具体的には、基板10の上に、MOVPEにより核形成層11、電子走行層12、スペーサ層214、n−GaN膜13fを順次積層する。尚、スペーサ層214は、原料ガスとしてTMA、TMG、NH3を供給することにより形成された膜厚が約2nmのAl0.2Ga0.8Nにより形成されている。

0061

次に、図14(b)に示すように、n−GaN膜13fの一部をドライエッチング及びサーマルエッチングにより除去することにより、コンタクト層13を形成する。具体的には、n−GaN膜13fの上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、コンタクト層13が形成される領域に不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域におけるn−GaN膜13fをエッチングガスとして塩素系のガスを用いたドライエッチングにより、n−GaN膜13fの膜厚が1/10程度になるまで除去する。この後、NH3+H2雰囲気において、900℃の温度で、サーマルエッチングを行う。

0062

サーマルエッチングは、900℃の温度に加熱することにより行われ、この加熱により、n−GaN膜13fよりGaが脱離し、これに伴いNも脱離するため、n−GaN膜13fが除去される。更に、n−GaN膜13fが除去された領域において露出しているスペーサ層214から、Gaが一部脱離するため、この領域におけるAlの組成比が高くなる。このため、スペーサ層214においては、サーマルエッチングによりGaが一部脱離した第1の領域214aと、コンタクト層13により覆われておりGaが脱離していない第2の領域214bが形成される。スペーサ層214は、AlGaNにより形成されているが、第1の領域214aはGaが脱離しているため、第2の領域214bにおけるAlGaNと比べて、Alの組成比が高くなっている。例えば、第1の領域214aはAl0.2Ga0.8Nであるのに対し、第2の領域214bはAl0.5Ga0.5N等になっている。

0063

また、サーマルエッチングにおいては、n−GaN膜13fは等方的にエッチングされるため、n−GaN膜13fをエッチングすることにより形成されるコンタクト層13の側面13aは、基板10側に向かって広がるテーパー形状となる。また、第1の領域214aにおいては、サーマルアニールによりGaが脱離するため、その分膜厚が薄くなる。従って、スペーサ層214の第1の領域214aにおける膜厚は、第2の領域214bよりも薄くなる。この後、有機溶剤等により、レジストパターンを除去する。これにより、残存しているn−GaN膜13fによりコンタクト層13が形成される。本実施の形態においては、コンタクト層13は、ソース電極32及びドレイン電極33が形成される領域を含む領域に形成されている。

0064

次に、図14(c)に示されるように、露出しているスペーサ層214の第1の領域214aの上、コンタクト層13の上及び側面13aに、MOVPEにより電子供給層15を形成する。これにより、電子走行層12においてスペーサ層214との界面近傍には、2DEG12aが生成される。この後、図示はしないが、フォトリソグラフィを用いて素子間分離領域に開口部を設け、塩素系ガスを用いたドライエッチング、もしくはイオン注入法により素子間分離を行う。

0065

次に、図15(a)に示されるように、コンタクト層13の上のソース電極32及びドレイン電極33が形成される領域における電子供給層15を除去する。具体的には、電子供給層15の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極32及びドレイン電極33が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、エッチングガスとして塩素系のガスを用いたドライエッチングにより、レジストパターンが形成されていない領域における電子供給層15を除去する。これにより、ソース電極32及びドレイン電極33が形成される領域におけるコンタクト層13の表面を露出させる。この後、不図示のレジストパターンは、有機溶剤等により除去する。

0066

次に、図15(b)に示されるように、露出しているコンタクト層13の上にソース電極32及びドレイン電極33を形成する。具体的には、電子供給層15及びコンタクト層13の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極32及びドレイン電極33が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、コンタクト層13及びレジストパターンの上に、ソース電極32及びドレイン電極33を形成するためのTa/Alからなる金属積層膜を形成する。この金属積層膜は、膜厚が約20nmのTaの上に膜厚が約200nmのAlが積層された膜であり、真空蒸着等による成膜により形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存する金属積層膜によりソース電極32及びドレイン電極33が形成される。この後、窒素雰囲気中において、400℃〜1000℃の温度、例えば、550℃で熱処理を行なうことにより、オーミックコンタクトを確立させる。

0067

次に、図15(c)に示されるように、電子供給層15の上に、ゲート電極31を形成する。具体的には、電子供給層15、ソース電極32及びドレイン電極33の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極31が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、電子供給層15及びレジストパターンの上に、ゲート電極31を形成するためのNi/Auからなる金属積層膜を形成する。この金属積層膜は、膜厚が約30nmのNiの上に膜厚が約400nmのAuが積層された膜であり、真空蒸着等による成膜により形成する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存する金属積層膜によりゲート電極31が形成される。

0068

本実施の形態における半導体装置においては、露出している電子供給層15の上に、パッシベーション膜を形成してもよい。本実施の形態における半導体装置は、スペーサ層214の第1の領域214aにおいては、Alの組成比が高いため、2DEG12aの抵抗が低くなる。また、スペーサ層214の第2の領域214bにおいては、Alの組成比が低いため抵抗が低く、コンタクト層13と電子走行層12との間における抵抗が低くなる。

0069

従って、スペーサ層214の第1の領域214aは、Inx3Aly3Ga1−x3−y3N(0≦x3≦0.05、0<y3≦1)であって、第2の領域214bは、Inx4Aly4Ga1−x4−y4N(0≦x4≦0.05、0<y4≦1)である場合、x3<x4であり、y3>y4である。また、上述したように、スペーサ層214の第1の領域214aの膜厚は、第2の領域214bの膜厚よりも薄い。

0070

尚、上記以外の内容については、第1の実施の形態と同様である。

0071

〔第5の実施の形態〕
次に、第5の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。

0072

本実施の形態における半導体デバイスは、第1から第4の実施の形態におけるいずれかの半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図16に基づき説明する。尚、図16は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第1から第4の実施の形態に示されているものとは、異なっている。

0073

最初に、第1から第4の実施の形態において製造された半導体装置をダイシング等により切断することにより、GaN系の半導体材料のHEMTの半導体チップ410を形成する。この半導体チップ410をリードフレーム420上に、ハンダ等のダイアタッチ剤430により固定する。尚、この半導体チップ410は、第1から第4の実施の形態における半導体装置に相当するものである。

0074

次に、ゲート電極411をゲートリード421にボンディングワイヤ431により接続し、ソース電極412をソースリード422にボンディングワイヤ432により接続し、ドレイン電極413をドレインリード423にボンディングワイヤ433により接続する。尚、ボンディングワイヤ431、432、433はAl等の金属材料により形成されている。また、本実施の形態においては、ゲート電極411はゲート電極パッドであり、第1から第4の実施の形態における半導体装置のゲート電極31と接続されている。また、ソース電極412はソース電極パッドであり、第1から第4の実施の形態における半導体装置のソース電極32と接続されている。また、ドレイン電極413はドレイン電極パッドであり、第1から第4の実施の形態における半導体装置のドレイン電極33と接続されている。

0075

次に、トランスファーモールド法によりモールド樹脂440による樹脂封止を行なう。このようにして、GaN系の半導体材料を用いたHEMTのディスクリートパッケージされている半導体デバイスを作製することができる。

0076

次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第1から第4の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。

0077

最初に、図17に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置460は、高圧の一次側回路461、低圧の二次側回路462及び一次側回路461と二次側回路462との間に配設されるトランス463を備えている。一次側回路461は、交流電源464、いわゆるブリッジ整流回路465、複数のスイッチング素子図17に示す例では4つ)466及び一つのスイッチング素子467等を備えている。二次側回路462は、複数のスイッチング素子(図17に示す例では3つ)468を備えている。図17に示す例では、第1から第4の実施の形態における半導体装置を一次側回路461のスイッチング素子466及び467として用いられている。尚、一次側回路461のスイッチング素子466及び467は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路462において用いられているスイッチング素子468はシリコンにより形成される通常のMISFET(metal insulator semiconductor field effect transistor)を用いている。

0078

次に、図18に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器470は、例えば、携帯電話基地局用パワーアンプに適用してもよい。この高周波増幅器470は、ディジタルプレディストーション回路471、ミキサー472、パワーアンプ473及び方向性結合器474を備えている。ディジタル・プレディストーション回路471は、入力信号非線形歪み補償する。ミキサー472は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ473は、交流信号とミキシングされた入力信号を増幅する。図18に示す例では、パワーアンプ473は、第1から第4の実施の形態におけるいずれかの半導体装置を有している。方向性結合器474は、入力信号や出力信号モニタリング等を行なう。図18に示す回路では、例えば、スイッチの切り替えにより、ミキサー472により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路471に送出することが可能である。

0079

以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。

0080

上記の説明に関し、更に以下の付記を開示する。
(付記1)
基板の上に形成された第1の半導体層と、
前記第1の半導体層の上の一部に形成された複数個のコンタクト層と、
前記第1の半導体層の上及び前記コンタクト層の側面に形成された第2の半導体層と、
複数個の前記コンタクト層の上の各々に形成されたソース電極及びドレイン電極と、
前記第2の半導体層の上に形成されたゲート電極と、
を有し、
前記第1の半導体層は、GaNを含む材料により形成されており、
前記第2の半導体層は、Inx1Aly1Ga1−x1−y1N、(0<x1≦0.2、0<y1<1)により形成されており、
前記コンタクト層は、GaNを含む材料により形成されていることを特徴とする半導体装置。
(付記2)
前記第2の半導体層は、Inx1Aly1Ga1−x1−y1N、(0.1≦x1≦0.2、0<y1≦0.9)により形成されていることを特徴とする付記1の半導体装置。
(付記3)
前記第1の半導体層と前記第2の半導体層の間には、第3の半導体層が形成されており、
前記第3の半導体層は、Inx2Aly2Ga1−x2−y2N、(0≦x2≦0.05、0<y2≦1)であることを特徴とする付記1または2に記載の半導体装置。
(付記4)
前記コンタクト層と前記第2の半導体層との間にも、前記第3の半導体層が形成されていることを特徴とする付記3に記載の半導体装置。
(付記5)
前記第1の半導体層と前記コンタクト層の間にも、前記第3の半導体層が形成されていることを特徴とする付記3に記載の半導体装置。
(付記6)
前記第3の半導体層は、前記第1の半導体層と前記第2の半導体層との間に形成された第1の領域と、前記第1の半導体層と前記コンタクト層との間に形成された第2の領域と、を有し、
前記第1の領域は、Inx3Aly3Ga1−x3−y3N、(0≦x3≦0.05、0<y3≦1)であり、
前記第2の領域は、Inx4Aly4Ga1−x4−y4N、(0≦x4≦0.05、0<y4≦1)であって、
y3>y4であることを特徴とする付記5に記載の半導体装置。
(付記7)
前記第1の領域は、前記第2の領域よりも膜厚が薄いことを特徴とする付記6に記載の半導体装置。
(付記8)
前記コンタクト層の側面は、前記基板に向かって広がるテーパー形状であることを特徴とする付記1から7のいずれかに記載の半導体装置。
(付記9)
前記コンタクト層には、n型となる不純物元素が含まれていることを特徴とする付記1から8のいずれかに記載の半導体装置。
(付記10)
付記1から9のいずれかに記載の半導体装置を有することを特徴とする電源装置。
(付記11)
付記1から9のいずれかに記載の半導体装置を有することを特徴とする増幅器。
(付記12)
基板の上に、GaNを含む第1の半導体層、GaN膜を順に形成する工程と、
GaN膜の一部を前記第1の半導体層が露出するまで除去し、残存する前記GaN膜によりコンタクト層を形成する工程と、
露出している前記第1の半導体層及び前記コンタクト層の上に、Inx1Aly1Ga1−x1−y1N、(0<x1≦0.2、0<y1<1)により形成される第2の半導体層を形成する工程と、
前記コンタクト層の上の前記第2の半導体層を除去し、前記コンタクト層を露出させ、前記コンタクト層の上にソース電極及びドレイン電極を形成する工程と、
前記第2の半導体層の上にゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記13)
基板の上に、GaNを含む第1の半導体層、GaN膜を順に形成する工程と、
GaN膜の一部を前記第1の半導体層が露出するまで除去し、残存する前記GaN膜によりコンタクト層を形成する工程と、
露出している前記第1の半導体層及び前記コンタクト層の上に、Inx2Aly2Ga1−x2−y2N、(0≦x2≦0.05、0<y2≦1)により形成される第3の半導体層(14)、Inx1Aly1Ga1−x1−y1N、(0<x1≦0.2、0<y1<1)により形成される第2の半導体層を順に積層する工程と、
前記コンタクト層の上の前記第2の半導体層及び前記第3の半導体層を除去し、前記コンタクト層を露出させ、前記コンタクト層の上にソース電極及びドレイン電極を形成する工程と、
前記第2の半導体層の上にゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記14)
基板の上に、GaNを含む第1の半導体層、Inx2Aly2Ga1−x2−y2N、(0≦x2≦0.05、0<y2≦1)により形成される第3の半導体層、GaN膜を順に形成する工程と、
GaN膜の一部を前記第3の半導体層が露出するまで除去し、残存する前記GaN膜によりコンタクト層を形成する工程と、
露出している前記第1の半導体層及び前記コンタクト層の上に、Inx1Aly1Ga1−x1−y1N、(0<x1≦0.2、0<y1<1)により形成される第2の半導体層を形成する工程と、
前記コンタクト層の上の前記第2の半導体層を除去し、前記コンタクト層を露出させ、前記コンタクト層の上にソース電極及びドレイン電極を形成する工程と、
前記コンタクト層の上にソース電極及びドレイン電極を形成する工程と、
前記第2の半導体層の上にゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記15)
前記GaN膜の除去する工程は、ドライエッチングを行った後、サーマルエッチングを行うことを特徴とする付記14に記載の半導体装置の製造方法。

0081

10基板
11核形成層
12電子走行層(第1の半導体層)
12a 2DEG
13コンタクト層
14スペーサ層(第3の半導体層)
15電子供給層(第2の半導体層)
31ゲート電極
32ソース電極
33 ドレイン電極

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