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技術 半導体装置およびその製造方法

出願人 ルネサスエレクトロニクス株式会社
発明者 松浦仁
出願日 2015年10月22日 (5年2ヶ月経過) 出願番号 2015-207889
公開日 2017年4月27日 (3年8ヶ月経過) 公開番号 2017-079308
状態 特許登録済
技術分野 本体に特徴のある半導体装置 縦型MOSトランジスタ
主要キーワード 過渡波形 単位セル領域 アクティブセル バックグラインディング処理 平面略円形 交互配列 ハイブリッドセル フローティング領域
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図面 (20)

課題

セル性能とは独立したゲート容量の微調整を可能とするトレンチゲートIGBTを備える半導体装置を実現する。

解決手段

ゲート配線引き出し領域AR2に、平面視において四角形外形と四角形の内形とで囲まれた形状であるトレンチT4が、Y方向と直交するX方向に互いに離間して複数設けられており、複数のトレンチT4のそれぞれの内部には、引き出し電極TGzによって互いに電気的に接続されたトレンチゲート電極TG4が設けられている。コレクタエミッタ間の耐圧を得るために、複数のトレンチT4をp型フローティング領域PFp内に形成するが、平面視においてトレンチT4の内形よりも内側の領域に、n−型ドリフト領域NDを形成することにより、トレンチゲート電極TG4とn−型ドリフト領域NDとの間で形成される容量を、帰還容量として用いる。

概要

背景

例えば特開2013−140885号公報(特許文献1)には、セル形成領域が、線状アクティブセル領域を有する第1線状単位セル領域線状ホールコレクタセル領域を有する第2線状単位セル領域、およびこれらの間の線状インアクティブセル領域から基本的に構成されたIE(Injection Enhancement)型トレンチゲートIGBTが開示されている。

概要

セル性能とは独立したゲート容量の微調整を可能とするトレンチゲートIGBTを備える半導体装置を実現する。ゲート配線引き出し領域AR2に、平面視において四角形外形と四角形の内形とで囲まれた形状であるトレンチT4が、Y方向と直交するX方向に互いに離間して複数設けられており、複数のトレンチT4のそれぞれの内部には、引き出し電極TGzによって互いに電気的に接続されたトレンチゲート電極TG4が設けられている。コレクタエミッタ間の耐圧を得るために、複数のトレンチT4をp型フローティング領域PFp内に形成するが、平面視においてトレンチT4の内形よりも内側の領域に、n−型ドリフト領域NDを形成することにより、トレンチゲート電極TG4とn−型ドリフト領域NDとの間で形成される容量を、帰還容量として用いる。

目的

効果

実績

技術文献被引用数
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牽制数
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請求項1

第1主面および前記第1主面と反対側の第2主面を有する半導体基板と、平面視において前記半導体基板の中央部に設けられた第1領域と、平面視において前記第1領域の外側に設けられた第2領域と、を備える半導体装置であって、前記第1領域に、第1方向に延在し、前記第1方向と前記第1主面で直交する第2方向に互いに離間して設けられた複数の第1溝と、前記複数の第1溝のそれぞれの内部に第1絶縁膜を介して設けられた複数の第1トレンチゲート電極と、を有し、前記第2領域に、平面視において四角形外形と四角形の内形とで囲まれた形状を有し、前記第2方向に互いに離間して設けられた複数の第2溝と、前記複数の第2溝のそれぞれの内部に第2絶縁膜を介して設けられた複数の第2トレンチゲート電極と、を有し、前記複数の第2トレンチゲート電極は、前記複数の第2トレンチゲート電極上に形成された引き出し電極により電気的に接続され、前記複数の第2溝のいずれかに前記複数の第1溝のそれぞれが繋がり、前記複数の第2トレンチゲート電極と、前記複数の第1トレンチゲート電極とが電気的に接続されている、半導体装置。

請求項2

請求項1記載の半導体装置において、前記第2領域に、前記半導体基板に設けられた第1導電型の第1半導体領域と、前記第1半導体領域と前記第1主面との間の前記半導体基板に設けられた前記第1導電型と異なる第2導電型の第2半導体領域と、前記第1半導体領域と前記第2主面との間の前記半導体基板に設けられた前記第2導電型の第3半導体領域と、をさらに有し、前記複数の第2溝は、平面視において前記第2半導体領域内に形成され、前記複数の第2溝の外部であって、前記複数の第2溝のそれぞれの平面視における前記内形よりも内側の領域には、前記第2絶縁膜と接触し、かつ、前記第1半導体領域と繋がる前記第1導電型の第4半導体領域が形成されている、半導体装置。

請求項3

請求項2記載の半導体装置において、前記第4半導体領域と前記第1半導体領域とは一体に形成されている、半導体装置。

請求項4

請求項2記載の半導体装置において、前記第4半導体領域の不純物濃度は、前記第1半導体領域の不純物濃度よりも高い、半導体装置。

請求項5

請求項2記載の半導体装置において、前記複数の第2溝の外部であって、前記複数の第2溝のそれぞれの平面視における前記外形よりも外側の領域には、前記第2絶縁膜と接触して前記第2半導体領域が形成されている、半導体装置。

請求項6

請求項2記載の半導体装置において、前記引き出し電極はゲート電極と電気的に接続し、前記第2半導体領域はエミッタ電極と電気的に接続し、前記第3半導体領域はコレクタ電極と電気的に接続する、半導体装置。

請求項7

請求項1記載の半導体装置において、前記複数の第2トレンチゲート電極と前記引き出し電極とは、同一の導電性膜により一体に形成されている、半導体装置。

請求項8

平面視において半導体基板の中央部に設けられた第1領域と、前記第1領域の外側に設けられた第2領域と、を備える半導体装置の製造方法であって、(a)第1主面および前記第1主面と反対側の第2主面を有する第1導電型の前記半導体基板を準備する工程、(b)前記第1領域に、前記第1主面から第1深さを有し、第1方向に延在する複数の第1溝を前記第1方向と前記第1主面で直交する第2方向に互いに離間して形成し、前記第2領域に、前記第1主面から第2深さを有し、平面視において四角形の外形と四角形の内形とで囲まれた形状からなる複数の第2溝を前記第2方向に互いに離間して形成する工程、(c)前記複数の第2溝の外部であって、前記複数の第2溝のそれぞれの平面視における前記外形よりも外側の前記第2領域の前記半導体基板に、前記第1導電型と異なる第2導電型の不純物イオン注入して、前記第1主面から前記第2深さよりも深い第3深さを有する第1半導体領域を形成する工程、(d)前記複数の第1溝のそれぞれの内部および前記複数の第2溝のそれぞれの内部を埋め込むように、前記第1主面上に第1絶縁膜を介して第1導電性膜を形成する工程、(e)パターニングされたレジスト膜マスクとして、前記第1導電性膜を加工して、前記複数の第1溝のそれぞれの内部に前記第1絶縁膜を介して前記第1導電性膜からなる複数の第1トレンチゲート電極を形成し、前記複数の第2溝のそれぞれの内部に前記第1絶縁膜を介して前記第1導電性膜からなる複数の第2トレンチゲート電極を形成し、前記第1主面上に前記第1絶縁膜を介して前記第1導電膜からなる引き出し電極を前記複数の第2トレンチゲート電極と一体に形成する工程、(f)前記第1主面上に層間絶縁膜を形成した後、前記層間絶縁膜上に前記引き出し電極と電気的に接続するゲート電極を形成する工程、を含み、前記複数の第2溝のいずれかに前記複数の第1溝のそれぞれが繋がり、前記複数の第2トレンチゲート電極と、前記複数の第1トレンチゲート電極とが電気的に接続される、半導体装置の製造方法。

請求項9

請求項8記載の半導体装置の製造方法において、前記複数の第2溝のそれぞれの平面視における前記内形よりも内側の領域には、前記第1半導体領域を形成しない、半導体装置の製造方法。

請求項10

請求項8記載の半導体装置の製造方法において、前記(b)工程と前記(c)工程との間または前記(c)工程と前記(d)工程との間に、(g)前記複数の第2溝の外部であって、前記複数の第2溝のそれぞれの平面視における前記内形よりも内側の前記第2領域の前記半導体基板に、前記第1導電型の不純物をイオン注入して、前記第1主面から第4深さを有し、前記第2絶縁膜と接触する第2半導体領域を形成する工程、をさらに含む、半導体装置の製造方法。

請求項11

請求項8記載の半導体装置の製造方法において、前記第1半導体領域は、前記第2絶縁膜と接触する、半導体装置の製造方法。

請求項12

請求項8記載の半導体装置の製造方法において、前記第1導電性膜は、多結晶シリコンからなる、半導体装置の製造方法。

請求項13

平面視において半導体基板の中央部に設けられた第1領域と、前記第1領域の外側に設けられた第2領域と、を備える半導体装置の製造方法であって、(a)第1主面および前記第1主面と反対側の第2主面を有する第1導電型の前記半導体基板を準備する工程、(b)前記第1領域に、前記第1主面から第1深さを有し、第1方向に延在する複数の第1溝を前記第1方向と前記第1主面で直交する第2方向に互いに離間して形成し、前記第2領域に、前記第1主面から第2深さを有し、平面視において四角形の外形と四角形の内形とで囲まれた形状からなる複数の第2溝を前記第2方向に互いに離間して形成する工程、(c)前記複数の第2溝の外部であって、前記第2領域の前記半導体基板に、前記第1導電型と異なる第2導電型の不純物をイオン注入して、前記第1主面から前記第2深さよりも深い第3深さを有する第1半導体領域を形成する工程、(d)複数の前記第1溝のそれぞれの内部および複数の前記第2溝のそれぞれの内部を埋め込むように、前記第1主面上に第1絶縁膜を介して第1導電性膜を形成する工程、(e)パターニングされたレジスト膜をマスクとして、前記第1導電性膜を加工して、前記複数の第1溝のそれぞれの内部に前記第1絶縁膜を介して前記第1導電性膜からなる複数の第1トレンチゲート電極を形成し、前記複数の第2溝のそれぞれの内部に前記第1絶縁膜を介して前記第1導電性膜からなる複数の第2トレンチゲート電極を形成し、前記第1主面上に前記第1絶縁膜を介して前記第1導電膜からなる引き出し電極を前記複数の第2トレンチゲート電極と一体に形成する工程、(f)前記第1主面上に層間絶縁膜を形成した後、前記層間絶縁膜上に前記引き出し電極と電気的に接続するゲート電極を形成する工程、を含み、前記複数の第2溝のいずれかに前記複数の第1溝のそれぞれが繋がり、前記複数の第2トレンチゲート電極と、前記複数の第1トレンチゲート電極とが電気的に接続される、半導体装置の製造方法。

請求項14

請求項13記載の半導体装置の製造方法において、前記第1導電性膜は、多結晶シリコンからなる、半導体装置の製造方法。

技術分野

0001

本発明は半導体装置およびその製造方法に関し、例えばトレンチゲートIGBT(Insulated Gate Bipolar Transistor)を備えた半導体装置に好適に利用できるものである。

背景技術

0002

例えば特開2013−140885号公報(特許文献1)には、セル形成領域が、線状アクティブセル領域を有する第1線状単位セル領域線状ホールコレクタセル領域を有する第2線状単位セル領域、およびこれらの間の線状インアクティブセル領域から基本的に構成されたIE(Injection Enhancement)型トレンチゲートIGBTが開示されている。

先行技術

0003

特開2013−140885号公報

発明が解決しようとする課題

0004

トレンチゲートIGBTは、帰還容量を低減し、かつ、IE効果を維持してオン抵抗を低減する場合に適した構造である。しかし、帰還容量が小さくなり過ぎると、並列動作時にスイッチング波形または負荷短絡時過渡波形発振して、その発振が制御できなくなる場合がある。このような場合、セル領域内のトレンチの深さなどを調整して帰還容量を増加させることができるが、セル性能が変化または劣化することがある。また、セル領域内の全てのトレンチの深さが変わるため、数値微調整は困難である。一方、帰還容量が大きくなり過ぎると、スイッチング損失が劣化する。

0005

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

0006

一実施の形態による半導体装置は、第1主面および第1主面と反対側の第2主面を有する半導体基板と、平面視において半導体基板の中央部に設けられた第1領域と、平面視において第1領域の外側に設けられた第2領域とを備える。第1領域に、第1方向に延在し、第1方向と第1主面で直交する第2方向に互いに離間して設けられた複数の第1溝と、複数の第1溝のそれぞれの内部に第1絶縁膜を介して設けられた複数の第1トレンチゲート電極とを有する。第2領域に、平面視において四角形外形と四角形の内形とで囲まれた形状を有し、第2方向に互いに離間して設けられた複数の第2溝と、複数の第2溝のそれぞれの内部に第2絶縁膜を介して設けられた複数の第2トレンチゲート電極とを有する。そして、複数の第2トレンチゲート電極は、複数の第2トレンチゲート電極上に形成された引き出し電極により電気的に接続され、複数の第2溝のいずれかに複数の第1溝のそれぞれが繋がり、複数の第2トレンチゲート電極と、複数の第1トレンチゲート電極とが電気的に接続されている。さらに、第2領域に、半導体基板に設けられた第1導電型の第1半導体領域と、第1半導体領域と第1主面との間の半導体基板に設けられた第1導電型と異なる第2導電型の第2半導体領域と、第1半導体領域と第2主面との間の半導体基板に設けられた第2導電型の第3半導体領域とをさらに有する。そして、複数の第2溝は、平面視において第2半導体領域内に形成され、複数の第2溝の外部であって、複数の第2溝のそれぞれの平面視における内形よりも内側の領域には、第2絶縁膜と接触し、かつ、第1半導体領域と繋がる第1導電型の第4半導体領域が形成されている。

発明の効果

0007

一実施の形態によれば、セル性能とは独立したゲート容量の微調整を可能とするトレンチゲートIGBTを備える半導体装置を実現することができる。

図面の簡単な説明

0008

実施の形態1による半導体装置(半導体チップ)の平面図である。
実施の形態1による半導体装置のセル形成領域およびゲート配線引き出し領域の一部を拡大して示す平面図であり、図1に示す一点鎖線で囲まれたCGR領域に対応する。
図2のE−E´線に沿った断面図である。
図2のA−A´線に沿った断面図である。
図2のB−B´線に沿った断面図である。
図2のC−C´線に沿った断面図である。
図2のD−D´線に沿った断面図である。
実施の形態1による半導体装置の製造工程を示す断面図(図2のE−E´線に沿った断面図)である。
実施の形態1による半導体装置の製造工程を示す断面図(図2のB−B´線に沿った断面図)である。
図8図9に続く、半導体装置の製造工程中の断面図(E−E´線)である。
図8図9に続く、半導体装置の製造工程中の断面図(B−B´線)である。
図10図11に続く、半導体装置の製造工程中の断面図(E−E´線)である。
図10図11に続く、半導体装置の製造工程中の断面図(B−B´線)である。
図12図13に続く、半導体装置の製造工程中の断面図(E−E´線)である。
図12図13に続く、半導体装置の製造工程中の断面図(B−B´線)である。
図14図15に続く、半導体装置の製造工程中の断面図(E−E´線)である。
図14図15に続く、半導体装置の製造工程中の断面図(B−B´線)である。
図16図17に続く、半導体装置の製造工程中の断面図(E−E´線)である。
図16図17に続く、半導体装置の製造工程中の断面図(B−B´線)である。
図18図19に続く、半導体装置の製造工程中の断面図(E−E´線)である。
図18図19に続く、半導体装置の製造工程中の断面図(B−B´線)である。
図20図21に続く、半導体装置の製造工程中の断面図(E−E´線)である。
図20図21に続く、半導体装置の製造工程中の断面図(B−B´線)である。
図22図23に続く、半導体装置の製造工程中の断面図(E−E´線)である。
図22図23に続く、半導体装置の製造工程中の断面図(B−B´線)である。
図24図25に続く、半導体装置の製造工程中の断面図(E−E´線)である。
図24図25に続く、半導体装置の製造工程中の断面図(B−B´線)である。
図26図27に続く、半導体装置の製造工程中の断面図(E−E´線)である。
図26図27に続く、半導体装置の製造工程中の断面図(B−B´線)である。
図28図29に続く、半導体装置の製造工程中の断面図(E−E´線)である。
図28図29に続く、半導体装置の製造工程中の断面図(B−B´線)である。
図30図31に続く、半導体装置の製造工程中の断面図(E−E´線)である。
図30図31に続く、半導体装置の製造工程中の断面図(B−B´線)である。
図32図33に続く、半導体装置の製造工程中の断面図(E−E´線)である。
図32図33に続く、半導体装置の製造工程中の断面図(B−B´線)である。
図34図35に続く、半導体装置の製造工程中の断面図(E−E´線)である。
図34図35に続く、半導体装置の製造工程中の断面図(B−B´線)である。
実施の形態1の変形例による半導体装置のゲート配線引き出し領域の断面図(図2のD−D´線に沿った断面図)である。
実施の形態2による半導体装置のセル形成領域およびゲート配線引き出し領域の一部を拡大して示す平面図であり、図1に示す一点鎖線で囲まれたCGR領域に対応する。
図39のF−F´線に沿った断面図である。

実施例

0009

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

0010

さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等(個数、数値、量、範囲等を含む)についても同様である。

0011

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材(部位)が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

0012

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

0013

また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。

0014

また、以下の実施の形態においては、説明上の方向としてX方向、Y方向およびZ方向を用いる。X方向とY方向とは互いに直交し、水平面を構成する方向であり、Z方向は水平面に対して鉛直の方向である。

0015

(実施の形態1)
トレンチゲートIGBTについて開示した先行技術としては、例えば特開2013−140885号公報(特許文献1)がある。(1)セル形成領域の詳細な平面構造、(2)狭アクティブセル単位セルおよび交互配列方式、並びに(3)アクティブセル2次元間引き構造については特開2013−140885号公報(特許文献1)に開示されているので、それと重複する部分については、原則として繰り返さないこととする。

0016

≪半導体装置の構成≫
本実施の形態1によるトレンチゲートIGBTを含む半導体装置の構成について、図1図7を参照しながら説明する。図1は、本実施の形態1による半導体装置(半導体チップ)の平面図である。図2は、本実施の形態1による半導体装置のセル形成領域およびゲート配線引き出し領域の一部を拡大して示す平面図であり、図1に示す一点鎖線で囲まれたCGR領域に対応する。図3は、本実施の形態1によるセル形成領域の断面図であり、図2のE−E´線に沿った断面図である。図4図7は、本実施の形態1によるゲート配線引き出し領域の断面図であり、図4は、図2のA−A´線に沿った断面図、図5は、図2のB−B´線に沿った断面図、図6は、図2のC−C´線に沿った断面図、図7は、図2のD−D´線に沿った断面図である。

0017

ここで説明するトレンチゲートIGBTは、互いに間隔を空けて3つのトレンチゲート電極が配列し、中央に配置されたトレンチゲート電極が、ゲート電極と電気的に接続され、その両端に配置された2つのトレンチゲート電極の各々が、エミッタ電極と電気的に接続された、所謂EGE(エミッタ−ゲート−エミッタ)型のトレンチゲートIGBTである。

0018

図1に示すように、半導体チップSCの外周部の上面には、環状のガードリングGRが設けられており、その内側には、環状のフローティングフィールドリング等と接続された数本(単数または複数)の環状のフィールドプレートFPが設けられている。ガードリングGRおよびフィールドプレートFPは、例えばアルミニウム(Al)を主要な構成要素とする金属膜からなる。

0019

環状のフィールドプレートFPの内側であって、半導体チップSCの活性部の主要部には、セル形成領域AR1が設けられており、半導体チップSCの活性部の上面には、半導体チップSCの外周部の近傍までエミッタ電極EEが設けられている。エミッタ電極EEは、例えばアルミニウム(Al)を主要な構成要素とする金属膜からなる。エミッタ電極EEの中央部は、ボンディングワイヤ等を接続するためのエミッタパッドEPとなっている。

0020

セル形成領域AR1とフィールドプレートFPとの間には、ゲート配線引き出し領域AR2が設けられている。ゲート配線引き出し領域AR2には、ゲート配線GLが配置されており、ゲート配線GLは、ゲート電極GEに接続されている。ゲート配線GLおよびゲート電極GEは、例えばアルミニウム(Al)を主要な構成要素とする金属膜からなる。ゲート電極GEの中央部は、ボンディングワイヤ等を接続するためのゲートパッドGPとなっている。

0021

まず、セル形成領域AR1の構造について図2および図3を参照しながら説明する。

0022

半導体基板SSは、上面(主面)Saと、上面Saと反対側の下面(主面)Sbとを有する。半導体基板SSは、上面Sa側のn型の半導体層SLnと、下面Sb側のp型の半導体層SLpとを有する。

0023

半導体層SLnの下層部には、n−型ドリフト領域(n型の半導体領域)NDが形成されている。半導体層SLnと半導体層SLpとの間には、n型フィールドストップ領域(n型の半導体領域)Nsが形成されている。この半導体層SLpは、p+型コレクタ領域(p型の半導体領域)CLに対応する。半導体基板SSの下面Sb(p+型コレクタ領域CLの下)には、コレクタ電極CEが形成されている。

0024

半導体層SLnの上層部には、p型ボディ領域PBが形成されている。図3中の中央部において、半導体基板SSの上面Sa側には、トレンチ(溝、溝部)T1が形成されている。トレンチT1は、上面Saからp型ボディ領域PBを貫通し、半導体層SLnの途中まで到達するように形成されている。また、トレンチT1は、n−型ドリフト領域NDまで到達するように形成されている。このトレンチT1の上面から見た形状(以下、平面形状という)は、Y方向に長辺を有する矩形状(ライン状)である。このように、トレンチT1は、Y方向に延在する。

0025

トレンチT1の内壁には、ゲート絶縁膜GIが形成されている。トレンチT1の内部には、ゲート絶縁膜GI上に、トレンチT1を埋め込むように、トレンチゲート電極TG1が形成されている。トレンチゲート電極TG1は、ゲート配線GLおよびゲート電極GE(図1参照)と電気的に接続されている。なお、セル形成領域AR1におけるトレンチゲート電極TG1は、平面視において、Y方向に沿って、連続して形成されている。

0026

一方、トレンチT1の両側には、所定距離(Wh1、Wh2)を離間して、トレンチ(溝、溝部)T2およびT3が形成されている。

0027

ここで、トレンチT2からトレンチT3までの間が、ハイブリッドセル領域LChであり、そのうち、トレンチT2からトレンチT1までの間をハイブリッドサブセル領域LCh1と、トレンチT3からトレンチT1までの間をハイブリッドサブセル領域LCh2とする。よって、トレンチT1は、ハイブリッドセル領域LChの中央部であり、ハイブリッドサブセル領域LCh1とハイブリッドサブセル領域LCh2との境界部に位置すると言える。ハイブリッドサブセル領域LCh1のX方向の幅はWh1であり、ハイブリッドサブセル領域LCh2のX方向の幅はWh2である。

0028

そして、ハイブリッドセル領域LChの両側には、インアクティブセル領域LCiが位置する。即ち、ハイブリッドセル領域LChは、複数個配置され、ハイブリッドセル領域LCh間にインアクティブセル領域LCiが配置される。なお、これらの領域は、Y方向に延在する。

0029

このように、インアクティブセル領域LCiを介してハイブリッドセル領域LChが繰り返し配置されるため、例えば図2において、ハイブリッドセル領域LChの右側には、インアクティブセル領域LCiの幅(Wi)を離間して、トレンチT2が配置されている。また、図2において、ハイブリッドセル領域LChの左側には、インアクティブセル領域LCiの幅(Wi)を離間して、トレンチT3が配置されている。

0030

また、ここでは、単位セル領域LCを、ハイブリッドセル領域LChと、ハイブリッドセル領域LChの一方の側(図3では左側)のインアクティブセル領域LCiの部分LCi1と、他方の側(図3では右側)のインアクティブセル領域LCiの部分LCi2とを有する領域と定義する。部分LCi1は、インアクティブセル領域LCiのトレンチT2側の半分の部分である。部分LCi2は、インアクティブセル領域LCiのトレンチT3側の半分の部分である。よって、単位セル領域LCがX方向に複数個繰り返し配置されているとも言える。ここで、ハイブリッドセル領域LChの幅Whを、インアクティブセル領域LCiの幅Wiよりも狭くすることがより好ましい。別の言い方をすれば、ハイブリッドサブセル領域LCh1およびLCh2の幅を、インアクティブセル領域LCiの幅Wiの1/2よりも小さくすることがより好ましい。言い換えれば、ハイブリッドサブセル領域LCh1およびLCh2の幅を、インアクティブセル領域LCiの部分LCi1およびLCi2の幅よりも小さくすることがより好ましい。

0031

トレンチT2およびT3は、上面Saから半導体層SLnの途中までそれぞれ達し、トレンチT1を挟んで両側に配置され、かつ、平面視において、Y方向にそれぞれ延在する。

0032

トレンチT2およびT3の各々の内壁には、ゲート絶縁膜GIが形成されている。トレンチT2の内部には、ゲート絶縁膜GI上に、トレンチT2を埋め込むように、トレンチゲート電極TG2が形成されている。トレンチT3の内部には、ゲート絶縁膜GI上に、トレンチT3を埋め込むように、トレンチゲート電極TG3が形成されている。トレンチゲート電極TG2およびTG3は、エミッタ電極EEと電気的に接続されている。なお、トレンチゲート電極TG2およびTG3の各々は、平面視において、Y方向に沿って、連続して形成されている。

0033

ハイブリッドサブセル領域LCh1では、p型ボディ領域PBは、トレンチT1とトレンチT2との間に形成され、トレンチT1の内壁に形成されたゲート絶縁膜GI、およびトレンチT2の内壁に形成されたゲート絶縁膜GIに接触している。また、ハイブリッドサブセル領域LCh2では、p型ボディ領域PBは、トレンチT1とトレンチT3との間に形成され、トレンチT1の内壁に形成されたゲート絶縁膜GI、およびトレンチT3の内壁に形成されたゲート絶縁膜GIと接触している。

0034

また、ハイブリッドサブセル領域LCh1およびLCh2の各々において、半導体基板SSの上面Sa側には、トレンチゲート電極TG1側にのみn+型エミッタ領域NEが形成されている。即ち、ハイブリッドサブセル領域LCh1において、トレンチゲート電極TG2側には、n+型エミッタ領域NEが形成されておらず、また、ハイブリッドサブセル領域LCh2において、トレンチゲート電極TG3側には、n+型エミッタ領域NEが形成されていない。

0035

さらに、n+型エミッタ領域NEは、Y方向において、所定の間隔(LCai)をおいて複数配置される。よって、ハイブリッドサブセル領域LCh1およびLCh2の各々において、n+型エミッタ領域NEが形成されていない領域(断面)も存在する。

0036

そして、ハイブリッドサブセル領域LCh1では、n+型エミッタ領域NEは、トレンチT1とコンタクト溝CTとの間に形成され、p型ボディ領域PB、およびトレンチT1の内壁に形成されたゲート絶縁膜GI(トレンチT1の側面)に接触している。また、ハイブリッドサブセル領域LCh2では、n+型エミッタ領域NEは、トレンチT1とコンタクト溝CTとの間に形成され、p型ボディ領域PB、およびトレンチT1の内壁に形成されたゲート絶縁膜GI(トレンチT1の側面)に接触している。このn+型エミッタ領域NEの平面形状は、例えば矩形状であり、Y方向の幅は、LCaaであり、X方向の幅は、コンタクト溝CTとトレンチT1との間の距離に対応する。

0037

また、ハイブリッドサブセル領域LCh1のn+型エミッタ領域NEは、エミッタ電極EEと電気的に接続され、ハイブリッドサブセル領域LCh2のn+型エミッタ領域NEは、エミッタ電極EEと電気的に接続されている。

0038

好適には、ハイブリッドサブセル領域LCh1およびLCh2の各々において、p型ボディ領域PBの下には、n型ホールバリア領域(n型の半導体領域)NHBが形成されている。ハイブリッドサブセル領域LCh1およびLCh2の各々において、n型ホールバリア領域NHBのn型の不純物濃度は、n−型ドリフト領域NDのn型の不純物濃度よりも高く、かつ、n+型エミッタ領域NEのn型の不純物濃度よりも低い。

0039

ハイブリッドサブセル領域LCh1のn型ホールバリア領域NHBは、トレンチT1とトレンチT2との間に形成され、ハイブリッドサブセル領域LCh2のn型ホールバリア領域NHBは、トレンチT1とトレンチT3との間に形成されている。

0040

なお、ハイブリッドサブセル領域LCh1のn型ホールバリア領域NHBは、p型ボディ領域PB、トレンチT1の内壁に形成されたゲート絶縁膜GI、およびトレンチT2の内壁に形成されたゲート絶縁膜GIに接触していてもよい。また、ハイブリッドサブセル領域LCh2のn型ホールバリア領域NHBは、p型ボディ領域PB、トレンチT1の内壁に形成されたゲート絶縁膜GI、およびトレンチT3の内壁に形成されたゲート絶縁膜GIに接触していてもよい。これにより、n−型ドリフト領域ND内に蓄積されたホールが、ハイブリッドサブセル領域LCh1およびLCh2において、エミッタ電極EEに排出されにくくなるので、IE効果を高めることができる。

0041

ハイブリッドセル領域LChのトレンチT2側(図3中の左側)のインアクティブセル領域LCiにおいて、半導体基板SSの上面Sa側には、p型ボディ領域PBの下に、p型フローティング領域(p型の半導体領域)PFが設けられている。このp型フローティング領域(図2のセル形成領域AR1において、ハッチングが付されている領域)PFは、上記トレンチT2と図3中左端のトレンチT3との間に設けられている。なお、図3中左端のトレンチT3の内部には、ゲート絶縁膜GI上に、トレンチT3を埋め込むように、トレンチゲート電極TG3が形成されている。このトレンチゲート電極TG3は、平面視において、Y方向に沿って、連続して形成されている。

0042

ハイブリッドセル領域LChのトレンチT3側(図3中の右側)のインアクティブセル領域LCiにおいて、半導体基板SSの上面Sa側には、p型ボディ領域PBの下に、p型フローティング領域(p型の半導体領域)PFが設けられている。このp型フローティング領域(図2のセル形成領域AR1において、ハッチングが付されている領域)PFは、上記トレンチT3と図3中右端のトレンチT2との間に設けられている。なお、図3中右端のトレンチT2の内部には、ゲート絶縁膜GI上に、トレンチT2を埋め込むように、トレンチゲート電極TG2が形成されている。このトレンチゲート電極TG2は、平面視において、Y方向に沿って、連続して形成されている。

0043

そして、インアクティブセル領域LCiの両側において、Y方向に延在するトレンチゲート電極TG2およびTG3は、X方向に延在する端部トレンチゲート電極TGpにより電気的に接続されている。

0044

また、ハイブリッドセル領域LChおよびインアクティブセル領域LCiにおいて、半導体基板SSの上面Sa上には、層間絶縁膜ILが形成されている。層間絶縁膜ILは、ハイブリッドサブセル領域LCh1およびLCh2の各々で、p型ボディ領域PBを覆うように形成されている。なお、半導体基板SSの上面Saと層間絶縁膜ILとの間には、絶縁膜IFが形成されている。

0045

この層間絶縁膜ILには、コンタクト溝(開口部)CTが形成されている。コンタクト溝CTは、n+型エミッタ領域NEと接するように形成されている。

0046

このコンタクト溝CTの底面には、p+型ボディコンタクト領域(p型の半導体領域)PBCが形成されている。また、p+型ボディコンタクト領域PBCの下には、p+型ラッチアップ防止領域(p型の半導体領域)PLPが形成されている。p+型ボディコンタクト領域PBCおよびp+型ラッチアップ防止領域PLPにより、p+型半導体領域PRが形成されている。

0047

このp+型ボディコンタクト領域PBCのp型の不純物濃度は、p+型ラッチアップ防止領域PLPのp型の不純物濃度よりも高い。また、p+型半導体領域PRのp型の不純物濃度は、p型ボディ領域PBのp型の不純物濃度よりも高い。

0048

コンタクト溝CTの内部には、接続電極CPが形成されている。この接続電極CPは、n+型エミッタ領域NEおよびp+型半導体領域PRと接触している。

0049

また、層間絶縁膜IL上には、導電性膜よりなるエミッタ電極EEが設けられており、エミッタ電極EEは、コンタクト溝CTを介して、n+型エミッタ領域NEおよびp+型ボディコンタクト領域PBCと接続されている。本実施の形態1では、接続電極CPとエミッタ電極EEとは、一体に形成されている。

0050

図示は省略するが、エミッタ電極EE上には、さらに、例えばポリイミド系の有機絶縁膜等からなる絶縁膜(パッシベーション膜)が形成されており、この絶縁膜が形成されていない領域のエミッタ電極EE(エミッタパッドEP(図1参照))に、後述するエミッタ用ワイヤが接続される。

0051

次に、ゲート配線引き出し領域AR2の構造について、図2図4図7を参照しながら説明する。

0052

ゲート配線引き出し領域AR2には、平面視において、セル形成領域AR1の周辺を取り巻くように、p型フローティング領域(p型の半導体領域)PFpが設けられている部分がある。このp型フローティング領域(図2のゲート配線引き出し領域AR2において、ハッチングが付されている領域)PFpは、コンタクト溝CTの底面に露出した部分のp+型ボディコンタクト領域(p型の半導体領域)PBCpおよびP+型ラッチアップ防止領域(p型の半導体領域)PLPpを介して、エミッタ電極EEと電気的に接続されている。p型フローティング領域PFpをエミッタ電位とすることにより、コレクタ−エミッタ間の耐圧を維持することができる。

0053

また、ゲート配線引き出し領域AR2には、平面視において、四角形の外形と四角形の内形とで囲まれた形状のトレンチT4が複数個形成されている。言い換えれば、トレンチT4は、Y方向に延在する第1トレンチ部分と、第1トレンチ部分と対向してY方向に延在する第2トレンチ部分と、第1トレンチ部分のY方向の一端と第2トレンチ部分のY方向の一端とを繋ぐX方向に延在する第3トレンチ部分と、第1トレンチ部分のY方向の他端と第2トレンチ部分のY方向の他端とを繋ぐX方向に延在する第4トレンチ部分とから構成される。複数のトレンチT4は互いに離間して、その深さはn−型ドリフト領域NDまで到達するように形成されており、セル形成領域AR1に形成したトレンチT1、T2およびT3と同時に形成することができる。

0054

トレンチT4の外部であって、互いに隣り合うトレンチT4とトレンチT4との間には、p型フローティング領域PFpが形成され、このp型フローティング領域PFpの下には、n−型ドリフト領域NDが形成されている。一方、トレンチT4の外部であって、平面視において、トレンチT4の内形よりも内側の領域(トレンチT4の第1、第2、第3および第4トレンチ部分で囲まれた領域)には、p型フローティング領域PFpは形成されておらず、n−ドリフト領域NDが形成されている。言い換えれば、複数のトレンチT4は、p型フローティング領域PFp内に形成されているが、トレンチT4の外部であって、平面視において、トレンチT4の内形よりも内側の領域には、n−型ドリフト領域NDが、半導体基板SSの上面Saから深さ方向(−Z方向)にn−型フィールドストップ領域Nsに達するまで形成されている。

0055

トレンチT4の内壁には、ゲート絶縁膜GIが形成されている。トレンチT4の内部には、ゲート絶縁膜GI上に、トレンチT4を埋め込むように、トレンチゲート電極TG4が形成されている。また、ゲート配線引き出し領域AR2を覆うように、引き出し電極TGzが形成されており、この引き出し電極TGzは、複数のトレンチゲート電極TG4と一体に形成される。

0056

また、ゲート配線引き出し領域AR2に向けて、セル形成領域AR1内からトレンチT1がY方向に延在している。トレンチT1の内部には、トレンチT1を埋め込むように、トレンチゲート電極TG1が形成されている。そして、セル形成領域AR1内から延在するトレンチT1の端部は、複数のトレンチT4のいずれかに連結している。即ち、セル形成領域AR1内から延在するトレンチゲート電極TG1の端部は、複数のトレンチゲート電極TG4のいずれかに連結している。これにより、トレンチゲート電極TG1は、引き出し電極TGzを介して全てのトレンチゲート電極TG4と電気的に接続することができる。

0057

さらに、層間絶縁膜ILが、引き出し電極TGzを覆うように形成されている。なお、引き出し電極TGzと層間絶縁膜ILとの間には、絶縁膜IFが形成されている。この層間絶縁膜ILには、コンタクト溝(開口部)CTpが形成されている。コンタクト溝CTpは、引き出し電極TGzと接するように形成されている。

0058

コンタクト溝CTpの内部には、接続電極CPpが形成されている。この接続電極CPpは、引き出し電極TGzと接触している。また、層間絶縁膜IL上には、導電性膜よりなるゲート配線GLが設けられており、ゲート配線GLは、コンタクト溝CTpを介して、引き出し電極TGzと接続されている。本実施の形態1では、接続電極CPpとゲート配線GLとは、一体に形成されている。

0059

これにより、セル形成領域AR1に形成されたトレンチゲート電極TG1は、ゲート配線引き出し領域AR2に形成されたトレンチゲート電極TG4、引き出し電極TGz、接続電極CPpおよびゲート配線GLを介して、ゲート電極GE(図1参照)と電気的に接続される。

0060

図示は省略するが、ゲート配線GL上には、さらに、例えばポリイミド系の有機絶縁膜等からなる絶縁膜(パッシベーション膜)が形成されている。

0061

本実施の形態1による半導体装置の特徴は、ゲート配線引き出し領域AR2に、ゲート容量の制御手段として複数のトレンチゲート電極TG4を形成したことにある。但し、ゲート配線引き出し領域AR2に、p型フローティング領域PFpが形成されていないと、所望するコレクタ−エミッタ間の耐圧が得られないという問題が生じる。このため、ゲート配線引き出し領域AR2には、p型フローティング領域PFpを形成する必要がある。しかし、ゲート配線引き出し領域AR2の全領域にエミッタ電位のp型フローティング領域PFpが形成されると、複数のトレンチゲート電極TG4を単に形成しただけでは、ゲート−エミッタ間容量が増加するだけであり、ゲート−コレクタ間容量(帰還容量)は増加しない。

0062

そこで、本実施の形態1による半導体装置では、トレンチゲート電極TG4が埋め込まれたトレンチT4を、平面視において、四角形の外形と四角形の内形とで囲まれた形状とする。そして、トレンチT4の外部であって、互いに隣り合うトレンチT4とトレンチT4との間に、p型フローティング領域PFpを形成し、トレンチT4の外部であって、平面視において、トレンチT4の内形よりも内側の領域に、p型フローティング領域PFpを形成しないことを特徴とする。

0063

そして、このp型フローティング領域PFpを形成しない部分に、n型の半導体領域を形成する。n型の半導体領域は、n−型ドリフト領域NDと繋がり、トレンチT4の内形の内壁に形成されたゲート絶縁膜GIと接触する。本実施の形態1では、このn型の半導体領域をn−型ドリフト領域NDによって形成している。これにより、このp型フローティング領域PFpを形成しない部分が、トレンチT4の内部に形成されたトレンチゲート電極TG4と、ゲート絶縁膜GIと、n−型ドリフト領域NDとから構成されるゲート−コレクタ間容量(帰還容量)を形成する部分となる。

0064

ゲート配線引き出し領域AR2では、p型フローティング領域PFpの無い領域(平面視において、トレンチT4の内形に接する領域)と、p型フローティング領域PFpの有る領域(平面視において、トレンチT4の外形に接する領域)とは、トレンチT4によって完全に分離することができる。

0065

このように、ゲート配線引き出し領域AR2に、トレンチT4の外部であって、平面視において、トレンチT4の内形よりも内側の領域に、n−型ドリフト領域NDを形成することにより、トレンチT4の内部に形成されたトレンチゲート電極TG4とn−型ドリフト領域NDとの間で形成される容量を、ゲート−コレクタ間容量(帰還容量)として用いることができる。また、p型フローティング領域PFpを形成することにより、コレクタ−エミッタ間の耐圧を得ることができる。

0066

互いに隣り合うトレンチT4とトレンチT4との間隔が狭ければ、フィールドプレート効果により、コレクタ−エミッタ間の耐圧の低下はない。これは、オフ時には、ゲート電位はエミッタ電位と同じ0Vとなり、エミッタ電位であるp型フローティング領域PFpも0Vとなり、0V電位で囲まれるので、電界強度が集中しにくく、耐圧が低下しにくいからである。隣り合うトレンチT4とトレンチT4とのX方向の間隔は、5.0μm以下が望ましく、適した値としては、例えば2.26μmを例示することができる。

0067

ところで、正孔電流は、半導体基板SSの下面Sb全面から流れ込み、外周部から流れ込んだ正孔電流(図2中、太い矢印で示す)は、p型フローティング領域PFpを通って、エミッタ電位のコンタクト溝CTへ流れる。そこで、本実施の形態1では、X方向に互いに離間した複数のトレンチT4を形成する。これにより、外周部から流れ込んだ正孔電流の経路を確保して、正孔電流がp型フローティング領域PFpを通って、エミッタ電位のコンタクト溝CTへ流れやすいようにする。

0068

X方向に延在するトレンチT4を形成した場合は、外周部から流れ込んだ正孔電流は、トレンチT4の底面下のp型フローティング領域PFpを流れることになる。このトレンチT4の底面下のp型フローティング領域PFpは、不純物濃度が低く、かつ、経路が狭いことから抵抗が大きくなり、発熱により破壊耐量が劣化する虞がある。

0069

しかし、本実施の形態1によれば、前述したように、正孔電流の流れを阻害しない経路を確保しているので、破壊耐量の劣化を抑制することができる。

0070

≪半導体装置の製造方法≫
本実施の形態による半導体装置(セル形成領域AR1およびゲート配線引き出し領域AR2)の製造方法を図8図37を用いて説明する。図8図37は、図2に示すセル形成領域AR1のE−E´線に沿った断面部またはゲート配線引き出し領域AR2のB−B´線に沿った断面部を示している。

0071

まず、図8および図9に示すように、例えばリン(P)等のn型不純物が導入されたシリコン(Si)単結晶からなる半導体基板SSを用意する。半導体基板SSは、第1主面としての上面Saと、上面Saとは反対側の第2主面としての下面Sbとを有する。

0072

半導体基板SSは、n型不純物を含有する。不純物濃度は、例えば2×1014cm−3程度である。半導体基板SSは、この段階では、ウェハと称する平面略円形状の半導体の薄板である。半導体基板SSの厚さは、例えば450μm〜1000μm程度である。この半導体基板SSの上面Saから所定の深さまでの層が、半導体層SLnとなる。

0073

次に、半導体基板SSの上面Sa上に、n型ホールバリア領域導入用レジスト膜R1を塗布等により形成し、通常のフォトリソグラフィ露光現像)により、パターニングし、ハイブリッドセル領域LChに開口部を有するレジスト膜R1を形成する。このレジスト膜R1をマスクとして、例えばイオン注入により、半導体基板SSの上面Saにn型不純物を導入することによって、n型ホールバリア領域NHBを形成する。このときのイオン注入条件としては、例えばイオン種をリン(P)とし、ドーズ量を6×1012cm−2程度とし、注入エネルギーを80KeV程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜R1を除去する。

0074

次に、図10および図11に示すように、半導体基板SSの上面Sa上に、p型フローティング領域導入用のレジスト膜R2を塗布等により形成し、通常のフォトリソグラフィ(露光・現像)により、パターニングし、インアクティブセル領域LCiおよびゲート配線引き出し領域AR2に開口部を有するレジスト膜R2を形成する。このレジスト膜R2をマスクとして、例えばイオン注入により、半導体基板SSの上面Saにp型不純物を導入することによって、セル形成領域AR1にp型フローティング領域PFを形成し、ゲート配線引き出し領域AR2にp型フローティング領域PFpを形成する。このときのイオン注入条件としては、例えばイオン種をボロン(B)とし、ドーズ量を3.5×1013cm−2程度とし、注入エネルギーを75KeV程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜R2を除去する。

0075

次に、図12および図13に示すように、半導体基板SSの上面Sa上に、例えばCVD(Chemical Vapor Deposition)法等により、例えば酸化シリコン(SiO2)からなるハードマスク膜HMを成膜する。ハードマスク膜HMの厚さは、例えば450nm程度である。

0076

次に、半導体基板SSの上面Sa上に、ハードマスク膜加工用のレジスト膜R3を塗布等により形成し、通常のフォトリソグラフィ(露光・現像)により、パターニングし、トレンチ形成領域に開口部を有するレジスト膜R3を形成する。このレジスト膜R3をマスクとして、例えばドライエッチングにより、ハードマスク膜HMをパターニングする。その後、アッシング等により、不要になったレジスト膜R3を除去する。

0077

次に、図14および図15に示すように、残存するハードマスク膜HMを用いて、例えば異方性ドライエッチングにより、トレンチT1、T2、T3およびT4を形成する。このとき、セル形成領域AR1では、半導体基板SSの上面Saから半導体層SLnの途中まで達し、かつ、平面視において、Y方向に延在するトレンチT1を形成する(図2参照)。また、半導体基板SSの上面Saから半導体層SLnの途中までそれぞれ達し、トレンチT1を挟んで両側に配置され、かつ、平面視において、Y方向にそれぞれ延在するトレンチT2およびT3を形成する(図2参照)。さらに、ゲート配線引き出し領域AR2では、半導体基板SSの上面Saから半導体層SLnの途中まで達し、かつ、平面視において、四角形の外形と四角形の内形とで囲まれた形状のトレンチT4を形成する(図2参照)。この異方性ドライエッチングのガスとしては、例えばCl2/O2系ガスを、好適なものとして例示することができる。

0078

その後、図16および図17に示すように、例えばフッ酸系のエッチング液等を用いたウェットエッチングにより、不要になったハードマスク膜HMを除去する。

0079

次に、図18および図19に示すように、p型フローティング領域PFおよびPFp並びにn型ホールバリア領域NHBに対する引き延ばし拡散(例えば1200℃、30分程度)を実行する。このとき、p型フローティング領域PFおよびPFpの下面が、トレンチT1、T2、T3およびT4の下面より低くなるように、引き延ばし拡散を行う。

0080

次に、例えば熱酸化法等により、半導体基板SSの上面Sa上並びにトレンチT1、T2、T3およびT4の各々の内壁に、例えば酸化シリコン(SiO2)からなるゲート絶縁膜GIを形成する。ゲート絶縁膜GIの厚さは、例えば0.12μm程度である。

0081

セル形成領域AR1では、上記引き延ばし拡散により、図18中の左端のトレンチT3とその隣のトレンチT2との間にp型フローティング領域PFを形成し、図18中の右端のトレンチT2とその隣のトレンチT3との間にp型フローティング領域PFを形成する。好適には、p型フローティング領域PFは、それぞれ、トレンチT2の内壁に形成されたゲート絶縁膜GIおよびトレンチT3の内壁に形成されたゲート絶縁膜GIに接触する。

0082

また、トレンチT1とその隣のトレンチT2との間およびトレンチT1とその隣のトレンチT3との間に、n型ホールバリア領域NHBを形成する。好適には、トレンチT1とトレンチT2との間に形成されるn型ホールバリア領域NHBは、トレンチT1の内壁に形成されたゲート絶縁膜GI、およびトレンチT2の内壁に形成されたゲート絶縁膜GIに接触する。また、好適には、トレンチT1とトレンチT3との間に形成されるn型ホールバリア領域NHBは、トレンチT1の内壁に形成されたゲート絶縁膜GIおよびトレンチT3の内壁に形成されたゲート絶縁膜GIに接触する。

0083

また、上記引き延ばし拡散の際に、n型の半導体基板SSのうち、p型フローティング領域PFおよびn型ホールバリア領域NHBが形成されない領域が、n−型ドリフト領域NDとなる。言い換えれば、n型の半導体層SLnのうち、p型フローティング領域PFおよびn型ホールバリア領域NHBが形成されていない領域が、n−型ドリフト領域NDとなる。なお、図18に示す工程では、n−型ドリフト領域NDは、半導体層SLnの内部から半導体基板SSの下面Sbにかけて形成される。

0084

トレンチT1とトレンチT2との間では、n型ホールバリア領域NHBのn型の不純物濃度は、n−型ドリフト領域NDにおけるn型の不純物濃度よりも高く、かつ、後述するn+型エミッタ領域NEのn型の不純物濃度よりも低い。また、トレンチT1とトレンチT3との間でも、トレンチT1とトレンチT2との間と同様である。

0085

ゲート配線引き出し領域AR2では、上記引き延ばし拡散により、トレンチT4の外部であって、互いに隣り合うトレンチT4とトレンチT4との間に、p型フローティング領域PFpを形成する。好適には、トレンチT4とトレンチT4との間に形成されるp型フローティング領域PFpは、トレンチT4の内壁に形成されたゲート絶縁膜GIに接触する。

0086

次に、図20および図21に示すように、半導体基板SSの上面Sa上並びにトレンチT1、T2、T3およびT4の内部に、例えばCVD法等により、リン(P)がドープされた多結晶シリコン(Doped Poly-Silicon)からなる導電性膜CFを成膜する。導電性膜CFの厚さは、例えば0.5μm〜1.5μm程度である。

0087

次に、図22および図23に示すように、半導体基板SSの上面Sa上に、引き出し電極加工用のレジスト膜R4を塗布等により形成し、通常のフォトリソグラフィ(露光・現像)により、パターニングし、引き出し電極形成領域を覆うレジスト膜R4を形成する。このレジスト膜R4をマスクとして、例えばドライエッチングにより、導電性膜CFをパターニングする。この際、トレンチT1、T2およびT3の内部に導電性膜CFが残存するようエッチング条件を調整する(エッチバックする)。

0088

これにより、セル形成領域AR1では、トレンチT1の内部にゲート絶縁膜GIを介して埋め込まれた導電性膜CFからなるトレンチゲート電極TG1を形成する。また、トレンチT2の内部にゲート絶縁膜GIを介して埋め込まれた導電性膜CFからなるトレンチゲート電極TG2を形成する。また、トレンチT3の内部にゲート絶縁膜GIを介して埋め込まれた導電性膜CFからなるトレンチゲート電極TG3を形成する。さらに、ゲート配線引き出し領域AR2では、引き出し電極TGzを形成する。また、トレンチT4の内部にゲート絶縁膜GIを介して埋め込まれた導電性膜CFからなるトレンチゲート電極TG4を形成する。引き出し電極TGzは、トレンチゲート電極TG4と一体に形成される。

0089

言い換えれば、セル形成領域AR1では、ゲート絶縁膜GI上に、トレンチT1を埋め込むようにトレンチゲート電極TG1を形成し、トレンチT2を埋め込むようにトレンチゲート電極TG2を形成し、トレンチT3を埋め込むようにトレンチゲート電極TG3を形成する。さらに、ゲート配線引き出し領域AR2では、ゲート絶縁膜GI上に、トレンチT4を埋め込むようにトレンチゲート電極TG4を形成し、複数のトレンチゲート電極TG4と一体となり、ゲート配線引き出し領域AR2を覆うように引き出し電極TGzを形成する。このエッチングのガスとしては、例えばSF6ガス等を、好適なものとして例示することができる。その後、アッシング等により、不要となったレジスト膜4を除去する。

0090

次に、図24および図25に示すように、ドライエッチング等により、トレンチT1、T2およびT3の内部および引き出し電極TGzに覆われた部分以外のゲート絶縁膜GIを除去する。

0091

次に、図26および図27に示すように、例えば熱酸化法またはCVD法等により、半導体基板SSの上面Sa上並びに引き出し電極TGzの上面上および側面上に、比較的薄い酸化シリコン(SiO2)膜(例えばゲート絶縁膜GIと同程度)からなる絶縁膜IFを形成する。

0092

次に、半導体基板SSの上面Sa上に、通常のフォトリソグラフィにより、p型ボディ領域導入用のレジスト膜(図示は省略)を形成する。このp型ボディ領域導入用のレジスト膜をマスクとして、例えばイオン注入により、セル形成領域AR1の全面およびその他必要な部分にp型不純物を導入することによって、p型ボディ領域PBを形成する。

0093

具体的には、トレンチT1とトレンチT2との間に、トレンチT1の内壁に形成されたゲート絶縁膜GIおよびトレンチT2の内壁に形成されたゲート絶縁膜GIに接触した、p型ボディ領域PBを形成する。また、トレンチT1とトレンチT3との間に、トレンチT1の内壁に形成されたゲート絶縁膜GIおよびトレンチT3の内壁に形成されたゲート絶縁膜GIに接触した、p型ボディ領域PBを形成する。このp型ボディ領域PBは、n型ホールバリア領域NHB上に形成される。また、インアクティブセル領域LCiにおいて、このp型ボディ領域PBは、p型フローティング領域PF上に形成される。

0094

このときのイオン注入条件としては、例えばイオン種をボロン(B)とし、ドーズ量を3×1013cm−2程度とし、注入エネルギーを75KeV程度としたイオン注入条件を、好適なものとして例示することができる。その後、アッシング等により、不要になったp型ボディ領域導入用のレジスト膜を除去する。

0095

さらに、半導体基板SSの上面Sa上に、通常のフォトリソグラフィにより、n+型エミッタ領域導入用のレジスト膜(図示は省略)を形成する。このn+型エミッタ領域導入用のレジスト膜をマスクとして、例えばイオン注入により、ハイブリッドセル領域LChのp型ボディ領域PBの上層部にn型不純物を導入することによって、n+型エミッタ領域NEを形成する。このときのイオン注入条件としては、例えばイオン種を砒素(As)とし、ドーズ量を5×1015cm−2程度とし、注入エネルギーを80KeV程度としたイオン注入条件を、好適なものとして例示することができる。

0096

このn+型エミッタ領域NEは、ハイブリッドサブセル領域LCh1およびLCh2において、トレンチゲート電極TG1側にのみ形成される。具体的には、トレンチT1とトレンチT2との間に、トレンチT1の内壁に形成されたゲート絶縁膜GIおよびp型ボディ領域PBに接触した、n+型エミッタ領域NEを形成する。また、トレンチT1とトレンチT3との間に、トレンチT1の内壁に形成されたゲート絶縁膜GIおよびp型ボディ領域PBに接触した、n+型エミッタ領域NEを形成する。その後、アッシング等により、不要になったn+型エミッタ領域導入用のレジスト膜を除去する。

0097

次に、図28および図29に示すように、半導体基板SSの上面Sa上に、例えばCVD法等により、例えばPSG(Phospho Silicate Glass)膜からなる層間絶縁膜ILを形成する。層間絶縁膜ILは、絶縁膜IFを介して、p型ボディ領域PBおよび引き出し電極TGz等を覆うように形成される。層間絶縁膜ILの厚さは、例えば0.6μm程度である。この層間絶縁膜ILの材料としては、PSG膜のほか、BPSG(Boro-Phospho Silicate Glass)膜、NSG(Non-doped Silicate Glass)膜、SOG(Spin-On-Glass)膜、またはこれらの複合膜等を好適なものとして例示することができる。

0098

次に、図30および図31に示すように、層間絶縁膜IL上に、通常のフォトリソグラフィにより、コンタクト溝形成用のレジスト膜(図示は省略)を形成する。続いて、例えば異方性ドライエッチング等により、コンタクト溝CTおよびCTpを形成する。具体的には、セル形成領域AR1では、n+型エミッタ領域NEに接するコンタクト溝CTを形成し、ゲート配線引き出し領域AR2では、引き出し電極TGzに接するコンタクト溝CTpおよびp型ボディ領域PBに接するコンタクト溝CTを形成する。この異方性ドライエッチングで用いられるガスとしては、例えばArガス、CHF3ガスおよびCF4ガスからなる混合ガス等を、好適なものとして例示することができる。その後、アッシング等により、不要になったコンタクト溝形成用のレジスト膜を除去する。

0099

本実施の形態1では、コンタクト溝CTとコンタクト溝CTpとを同時に形成した場合を例示したが、それぞれのレジスト膜を形成し、コンタクト溝CTとコンタクト溝CTpとを互いに異なる工程で形成してもよい。

0100

次に、図32および図33に示すように、例えばコンタクト溝CTおよびCTpを通して、p型不純物をイオン注入することによって、セル形成領域AR1では、p+型ボディコンタクト領域PBCを形成し、ゲート配線引き出し領域AR2では、p+型ボディコンタクト領域PBCpを形成する。このときのイオン注入条件としては、例えばイオン種をフッ化ボロン(BF2)とし、ドーズ量を5×1015cm−2程度とし、注入エネルギーを80KeV程度としたイオン注入条件を、好適なものとして例示することができる。

0101

同様に、例えばコンタクト溝CTおよびCTpを通して、p型不純物をイオン注入することによって、セル形成領域AR1では、p+型ラッチアップ防止領域PLPを形成し、ゲート配線引き出し領域AR2では、p+型ラッチアップ防止領域PLPpを形成する。このときのイオン注入条件としては、例えばイオン種をボロン(B)とし、ドーズ量を3×1015cm−2程度とし、注入エネルギーを80KeV程度としたイオン注入条件を、好適なものとして例示することができる。

0102

p+型ボディコンタクト領域PBCおよびPBCpにおけるp型の不純物濃度は、p+型ラッチアップ防止領域PLPおよびPLPpにおけるp型の不純物濃度よりも高い。また、セル形成領域AR1では、p+型ボディコンタクト領域PBCとp+型ラッチアップ防止領域PLPとにより、p+型半導体領域PRが形成され、同様に、ゲート配線引き出し領域AR2では、p+型ボディコンタクト領域PBCpとp+型ラッチアップ防止領域PLPpとにより、p+型半導体領域PRが形成される。複数のp+型半導体領域PRの各々におけるp型の不純物濃度は、p型ボディ領域PBにおけるp型の不純物濃度よりも高い。

0103

次に、図34および図35に示すように、エミッタ電極EE、ゲート配線GLおよびゲート電極GE(図1参照)を形成する。具体的には、例えば以下のような手順で実行する。まず、例えばスパッタリング法により、半導体基板SSの上面Sa上に、バリアメタル膜としてチタンタングステン(TiW)膜を形成する。チタンタングステン(TiW)膜の厚さは、例えば0.2μm程度である。チタンタングステン(TiW)膜中のチタン(Ti)の多くの部分は、後の熱処理によって、シリコン(Si)界面(例えばp+型ボディコンタクト領域PBCおよびPBCpの露出面並びに引き出し電極TGzの露出面等)に移動してシリサイドを形成し、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない。

0104

次に、例えば600℃程度、10分程度のシリサイドアニール窒素雰囲気において実行した後、バリアメタル膜上の全面に、コンタクト溝CTおよびCTpを埋め込むように、例えばスパッタリング法により、アルミニウム(Al)系金属膜(例えば数%シリコン(Si)添加、残りはアルミニウム(Al))を形成する。アルミニウム(Al)系金属膜の厚さは、例えば5μm程度である。

0105

次に、通常のフォトリソグラフィにより、エミッタ電極、ゲート配線およびゲート電極形成用のレジスト膜(図示は省略)を形成する。続いて、例えばドライエッチングにより、アルミニウム(Al)系金属膜およびバリアメタル膜からなるエミッタ電極EE、ゲート配線GLおよびゲート電極GE(図1参照)をパターニングする。このドライエッチングのガスとしては、例えばCl2/BCl3ガス等を、好適なものとして例示することができる。その後、アッシング等により、不要になったエミッタ電極、ゲート配線およびゲート電極形成用のレジスト膜を除去する。

0106

これにより、ハイブリッドサブセル領域LCh1では、複数のコンタクト溝CTの内部にそれぞれ埋め込まれた複数の接続電極CPと、層間絶縁膜IL上に形成されたエミッタ電極EEとが形成される。エミッタ電極EEは、ハイブリッドサブセル領域LCh1およびLCh2の各々に形成された複数の接続電極CPを介して、ハイブリッドサブセル領域LCh1およびLCh2の各々に形成されたn+型エミッタ領域NEおよび複数のp+型半導体領域PRと電気的に接続される。

0107

また、ゲート配線引き出し領域AR2では、複数のコンタクト溝CTpの内部にそれぞれ埋め込まれた複数の接続電極CPpと、ゲート配線GLと、ゲート電極GE(図1参照)とが形成される。ゲート電極GE(図1参照)は、ゲート配線GLおよび引き出し電極TGzを介して、トレンチゲート電極TG4と電気的に接続される。

0108

次に、図36および図37に示すように、エミッタ電極EE、ゲート配線GLおよびゲート電極GE(図1参照)等上に、例えばポリイミドを主要な成分とする有機膜等からなる絶縁膜(パッシベーション膜)FPFを形成する。絶縁膜FPFの厚さは、例えば2.5μm程度である。

0109

次に、通常のフォトリソグラフィにより、開口部形成用のレジスト膜(図示は省略)を形成する。続いて、例えばドライエッチングにより、絶縁膜FPFをパターニングする。これにより、絶縁膜FPFを貫通してエミッタ電極EEに達する開口部OP1(図1参照)を形成し、開口部OP1に露出した部分のエミッタ電極EEからなるエミッタパッドEP(図1参照)を形成する。同時に、絶縁膜FPFを貫通してゲート電極GEに達する開口部OP2(図1参照)を形成し、開口部OP2に露出した部分のゲート電極GEからなるゲートパッドGP(図1参照)を形成する。その後、アッシング等により、不要になった開口部形成用のレジスト膜を除去する。

0110

次に、半導体基板SSの下面Sbに対して、バックグラインディング処理を施すことによって、例えば800μm程度の厚さを、必要に応じて、例えば30μm〜200μm程度に薄膜化する。例えば耐圧が600V程度とすると、最終厚さは、70μm程度である。これにより、この薄膜化された半導体基板SSにおいて、半導体層SLnに対して下面Sb側に位置する部分の半導体基板SS内に、半導体層SLpが形成される。また、必要に応じて、下面Sbのダメージ除去のためのケミカルエッチング等も実施する。

0111

この薄膜化された半導体基板SSのうち、n型フィールドストップ領域Nsが形成される半導体層に対して下面Sb側の半導体層であって、p+型コレクタ領域CLが形成される半導体層を、半導体層SLpとする。

0112

次に、半導体基板SSの下面Sbに、例えばイオン注入により、n型不純物を導入することによって、n型フィールドストップ領域Nsを形成する。ここで、イオン注入条件としては、例えばイオン種をリン(P)とし、ドーズ量を7×1012cm−2程度とし、注入エネルギーを350KeV程度としたイオン注入条件を、好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、半導体基板SSの下面Sbに対して、レーザアニール等を実施する。

0113

次に、半導体基板SSの下面Sbに、例えばイオン注入により、p型不純物を導入することによって、p+型コレクタ領域CLを形成する。ここで、イオン注入条件としては、例えばイオン種をボロン(B)とし、ドーズ量を1×1013cm−2程度とし、注入エネルギーを40KeV程度としたイオン注入条件を、好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、半導体基板SSの下面Sbに対して、レーザアニール等を実施する。

0114

即ち、p+型コレクタ領域CLを形成する工程では、半導体層SLnに対して下面Sb側に位置する部分の半導体基板SS内に、p型の半導体層SLpが形成され、p型の半導体層SLpにより、p+型コレクタ領域CLが形成される。

0115

次に、図3図7に示したように、例えばスパッタリング法により、半導体基板SSの下面Sbに、半導体層SLp、即ちp+型コレクタ領域CLと電気的に接続されたコレクタ電極CEを形成する。その後、ダイシング等により、半導体基板SSのチップ領域に分割し、必要に応じて、パッケージ封止することにより、本実施の形態1による半導体装置が完成する。

0116

(実施の形態1の変形例)
本実施の形態1の変形例によるトレンチゲートIGBTを含む半導体装置の構成について、図38を参照しながら説明する。図38は、本実施の形態1の変形例による半導体装置のゲート配線引き出し領域の断面図であり、図2に示すD−D´線に沿った断面図である。変形例による半導体装置の構成は、前述の実施の形態1による半導体装置の構成とほぼ同様の構成をしているため、相違点についてのみ説明する。

0117

変形例では、ゲート配線引き出し領域AR2において、前述の実施の形態1と同様に、トレンチゲート電極TG4が埋め込まれたトレンチT4は、平面視において、四角形の外形と四角形の内形とで囲まれた形状を有する。そして、トレンチT4の外部であって、平面視において、トレンチT4の内形よりも内側の領域に、n−型ドリフト領域NDに繋がるn型の半導体領域NBが形成されている。言い換えれば、複数のトレンチT4は、p型フローティング領域PFp内に形成されているが、トレンチT4の外部であって、平面視において、トレンチT4の内形よりも内側の領域には、n型の半導体領域NBが、半導体基板SSの上面Saから深さ方向(−Z方向)に、例えばトレンチT4の底面程度まで形成されている。このn型の半導体領域NBを形成した部分が、ゲート−コレクタ間容量(帰還容量)を形成する部分となる。

0118

n型の半導体領域NBの不純物濃度は、n−型ドリフト領域NDの不純物濃度よりも高く、n型の半導体領域NBを形成することにより、ゲート−コレクタ間容量(帰還容量)をさらに増加させることができ、また、ゲート−コレクタ間容量(帰還容量)の調整を容易とすることができる。n型の半導体領域NBは、例えばセル形成領域AR1に形成されるn型ホールバリア領域NHBと同時に形成することができる。

0119

(実施の形態2)
本実施の形態2によるトレンチゲートIGBTを含む半導体装置の構成について、図39および図40を参照しながら説明する。図39は、本実施の形態2による半導体装置のセル形成領域およびゲート配線引き出し領域の一部を拡大して示す平面図であり、図1に示す一点鎖線で囲まれたCGR領域に対応する。図40は、図39に示すF−F´線に沿った断面図である。本実施の形態2と前述の実施の形態1との相違点は、ゲート配線引き出し領域AR2の構成である。その他の構成は、前述の実施の形態1と同一または実質的に同一であるので、その説明は省略する。

0120

前述の実施の形態1では、ゲート配線引き出し領域AR2において、トレンチゲート電極TG4が埋め込まれたトレンチT4を、平面視において、四角形の外形と四角形の内形とで囲まれた形状とし、トレンチT4の外部であって、平面視において、トレンチT4の内形よりも内側の領域に、n型の半導体領域、例えばn−型ドリフト領域NDを形成している(図5および図7等参照)。

0121

これに対して、本実施の形態2では、図39および図40に示すように、ゲート配線引き出し領域AR2において、トレンチゲート電極TG4が埋め込まれたトレンチT4を、平面視において、四角形の外形と四角形の内形とで囲まれた形状としているが、トレンチT4の外部であって、平面視において、トレンチT4の内形よりも内側の領域にも、p型フローティング領域PFpを形成している。言い換えれば、全てのトレンチT4は、p型フローティング領域PFp内に形成され、全てのトレンチT4の内壁に形成されたゲート絶縁膜GIは、p型フローティング領域PFpと接触している。

0122

ゲート配線引き出し領域AR2の全領域にエミッタ電位のp型フローティング領域PFpが形成されているので、ゲート−コレクタ間容量(帰還容量)は増加しない。しかし、X方向に互いに離間した複数のトレンチT4を形成することにより、正孔電流の流れを阻害しない経路を確保することができるので、破壊耐量を低下することなく、入力容量(主としてゲート−エミッタ間容量)を増加させることができる。

0123

例えばノイズEMI(Electro Magnetic Interference)対策等)の低減が要求されるトレンチゲートIGBTを含む半導体装置では、動作速度が遅くなったとしても、低損失としたい場合がある。このような場合に、本実施の形態2による半導体装置の構成を適用することに実益がある。

0124

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

0125

AR1セル形成領域
AR2ゲート配線引き出し領域
CEコレクタ電極
CF導電性膜
CL p+型コレクタ領域(p型の半導体領域)
CP、CPp接続電極
CT、CTpコンタクト溝(開口部)
EEエミッタ電極
EPエミッタパッド
FPフィールドプレート
FPF絶縁膜
GEゲート電極
GIゲート絶縁膜
GL ゲート配線
GPゲートパッド
GRガードリング
HMハードマスク膜
IF 絶縁膜
IL層間絶縁膜
LC単位セル領域
LCaa 幅
LCai 間隔
LChハイブリッドセル領域
LCh1、LCh2ハイブリッドサブセル領域
LCiインアクティブセル領域
LCi1、LCi2 部分
ND n−型ドリフト領域(n型の半導体領域)
NE n+型エミッタ領域
NB n型の半導体領域
NHB n型ホールバリア領域(n型の半導体領域)
Ns n型フィールドストップ領域(n型の半導体領域)
OP1、OP2 開口部
PB p型ボディ領域
PBC、PBCp p+型ボディコンタクト領域(p型の半導体領域)
PF、PFp p型フローティング領域(p型の半導体領域)
PLP、PLPp p+型ラッチアップ防止領域(p型の半導体領域)
PR p+型半導体領域
R1、T2、R3、R4レジスト膜
Sa 上面(主面)
Sb 下面(主面)
SC半導体チップ
SLn、SLp半導体層
SS半導体基板
T1、T2、T3、T4トレンチ(溝、溝部)
TG1、TG2、TG3、TG4トレンチゲート電極
TGp端部トレンチゲート電極
TGz引き出し電極
Wh、Wi 幅
Wh1、Wh2 幅(距離)

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