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技術 半導体不揮発記憶回路及びその試験方法

出願人 ローム株式会社
発明者 手納由裕濁池康次
出願日 2016年12月15日 (3年6ヶ月経過) 出願番号 2016-242993
公開日 2017年4月13日 (3年2ヶ月経過) 公開番号 2017-073193
状態 特許登録済
技術分野 リードオンリーメモリ 半導体メモリの信頼性技術
主要キーワード テスト線 Nチャネル データ書込み前 出荷ライン 規模縮小 トリミング値 期待値判定 高低関係
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2017年4月13日)のものです。
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図面 (20)

課題

データ書込時のディスターブを解消してメモリセル信頼性を向上させる。

解決手段

半導体不揮発記憶回路は、メモリセルCELを形成する回路素子として、PMOSFET(P401、P402)とNMOSFET(N401〜N404)を有し、N401とN402のオン抵抗値大小関係に応じてデータを記憶する。N401とN402のゲートは、WLに接続されている。N401とN402のドレインは、それぞれBITとBITバーに接続されている。N401のソースは、P401とN403のドレインに接続されている。N402のソースは、P402とN404のドレインに接続されている。N403とN404のソースは、接地端に接続されている。N403とN404のゲートは、REに接続されている。P401とP402のソースは、それぞれDINとDINバーに接続されている。P401とP402のゲートは、STに接続されている。

概要

背景

図15は、半導体不揮発記憶回路の第1従来例を模式的に示す回路図である。本従来例の半導体不揮発記憶回路は、1ビットのデータ(「0」/「1」)を格納するメモリセルCELとして、第1トランジスタN1と第2トランジスタN2を一対としたトランジスタペア集積化して成る。第1トランジスタN1のゲートと第2トランジスタN2のゲートは、いずれもワード線WLに接続されている。第1トランジスタN1のドレインは、ビット線BITに接続されている。第2トランジスタN2のドレインは、反転ビット線BITバーに接続されている。第1トランジスタN1のソースと第2トランジスタN2のソースは、いずれもソース線SLに接続されている。なお、本従来例の半導体不揮発記憶回路において、第1トランジスタN1と第2トランジスタN2は、いずれも同一の特性を有するように形成されている。

上記構成から成るメモリセルCELは、第1トランジスタN1のオン電流I1が第2トランジスタN2のオン電流I2よりも低い状態をデータ「0」の記憶状態とし、逆に、第2トランジスタN2のオン電流I2が第1トランジスタN1のオン電流I1よりも低い状態をデータ「1」の記憶状態とする。

すなわち、メモリセルCELに対してデータ「0」を書き込む場合には、例えば、ワード線WLを2.5V、ビット線BITを5V、反転ビット線BITバーとソース線SLを0Vとして、第1トランジスタN1のみを飽和領域で動作させればよい。このような電圧印加状態を一定期間保つことにより、第1トランジスタN1のゲート絶縁層ホットキャリア注入されて、第1トランジスタN1のオン抵抗値経時劣化誘起される。その結果、第1トランジスタN1のオン電流I1は、より低電流側にシフトされる。なお、上記の電圧印加状態が継続される一定期間については、第1トランジスタN1のオン電流I1を第2トランジスタN2のオン電流I2よりも低電流とするための所要時間を考慮して適宜設定すればよい。

一方、メモリセルCELに対してデータ「1」を書き込む場合には、例えば、ワード線WLを2.5V、反転ビット線BITバーを5V、ビット線BITとソース線SLを0Vとして、第2トランジスタN2のみを飽和領域で動作させればよい。このような電圧印加状態を一定期間保つことにより、第2トランジスタN2のゲート絶縁層にホットキャリアが注入されて、第2トランジスタN2のオン抵抗値に経時劣化が誘起される。その結果、第2トランジスタN2のオン電流I2は、より低電流側にシフトされる。なお、上記の電圧印加状態が継続される一定期間については、第2トランジスタN2のオン電流I2を第1トランジスタN1のオン電流I1よりも低電流とするための所要時間を考慮して適宜設定すればよい。

このように、第1トランジスタN1のオン電流I1と第2トランジスタN2のオン電流I2との高低関係は、メモリセルCELに書き込まれているデータに応じて決定される。従って、メモリセルCELのデータを読み出す場合には、例えば、ワード線WLを5V、ソース線SLを0Vとし、ビット線BITと反転ビット線BITバーをいずれもプリチャージ状態(1V)からハイインピーダンス状態切り替えることにより、ビット線BITに流れる第1セル電流I1(第1トランジスタN1のオン電流I1に相当)と反転ビット線BITバーに流れる第2セル電流I2(第2トランジスタN2のオン電流I2に相当)との電流差(延いては、ビット線BITに現れる第1セル電圧V1と反転ビット線BITバーに現れる第2セル電圧V2との電圧差)をセンスアンプSAで検出すればよい。

上記従来の半導体不揮発記憶回路であれば、フローティングゲートを用いたEEPROM[Electrically Erasable and Programmable Read Only Memory]などと異なり、CMOS型プロセスに追加の工程や新材料の導入を行うことなく、データの不揮発記憶を実現し、低コスト化や開発期間の短縮を図ることが可能である。

なお、上記に関連する従来技術の一例としては、特許文献1や特許文献2を挙げることができる。

概要

データ書込時のディスターブを解消してメモリセルの信頼性を向上させる。半導体不揮発記憶回路は、メモリセルCELを形成する回路素子として、PMOSFET(P401、P402)とNMOSFET(N401〜N404)を有し、N401とN402のオン抵抗値の大小関係に応じてデータを記憶する。N401とN402のゲートは、WLに接続されている。N401とN402のドレインは、それぞれBITとBITバーに接続されている。N401のソースは、P401とN403のドレインに接続されている。N402のソースは、P402とN404のドレインに接続されている。N403とN404のソースは、接地端に接続されている。N403とN404のゲートは、REに接続されている。P401とP402のソースは、それぞれDINとDINバーに接続されている。P401とP402のゲートは、STに接続されている。

目的

本発明は、本願の発明者らによって見い出された上記種々の課題に鑑み、製品の製造時テストや出荷時テストをより厳しく行い、製品の信頼性を高めることが可能な半導体不揮発記憶回路、及び、その試験方法を提供する

効果

実績

技術文献被引用数
0件
牽制数
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請求項1

一つのメモリセルを形成する回路素子として、第1PMOSFETと、第2PMOSFETと、第1NMOSFETと、第2NMOSFETと、第3NMOSFETと、第4NMOSFETと、を有し、前記第1NMOSFETのオン抵抗値と前記第2NMOSFETのオン抵抗値との大小関係に応じてデータを記憶する半導体不揮発記憶回路であって、前記第1NMOSFETのゲートと前記第2NMOSFETのゲートは、いずれも、ワード線に接続されており、前記第1NMOSFETのドレインは、ビット線に接続されており、前記第2NMOSFETのドレインは、反転ビット線に接続されており、前記第1NMOSFETのソースは、前記第1PMOSFETのドレインと前記第3NMOSFETのドレインに接続されており、前記第2NMOSFETのソースは、前記第2PMOSFETのドレインと前記第4NMOSFETのドレインに接続されており、前記第3NMOSFETのソースと前記第4NMOSFETのソースは、いずれも、接地端に接続されており、前記第3NMOSFETのゲートと前記第4NMOSFETのゲートは、いずれも、リードイネーブル線に接続されており、前記第1PMOSFETのソースは、データ入力線に接続されており、前記第2PMOSFETのソースは、反転データ入力線に接続されており、前記第1PMOSFETのゲートと前記第2PMOSFETのゲートは、いずれも、ストア線に接続されている、ことを特徴とする半導体不揮発記憶回路。

請求項2

前記メモリセルに第1データを書き込む場合には、前記ワード線と前記データ入力線がいずれもハイレベルとされ、前記リードイネーブル線、前記ストア線、前記ビット線、前記反転ビット線、及び、前記反転データ入力線がいずれもローレベルとされ、前記メモリセルに第2データを書き込む場合には、前記ワード線と前記反転データ入力線がいずれもハイレベルとされ、前記リードイネーブル線、前記ストア線、前記ビット線、前記反転ビット線、及び、前記データ入力線がいずれもローレベルとされ、前記メモリセルのデータを読み出す場合には、前記ワード線、前記リードイネーブル線、前記ストア線、前記ビット線、及び、前記反転ビット線がいずれもハイレベルとされる、ことを特徴とする請求項1に記載の半導体不揮発記憶回路。

請求項3

m個(ただしm≧2)のメモリセルを形成する回路素子として、m組の第1NMOSFET、第2NMOSFET、及び、PMOSFETと、単一の共有NMOSFETと、を有し、各組の第1NMOSFETのオン抵抗値と前記共有NMOSFETのオン抵抗値との大小関係に応じてデータを記憶する半導体不揮発記憶回路であって、各組の第1NMOSFETのゲートは、各組のワード線に接続されており、各組の第1NMOSFETのドレインは、全組共通のビット線に接続されており、各組の第1NMOSFETのソースは、各組のPMOSFETのドレインと各組の第2NMOSFETのドレインに接続されており、各組の第2NMOSFETのソースは、接地端に接続されており、各組の第2NMOSFETのゲートは、各組のリードイネーブル線に接続されており、各組のPMOSFETのソースは、全組共通のデータ入力線に接続されており、各組のPMOSFETのゲートは、各組のストア線に接続されており、前記共有NMOSFETのゲートは、リファレンス線に接続されており、前記共有NMOSFETのドレインは、センスアンプに接続されており、前記共有NMOSFETのソースは、接地端に接続されている、ことを特徴とする半導体不揮発記憶回路。

請求項4

ゲートが前記リファレンス線に接続されてソースが接地端に接続された第2の共有NMOSFETをさらに有し、前記共有NMOSFETのソースは、接地端ではなく、前記第2の共有NMOSFETのドレインに接続されていることを特徴とする請求項3に記載の半導体不揮発記憶回路。

技術分野

0001

本発明は、CMOS[Complementary Metal Oxide Semiconductor]型プロセス互換不揮発記憶機能を有する半導体不揮発記憶回路に関するものである。

背景技術

0002

図15は、半導体不揮発記憶回路の第1従来例を模式的に示す回路図である。本従来例の半導体不揮発記憶回路は、1ビットのデータ(「0」/「1」)を格納するメモリセルCELとして、第1トランジスタN1と第2トランジスタN2を一対としたトランジスタペア集積化して成る。第1トランジスタN1のゲートと第2トランジスタN2のゲートは、いずれもワード線WLに接続されている。第1トランジスタN1のドレインは、ビット線BITに接続されている。第2トランジスタN2のドレインは、反転ビット線BITバーに接続されている。第1トランジスタN1のソースと第2トランジスタN2のソースは、いずれもソース線SLに接続されている。なお、本従来例の半導体不揮発記憶回路において、第1トランジスタN1と第2トランジスタN2は、いずれも同一の特性を有するように形成されている。

0003

上記構成から成るメモリセルCELは、第1トランジスタN1のオン電流I1が第2トランジスタN2のオン電流I2よりも低い状態をデータ「0」の記憶状態とし、逆に、第2トランジスタN2のオン電流I2が第1トランジスタN1のオン電流I1よりも低い状態をデータ「1」の記憶状態とする。

0004

すなわち、メモリセルCELに対してデータ「0」を書き込む場合には、例えば、ワード線WLを2.5V、ビット線BITを5V、反転ビット線BITバーとソース線SLを0Vとして、第1トランジスタN1のみを飽和領域で動作させればよい。このような電圧印加状態を一定期間保つことにより、第1トランジスタN1のゲート絶縁層ホットキャリア注入されて、第1トランジスタN1のオン抵抗値経時劣化誘起される。その結果、第1トランジスタN1のオン電流I1は、より低電流側にシフトされる。なお、上記の電圧印加状態が継続される一定期間については、第1トランジスタN1のオン電流I1を第2トランジスタN2のオン電流I2よりも低電流とするための所要時間を考慮して適宜設定すればよい。

0005

一方、メモリセルCELに対してデータ「1」を書き込む場合には、例えば、ワード線WLを2.5V、反転ビット線BITバーを5V、ビット線BITとソース線SLを0Vとして、第2トランジスタN2のみを飽和領域で動作させればよい。このような電圧印加状態を一定期間保つことにより、第2トランジスタN2のゲート絶縁層にホットキャリアが注入されて、第2トランジスタN2のオン抵抗値に経時劣化が誘起される。その結果、第2トランジスタN2のオン電流I2は、より低電流側にシフトされる。なお、上記の電圧印加状態が継続される一定期間については、第2トランジスタN2のオン電流I2を第1トランジスタN1のオン電流I1よりも低電流とするための所要時間を考慮して適宜設定すればよい。

0006

このように、第1トランジスタN1のオン電流I1と第2トランジスタN2のオン電流I2との高低関係は、メモリセルCELに書き込まれているデータに応じて決定される。従って、メモリセルCELのデータを読み出す場合には、例えば、ワード線WLを5V、ソース線SLを0Vとし、ビット線BITと反転ビット線BITバーをいずれもプリチャージ状態(1V)からハイインピーダンス状態切り替えることにより、ビット線BITに流れる第1セル電流I1(第1トランジスタN1のオン電流I1に相当)と反転ビット線BITバーに流れる第2セル電流I2(第2トランジスタN2のオン電流I2に相当)との電流差(延いては、ビット線BITに現れる第1セル電圧V1と反転ビット線BITバーに現れる第2セル電圧V2との電圧差)をセンスアンプSAで検出すればよい。

0007

上記従来の半導体不揮発記憶回路であれば、フローティングゲートを用いたEEPROM[Electrically Erasable and Programmable Read Only Memory]などと異なり、CMOS型プロセスに追加の工程や新材料の導入を行うことなく、データの不揮発記憶を実現し、低コスト化や開発期間の短縮を図ることが可能である。

0008

なお、上記に関連する従来技術の一例としては、特許文献1や特許文献2を挙げることができる。

先行技術

0009

特開2005−353106号公報
米国特許第7193888号明細書

発明が解決しようとする課題

0010

(第1の課題)
ところで、半導体不揮発記憶回路の製造時テストや出荷時テストとして、メモリセルCELに書き込まれたデータを正しく読み出せるか否かの期待値判定を行うようにすれば、不良品選別して出荷ラインから除外することができるので、市場投入される製品信頼性をある程度高めることが可能である。

0011

しかしながら、上記従来の半導体不揮発記憶回路では、メモリセルCELに書き込まれたデータの読み出しに際して、オン電流I1とオン電流I2との間に十分な電流差が生じていなくても、メモリセルCELから読み出されたデータの検出結果については、必ず、「0」か「1」のいずれかに確定される。

0012

そのため、上記従来の半導体不揮発記憶回路では、その製造時テストや出荷時テストとして、上記の期待値判定を行うことはできても、メモリセルCELから読み出されたデータが十分なマージンを持って確定された検出結果であるのか否か(すなわち、オン電流I1及びオン電流I2に多少の変動が生じても、メモリセルCELから読み出されるデータの検出結果に変動を生じることがないか否か)については、何ら判定することができておらず、製品の信頼性をより高める上では、さらなる改善の余地があった。

0013

(第2の課題)
図16Aは、半導体不揮発記憶回路の第2従来例を示す回路図であり、図16Bは、図16A素子レイアウト図であり、図16Cは、図16Bのα−α’断面図である。図16A及び図16B中における符号A1及びA2、符号B1及びB2、符号C1及びC2、符号D1及びD2、符号E1及びE2、符号F1及びF2、符号G1及びG2、並びに、符号H1及びH2は、それぞれ、メモリセルを形成するトランジスタペアである。

0014

図16B及び図16Cに示すように、上記従来の半導体不揮発記憶回路では、隣接するメモリセル(トランジスタペア)の活性化領域が互いに距離d1及び距離d2を空けるように分離されていたので、面積効率が悪いという課題があった。

0015

(第3の課題)
図17Aは、ヒューズ素子を用いたトリミング回路の一例を示す回路図であり、図17Bは、不揮発メモリを用いたトリミング回路の一例を示す回路図である。

0016

半導体集積回路装置内にトリミング用途の不揮発データを格納する技術としては、大きく分けて、レーザリペア型(図17Aを参照)と不揮発メモリ型(図17Bを参照)の2種類が存在する。しかしながら、レーザリペア型は、高価なヒューズ切断装置が必要である点や、パッケージング後のヒューズ切断が不可能であるという点に問題があり、近年では不揮発メモリ型へのシフトが進められている。

0017

一方、不揮発メモリ型でも、データ読み出し時に複雑なタイミング制御読み出しシーケンス)が必要であり、データ読み出し回路の複雑化や大型化を招くほか、システムへの電源投入後に遅滞なくトリミング値を確定することができない、という課題があった。

0018

例えば、先出の図15に示した半導体不揮発記憶回路の場合、メモリセルCELに書き込まれたデータを読み出すためには、(1)ビット線BIT及び反転ビット線BITバーをいずれもプリチャージした後、(2)ワード線WLをハイレベルとすることで第1トランジスタN1と第2トランジスタN2に各々オン電流I1及びI2を流し、(3)ビット線BITに現れる第1セル電圧V1と反転ビット線BITバーに現れる第2セル電圧V2との電圧差が確定した時点で、(4)センスアンプSAから出力信号DOUTを出力させる、という複雑なタイミング制御が必要であった。

0019

(第4の課題)
図18は、半導体不揮発記憶回路の第3従来例を示す回路図である。なお、図18中における符号A1及びA2、符号B1及びB2、符号C1及びC2、並びに、符号D1及びD2は、それぞれ、メモリセルを形成するトランジスタペアである。

0020

図18に示すように、上記従来の半導体不揮発記憶回路では、1つのビット線BITに共通して接続されるメモリセルについて、各々を形成するトランジスタペアのソースがいずれも単一のストア線STに共通して接続されていた。そのため、例えば、トランジスタA1に対して書き込み電流を流すべく、ストア線STに高電圧印加した場合には、その他のトランジスタA2、B1、B2、C1、C2、D1、及び、D2の各ソースに対しても上記の高電圧が印加されるため、上記の各トランジスタにも微量ながら意図しない書き込み電流が流れる現象(いわゆるディスターブ)を生じるという問題があった。

0021

本発明は、本願の発明者らによって見い出された上記種々の課題に鑑み、製品の製造時テストや出荷時テストをより厳しく行い、製品の信頼性を高めることが可能な半導体不揮発記憶回路、及び、その試験方法を提供することを主たる目的とする。

課題を解決するための手段

0022

上記の主たる目的を達成すべく、本発明に係る半導体不揮発記憶回路は、メモリセルを形成する一対の第1トランジスタ及び第2トランジスタと;前記第1トランジスタに流れる第1オン電流と前記第2トランジスタに流れる第2オン電流との高低関係に応じた論理レベルの出力信号を生成するセンスアンプと;前記第1オン電流にオフセットを与えるか否か、及び、前記第2オン電流にオフセットを与えるか否かを個別に制御するテスト回路と;を有する構成(第1の構成)とされている。

0023

なお、上記第1の構成から成る半導体不揮発記憶回路において、前記テスト回路は、前記オフセットとして選択可能な複数の候補値を有する構成(第2の構成)にするとよい。

0024

また、上記第1または第2の構成から成る半導体不揮発記憶回路は、前記メモリセルへのデータ書込時には、前記第1トランジスタと前記第2トランジスタの一方のみが動作され、当該一方のオン抵抗値に経時劣化が誘起される構成(第3の構成)にするとよい。

0025

また、上記第1〜第3いずれかの構成から成る半導体不揮発記憶回路において、前記メモリセルは、前記第1オン電流が前記第2オン電流よりも低い状態を第1論理のデータが記憶されている状態とし、前記第2オン電流が前記第1オン電流よりも低い状態を第2論理のデータが記憶されている状態とする構成(第4の構成)にするとよい。

0026

また、上記第1〜第4いずれかの構成から成る半導体不揮発記憶回路は、複数ビットのデータを格納するメモリセルアレイとして、前記メモリセルを複数有する構成(第5の構成)にするとよい。

0027

また、上記第5の構成から成る半導体不揮発記憶回路にて、前記第1トランジスタは、複数の前記第2トランジスタによって共有されている構成(第6の構成)にするとよい。

0028

また、本発明に係る試験方法は、上記第1〜第6いずれかの構成から成る半導体不揮発記憶回路を試験対象とし、前記第1オン電流及び前記第2オン電流のいずれにもオフセットを与えない状態で生成される前記出力信号の論理レベルを判定するステップと;前記第1オン電流と前記第2オン電流の一方に前記オフセットを与えた状態で生成される前記出力信号の論理レベルを判定するステップと;前記2つのステップで各々判定された前記出力信号の論理レベルに変化が生じたか否かを判定するステップと;を有する構成(第7の構成)とされている。

発明の効果

0029

本発明に係る半導体不揮発記憶回路、及び、その試験方法であれば、メモリセルから読み出されるデータの期待値判定だけでなく、メモリセルを形成するトランジスタペアのオン電流差(マージン)自体を確認した上で出荷することができるので、製品の製造時テストや出荷時テストをより厳しく行い、製品の信頼性を高めることが可能となる。

図面の簡単な説明

0030

本発明に係る半導体不揮発記憶回路の第1実施形態を示す回路図
第1実施形態の変形例を示す回路図
本発明に係る半導体不揮発記憶回路の第2実施形態を示す回路図
図3Aの素子レイアウト図
図3Bのα−α’断面図
第2実施形態の変形例を示す回路図
図4Aの素子レイアウト図
図4A中に示した信号の論理値
本発明に係る半導体不揮発記憶回路の第3実施形態を示す回路図
図6中に示した信号の論理値表
第3実施形態の第1変形例を示す回路図
図8中に示した信号の論理値表
第3実施形態の第2変形例を示す回路図
図10中に示した信号の論理値表
本発明に係る半導体不揮発記憶回路の第4実施形態を示す回路図
図12中に示した信号の論理値表
第4実施形態の変形例を示す回路図
半導体不揮発記憶回路の第1従来例を示す回路図
半導体不揮発記憶回路の第2従来例を示す回路図
図16Aの素子レイアウト図
図16Bのα−α’断面図
ヒューズ素子を用いたトリミング回路の一例を示す回路図
不揮発メモリを用いたトリミング回路の一例を示す回路図
半導体不揮発記憶回路の第3従来例を示す回路図

実施例

0031

(第1実施形態)
図1は、本発明に係る半導体不揮発記憶回路の第1実施形態を示す回路図である。第1実施形態の半導体不揮発記憶回路は、メモリセルアレイを形成する4つのメモリセルCEL<1>〜CEL<4>と、センスアンプSAと、テスト回路TESTと、を有する。

0032

メモリセルCEL<i>(ただし、i=1、2、3、4)は、それぞれ、第1のNチャネル型MOS[Metal Oxide Semiconductor]電界効果トランジスタN1iと、第2のNチャネル型MOS電界効果トランジスタN2iと、を一対としたトランジスタペアを有しており、各々1ビットのデータ(「0」/「1」)を格納する。なお、第1実施形態の半導体不揮発記憶回路において、トランジスタN1iとトランジスタN2iは、いずれも同一の特性(データ書込前のオン電流50μA)を有するように形成されている。

0033

トランジスタN1iのゲートとトランジスタN2iのゲートは、いずれもワード線WL<i>に接続されている。トランジスタN1iのドレインは、ビット線BITに接続されている。トランジスタN2iのドレインは、反転ビット線BITバーに接続されている。トランジスタN1iのソースとトランジスタN2iのソースはいずれもソース線に接続されている。なお、図1では、後述するデータ読み出しテストに際して、メモリセルCEL<i>の各ソース線をいずれもGND(0V)に接続したときの様子が描写されている。

0034

センスアンプSAは、データの読み出し対象として選択されたメモリセルCEL<i>のトランジスタN1iに流れるオン電流I1と、トランジスタN2に流れるオン電流I2との高低関係(電流差)に応じた論理レベルの出力信号Doutを生成する。

0035

テスト回路TESTは、オン電流I1にオフセットを与えるか否か、及び、オン電流I2にオフセットを与えるか否かを個別に制御する回路ブロックであり、第1実施形態では6つのNチャネル型MOS電界効果トランジスタN31、N32、N33、N41、N42、及び、N43を有する。

0036

トランジスタN31のゲートは、L側テスト線TEST_L<1>に接続されている。トランジスタN41のゲートは、R側テスト線TEST_R<1>に接続されている。トランジスタN31のドレインは、ビット線BITに接続されている。トランジスタN41のドレインは、反転ビット線BITバーに接続されている。トランジスタN31のソースとトランジスタN41のソースは、いずれもGND(0V)に接続されている。なお、第1実施形態の半導体不揮発記憶回路において、トランジスタN31とトランジスタN41は、いずれも同一の特性(オン電流40μA)を有するように形成されている。

0037

トランジスタN32のゲートは、L側テスト線TEST_L<2>に接続されている。トランジスタN42のゲートは、R側テスト線TEST_R<2>に接続されている。トランジスタN32のドレインは、ビット線BITに接続されている。トランジスタN42のドレインは、反転ビット線BITバーに接続されている。トランジスタN32のソースとトランジスタN42のソースは、いずれもGND(0V)に接続されている。なお、第1実施形態の半導体不揮発記憶回路において、トランジスタN32とトランジスタN42は、いずれも同一の特性(オン電流30μA)を有するように形成されている。

0038

トランジスタN33のゲートは、L側テスト線TEST_L<3>に接続されている。トランジスタN43のゲートは、R側テスト線TEST_R<3>に接続されている。トランジスタN33のドレインは、ビット線BITに接続されている。トランジスタN43のドレインは、反転ビット線BITバーに接続されている。トランジスタN33のソースとトランジスタN43のソースは、いずれもGND(0V)に接続されている。なお、第1実施形態の半導体不揮発記憶回路において、トランジスタN33とトランジスタN43は、いずれも同一の特性(オン電流20μA)を有するように形成されている。

0039

上記構成から成る半導体不揮発記憶回路のデータ書き込み動作データ読み出し動作については、先出の図15を参照しながら説明した内容と同一であるため、重複した説明を割愛し、以下では、第1実施形態の特徴部分であるテスト回路TESTの動作について、詳細に説明する。

0040

なお、以下で行う説明の前提として、メモリセルCEL<1>には、データ「0」が適切に書き込まれており、トランジスタN11に流れるオン電流が50μAから20μAまで低下しているものとする。また、メモリセルCEL<2>には、データ「1」が適切に書き込まれており、トランジスタN22に流れるオン電流が50μAから20μAまで低下しているものとする。また、メモリセルCEL<3>には、データ「0」が書き込まれているものの、その書き込みは十分でなく、トランジスタN13に流れるオン電流が50μAから40μAまでしか低下していないものとする。また、メモリセルCEL<4>には、データ「1」が書き込まれているものの、その書き込みは十分でなく、トランジスタN24に流れるオン電流が50μAから40μAまでしか低下していないものとする。

0041

また、ワード線WL<1>〜WL<4>、ビット線BIT、反転ビット線BITバー、ソース線、L側テスト線TEST_L<1>〜TEST_L<3>、及び、R側テスト線TEST_R<1>〜TEST_R<3>に与えられる各種信号の制御、並びに、センスアンプSAから出力されるDoutの論理レベル判定については、不図示のテスト装置によって適宜実施されるものとする。

0042

最初に、メモリセルCEL<1>のテストを行う場合について説明する。

0043

まず、第1のステップとして、オン電流I1及びI2のいずれにもオフセットを与えない状態で生成される出力信号Doutの論理レベルを判定すべく、通常通りにメモリセルCEL<1>からデータの読み出しが行われる。すなわち、ワード線WL<1>がハイレベルに立ち上げられ、ビット線BITと反転ビット線BITバーがいずれもプリチャージ状態からハイインピーダンス状態へ切り替えられる。なお、このとき、ワード線WL<2>〜WL<4>、L側テスト線TEST_L<1>〜TEST_L<3>、及び、R側テスト線TEST_R<1>〜TEST_R<3>については、いずれもローレベルに維持されたままとなる。

0044

このような信号制御により、ビット線BITと反転ビット線BITバーには、各々、トランジスタN11のオン電流I1(20μA)とトランジスタN21のオン電流I2(50μA)が流れることになるので、センスアンプSAでは、トランジスタN11のオン電流I1がトランジスタN21のオン電流I2よりも低い状態であることが検出され、メモリセルCEL<1>に格納されているデータが「0」であることを示す論理レベル(ローレベル)の出力信号Doutが生成される。

0045

次に、第2のステップとして、オン電流I1とオン電流I2の一方に所定のオフセットを与えた状態で生成される出力信号Doutの論理レベルを判定すべく、テスト回路TESTを動作させた状態で、メモリセルCEL<1>からデータの読み出しが行われる。ここで、オン電流I1とオン電流I2のいずれにオフセットを与えるかについては、第1のステップで判定された出力信号Doutの論理レベルに応じて決定すればよい。より具体的に述べると、出力信号Doutがローレベルであった場合には、オン電流I1にオフセットを与えればよく、逆に、出力信号Doutがハイレベルであった場合には、オン電流I2にオフセットを与えればよい。なお、メモリセルCEL<1>のテスト動作では、第1のステップで判定された出力信号Doutがローレベルであることから、オン電流I1にオフセットを与えればよいことになる。

0046

例えば、オン電流I1に20μAのオフセットが与えられた状態で、メモリセルCEL<1>からデータの読み出しを行う場合には、ワード線WL<1>とL側テスト線TEST_L<3>がいずれもハイレベルに立ち上げられ、ビット線BITと反転ビット線BITバーがいずれもプリチャージ状態からハイインピーダンス状態へと切り替えられる。なお、このとき、ワード線WL<2>〜WL<4>、L側テスト線TEST_L<1>及びTEST_L<2>、並びに、R側テスト線TEST_R<1>〜TEST_R<3>については、いずれもローレベルに維持されたままとなる。

0047

このような信号制御により、ビット線BITには、20μAのオフセットが与えられたトランジスタN11のオン電流I1(40μA=20μA+20μA)が流れ、反転ビット線BITバーには、何らオフセットが与えられていないトランジスタN21のオン電流I2(50μA)が流れることになる。しかし、このようなオフセットが与えられても、オン電流I1とオン電流I2との高低関係には逆転が生じていないので、センスアンプSAでは、第1のステップと同様にして、メモリセルCEL<1>に格納されているデータが「0」であることを示す論理レベル(ローレベル)の出力信号Doutが生成される。

0048

次に、第3のステップでは、前記2つのステップで各々判定された出力信号Doutの論理レベルに変化が生じたか否かの判定が行われる。上記の場合、第1のステップで判定された出力信号Doutの論理レベルと、第2のステップで判定された出力信号Doutの論理レベルがいずれもローレベルで一致しているという判定結果が得られる。

0049

上記した一連のテスト動作により、メモリセルCEL<1>から読み出されたデータは「0」であり、かつ、そのデータは少なくとも「20μA」のマージン(オン電流I1とオン電流I2との電流差)を持って確定された検出結果である、という判定を行うことが可能となる。

0050

次に、メモリセルCEL<2>のテストを行う場合について説明する。

0051

まず、第1のステップとして、オン電流I1及びI2のいずれにもオフセットを与えない状態で生成される出力信号Doutの論理レベルを判定すべく、通常通りにメモリセルCEL<2>からデータの読み出しが行われる。すなわち、ワード線WL<2>がハイレベルに立ち上げられて、ビット線BITと反転ビット線BITバーがいずれもプリチャージ状態からハイインピーダンス状態へと切り替えられる。なお、このとき、ワード線WL<1>、WL<3>、及び、WL<4>、L側テスト線TEST_L<1>〜TEST_L<3>、並びに、R側テスト線TEST_R<1>〜TEST_R<3>については、いずれもローレベルに維持されたままとなる。

0052

このような信号制御により、ビット線BITと反転ビット線BITバーには、各々、トランジスタN12のオン電流I1(50μA)とトランジスタN22のオン電流I2(20μA)が流れることになるので、センスアンプSAでは、トランジスタN22のオン電流I2がトランジスタN12のオン電流I1よりも低い状態であることが検出され、メモリセルCEL<2>に格納されているデータが「1」であることを示す論理レベル(ハイレベル)の出力信号Doutが生成される。

0053

次に、第2のステップとして、オン電流I1とオン電流I2の一方に所定のオフセットを与えた状態で生成される出力信号Doutの論理レベルを判定すべく、テスト回路TESTを動作させた状態で、メモリセルCEL<2>からデータの読み出しが行われる。なお、メモリセルCEL<2>のテスト動作では、第1のステップで判定された出力信号Doutがハイレベルであることから、オン電流I2にオフセットを与えればよい。

0054

例えば、オン電流I2に20μAのオフセットが与えられた状態で、メモリセルCEL<2>からデータの読み出しを行う場合には、ワード線WL<2>とR側テスト線TEST_R<3>がいずれもハイレベルに立ち上げられ、ビット線BITと反転ビット線BITバーがいずれもプリチャージ状態からハイインピーダンス状態へと切り替えられる。なお、このとき、ワード線WL<1>、WL<3>、及び、WL<4>、L側テスト線TEST_L<1>〜TEST_L<3>、並びに、R側テスト線TEST_R<1>及びTEST_R<2>については、いずれもローレベルに維持されたままとなる。

0055

このような信号制御により、ビット線BITには、何らオフセットが与えられていないトランジスタN12のオン電流I1(50μA)が流れ、反転ビット線BITバーには、20μAのオフセットが与えられたトランジスタN22のオン電流I2(40μA=20μA+20μA)が流れることになる。しかし、このようなオフセットが与えられても、オン電流I1とオン電流I2との高低関係には逆転が生じていないので、センスアンプSAでは、第1のステップと同様にして、メモリセルCEL<2>に格納されているデータが「1」であることを示す論理レベル(ハイレベル)の出力信号Doutが生成される。

0056

次に、第3のステップでは、前記2つのステップで各々判定された出力信号Doutの論理レベルに変化が生じたか否かの判定が行われる。上記の場合、第1のステップで判定された出力信号Doutの論理レベルと、第2のステップで判定された出力信号Doutの論理レベルがいずれもハイレベルで一致しているという判定結果が得られる。

0057

上記した一連のテスト動作により、メモリセルCEL<2>から読み出されたデータは「1」であり、かつ、そのデータは少なくとも「20μA」のマージン(オン電流I1とオン電流I2との電流差)を持って確定された検出結果である、という判定を行うことが可能となる。

0058

次に、メモリセルCEL<3>のテストを行う場合について説明する。

0059

まず、第1のステップとして、オン電流I1及びI2のいずれにもオフセットを与えない状態で生成される出力信号Doutの論理レベルを判定すべく、通常通りにメモリセルCEL<3>からデータの読み出しが行われる。すなわち、ワード線WL<3>がハイレベルに立ち上げられて、ビット線BITと反転ビット線BITバーがいずれもプリチャージ状態からハイインピーダンス状態へと切り替えられる。なお、このとき、ワード線WL<1>、WL<2>、及び、WL<4>、L側テスト線TEST_L<1>〜TEST_L<3>、並びに、R側テスト線TEST_R<1>〜TEST_R<3>については、いずれもローレベルに維持されたままとなる。

0060

このような信号制御により、ビット線BITと反転ビット線BITバーには、各々、トランジスタN13のオン電流I1(40μA)とトランジスタN23のオン電流I2(50μA)が流れることになるので、センスアンプSAでは、トランジスタN13のオン電流I1がトランジスタN23のオン電流I2よりも低い状態であることが検出され、メモリセルCEL<3>に格納されているデータが「0」であることを示す論理レベル(ローレベル)の出力信号Doutが生成される。

0061

次に、第2のステップとして、オン電流I1とオン電流I2の一方に所定のオフセットを与えた状態で生成される出力信号Doutの論理レベルを判定すべく、テスト回路TESTを動作させた状態で、メモリセルCEL<3>からデータの読み出しが行われる。なお、メモリセルCEL<3>のテスト動作では、第1のステップで判定された出力信号Doutがローレベルであることから、オン電流I1にオフセットを与えればよい。

0062

例えば、オン電流I1に20μAのオフセットが与えられた状態で、メモリセルCEL<3>からデータの読み出しを行う場合には、ワード線WL<3>とL側テスト線TEST_L<3>がいずれもハイレベルに立ち上げられ、ビット線BITと反転ビット線BITバーがいずれもプリチャージ状態からハイインピーダンス状態へと切り替えられる。なお、このとき、ワード線WL<1>、WL<2>、及び、WL<4>、L側テスト線TEST_L<1>及びTEST_L<2>、並びに、R側テスト線TEST_R<1>〜TEST_R<3>については、いずれもローレベルに維持されたままとなる。

0063

このような信号制御により、ビット線BITには、20μAのオフセットが与えられたトランジスタN13のオン電流I1(60μA=40μA+20μA)が流れ、反転ビット線BITバーには、何らオフセットが与えられていないトランジスタN23のオン電流I2(50μA)が流れることになる。すなわち、20μAのオフセットを与えたことによって、オン電流I1とオン電流I2との高低関係に逆転が生じているため、センスアンプSAでは、第1のステップと異なり、メモリセルCEL<3>に格納されているデータが「1」であることを示す論理レベル(ハイレベル)の出力信号Doutが生成される。

0064

次に、第3のステップでは、前記2つのステップで各々判定された出力信号Doutの論理レベルに変化が生じたか否かの判定が行われる。上記の場合、第1のステップで判定された出力信号Doutの論理レベルがローレベルであるのに対して、第2のステップで判定された出力信号Doutの論理レベルがハイレベルであることから、両者の論理レベルは不一致であるという判定結果が得られる。

0065

上記した一連のテスト動作により、メモリセルCEL<3>から読み出されたデータは「0」であるが、そのデータは「20μA」未満のマージン(オン電流I1とオン電流I2との電流差)しか持っておらず、オン電流I1及びオン電流I2に多少の変動が生じただけで、メモリセルCEL<3>から読み出されるデータの検出結果に変動を生じるおそれがある、という判定を行うことが可能となる。

0066

次に、メモリセルCEL<4>のテストを行う場合について説明する。

0067

まず、第1のステップとして、オン電流I1及びI2のいずれにもオフセットを与えない状態で生成される出力信号Doutの論理レベルを判定すべく、通常通りにメモリセルCEL<4>からデータの読み出しが行われる。すなわち、ワード線WL<4>がハイレベルに立ち上げられて、ビット線BITと反転ビット線BITバーがいずれもプリチャージ状態からハイインピーダンス状態へと切り替えられる。なお、このとき、ワード線WL<1>〜WL<3>、L側テスト線TEST_L<1>〜TEST_L<3>、及び、R側テスト線TEST_R<1>〜TEST_R<3>については、いずれもローレベルに維持されたままとなる。

0068

このような信号制御により、ビット線BITと反転ビット線BITバーには、各々、トランジスタN14のオン電流I1(50μA)とトランジスタN24のオン電流I2(40μA)が流れることになるので、センスアンプSAでは、トランジスタN24のオン電流I2がトランジスタN14のオン電流I1よりも低い状態であることが検出され、メモリセルCEL<4>に格納されているデータが「1」であることを示す論理レベル(ハイレベル)の出力信号Doutが生成される。

0069

次に、第2のステップとして、オン電流I1とオン電流I2の一方に所定のオフセットを与えた状態で生成される出力信号Doutの論理レベルを判定すべく、テスト回路TESTを動作させた状態で、メモリセルCEL<4>からデータの読み出しが行われる。なお、メモリセルCEL<4>のテスト動作では、第1のステップで判定された出力信号Doutがハイレベルであることから、オン電流I2にオフセットを与えればよい。

0070

例えば、オン電流I2に20μAのオフセットが与えられた状態で、メモリセルCEL<4>からデータの読み出しを行う場合には、ワード線WL<4>とR側テスト線TEST_R<3>がいずれもハイレベルに立ち上げられ、ビット線BITと反転ビット線BITバーがいずれもプリチャージ状態からハイインピーダンス状態へと切り替えられる。なお、このとき、ワード線WL<1>〜WL<3>、L側テスト線TEST_L<1>〜TEST_L<3>、並びに、R側テスト線TEST_R<1>及びTEST_R<2>については、いずれもローレベルに維持されたままとなる。

0071

このような信号制御により、ビット線BITには、何らオフセットが与えられていないトランジスタN14のオン電流I1(50μA)が流れ、反転ビット線BITバーには、20μAのオフセットが与えられたトランジスタN24のオン電流I2(60μA=40μA+20μA)が流れることになる。すなわち、20μAのオフセットを与えたことによって、オン電流I1とオン電流I2との高低関係に逆転が生じているため、センスアンプSAでは、第1のステップと異なり、メモリセルCEL<4>に格納されているデータが「0」であることを示す論理レベル(ローレベル)の出力信号Doutが生成される。

0072

次に、第3のステップでは、前記2つのステップで各々判定された出力信号Doutの論理レベルに変化が生じたか否かの判定が行われる。上記の場合、第1のステップで判定された出力信号Doutの論理レベルがハイレベルであるのに対して、第2のステップで判定された出力信号Doutの論理レベルがローレベルであることから、両者の論理レベルは不一致であるという判定結果が得られる。

0073

上記した一連のテスト動作により、メモリセルCEL<4>から読み出されたデータは「1」であるが、そのデータは「20μA」未満のマージン(オン電流I1とオン電流I2との電流差)しか持っておらず、オン電流I1及びオン電流I2に多少の変動が生じただけで、メモリセルCEL<4>から読み出されるデータの検出結果に変動を生じるおそれがある、という判定を行うことが可能となる。

0074

このように、第1実施形態の半導体不揮発記憶回路、及び、その試験方法であれば、メモリセルCEL<i>から読み出されるデータの期待値判定だけでなく、メモリセルCEL<i>を形成するトランジスタペアのオン電流差(マージン)自体を確認した上で出荷することができるので、製品の製造時テストや出荷時テストをより厳しく行い、製品の信頼性を高めることが可能となる。

0075

なお、上記では、オン電流I1とオン電流I2の一方に与えるオフセットとして、20μAを選択した場合を例に挙げて説明を行ったが、テスト回路TESTには、上記のオフセットとして選択可能な複数の候補値(20μA、30μA、40μA)を有しているので、その他の候補値を選択しても構わないし、或いは、オン電流I1とオン電流I2の一方に与えるオフセットの大きさを順次変更しながら、先述の第2ステップと第3ステップを繰り返して実施しても構わない。このようなテストシーケンスを実行することにより、オン電流I1とオン電流I2の電流差をより正確に把握することが可能となる。

0076

図2は、第1実施形態の変形例を示す回路図である。本変形例の半導体不揮発記憶回路は、4つのトランジスタN2i(ただし、i=1、2、3、4)によって、単一のトランジスタN10を共有することにより、実質的に4つのメモリセルCEL<i>が形成されている。

0077

トランジスタN10のゲートは、リファレンス線REFに接続されている。トランジスタN10のドレインは、ビット線BITに接続されている。トランジスタN10のソースは、GND(0V)に接続されている。

0078

トランジスタN2iのゲートは、それぞれ、ワード線WL<i>に接続されている。トランジスタN2iのドレインは、いずれも反転ビット線BITバーに接続されている。トランジスタN2iのソースは、いずれもソース線に接続されている。なお、図2では、後述するデータ読み出しテストに際して、上記の各ソース線をいずれもGND(0V)に接続したときの様子が描写されている。

0079

センスアンプSAは、トランジスタN10に流れるオン電流I1と、データの読み出し対象として選択されたトランジスタN2iに流れるオン電流I2との高低関係(電流差)に応じた論理レベルの出力信号Doutを生成する。

0080

テスト回路TESTは、オン電流I1にオフセットを与えるか否か、及び、オン電流I2にオフセットを与えるか否かを個別に制御する回路ブロックであり、本変形例では2つのNチャネル型MOS電界効果トランジスタN31及びN41を有する。

0081

トランジスタN31のゲートは、L側テスト線TEST_Lに接続されている。トランジスタN41のゲートは、R側テスト線TEST_Rに接続されている。トランジスタN31のドレインは、ビット線BITに接続されている。トランジスタN41のドレインは反転ビット線BITバーに接続されている。トランジスタN31のソースとトランジスタN41のソースは、いずれもGND(0V)に接続されている。なお、本変形例の半導体不揮発記憶回路において、トランジスタN31とトランジスタN41は、いずれも同一の特性(オン電流10μA)を有するように形成されている。

0082

また、本変形例の半導体不揮発記憶回路では、その初期状態データ書込み前の状態)において、トランジスタN2iのオン電流I2(50μA)がトランジスタN10のオン電流I1(30μA)よりも高くなるように、言い換えれば、最初からデータ「0」が書き込まれた状態となるように、トランジスタN10とトランジスタN2iとの間で、各々の特性に意図的な差違が付けられている。従って、図1の構成と異なり、データ「0」の書き込みに際してトランジスタN10のオン抵抗値に経時劣化を誘起させる必要はない。一方、データ「1」の書き込み動作については、図15を参照しながら説明した内容と同一であるため、重複した説明を割愛する。

0083

次に、テスト回路TESTの動作について詳細な説明を行う。なお、以下で行う説明の前提として、トランジスタN10とトランジスタN21とをペアとしたメモリセルCEL<1>に格納されているデータは「0」であり、トランジスタN21に流れるオン電流は初期値の50μAに維持されているものとする。また、トランジスタN10とトランジスタN22とをペアとしたメモリセルCEL<2>には、データ「1」が適切に書き込まれており、トランジスタN22に流れるオン電流が50μAから10μAまで低下しているものとする。また、トランジスタN10とトランジスタN23とをペアとしたメモリセルCEL<3>に格納されているデータは「0」であるが、トランジスタN23の製造ばらつき等により、トランジスタN23に流れるオン電流の初期値が50μAではなく、35μAまで低下しているものとする。また、トランジスタN10とトランジスタN24とをペアとしたメモリセルCEL<4>には、データ「1」が書き込まれているものの、その書き込みは十分でなく、トランジスタN24に流れるオン電流が50μAから25μAまでしか低下していないものとする。

0084

また、ワード線WL<1>〜WL<4>、ビット線BIT、反転ビット線BITバー、ソース線、L側テスト線TEST_L、及び、R側テスト線TEST_Rに与えられる各種信号の制御、並びに、センスアンプSAから出力されるDoutの論理レベル判定については、不図示のテスト装置によって適宜実施されるものとする。

0085

最初に、メモリセルCEL<1>のテストを行う場合について説明する。

0086

まず、第1のステップとして、オン電流I1及びI2のいずれにもオフセットを与えない状態で生成される出力信号Doutの論理レベルを判定すべく、通常通りにメモリセルCEL<1>からデータの読み出しが行われる。すなわち、ワード線WL<1>とリファレンス線REFがいずれもハイレベルに立ち上げられ、ビット線BITと反転ビット線BITバーがいずれもプリチャージ状態からハイインピーダンス状態へ切り替えられる。なお、このとき、ワード線WL<2>〜WL<4>、L側テスト線TEST_L、及び、R側テスト線TEST_Rについては、いずれもローレベルに維持されたままとなる。

0087

このような信号制御により、ビット線BITと反転ビット線BITバーには、各々、トランジスタN10のオン電流I1(30μA)とトランジスタN21のオン電流I2(50μA)が流れることになるので、センスアンプSAでは、トランジスタN10のオン電流I1がトランジスタN21のオン電流I2よりも低い状態であることが検出され、メモリセルCEL<1>に格納されているデータが「0」であることを示す論理レベル(ローレベル)の出力信号Doutが生成される。

0088

次に、第2のステップとして、オン電流I1とオン電流I2の一方に所定のオフセットを与えた状態で生成される出力信号Doutの論理レベルを判定すべく、テスト回路TESTを動作させた状態で、メモリセルCEL<1>からデータの読み出しが行われる。ここで、オン電流I1とオン電流I2のいずれにオフセットを与えるかについては、第1のステップで判定された出力信号Doutの論理レベルに応じて決定すればよい。より具体的に述べると、出力信号Doutがローレベルであった場合には、オン電流I1にオフセットを与えればよく、逆に、出力信号Doutがハイレベルであった場合には、オン電流I2にオフセットを与えればよい。なお、メモリセルCEL<1>のテスト動作では、第1のステップで判定された出力信号Doutがローレベルであることから、オン電流I1にオフセットを与えればよいことになる。

0089

オン電流I1に10μAのオフセットが与えられた状態で、メモリセルCEL<1>からデータの読み出しを行う場合には、ワード線WL<1>と、リファレンス線REFと、L側テスト線TEST_Lがいずれもハイレベルに立ち上げられ、ビット線BITと反転ビット線BITバーがいずれもプリチャージ状態からハイインピーダンス状態へ切り替えられる。なお、このとき、ワード線WL<2>〜WL<4>、及び、R側テスト線TEST_Rについては、いずれもローレベルに維持されたままとなる。

0090

このような信号制御により、ビット線BITには、10μAのオフセットが与えられたトランジスタN10のオン電流I1(40μA=30μA+10μA)が流れ、反転ビット線BITバーには、何らオフセットが与えられていないトランジスタN21のオン電流I2(50μA)が流れることになる。しかし、このようなオフセットが与えられても、オン電流I1とオン電流I2との高低関係には逆転が生じていないので、センスアンプSAでは、第1のステップと同様にして、メモリセルCEL<1>に格納されているデータが「0」であることを示す論理レベル(ローレベル)の出力信号Doutが生成される。

0091

次に、第3のステップでは、前記2つのステップで各々判定された出力信号Doutの論理レベルに変化が生じたか否かの判定が行われる。上記の場合、第1のステップで判定された出力信号Doutの論理レベルと、第2のステップで判定された出力信号Doutの論理レベルがいずれもローレベルで一致しているという判定結果が得られる。

0092

上記した一連のテスト動作により、メモリセルCEL<1>から読み出されたデータは「0」であり、かつ、そのデータは少なくとも「10μA」のマージン(オン電流I1とオン電流I2との電流差)を持って確定された検出結果である、という判定を行うことが可能となる。

0093

次に、メモリセルCEL<2>のテストを行う場合について説明する。

0094

まず、第1のステップとして、オン電流I1及びI2のいずれにもオフセットを与えない状態で生成される出力信号Doutの論理レベルを判定すべく、通常通りにメモリセルCEL<2>からデータの読み出しが行われる。すなわち、ワード線WL<2>とリファレンス線REFがいずれもハイレベルに立ち上げられ、ビット線BITと反転ビット線BITバーがいずれもプリチャージ状態からハイインピーダンス状態へ切り替えられる。なお、このとき、ワード線WL<1>、WL<3>、及び、WL<4>、L側テスト線TEST_L、並びに、R側テスト線TEST_Rについては、いずれもローレベルに維持されたままとなる。

0095

このような信号制御により、ビット線BITと反転ビット線BITバーには、各々、トランジスタN10のオン電流I1(30μA)とトランジスタN22のオン電流I2(10μA)が流れることになるので、センスアンプSAでは、トランジスタN22のオン電流I2がトランジスタN10のオン電流I1よりも低い状態であることが検出され、メモリセルCEL<2>に格納されているデータが「1」であることを示す論理レベル(ハイレベル)の出力信号Doutが生成される。

0096

次に、第2のステップとして、オン電流I1とオン電流I2の一方に所定のオフセットを与えた状態で生成される出力信号Doutの論理レベルを判定すべく、テスト回路TESTを動作させた状態で、メモリセルCEL<2>からデータの読み出しが行われる。なお、メモリセルCEL<2>のテスト動作では、第1のステップで判定された出力信号Doutがハイレベルであることから、オン電流I2にオフセットを与えればよい。

0097

オン電流I2に10μAのオフセットが与えられた状態で、メモリセルCEL<2>からデータの読み出しを行う場合には、ワード線WL<2>と、リファレンス線REFと、R側テスト線TEST_Rがいずれもハイレベルに立ち上げられ、ビット線BITと反転ビット線BITバーがいずれもプリチャージ状態からハイインピーダンス状態へ切り替えられる。なお、このとき、ワード線WL<1>、WL<3>、及び、WL<4>、並びにL側テスト線TEST_Lについては、いずれもローレベルに維持されたままとなる。

0098

このような信号制御により、ビット線BITには、何らオフセットが与えられていないトランジスタN10のオン電流I1(30μA)が流れ、反転ビット線BITバーには、10μAのオフセットが与えられたトランジスタN22のオン電流I2(20μA=10μA+10μA)が流れることになる。しかし、このようなオフセットが与えられても、オン電流I1とオン電流I2との高低関係には逆転が生じていないので、センスアンプSAでは、第1のステップと同様にして、メモリセルCEL<2>に格納されているデータが「1」であることを示す論理レベル(ハイレベル)の出力信号Doutが生成される。

0099

次に、第3のステップでは、前記2つのステップで各々判定された出力信号Doutの論理レベルに変化が生じたか否かの判定が行われる。上記の場合、第1のステップで判定された出力信号Doutの論理レベルと、第2のステップで判定された出力信号Doutの論理レベルがいずれもハイレベルで一致しているという判定結果が得られる。

0100

上記した一連のテスト動作により、メモリセルCEL<2>から読み出されたデータは「1」であり、かつ、そのデータは少なくとも「10μA」のマージン(オン電流I1とオン電流I2との電流差)を持って確定された検出結果である、という判定を行うことが可能となる。

0101

次に、メモリセルCEL<3>のテストを行う場合について説明する。

0102

まず、第1のステップとして、オン電流I1及びI2のいずれにもオフセットを与えない状態で生成される出力信号Doutの論理レベルを判定すべく、通常通りにメモリセルCEL<3>からデータの読み出しが行われる。すなわち、ワード線WL<3>とリファレンス線REFがいずれもハイレベルに立ち上げられ、ビット線BITと反転ビット線BITバーがいずれもプリチャージ状態からハイインピーダンス状態へ切り替えられる。なお、このとき、ワード線WL<1>、WL<2>、及び、WL<4>、L側テスト線TEST_L、並びに、R側テスト線TEST_Rについては、いずれもローレベルに維持されたままとなる。

0103

このような信号制御により、ビット線BITと反転ビット線BITバーには、各々、トランジスタN10のオン電流I1(30μA)とトランジスタN23のオン電流I2(35μA)が流れることになるので、センスアンプSAでは、トランジスタN10のオン電流I1がトランジスタN23のオン電流I2よりも低い状態であることが検出され、メモリセルCEL<3>に格納されているデータが「0」であることを示す論理レベル(ローレベル)の出力信号Doutが生成される。

0104

次に、第2のステップとして、オン電流I1とオン電流I2の一方に所定のオフセットを与えた状態で生成される出力信号Doutの論理レベルを判定すべく、テスト回路TESTを動作させた状態で、メモリセルCEL<3>からデータの読み出しが行われる。なお、メモリセルCEL<3>のテスト動作では、第1のステップで判定された出力信号Doutがローレベルであることから、オン電流I1にオフセットを与えればよい。

0105

オン電流I1に10μAのオフセットが与えられた状態で、メモリセルCEL<3>からデータの読み出しを行う場合には、ワード線WL<3>と、リファレンス線REFと、L側テスト線TEST_Lがいずれもハイレベルに立ち上げられ、ビット線BITと反転ビット線BITバーがいずれもプリチャージ状態からハイインピーダンス状態へ切り替えられる。なお、このとき、ワード線WL<1>、WL<2>、及び、WL<4>、並びにR側テスト線TEST_Rについては、いずれもローレベルに維持されたままとなる。

0106

このような信号制御により、ビット線BITには、10μAのオフセットが与えられたトランジスタN10のオン電流I1(40μA=30μA+10μA)が流れ、反転ビット線BITバーには、何らオフセットが与えられていないトランジスタN23のオン電流I2(35μA)が流れることになる。すなわち、10μAのオフセットを与えたことによって、オン電流I1とオン電流I2との高低関係に逆転が生じているため、センスアンプSAでは、第1のステップと異なり、メモリセルCEL<3>に格納されているデータが「1」であることを示す論理レベル(ハイレベル)の出力信号Doutが生成される。

0107

次に、第3のステップでは、前記2つのステップで各々判定された出力信号Doutの論理レベルに変化が生じたか否かの判定が行われる。上記の場合、第1のステップで判定された出力信号Doutの論理レベルがローレベルであるのに対して、第2のステップで判定された出力信号Doutの論理レベルがハイレベルであることから、両者の論理レベルは不一致であるという判定結果が得られる。

0108

上記した一連のテスト動作により、メモリセルCEL<3>から読み出されたデータは「0」であるが、そのデータは「10μA」未満のマージン(オン電流I1とオン電流I2との電流差)しか持っておらず、オン電流I1及びオン電流I2に多少の変動が生じただけで、メモリセルCEL<3>から読み出されるデータの検出結果に変動を生じるおそれがある、という判定を行うことが可能となる。

0109

次に、メモリセルCEL<4>のテストを行う場合について説明する。

0110

まず、第1のステップとして、オン電流I1及びI2のいずれにもオフセットを与えない状態で生成される出力信号Doutの論理レベルを判定すべく、通常通りにメモリセルCEL<4>からデータの読み出しが行われる。すなわち、ワード線WL<4>とリファレンス線REFがいずれもハイレベルに立ち上げられて、ビット線BITと反転ビット線BITバーがいずれもプリチャージ状態からハイインピーダンス状態へ切り替えられる。なお、このとき、ワード線WL<1>〜WL<3>、L側テスト線TEST_L、及び、R側テスト線TEST_Rについては、いずれもローレベルに維持されたままとなる。

0111

このような信号制御により、ビット線BITと反転ビット線BITバーには、各々、トランジスタN10のオン電流I1(30μA)とトランジスタN24のオン電流I2(25μA)が流れることになるので、センスアンプSAでは、トランジスタN24のオン電流I2がトランジスタN10のオン電流I1よりも低い状態であることが検出され、メモリセルCEL<4>に格納されているデータが「1」であることを示す論理レベル(ハイレベル)の出力信号Doutが生成される。

0112

次に、第2のステップとして、オン電流I1とオン電流I2の一方に所定のオフセットを与えた状態で生成される出力信号Doutの論理レベルを判定すべく、テスト回路TESTを動作させた状態で、メモリセルCEL<4>からデータの読み出しが行われる。なお、メモリセルCEL<4>のテスト動作では、第1のステップで判定された出力信号Doutがハイレベルであることから、オン電流I2にオフセットを与えればよい。

0113

オン電流I2に10μAのオフセットが与えられた状態で、メモリセルCEL<4>からデータの読み出しを行う場合には、ワード線WL<4>と、リファレンス線REFと、R側テスト線TEST_Rがいずれもハイレベルに立ち上げられ、ビット線BITと反転ビット線BITバーがいずれもプリチャージ状態からハイインピーダンス状態へと切り替えられる。なお、このとき、ワード線WL<1>〜WL<3>、及び、L側テスト線TEST_Lについては、いずれもローレベルに維持されたままとなる。

0114

このような信号制御により、ビット線BITには、何らオフセットが与えられていないトランジスタN10のオン電流I1(30μA)が流れ、反転ビット線BITバーには、10μAのオフセットが与えられたトランジスタ24のオン電流I2(35μA=25μA+10μA)が流れることになる。すなわち、10μAのオフセットを与えたことによって、オン電流I1とオン電流I2との高低関係に逆転が生じているため、センスアンプSAでは、第1のステップと異なり、メモリセルCEL<4>に格納されているデータが「0」であることを示す論理レベル(ローレベル)の出力信号Doutが生成される。

0115

次に、第3のステップでは、前記2つのステップで各々判定された出力信号Doutの論理レベルに変化が生じたか否かの判定が行われる。上記の場合、第1のステップで判定された出力信号Doutの論理レベルがハイレベルであるのに対して、第2のステップで判定された出力信号Doutの論理レベルがローレベルであることから、両者の論理レベルは不一致であるという判定結果が得られる。

0116

上記した一連のテスト動作により、メモリセルCEL<4>から読み出されたデータは「1」であるが、そのデータは「10μA」未満のマージン(オン電流I1とオン電流I2との電流差)しか持っておらず、オン電流I1及びオン電流I2に多少の変動が生じただけで、メモリセルCEL<4>から読み出されるデータの検出結果に変動を生じるおそれがある、という判定を行うことが可能となる。

0117

このように、第1実施形態の変形例においても、メモリセルCEL<i>から読み出されるデータの期待値判定だけでなく、メモリセルCEL<i>を形成するトランジスタペアのオン電流差(マージン)自体を確認した上で出荷することができるので、製品の製造時テストや出荷時テストをより厳しく行い、製品の信頼性を高めることが可能となる。

0118

また、第1実施形態の変形例であれば、複数のトランジスタN2iによって単一のトランジスタN10を共有することにより、トランジスタの個数を削減して、回路規模縮小することが可能となる。

0119

なお、上記では、オン電流I1とオン電流I2の一方に与えるオフセットとして、10μAのみを用意した構成を例に挙げて説明を行ったが、テスト回路TESTには、図1と同様、上記のオフセットとして選択可能な複数の候補値を用意しておいても構わない。

0120

(第2実施形態)
図3Aは、本発明に係る半導体不揮発記憶回路の第2実施形態を示す回路図である。図3Bは、図3Aの素子レイアウト図である。図3Cは、図3Bのα−α’断面図である。

0121

第2実施形態の半導体不揮発記憶回路は、メモリセルを形成する複数のNチャネル型MOS電界効果トランジスタ(図3A及び図3Bでは、トランジスタA1及びA2、トランジスタB1及びB2、トランジスタC1及びC2、トランジスタD1及びD2、トランジスタE1及びE2、トランジスタF1及びF2、トランジスタG1及びG2、並びに、トランジスタH1及びH2を描写、図3Cでは、トランジスタA1、B1、C1、及び、D1を描写)と、複数のセンスアンプ(図3Aでは、センスアンプSA<0>、及び、SA<1>を描写)と、を有する。

0122

なお、第2実施形態の半導体不揮発記憶回路では、トランジスタA1とA2を一対としたトランジスタペアにより、一つのメモリセルが形成されている。トランジスタB1とB2、トランジスタC1とC2、トランジスタD1とD2、トランジスタE1とE2、トランジスタF1とF2、トランジスタG1とG2、及び、トランジスタH1とH2についても、上記と同様である。

0123

トランジスタA1とA2のゲートは、いずれもワード線WL<0>に接続されている。トランジスタA1のドレインは、ビット線BIT<0>に接続されている。トランジスタA2のドレインは、反転ビット線BITバー<0>に接続されている。トランジスタA1のソースは、ソース線SRC<0>に接続されている。トランジスタA2のソースは、反転ソース線SRCバー<0>に接続されている。

0124

トランジスタB1とB2のゲートは、いずれもワード線WL<1>に接続されている。トランジスタB1のドレインは、ビット線BIT<0>に接続されている。トランジスタB2のドレインは、反転ビット線BITバー<0>に接続されている。トランジスタB1のソースは、ソース線SRC<0>に接続されている。トランジスタB2のソースは、反転ソース線SRCバー<0>に接続されている。

0125

トランジスタC1とC2のゲートは、いずれもワード線WL<2>に接続されている。トランジスタC1のドレインは、ビット線BIT<0>に接続されている。トランジスタC2のドレインは、反転ビット線BITバー<0>に接続されている。トランジスタC1のソースは、ソース線SRC<0>に接続されている。トランジスタC2のソースは、反転ソース線SRCバー<0>に接続されている。

0126

トランジスタD1とD2のゲートは、いずれもワード線WL<3>に接続されている。トランジスタD1のドレインは、ビット線BIT<0>に接続されている。トランジスタD2のドレインは、反転ビット線BITバー<0>に接続されている。トランジスタD1のソースは、ソース線SRC<0>に接続されている。トランジスタD2のソースは、反転ソース線SRCバー<0>に接続されている。

0127

トランジスタE1とE2のゲートは、いずれもワード線WL<0>に接続されている。トランジスタE1のドレインは、ビット線BIT<1>に接続されている。トランジスタE2のドレインは、反転ビット線BITバー<1>に接続されている。トランジスタE1のソースは、ソース線SRC<1>に接続されている。トランジスタE2のソースは、反転ソース線SRCバー<1>に接続されている。

0128

トランジスタF1とF2のゲートは、いずれもワード線WL<1>に接続されている。トランジスタF1のドレインは、ビット線BIT<1>に接続されている。トランジスタF2のドレインは、反転ビット線BITバー<1>に接続されている。トランジスタF1のソースは、ソース線SRC<1>に接続されている。トランジスタF2のソースは、反転ソース線SRCバー<1>に接続されている。

0129

トランジスタG1とG2のゲートは、いずれもワード線WL<2>に接続されている。トランジスタG1のドレインは、ビット線BIT<1>に接続されている。トランジスタG2のドレインは、反転ビット線BITバー<1>に接続されている。トランジスタG1のソースは、ソース線SRC<1>に接続されている。トランジスタG2のソースは、反転ソース線SRCバー<1>に接続されている。

0130

トランジスタH1とH2のゲートは、いずれもワード線WL<3>に接続されている。トランジスタH1のドレインは、ビット線BIT<1>に接続されている。トランジスタH2のドレインは、反転ビット線BITバー<1>に接続されている。トランジスタH1のソースは、ソース線SRC<1>に接続されている。トランジスタH2のソースは、反転ソース線SRCバー<1>に接続されている。

0131

なお、第2実施形態の半導体不揮発記憶回路では、上記複数のトランジスタとして、図3Cに示すように、サイドウォール型のNチャネル型MOS電界効果トランジスタが用いられている。

0132

センスアンプSA<0>は、ビット線BIT<0>に流れる電流と反転ビット線BITバー<0>に流れる電流との高低関係(電流差)に応じた論理レベルの出力信号Dout<0>を生成する。

0133

センスアンプSA<1>は、ビット線BIT<1>に流れる電流と反転ビット線BITバー<1>に流れる電流との高低関係(電流差)に応じた論理レベルの出力信号Dout<1>を生成する。

0134

ここで、素子レイアウトに関する第1のポイントは、一つのメモリセルを形成する一対のトランジスタを各々のゲートが共通に接続されるワード線に沿って配置した点である。例えば、トランジスタA1とA2は、ワード線WL<0>に沿って配置されており、トランジスタB1とB2は、ワード線WL<1>に沿って配置されている。

0135

素子レイアウトに関する第2のポイントは、隣接するワード線に各々接続されたメモリセルにおいて、共通のビット線及びソース線に接続される第1トランジスタ同士、及び、共通の反転ビット線及び反転ソース線に接続される第2トランジスタ同士で、各々のドレインまたはソースを共通とするように配置した点である。例えば、トランジスタA1とトランジスタB1は、各々のソースを共通とするように配置されており、トランジスタB1とトランジスタC1は、各々のドレインを共通とするように配置されている。

0136

このような素子レイアウトを採用すれば、先出の図16Bで示した従来の素子レイアウトを採用する場合に比べて、隣接するワード線に各々接続されたメモリセル(トランジスタペア)の活性化領域を共通化することができるので、距離d2を確保する必要がなくなり、延いては、チップの面積効率を飛躍的に向上することが可能となる。

0137

図4Aは、第2実施形態の変形例を示す回路図である。図4Bは、図4Aの素子レイアウト図である。

0138

本変形例の半導体不揮発記憶回路では、4つのトランジスタA1、B1、C1、及び、D1によって単一のトランジスタNyを共有し、また、4つのトランジスタE1、F1、G1、及び、H1によって単一のトランジスタNxを共有することにより、実質的に8つのメモリセルが形成されている。なお、図4A及び図4Bで描写されている8つのトランジスタA1〜H1は、図3A及び図3Bで描写されている8つのトランジスタA1〜H1と同一であるため、各々に同一の符号が付されている。

0139

また、図4Aでは、メモリセルを形成する上記のトランジスタ群以外に、データ書き込み回路を形成するPチャネル型MOS電界効果トランジスタPa及びPcと、Nチャネル型MOS電界効果トランジスタNb、Nd、Ne、及び、Nfが描写されている。

0140

トランジスタA1のゲートは、ワード線WL<0>に接続されている。トランジスタA1のドレインは、ビット線BIT<0>に接続されている。トランジスタA1のソースはソース線SRC<0>に接続されている。

0141

トランジスタB1のゲートは、ワード線WL<1>に接続されている。トランジスタB1のドレインは、ビット線BIT<0>に接続されている。トランジスタB1のソースはソース線SRC<0>に接続されている。

0142

トランジスタC1のゲートは、ワード線WL<2>に接続されている。トランジスタC1のドレインは、ビット線BIT<0>に接続されている。トランジスタC1のソースはソース線SRC<0>に接続されている。

0143

トランジスタD1のゲートは、ワード線WL<3>に接続されている。トランジスタD1のドレインは、ビット線BIT<0>に接続されている。トランジスタD1のソースはソース線SRC<0>に接続されている。

0144

トランジスタE1のゲートは、ワード線WL<0>に接続されている。トランジスタE1のドレインは、ビット線BIT<1>に接続されている。トランジスタE1のソースはソース線SRC<1>に接続されている。

0145

トランジスタF1のゲートは、ワード線WL<1>に接続されている。トランジスタF1のドレインは、ビット線BIT<1>に接続されている。トランジスタF1のソースはソース線SRC<1>に接続されている。

0146

トランジスタG1のゲートは、ワード線WL<2>に接続されている。トランジスタG1のドレインは、ビット線BIT<1>に接続されている。トランジスタG1のソースはソース線SRC<1>に接続されている。

0147

トランジスタH1のゲートは、ワード線WL<3>に接続されている。トランジスタH1のドレインは、ビット線BIT<1>に接続されている。トランジスタH1のソースはソース線SRC<1>に接続されている。

0148

トランジスタPaのソースは、電源線に接続されている。トランジスタPaのドレインは、ソース線SRC<0>に接続されている。トランジスタPaのゲートは、制御信号Saの印加端に接続されている。

0149

トランジスタNbのソースは、接地線に接続されている。トランジスタNbのドレインは、ソース線SRC<0>に接続されている。トランジスタNbのゲートは、制御信号Sbの印加端に接続されている。

0150

トランジスタPcのソースは、電源線に接続されている。トランジスタPcのドレインは、ソース線SRC<1>に接続されている。トランジスタPcのゲートは、制御信号Scの印加端に接続されている。

0151

トランジスタNdのソースは、接地線に接続されている。トランジスタNdのドレインは、ソース線SRC<1>に接続されている。トランジスタNdのゲートは、制御信号Sdの印加端に接続されている。

0152

トランジスタNeのソースは、接地線に接続されている。トランジスタNeのドレインは、ビット線BIT<0>に接続されている。トランジスタNeのゲートは、制御信号Seの印加端に接続されている。

0153

トランジスタNfのソースは、接地線に接続されている。トランジスタNfのドレインは、ビット線BIT<1>に接続されている。トランジスタNfのゲートは、制御信号Sfの印加端に接続されている。

0154

トランジスタNxのソースは、接地線に接続されている。トランジスタNxのドレインは、ビット線BIT<0>に接続されている。トランジスタNxのゲートは、制御信号Sxの印加端に接続されている。

0155

トランジスタNyのソースは、接地線に接続されている。トランジスタNyのドレインは、ビット線BIT<1>に接続されている。トランジスタNyのゲートは、制御信号Syの印加端に接続されている。

0156

センスアンプSAは、ビット線BIT<0>に流れる電流とビット線BIT<1>に流れる電流との高低関係(電流差)に応じた論理レベルの出力信号Doutを生成する。すなわち、ビット線BIT<0>に接続されたトランジスタA1〜D1に格納されているデータを読み出す場合には、ビット線BIT<1>が反転ビット線BITバー<0>として機能し、逆に、ビット線BIT<1>に接続されたトランジスタE1〜H1に格納されているデータを読み出す場合には、ビット線BIT<0>が反転ビット線BITバー<1>として機能する。

0157

ここで、素子レイアウトに関するポイントは、隣接するワード線に各々接続され、かつ共通のビット線及びソース線に接続されるトランジスタ同士について、各々のドレインまたはソースを共通とするように配置した点である。例えば、トランジスタA1とトランジスタB1は、各々のソースを共通とするように配置されており、トランジスタB1とトランジスタC1は、各々のドレインを共通とするように配置されている。

0158

このような素子レイアウトを採用すれば、先出の図16Bで示した従来の素子レイアウトを採用する場合に比べて、隣接するワード線に各々接続されたメモリセル(トランジスタペア)の活性化領域を共通化することができるので、距離d2を確保する必要がなくなり、延いては、チップの面積効率を飛躍的に向上することが可能となる。

0159

また、第2実施形態の変形例であれば、複数の格納用トランジスタ(例えばトランジスタA1〜D1)によって単一の参照用トランジスタ(例えばトランジスタNy)を共有することにより、トランジスタの個数を削減して、回路規模を縮小することが可能となる。

0160

図5は、図4A中に示した信号の論理値表である。

0161

例えば、トランジスタC1にデータを書き込む場合には、ワード線WL<2>がハイレベルとされて、ワード線WL<0>、WL<1>、及び、WL<3>がいずれもローレベルとされる。また、制御信号Sa及びSbはいずれもローレベルとされて、制御信号Sc〜Sfはいずれもハイレベルとされる。従って、ソース線SRC<0>及びSRC<1>はそれぞれハイレベル及びローレベルとされ、ビット線BIT<0>及びBIT<1>はいずれもローレベルとされる。また、制御信号Sx及びSyはいずれもローレベルとされる。従って、トランジスタNx及びNyはいずれもオフとされる。このような信号制御により、トランジスタC1には所定の書き込み電流が流されて、そのオン抵抗値に経時劣化が誘起される。

0162

また、例えば、トランジスタG1にデータを書き込む場合には、ワード線WL<2>がハイレベルとされ、ワード線WL<0>、WL<1>、及び、WL<3>がいずれもローレベルとされる。また、制御信号Sc及びSdはいずれもローレベルとされ、制御信号Sa、Sb、Se及びSfはいずれもハイレベルとされる。従って、ソース線SRC<0>及びSRC<1>はそれぞれローレベル及びハイレベルとされ、ビット線BIT<0>及びBIT<1>はいずれもローレベルとされる。また、制御信号Sx及びSyはいずれもローレベルとされる。従って、トランジスタNx及びNyはいずれもオフとされる。このような信号制御により、トランジスタG1には所定の書き込み電流が流されて、そのオン抵抗値に経時劣化が誘起される。

0163

また、例えば、トランジスタC1のデータを読み出す場合には、ワード線WL<2>がハイレベルとされて、ワード線WL<0>、WL<1>、及び、WL<3>がいずれもローレベルとされる。また、制御信号Sa〜Scはいずれもハイレベルとされて、制御信号Sd〜Sfはいずれもローレベルとされる。従って、ソース線SRC<0>はローレベルとされ、ソース線SRC<1>、並びに、ビット線BIT<0>及びBIT<1>はいずれもハイインピーダンス状態とされる。また、制御信号Sxはローレベルとされ、制御信号Syはハイレベルとされる。従って、トランジスタNxはオフとされ、トランジスタNyはオンとされる。このような信号制御により、センスアンプSAでは、ビット線BIT<0>に流れる電流(トランジスタC1のオン電流)と、ビット線BIT<1>に流れる電流(トランジスタNyのオン電流)との高低関係(電流差)に応じた論理レベルの出力信号Doutが生成される。

0164

また、例えば、トランジスタG1のデータを読み出す場合には、ワード線WL<2>がハイレベルとされ、ワード線WL<0>、WL<1>、及び、WL<3>がいずれもローレベルとされる。また、制御信号Sa、Sc、及び、Sdはいずれもハイレベルとされ、制御信号Sb、Se、及び、Sfはいずれもローレベルとされる。従って、ソース線SRC<1>はローレベルとされ、ソース線SRC<0>、並びに、ビット線BIT<0>及びBIT<1>はいずれもハイインピーダンス状態とされる。また、制御信号Sxはハイーレベルとされ、制御信号Syはローレベルとされる。従って、トランジスタNxはオンとされ、トランジスタNyはオフとされる。このような信号制御により、センスアンプSAでは、ビット線BIT<0>に流れる電流(トランジスタNxのオン電流)と、ビット線BIT<1>に流れる電流(トランジスタG1のオン電流)との高低関係(電流差)に応じた論理レベルの出力信号Doutが生成される。

0165

(第3実施形態)
図6は、本発明に係る半導体不揮発記憶回路の第3実施形態を示す回路図である。本実施形態の半導体不揮発記憶回路は、一つのメモリセルCELを形成する回路素子として、Pチャネル型MOS電界効果トランジスタP101〜P105と、Nチャネル型MOS電界効果トランジスタN101〜N104と、を有する。

0166

トランジスタP101及びP102のソースは、いずれも、トランジスタP103のドレインに接続されている。トランジスタP103のソースは、ワード線WL(図6では電源電圧DDの印加端)に接続されている。トランジスタP103のゲートは、制御信号S1aの印加端に接続されている。トランジスタP101及びP102のドレインは、それぞれ、トランジスタN101及びN102のドレインに接続されている。トランジスタP101及びN101のゲートは、いずれも、トランジスタP102のドレインとトランジスタN102のドレインとの接続ノードに接続されている。トランジスタP102及びN102のゲートは、いずれも、トランジスタP101のドレインとトランジスタN101のドレインとの接続ノードに接続されている。トランジスタN101及びN102のソースは、それぞれ、トランジスタN103及びN104のドレインに接続されている。トランジスタN103及びN104のソースは、いずれも、接地端に接続されている。トランジスタN103及びN104のゲートは、それぞれ、制御信号S1d及びS1eの印加端に接続されている。トランジスタP104のソースは、電源電圧VDDの印加端に接続されている。トランジスタP104のドレインは、トランジスタP101のドレインとトランジスタN101のドレインとの接続ノードに接続されている。トランジスタP104のゲートは、制御信号S1bの印加端に接続されている。トランジスタP105のソースは、電源電圧VDDの印加端に接続されている。トランジスタP105のドレインは、トランジスタP102のドレインとトランジスタN102のドレインとの接続ノードに接続されている。トランジスタP105のゲートは、制御信号S1cの印加端に接続されている。なお、トランジスタP102のドレインとトランジスタN102のドレインとの接続ノードからは、インバータバッファを介して出力信号DOUTが引き出されている。

0167

図7は、図6中に示した信号の論理値表である。

0168

メモリセルCELにデータ「0」を書き込む場合には、ワード線WLをハイレベル(メモリセルCELに電源電圧VDDが印加されている状態)とし、制御信号S1a及びS1dをいずれもハイレベルとし、制御信号S1b、S1c、及び、S1eをいずれもローレベルとすればよい。このような信号制御により、トランジスタN101に書き込み電流が流されて、そのオン抵抗値に経時劣化が誘起される。

0169

一方、メモリセルCELにデータ「1」を書き込む場合には、ワード線WLをハイレベル(メモリセルCELに電源電圧VDDが印加されている状態)とし、制御信号S1a及びS1eをいずれもハイレベルとし、制御信号S1b、S1c、及び、S1dをいずれもローレベルとすればよい。このような信号制御により、トランジスタN102に書き込み電流が流されて、そのオン抵抗値に経時劣化が誘起される。

0170

また、メモリセルCELのデータを読み出す場合には、ワード線WLをハイレベル(メモリセルCELに電源電圧VDDが印加された状態)とし、制御信号S1aをローレベルとし、制御信号S1b、S1c、S1d、及び、S1eをいずれもハイレベルとすればよい。このような信号制御により、メモリセルCELからは、トランジスタN101のオン電流とトランジスタN102のオン電流との高低関係(電流差)に応じた論理レベルの出力信号Doutが出力される。

0171

このように、第3実施形態の半導体不揮発記憶回路であれば、ワード線WLを例えば電源電圧VDDの印加端に接続しておくとともに、システム起動時(電源投入時)に入力される制御信号S1a〜S1eを上記したデータ読み出し用の論理レベルとしておくことにより、複雑なタイミング制御(データの読み出しシーケンス)を要することなく、電源電圧VDDが立ち上がった時点で、遅滞なく出力信号DOUTの論理レベルを確定させることが可能となる。

0172

従って、例えば、半導体集積回路装置内のトリミングデータを格納する手段として、第3実施形態の半導体不揮発記憶回路を採用すれば、従来の不揮発メモリ型と比べて、制御回路規模縮小やシステムの起動時間短縮を実現することが可能となる。

0173

また、第3実施形態の半導体不揮発記憶回路であれば、従来のレーザリペア型と異なり高価なヒューズ切断装置が不要である上、パッケージング後にもトリミングデータの書き換えが随時可能となる。

0174

また、第3実施形態の半導体不揮発記憶回路であれば、トランジスタN101及びN102から成る差動対を用いてメモリセルCELが形成されているので、データの読み書きに関する信頼性を高めることが可能となる。

0175

ただし、第3実施形態の半導体不揮発記憶回路は、メモリセル毎にセンスアンプの機能が盛り込まれた形となり、メモリセル自体の回路規模(構成素子数)が大きくなるので、多ビットのトリミングデータを格納する必要がある場合に、全てのメモリセルを第3実施形態の構成とすることは必ずしも現実的でない。

0176

そこで、多ビットのトリミングデータを格納する必要がある場合には、電源投入後に遅滞なく論理レベルを確定させる必要のあるトリミングデータの格納手段としてのみ、第3実施形態のメモリセルを採用し、論理レベルの確定を急がないトリミングデータの格納手段としては、先述の第1実施形態や第2実施形態のように、複数のメモリセルを順次選択しながら各々に格納されたトリミングデータを別途設けられたセンスアンプで読み出していく構成を適宜組み合わせて採用することが望ましい。

0177

図8は、第3実施形態の第1変形例を示す回路図である。

0178

第1変形例の半導体不揮発記憶回路は、一つのメモリセルCELを形成する回路素子として、Pチャネル型MOS電界効果トランジスタP201〜P204と、Nチャネル型MOS電界効果トランジスタN201〜N207と、を有する。

0179

トランジスタP201及びP202のソースは、いずれも、トランジスタP203のドレインに接続されている。トランジスタP203のソースは、電源電圧VDDの印加端に接続されている。トランジスタP203のゲートは、制御信号S2aの印加端に接続されている。トランジスタP201及びP202のドレインは、それぞれ、トランジスタN203及びN204のドレインに接続されている。トランジスタP201及びN203のゲートは、いずれも、トランジスタP202のドレインとトランジスタN204のドレインとの接続ノードに接続されている。トランジスタP202及びN204のゲートは、いずれも、トランジスタP201のドレインとトランジスタN203のドレインとの接続ノードに接続されている。トランジスタN203及びN204のソースは、それぞれ、トランジスタN201及びN202のドレインに接続されている。トランジスタN201及びN202のゲートは、いずれも、ワード線WLに接続されている。トランジスタN201及びN202のソースは、いずれも、トランジスタP204のドレインとトランジスタN207のドレインとの接続ノードに接続されている。トランジスタP204のソースは、電源電圧VDDの印加端に接続されている。トランジスタN207のソースは、接地端に接続されている。トランジスタP204及びN207のゲートは、いずれも、制御信号S2dの印加端に接続されている。トランジスタN205及びN206のドレインは、それぞれ、トランジスタN201及びN202のドレインに接続されている。トランジスタN205及びN206のソースは、いずれも接地端に接続されている。トランジスタN205及び N206のゲートは、それぞれ、制御信号S2b及びS2cの印加端に接続されている。なお、トランジスタP202のドレインとトランジスタN204のドレインとの接続ノードからは、インバータやバッファを介して出力信号DOUTが引き出されている。

0180

図9は、図8中に示した信号の論理値表である。

0181

メモリセルCELにデータ「0」を書き込む場合には、メモリセルCELに電源電圧VDDを印加した状態で、ワード線WL、並びに、制御信号S2a及びS2bをいずれもハイレベルとし、制御信号S2c及びS2dをいずれもローレベルとすればよい。このような信号制御により、トランジスタN201に書き込み電流が流されて、そのオン抵抗値に経時劣化が誘起される。

0182

一方、メモリセルCELにデータ「1」を書き込む場合には、メモリセルCELに電源電圧VDDを印加した状態で、ワード線WL、並びに、制御信号S2a及びS2cをいずれもハイレベルとし、制御信号S2b及びS2dをいずれもローレベルとすればよい。このような信号制御により、トランジスタN202に書き込み電流が流されて、そのオン抵抗値に経時劣化が誘起される。

0183

また、メモリセルCELのデータを読み出す場合には、メモリセルCELに電源電圧VDDを印加した状態で、ワード線WL及び制御信号S2dをハイレベルとし、制御信号S2a、S2b、及び、S2cをいずれもローレベルとすればよい。このような信号制御により、トランジスタN201のオン電流とトランジスタN202のオン電流との高低関係(電流差)に応じた論理レベルの出力信号Doutが出力される。

0184

このように、上記第1変形例の半導体不揮発記憶回路であれば、システム起動時(電源投入時)に入力される制御信号S2a〜S2dを上記したデータ読み出し用の論理レベルとしておくことにより、複雑なタイミング制御(データの読み出しシーケンス)を要することなく、ワード線WLをローレベルからハイレベルに立ち上げた時点で、遅滞なく出力信号DOUTの論理レベルを確定させることが可能となる。

0185

従って、上記第1変形例の半導体不揮発記憶回路であれば、変形前の第3実施形態(図6を参照)と同様の作用効果を奏するほか、電源電圧VDDの立ち上がり挙動に依存することなく、正しく出力信号VOUTの論理レベルを確定させることが可能となる。

0186

図10は、第3実施形態の第2変形例を示す回路図である。

0187

第2変形例の半導体不揮発記憶回路は、一つのメモリセルCELを形成する回路素子として、Pチャネル型MOS電界効果トランジスタP301〜P304と、Nチャネル型MOS電界効果トランジスタN301〜N305と、を有する。

0188

トランジスタP301及びP302のソースは、いずれも、トランジスタP303のドレインに接続されている。トランジスタP303のソースは、電源電圧VDDの印加端に接続されている。トランジスタP303のゲートは、制御信号S3aの印加端に接続されている。トランジスタP301及びP302のドレインは、それぞれ、トランジスタN301及びN302のドレインに接続されている。トランジスタP301のゲートは、トランジスタP302のドレインとトランジスタN302のドレインとの接続ノードに接続されている。トランジスタP302のゲートは、トランジスタP301のドレインとトランジスタN301のドレインとの接続ノードに接続されている。トランジスタN301及びN302のゲートは、いずれも、ワード線WLに接続されている。トランジスタN301及びN302のソースは、いずれも、トランジスタP304のドレインとトランジスタN305のドレインとの接続ノードに接続されている。トランジスタP304のソースは、電源電圧VDDの印加端に接続されている。トランジスタN305のソースは、接地端に接続されている。トランジスタP304及びN305のゲートは、いずれも、制御信号S3dの印加端に接続されている。トランジスタN303及びN304のドレインは、それぞれ、トランジスタN301及びN302のドレインに接続されている。トランジスタN303及びN304のソースは、いずれも接地端に接続されている。トランジスタN303及びN304のゲートは、それぞれ、制御信号S3b及びS3cの印加端に接続されている。なお、トランジスタP302のドレインとトランジスタN302のドレインとの接続ノードからは、インバータやバッファを介して出力信号DOUTが引き出されている。

0189

図11は、図10中に示した信号の論理値表である。

0190

メモリセルCELにデータ「0」を書き込む場合には、メモリセルCELに電源電圧VDDを印加した状態で、ワード線WL、並びに、制御信号S3a及びS3bをいずれもハイレベルとし、制御信号S3c及びS3dをいずれもローレベルとすればよい。このような信号制御により、トランジスタN301に書き込み電流が流されて、そのオン抵抗値に経時劣化が誘起される。

0191

一方、メモリセルCELにデータ「1」を書き込む場合には、メモリセルCELに電源電圧VDDを印加した状態で、ワード線WL、並びに、制御信号S3a及びS3cをいずれもハイレベルとし、制御信号S3b及びS3dをいずれもローレベルとすればよい。このような信号制御により、トランジスタN302に書き込み電流が流されて、そのオン抵抗値に経時劣化が誘起される。

0192

また、メモリセルCELのデータを読み出す場合には、メモリセルCELに電源電圧VDDを印加した状態で、ワード線WL及び制御信号S3dをハイレベルとし、制御信号S3a、S3b、及び、S3cをいずれもローレベルとすればよい。このような信号制御により、トランジスタN301のオン電流とトランジスタN302のオン電流との高低関係(電流差)に応じた論理レベルの出力信号Doutが出力される。

0193

このように、上記第2変形例の半導体不揮発記憶回路であれば、上記第1変形例と同様に、システム起動時(電源投入時)に入力される制御信号S3a〜S3dを上記したデータ読み出し用の論理レベルとしておくことにより、複雑なタイミング制御(データの読み出しシーケンス)を要することなく、ワード線WLをローレベルからハイレベルに立ち上げた時点で、遅滞なく出力信号DOUTの論理レベルを確定させることが可能となる。

0194

従って、上記第2変形例の半導体不揮発記憶回路であれば、第1変形例(図8を参照)よりも小規模回路構成で、これと同様の作用効果を奏することが可能となる。

0195

(第4実施形態)
図12は、本発明に係る半導体不揮発記憶回路の第4実施形態を示す回路図である。第4実施形態の半導体不揮発記憶回路は、一つのメモリセルCELを形成する回路素子として、Pチャネル型MOS電界効果トランジスタP401及びP402と、Nチャネル型MOS電界効果トランジスタN401〜N404と、を有する。

0196

トランジスタN401及びN402のゲートは、いずれも、ワード線WLに接続されている。トランジスタN401及びN402のドレインは、それぞれ、ビット線BIT及び反転ビット線BITバーに接続されている。トランジスタN401のソースは、トランジスタP401のドレインとトランジスタN403のドレインに接続されている。トランジスタN402のソースは、トランジスタP402のドレインとトランジスタN404のドレインに接続されている。トランジスタN403及びN404のソースは、いずれも、接地端に接続されている。トランジスタN403及びN404のゲートは、いずれも、リードイネーブル線REに接続されている。トランジスタP401及びP402のソースは、それぞれ、データ入力線DIN及び反転データ入力線DINバーに接続されている。トランジスタP401及びP402のゲートは、いずれも、ストア線STに接続されている。

0197

なお、トランジスタN401及びN402は、従来から既存のトランジスタペア(例えば、図15のトランジスタN1及びN2)に相当するものであり、本実施形態で新たに追加された素子は、トランジスタP401及びP402、並びに、トランジスタN403及びN404である。

0198

図13は、図12中に示した信号の論理値表である。

0199

メモリセルCELにデータ「0」を書き込む場合には、ワード線WL及びデータ入力線DINをいずれもハイレベルとし、リードイネーブル線RE、ストア線ST、ビット線BIT、反転ビット線BITバー、及び、反転データ入力線DINバーをいずれもローレベルとすればよい。このような信号制御により、トランジスタN401に書き込み電流が流されて、そのオン抵抗値に経時劣化が誘起される。このとき、トランジスタN403及びN404はオフされており、トランジスタN402のソースには、何ら高電圧が印加されないので、トランジスタN402に意図しない書き込み電流が流れることはない。

0200

一方、メモリセルCELにデータ「1」を書き込む場合には、ワード線WL及び反転データ入力線DINバーをいずれもハイレベルとし、リードイネーブル線RE、ストア線ST、ビット線BIT、反転ビット線BITバー、及び、データ入力線DINをいずれもローレベルとすればよい。このような信号制御により、トランジスタN402に書き込み電流が流されて、そのオン抵抗値に経時劣化が誘起される。このとき、トランジスタN403及びN404はオフされており、トランジスタN401のソースには、何ら高電圧が印加されないので、トランジスタN401に意図しない書き込み電流が流れることはない。

0201

また、メモリセルCELのデータを読み出す場合には、ワード線WL、リードイネーブル線RE、ストア線ST,ビット線BIT、及び、反転ビット線BITバーをいずれもハイレベルとすればよい。なお、データ入力線DIN及び反転データ入力線DINバーの論理レベルは不問である。このような信号制御により、センスアンプSAからは、ビット線BITに流れるトランジスタN401のオン電流と、反転ビット線BITバーに流れるトランジスタN402のオン電流との高低関係(電流差)に応じた論理レベルの出力信号Doutが出力される。

0202

このように、第4実施形態の半導体不揮発記憶回路であれば、メモリセルCELを形成する回路素子として、トランジスタP401及びP402、並びに、トランジスタN403及びN404を追加することにより、メモリセルCELへのデータ書き込みに際して、意図しないトランジスタに微小な電流が流れる現象(ディスターブ)を解消し、メモリセルCELの信頼性を向上させることが可能となる。

0203

図14は、第4実施形態の変形例を示す回路図である。本変形例の半導体不揮発記憶回路は、4つのトランジスタN511、N521、N531、及び、N541によって、単一のトランジスタN501を共有することにより、実質的に4つのメモリセルが形成された構成であり、図12の構成に比べてトランジスタの個数を削減することが可能となる。すなわち、図14の構成は、図2の構成や図4Aの構成と共通の技術的思想を有していると言うことができる。

0204

また、本変形例の半導体不揮発記憶回路は、データ書き込み時のディスターブを解消する手段として、新たに、Pチャネル型MOS電界効果トランジスタP511、P521、P531、及び、P541と、Nチャネル型MOS電界効果トランジスタN512、N522、N523、N524、及び、N502と、を有する。

0205

トランジスタN511のゲートは、ワード線WL<1>に接続されている。トランジスタN511のドレインは、ビット線BITに接続されている。トランジスタN511のソースは、トランジスタP511のドレインとトランジスタN512のドレインに接続されている。トランジスタN512のソースは、接地端に接続されている。トランジスタN512のゲートは、リードイネーブル線RE<1>に接続されている。トランジスタP511のソースは、データ入力線DINに接続されている。トランジスタP511のゲートはストア線ST<1>に接続されている。

0206

トランジスタN521のゲートは、ワード線WL<2>に接続されている。トランジスタN521のドレインは、ビット線BITに接続されている。トランジスタN521のソースは、トランジスタP521のドレインとトランジスタN522のドレインに接続されている。トランジスタN522のソースは、接地端に接続されている。トランジスタN522のゲートは、リードイネーブル線RE<2>に接続されている。トランジスタP521のソースは、データ入力線DINに接続されている。トランジスタP521のゲートはストア線ST<2>に接続されている。

0207

トランジスタN531のゲートは、ワード線WL<3>に接続されている。トランジスタN531のドレインは、ビット線BITに接続されている。トランジスタN531のソースは、トランジスタP531のドレインとトランジスタN532のドレインに接続されている。トランジスタN532のソースは、接地端に接続されている。トランジスタN532のゲートは、リードイネーブル線RE<3>に接続されている。トランジスタP531のソースは、データ入力線DINに接続されている。トランジスタP531のゲートはストア線ST<3>に接続されている。

0208

トランジスタN541のゲートは、ワード線WL<4>に接続されている。トランジスタN541のドレインは、ビット線BITに接続されている。トランジスタN541のソースは、トランジスタP541のドレインとトランジスタN542のドレインに接続されている。トランジスタN542のソースは、接地端に接続されている。トランジスタN542のゲートは、リードイネーブル線RE<4>に接続されている。トランジスタP541のソースは、データ入力線DINに接続されている。トランジスタP541のゲートはストア線ST<4>に接続されている。

0209

トランジスタN501及びN502のゲートは、いずれもリファレンス線REFに接続されている。トランジスタN501のドレインは、センスアンプSAに接続されている。トランジスタN501のソースは、トランジスタN502のドレインに接続されている。トランジスタN502のソースは、接地端に接続されている。

0210

本変形例の半導体不揮発記憶回路であれば、変形前の第4実施形態(図12)と同様、メモリセルCELへのデータ書き込みに際して、意図しないトランジスタに微小な電流が流れる現象(ディスターブ)を解消し、メモリセルCELの信頼性を向上させることが可能となる上、4つのトランジスタN511、N521、N531、及び、N541によって、単一のトランジスタN501を共有することにより、トランジスタの個数を削減して回路規模を縮小することが可能となる。

0211

なお、トランジスタN502については、必ずしも必須の構成要素ではないが、トランジスタN511、N521、N531、及び、N541に対して、それぞれ、トランジスタN512、N522、N532、及び、N542が接続されていることを鑑みれば、トランジスタ501に対してもトランジスタN502を接続し、両者のペア性を高めておくことが望ましい。

0212

(その他の変形例)
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

0213

本発明に係る半導体不揮発記憶回路は、CMOSプロセス型プロセスで形成される半導体装置全般に広く適用することが可能な技術である。

0214

CEL、CEL<#>メモリセル(「#」は数字、以下同様)
N*NMOSFET(「*」は数字またはアルファベット、以下同様)
A*、B*、C*、D*、E*、F*、G*、H* NMOSFET
P* PMOSFET
WL、WL<#>ワード線
SRC<#>ソース線
BIT、BIT<#>ビット線
BITバー、BITバー<#>反転ビット線
TEST_L、TEST_L<#> L側テスト線
TEST_R、TEST_R<#>R型テスト線
REFリファレンス線
RE、RE<#>リードイネーブル線
ST、ST<#>ストア線
DINデータ入力線
DINバー反転データ入力線
SA、SA<#> センスアンプ

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