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技術 不揮発性記憶装置

出願人 エイブリック株式会社
発明者 見谷真林田広宣
出願日 2015年10月8日 (5年1ヶ月経過) 出願番号 2015-199860
公開日 2017年4月13日 (3年7ヶ月経過) 公開番号 2017-073186
状態 特許登録済
技術分野 エラーの検出 リードオンリーメモリ メモリシステム
主要キーワード 一入力端子 ノイズフィルタ回路 書込み防止 CS端子 コマンドデコーダ回路 モード選択回路 マスター側 MODE信号
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2017年4月13日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (4)

課題

ノイズ耐性の高い誤書込み防止機能を備えた不揮発性記憶装置を提供すること。

解決手段

クロック端子並列に接続されたスイッチとノイズフィルタ回路を備え、クロックパルスモニタ回路がクロック端子から入力されたクロック数規定数を比較してクッロク数の異常を検出すると、スイッチをオフしてノイズフィルタ回路を有効にするノイズ対策モードに切り替わる構成とした。

概要

背景

図3は、従来の不揮発性記憶装置書込み回路ブロック図である。
従来の書込み回路40は、制御回路41と、クロックカウンタ42と、オーバーラン検出回路43と、ステータスレジスタ44と、出力回路45を備える。

シリアルインターフェース通信する不揮発性記憶装置は、以下のような処理でメモリセルにデータが書き込まれる。チップセレクト(CS)信号を有効にした後、クロック(SCK)端子にクロックを入力すると同時に、データ入力(DI)端子に書込み命令アドレス書込みデータを順に入力する。そして、CS信号を無効にして所定の書込み時間が経過すると、メモリセルへのデータ書き込み処理が終了する。

オーバーラン検出回路43は、制御回路41から取得した既定クロック数と、クロックカウンタ42から取得した実クロック数とを比較する。ここで、SCK端子にノイズ混入クロック数規定数より多くなった場合、オーバーラン検出回路43はオーバーランを検出して、ステータスレジスタ44にオーバーラン検出フラグをセットする。そして、不揮発性記憶装置は、書込み処理キャンセルする。

また、ステータスレジスタ44のオーバーラン検出フラグは、出力回路45を通してデータ出力(DO)端子に出力することで、外部のマスター側にクロックのオーバーランを認識させることができる。そして、オーバーラン検出フラグは、CS信号の再入力などによりリセットされるので、マスターは書込み処理をリトライすることができる。

概要

ノイズ耐性の高い誤書込み防止機能を備えた不揮発性記憶装置を提供すること。クロック端子並列に接続されたスイッチとノイズフィルタ回路を備え、クロックパルスモニタ回路がクロック端子から入力されたクロック数と規定数を比較してクッロク数の異常を検出すると、スイッチをオフしてノイズフィルタ回路を有効にするノイズ対策モードに切り替わる構成とした。

目的

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

クロック端子並列に接続された第一スイッチと第一ノイズフィルタ回路と、データ入力端子から入力されたデータから命令デコードするコマンドデコーダ回路と、前記クロック端子から入力されたクロック数規定数を比較してクッロク数の異常を検出し、異常を検出すると異常検出信号を出力するクロックパルスモニタ回路と、前記異常検出信号を受けて異常検出フラグをセットするクロックパルスモニタレジスタと、前記異常検出フラグを外部に出力する出力回路と、前記異常検出フラグに応じて、第一状態と第二状態を切り替えモード選択回路と、を備え、前記第一状態は、前記第一スイッチがオンして、前記第一ノイズフィルタ回路が無効であり、前記第二状態は、前記第一スイッチがオフして、前記第一ノイズフィルタ回路が有効であり、前記異常検出フラグがセットされた後のデータ読出し期間は前記第二状態である、ことを特徴とする不揮発性記憶装置

請求項2

チップセレクト端子に並列に接続された第二スイッチと第二ノイズフィルタ回路と、を備え、前記第一状態で前記第二スイッチがオンして、前記第二状態で前記第二スイッチがオフする、ことを特徴とする請求項1に記載の不揮発性記憶装置。

技術分野

0001

本発明は、不揮発性記憶装置に関し、より詳しくは不揮発性記憶装置の誤書込みを防止する機能に関する。

背景技術

0002

図3は、従来の不揮発性記憶装置の書込み回路ブロック図である。
従来の書込み回路40は、制御回路41と、クロックカウンタ42と、オーバーラン検出回路43と、ステータスレジスタ44と、出力回路45を備える。

0003

シリアルインターフェース通信する不揮発性記憶装置は、以下のような処理でメモリセルにデータが書き込まれる。チップセレクト(CS)信号を有効にした後、クロック(SCK)端子にクロックを入力すると同時に、データ入力(DI)端子に書込み命令アドレス書込みデータを順に入力する。そして、CS信号を無効にして所定の書込み時間が経過すると、メモリセルへのデータ書き込み処理が終了する。

0004

オーバーラン検出回路43は、制御回路41から取得した既定クロック数と、クロックカウンタ42から取得した実クロック数とを比較する。ここで、SCK端子にノイズ混入クロック数規定数より多くなった場合、オーバーラン検出回路43はオーバーランを検出して、ステータスレジスタ44にオーバーラン検出フラグをセットする。そして、不揮発性記憶装置は、書込み処理キャンセルする。

0005

また、ステータスレジスタ44のオーバーラン検出フラグは、出力回路45を通してデータ出力(DO)端子に出力することで、外部のマスター側にクロックのオーバーランを認識させることができる。そして、オーバーラン検出フラグは、CS信号の再入力などによりリセットされるので、マスターは書込み処理をリトライすることができる。

先行技術

0006

特開2005−71512号公報

発明が解決しようとする課題

0007

しかしながら、従来の不揮発性記憶装置は、書込み処理のリトライにおいて、そのノイズ耐性は変わらないため、同様に書込み処理が失敗する可能性が高く、何度も同じ処理を繰り返すことで書込み処理時間が長くなってしまうという問題がある。
本発明は、以上のような課題を解決するために考案されたものであり、ノイズ耐性の高い誤書込み防止機能を実現するものである。

課題を解決するための手段

0008

従来の課題を解決するために、本発明の誤書込み防止機能を備えた不揮発性記憶装置は以下のような構成とした。

0009

クロック端子並列に接続された第一スイッチと第一ノイズフィルタ回路と、データ入力端子から入力されたデータから命令デコードするコマンドデコーダ回路と、前記クロック端子から入力されたクロック数と規定数を比較してクッロク数の異常を検出し、異常を検出すると異常検出信号を出力するクロックパルスモニタ回路と、前記異常検出信号を受けて異常検出フラグをセットするクロックパルスモニタレジスタと、前記異常検出フラグを外部に出力する出力回路と、前記異常検出フラグに応じて、第一状態と第二状態を切り替えモード選択回路と、を備え、
前記第一状態は、前記第一スイッチがオンして、前記第一ノイズフィルタ回路が無効であり、前記第二状態は、前記第一スイッチがオフして、前記第一ノイズフィルタ回路が有効であり、
前記異常検出フラグがセットされた後のデータ読出し期間は前記第二状態である、ことを特徴とする不揮発性記憶装置。

発明の効果

0010

本発明の誤書込み防止機能を備えた不揮発性記憶装置によれば、CS端子とSCK端子にノイズフィルタ回路を備え、書込み処理をリトライする前にノイズフィルタ回路を有効にするように構成したので、不揮発性記憶装置のノイズ耐性が向上する。従って、書込み処理の成功の可能性を高くすることができ、書込み処理時間を短くすることができる。

図面の簡単な説明

0011

本実施形態の不揮発性記憶装置の書込み回路のブロック図である。
本実施形態の不揮発性記憶装置の書込み回路の動作を示すタイミングチャートである。
従来の不揮発性記憶装置の書込み回路のブロック図である。

実施例

0012

以下、本実施形態について、図面を参照して説明する。
図1は、本実施形態の不揮発性記憶装置の書込み回路のブロック図である。
本実施形態の書込み回路10は、クロックパルスモニタ回路11と、コマンドデコーダ回路12と、クロックパルスモニタレジスタ13と、出力回路14と、モード選択回路(D型フリップフロップ及びAND回路)15と、ノイズフィルタ回路16及び18と、スイッチ回路17及び19と、を備える。

0013

ノイズフィルタ回路16とスイッチ回路17は、並列に接続され、チップセレクト(CS)端子とクロックパルスモニタ回路11及びコマンドデコーダ回路12の第一入力端子の間に設けられる。ノイズフィルタ回路18とスイッチ回路19は、クロック(SCK)端子とクロックパルスモニタ回路11及びコマンドデコーダ回路12の第二入力端子の間に設けられる。コマンドデコーダ回路12は、第三入力端子がデータ入力(DI)端子に接続される。クロックパルスモニタ回路11は、出力端子がクロックパルスモニタレジスタ13の入力端子に接続される。クロックパルスモニタレジスタ13は、出力端子が出力回路14の第一入力端子とモード選択回路15の第一入力端子に接続される。コマンドデコーダ回路12は、第一出力端子がクロックパルスモニタレジスタ13の入力端子に接続され、第二出力端子が出力回路14の第二入力端子とモード選択回路15の第二入力端子に接続される。モード選択回路15は、第三入力端子にCS端子が接続され、出力端子がスイッチ回路17及び19の制御端子に接続される。出力回路14は、出力端子にデータ出力(DO)端子が接続される。モード選択回路15は、内部で以下のように接続される。AND回路は、入力端子に第一入力端子と第二入力端子が接続され、出力端子がD型フリップフロップのデータ(D)端子に接続される。D型フリップフロップは、クロック(C)端子が第三入力端子に接続され、出力(Q)端子が出力端子に接続される。

0014

クロックパルスモニタ回路11は、SCK端子にノイズが混入しクロックが規定数より多くなったことや、CS端子にノイズが混入しクロックが規定数よりも少なくなったことを検出して、異常検出(CPMD)信号を出力し、書込み処理をキャンセルする。コマンドデコーダ回路12は、クロックとDI端子に入力されたデータからコマンドをデコードして、コマンドに応じた信号、第一出力端子から書込み(WR)信号と第二出力端子からクロックパルスモニタレジスタ13の読出し(RD)信号とを出力する。クロックパルスモニタレジスタ13は、クロックパルスモニタ回路11のCPMD信号を受けて、異常検出フラグをセットしその状態を示す(CPM)信号を出力する。出力回路14は、クロックパルスモニタレジスタ13の異常検出フラグなどをDO端子に出力する。モード選択回路15は、CPM信号とRD信号によって通常モードとノイズ対策モードに切り替えるモード選択(MODE)信号を出力する。スイッチ回路17及び19は、モード選択回路15がノイズ対策モードに切り替えたことを受けて、オフしてノイズフィルタ回路16及び18を有効にする。
なお、図1の書込み回路10は、メモリデータ格納部)やデータレジスタなどの回路と、メモリデータの読出し機能については省略している。

0015

上述したような書込み回路10は、以下のように動作して、ノイズ耐性の高い誤書込み防止機能を有する。
シリアルインターフェースで通信する不揮発性記憶装置は、以下のような処理でメモリセルにデータが書き込まれる。チップセレクト(CS)信号を有効にした後、SCK端子にクロックを入力すると同時に、DI端子に書込み命令、アドレス、書込みデータを順に入力する。そして、CS信号を無効にして所定の書込み時間が経過すると、メモリセルへのデータ書き込み処理が終了する。

0016

図2は、本実施形態の不揮発性記憶装置の書込み回路の動作を示すタイミングチャートである。
図2のタイミングチャートは、書込み処理中にSCK端子にノイズが発生した状態を示している。

0017

<書込み処理1>
書込み処理1の期間は、タイミングT1からT3の期間である。WR信号は、コマンドデコーダ回路12が書込み命令を認識したタイミングT2でHとなる。この後、タイミングT2からT3の期間でSCK端子にノイズが発生しクッロク異常になると、クロックパルスモニタ回路11はCS信号が立下るタイミングT3で検出し、HのCPMD信号を出力する。クロックパルスモニタレジスタ13は、CPMD信号がHになると、異常検出フラグをセットし、HのCPM信号を出力する。

0018

<クロックパルスモニタレジスタ読出し処理1>
クロックパルスモニタレジスタ読出し処理1は、タイミングT4からT6の期間である。RD信号は、コマンドデコーダ回路12が読出し命令を認識したタイミングT5でHとなる。そして、タイミングT5からT6の期間でHのCPM信号を出力回路14から出力する。CS信号が立下がるタイミングT6で、CPM信号とRD信号がともにHなので、モード選択回路15のD型フリップフロップのD端子の入力がHとなり、MODE信号がHになる。従って、ノイズ対策モードに切替わり、スイッチ17及び19がオフし、ノイズフィルタ回路16及び18が有効になる。
なお、本実施形態では、CPMD信号をLにするタイミングをCS信号の立上がりにしているが、CPM信号が更新される時までにLになっていれば良い。

0019

<書込み処理2>
書込み処理2の期間は、タイミングT7からT9の期間である。WR信号は、コマンドデコーダ回路12が書込み命令を認識したタイミングT8でHとなる。このとき、クロックパルスモニタレジスタ13がリセットされCPM信号がLになる。この期間は、ノイズ対策モードであり、CS端子とSCK端子のノイズフィルタ回路16及び18は有効なので、ノイズ耐性が高く正常に書込み処理が終了する。クロックパルスモニタ回路11は、CS信号が立下るタイミングT9でクロックの異常を検出しないので、LのCPMD信号を維持する。更に、CPM信号とRD信号がともにLなので、モード選択回路15のD型フリップフロップのD端子の入力がLとなり、MODE信号がLになる。従って、スイッチ17及び19がオンし、ノイズフィルタ回路16及び18が無効になる通常モードに復帰する。そして、書込み回路10は、タイミングT9からメモリセルへのデータ書込みを実行する。

0020

<クロックパルスモニタレジスタ読出し処理2>
クロックパルスモニタレジスタ読出し処理2の期間は、タイミングT10からT12の期間である。RD信号は、コマンドデコーダ回路12が読出し命令を認識したタイミングT11でHとなる。そして、タイミングT11からT12の期間でLのCPM信号を出力回路14から出力する。

0021

以上説明したように、本実施形態では、クロックパルスモニタレジスタ13の異常検出フラグは、出力回路14を通してデータDO端子に出力されるので、外部のマスター側にクロックの異常を認識させることができる。そして、異常検出フラグは、CS信号の再入力などによりリセットされるので、マスターは書込み処理をリトライすることができる。この時、書込み回路10は、ノイズフィルタ回路16及び18が有効になっているので、ノイズ耐性は高いが処理速度は低下している。従って、マスターはクロックの速度を遅くして書込み処理をリトライする。このようにすることで、書込み処理のリトライを確実に成功させることができる。なお、書込み回路10は、リトライ終了後に通常モードへ復帰するので、以降の書込み処理の速度は低下することはない。

0022

なお、本実施形態の書込み回路10は、上述したような機能が実現されれば、図1に示した論理も含めた回路構成や、図2に示したタイミングチャートに限定されるものではない。例えば、ノイズフィルタ回路とスイッチ回路は、SCK端子のみに設けられても良い。

0023

10書込み回路
11クロックパルスモニタ回路
12コマンドデコーダ回路
13 クロックパルスモニタレジスタ
14出力回路
15モード選択回路
16、18ノイズフィルタ回路
17、19 スイッチ

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