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技術 信号処理装置及び信号処理方法

出願人 日本電信電話株式会社株式会社国際電気通信基礎技術研究所
発明者 阿部順一杉山隆利小林聖夜船誠致ウェバージュリアン矢野一人久々津直哉熊谷智明
出願日 2015年9月28日 (5年7ヶ月経過) 出願番号 2015-189971
公開日 2017年4月6日 (4年1ヶ月経過) 公開番号 2017-069627
状態 特許登録済
技術分野 ディジタル回路網 時分割方式以外の多重化通信方式
主要キーワード ブラインド型 最大動作速度 指定帯域 出力信号成分 インターポレーションフィルタ 複数偏波 空き周波数帯域 インターポレーション
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課題

FPGAなどの動作速度の遅いデバイスであっても、動作速度の速いD/A変換器又はA/D変換器に対応することができる信号処理装置及び信号処理方法を提供する。

解決手段

複数の遅延素子601−1〜601−8からなるシフトレジスタと、シフトレジスタの出力とフィルタ係数とを乗算する乗算器602−1〜602−8と、乗算器602−1〜602−8に与えるフィルタ係数を選択するセレクタ603−1〜603−8と、フィルタ係数と前記遅延素子の出力との乗算結果を加算する加算器604とを設ける。セレクタ603−1〜603−8は、シフトレジスタがn(nは整数)毎にシフトする間に、n個のフィルタ係数を切り替える。

概要

背景

高速伝送への需要の増大に伴い、指定された帯域に多数のキャリアを効率よく配置することで、周波数帯域を有効利用することが検討されている。図13及び図14に示す通信ステムは、送信側において、変調信号を複数のサブ変調信号に分割し、周波数軸上で分散配置し、受信側で合成できるため、不連続な空き周波数帯域を有効利用できる(非特許文献1参照)。なお、フィルタバンク入出力周波数と、D/A(Digital to Analog)変換器やA/D(Analog to Digital)変換器の周波数帯域が不整合の場合は、周波数変換器を用いて所望の帯域に周波数を変換する。図13は、このような通信システムの送信装置1100の構成を示し、図14は、受信装置1150の構成を示している。

図13に示すように、送信装置1100は、変調器1101と、送信フィルタバンク1102と、周波数変換器1105と、D/A変換器1106とから構成される。変調器1101と送信フィルタバンク1102とにより、送信回路1104が構成される。

送信フィルタバンク1102は、FFT(Fast Fourier Transform)演算部1112と、分割フィルタ1113a、1113b、…と、周波数シフタ1114a、1114b、…と、加算器1115と、IFFT(Inverse Fast Fourier Transform)演算部1116とを有する。

FFT演算部1112は、変調器1101からの変調信号に対してFFT演算を行い、時間領域の信号を周波数領域の信号に変換する。分割フィルタ1113a、1113b、…は、FFT演算部1112で周波数領域に変換した変調信号を複数のサブ変調信号に分割する。周波数シフタ1114a、1114b、…は、分割フィルタ1113a、1113b、…で分割された各サブ変調信号の帯域を、指定帯域に応じてシフトする。加算器1115は、周波数シフタ1114a、1114b、…からのサブ変調信号を加算する。IFFT演算部1116は、加算器1115からの信号を周波数領域から時間領域に変換する。

周波数変換器1105は、ミキサ1121と、ローカル発振器1122と、バンドパスフィルタ1123とを有する。送信フィルタバンク1102からの信号は、周波数変換器1105により所望の周波数に変換される。そして、周波数変換器1105の出力がD/A変換器1106によりディジタル信号からアナログ信号に変換され、送信信号として出力される。

図14に示すように、受信装置1150は、A/D変換器1152と、周波数変換器1155と、受信フィルタバンク1151と、復調器1154とから構成される。受信フィルタバンク1151と復調器1154とにより、受信回路1156が構成される。

A/D変換器1152は、受信信号をアナログ信号からディジタル信号に変換する。周波数変換器1155は、ミキサ1171と、ローカル発振器1172と、バンドパスフィルタ1173とを有する。A/D変換器1152からの信号は、周波数変換器1155により所望の周波数帯域に変換され、受信フィルタバンク1151に入力される。

受信フィルタバンク1151は、FFT演算部1162と、抽出フィルタ1163a、1163b、…と、周波数シフタ1164a、1164b、…と、加算器1165と、IFFT演算部1166とを有する。

FFT演算部1162は、受信信号に対してFFT演算を行い、時間領域の信号を周波数領域の信号に変換する。抽出フィルタ1163a、1163b、…は、FFT演算部1162で周波数領域に変換した信号から、サブ変調信号の成分を抽出する。周波数シフタ1164a、1164b、…は、抽出フィルタ1163a、1163b、…2で抽出された各サブ変調信号の帯域を、元の帯域にシフトする。加算器1165は、周波数シフタ1164a、1164b、…からの周波数領域の信号を加算する。IFFT演算部1166は、加算器1165からの信号を周波数領域から時間領域に変換する。復調器1154は、受信データを復調する。

図15及び図16は、このような通信システムの説明図である。まず、送信装置1100の動作について、図15を用いて説明する。

変調器1101からの変調信号は、FFT演算部1112で時間領域の信号から周波数領域の信号に変換される。FFT演算部1112からは、図15(A)に示すような帯域を有する周波数領域の変調信号が出力される。この周波数領域の変調信号は、分割フィルタ1113a、1113b、…に供給される。

分割フィルタ1113a、1113b、…は、変調信号を図15(A)において破線で示すような帯域のスペクトラムに分割する。これにより、変調信号は、図15(B)に示すように、複数のサブ変調信号に分割される。

分割フィルタ1113a、1113b,…の出力信号は、周波数シフタ1114a、1114b、…に供給される。分割フィルタ1113a、1113b,…により分割された複数のサブ変調信号は、図15(C)に示すように、周波数シフタ1114a、1114b、…により、指定された帯域にシフトされる。そして、この周波数シフタ1114a、1114b、…からの信号は、加算器1115により合成され、IFFT演算部1116により、時間領域の信号に戻される。そして、IFFT演算部1116からの信号は、周波数変換器1105により所望の周波数帯域に変換されて、送信される。

次に、受信装置1150の動作について、図16を用いて説明する。受信信号は、周波数変換部155により所望の周波数帯域に変換された後、受信フィルタバンク1151のFFT演算部1162に送られる。FFT演算部1162で時間領域の信号から周波数領域の信号に変換される。FFT演算部1162からは、図16(A)に示すような帯域を有する周波数領域の受信信号が出力される。図16(A)に示すように、受信信号の帯域は、所望の帯域に分散配置されている。この周波数領域の受信信号は、抽出フィルタ1163a、1163b、…に供給される。

抽出フィルタ1163a、1163b、…は、受信信号から、図16(A)において破線で示すような帯域のスペクトラムの信号を抽出する。これにより、受信信号から、サブ変調信号が抽出される。

抽出フィルタ1163a、1163b、…の出力信号は、周波数シフタ1164a、1164b、…に供給される。図16(B)に示すように、周波数シフタ1164a、1164b、…により、分散配置されていたサブ変調信号帯域が元の帯域にシフトされる。そして、この周波数シフタ1164a、1164b、…からの信号は、加算器1165により合成され、図16(C)に示すように、元の変調信号に戻される。そして、この合成された変調信号がIFFT演算部1166により、時間領域の信号に戻され、復調器1154で、受信データが復調される。

このように、図13及び図14に示す通信システムは、送信装置1100において、変調信号を複数のサブ変調信号に分割し、周波数軸上で分散配置して、送信する。そして、受信装置1150で、サブ変調信号の周波数帯域を元の帯域に戻して合成している。これにより、不連続な空き周波数帯域を有効利用できる。

また、非特許文献2には、送側において任意の帯域幅の複数のサブキャリアを生成し、送信フィルタバンク内のバンドパスフィルタで帯域制限して、所望の周波数帯域に配置し、受信側において受信信号から受信フィルタバンク内のバンドパスフィルタでサブキャリアを抽出し、ベースバンド信号を得ることで、マルチキャリア伝送を実現する通信システムが開示されている。図17はこのような通信システムの送信装置1200の構成を示し、図18は受信装置1250の構成を示している。

図17において、送信データは、直並列変換器1203により複数のサブキャリア系列に分割されて、変調器1201a、1201b、…に送られる。変調器1201a、1201b、…により、複数のサブキャリア信号が生成される。この複数のサブキャリア信号が送信フィルタバンク1202に送られる。なお、直並列変換器1203、変調器1201a、1201b、…、送信フィルタバンク1202により、送信回路1204が構成される。

送信フィルタバンク1202は、FFT演算部1212a、1212b、…と、バンドパスフィルタ1213a、1213b、…と、周波数シフタ1214a、1214b、…と、加算器1215と、IFFT演算部1216とを有する。

FFT演算部1212a、1212b、…は、各サブキャリア信号に対してFFT演算を行い、時間領域の信号を周波数領域の信号に変換する。バンドパスフィルタ1213a、1213b、…は、各サブキャリア信号の帯域制限を行う。周波数シフタ1214a、1214b、…は、各サブキャリア信号を所望の帯域にシフトする。加算器1215は、周波数シフタ1214a、1214b、…からの周波数領域の信号を加算し、マルチキャリア信号を生成する。IFFT演算部1216は、加算器1215からの信号を周波数領域から時間領域に変換する。

周波数変換器1205は、ミキサ1221と、ローカル発振器1222と、バンドパスフィルタ1223とを有する。送信フィルタバンク1202からの信号は、周波数変換器1205により所望の周波数帯域に変換される。そして、周波数変換器1205の出力がD/A変換器1206によりディジタル信号からアナログ信号に変換され、マルチキャリアの送信信号として出力される。

図18に示すように、受信装置1250は、A/D変換器1252と、周波数変換器1255と、受信フィルタバンク1251と、複数の復調器1254a、1254b,…と、並直列変換器1253とから構成される。なお、受信フィルタバンク1251と、復調器1254a、1254b,…と、並直列変換器1253とにより、受信回路1256が構成される。

A/D変換器1252は、受信信号をアナログ信号からディジタル信号に変換する。周波数変換器1255は、ミキサ1271と、ローカル発振器1272と、バンドパスフィルタ1273とを有する。A/D変換器1252からの信号は、周波数変換器1255により所望の周波数帯域に変換され、受信フィルタバンク1251に入力される。

受信フィルタバンク1251は、FFT演算部1262と、バンドパスフィルタ1263a、1263b、…と、周波数シフタ1264a、1264b、…と、IFFT演算部1266a、1266b、…とを有する。

FFT演算部1262は、受信信号に対してFFT演算を行い、時間領域の信号を周波数領域の信号に変換する。バンドパスフィルタ1263a、1263b、…は、FFT演算部1262で周波数領域に変換した信号から、各サブキャリア信号を抽出する。周波数シフタ1264a、1264b、…は、各サブキャリア信号を元の帯域にシフトする。IFFT演算部1266a、1266b,…は、受信信号を周波数領域から時間領域に変換する。

復調器1254a、1254b,…は、各サブキャリア信号の系列の信号を復調する。並直列変換器1253は、複数のサブキャリア信号を合成し、受信データを出力する。

図19及び図20は、図17及び図18に示すような通信システムの説明図である。まず、送信装置1200の動作について、図19を用いて説明する。

送信信号は、直並列変換器1203により複数のサブキャリア系列に分割され、複数の変調器1201a、1201b、…により、変調される。各変調器1201a、1201b、…からのサブキャリア信号は、FFT演算部1212a、1212b、…で時間領域の信号から周波数領域の信号に変換され、バンドパスフィルタ1213a、1213b、…で帯域制限される。バンドパスフィルタ1213a、1213b,…からは、図19(A)に示すような帯域を有する複数のサブキャリア信号が出力される。

バンドパスフィルタ1213a、1213b、…の出力信号は、周波数シフタ1214a、1214b、…に供給される。図19(B)に示すように、周波数シフタ1214a、1214b、…により、各サブキャリア信号が所望の帯域にシフトされる。周波数シフタ1214a、1214b、…からの信号は、加算器1215により合成され、IFFT演算部1216により時間領域の信号に戻された後、周波数変換器1205で所望の周波数帯域に変換され、マルチキャリア信号として送信される。

次に、受信装置1250の動作について、図20を用いて説明する。受信信号は、周波数変換器1255で所望の帯域に変換された後、受信フィルタバンク1251のFFT演算部1262に送られる。FFT演算部1262で時間領域の信号から周波数領域の信号に変換される。FFT演算部1262からは、図20(A)に示すような帯域の複数のサブキャリアを有するマルチキャリア信号が出力される。

バンドパスフィルタ1263a、1263b、…は、受信信号から、図20(A)において破線で示すような帯域のスペクトラムの信号を抽出する。これにより、受信信号から、複数のサブキャリア信号が抽出される。

バンドパスフィルタ1263a、1263b、…の出力信号は、周波数シフタ1264a、1264b、…に供給される。図20(B)に示すように、周波数シフタ1264a、1264b、…により、複数のサブキャリア信号の帯域が元の帯域にシフトされる。この周波数シフタ1264a、1264b、…からのサブキャリア信号は、IFFT演算部1266a、1266b、…で周波数領域の信号から時間領域の信号に変換され、復調器1202a、1202b、…で復調される。そして、復調器1202a、1202b、…の出力信号は、並直列変換器1253で合成され、受信データが復調される。

なお、図17に示した送信装置1200の構成では、送信データを直並列変換器1203で複数のサブキャリア系列に分割した後、複数の変調器1201a、1201b、…で変調を行っているが、図21に示すように、変調器1301で送信データを変調した後、直並列変換器1303で複数のサブキャリア系列に分割しても良い。なお、図21において、FFT演算部1312a、1312b、…、バンドパス1313a、1313b、…、周波数シフタ1314a、1314b、…、加算器1315、IFFT演算部1316は、図19におけるFFT演算部1212a、1212b、…、バンドパスフィルタ1213a、1213b、…、周波数シフタ1214a、1214b、…、加算器1215、IFFT演算部1216と同様である。図21において、周波数変換器1305、ミキサ1321、ローカル発振器1322、バンドパスフィルタ1323、D/A変換器1306は、図19における、周波数変換器1205、ミキサ1221、ローカル発振器1222、バンドパスフィルタ1223、D/A変換器1206と同様である。

また、図18に示した受信装置1250では、複数の復調器1254a、1254b、…で各サブキャリア系列の受信信号を復調した後、並直列変換器1253で受信データを合成しているが、図22に示すように、並直列変換器1353で各サブキャリア系列の受信信号を合成した後、復調器1354で受信データを復調しても良い。なお、図22において、A/D変換器1352、周波数変換器1355、ミキサ1371、ローカル発振器1372、バンドパスフィルタ1373は、図20における、A/D変換器1252、周波数変換器1255、ミキサ1271、ローカル発振器1272,バンドパスフィルタ1273と同様である。また、図22において、FFT演算部1362、バンドパスフィルタ1363a、1363b、…、周波数シフタ1364a、1364b、…、IFFT演算部1366a、1366bは、図20におけるFFT演算部1262、バンドパスフィルタ1263a、1263b、…、周波数シフタ1264a、1264b、…、IFFT演算部1266a、1266bと同様である。

また、図23及び図24は、メモリを併用することで一つの回路時分割で使用できるようにした例である。図23に示すように、送信装置1400は、変調器1401と、FFT演算部1412と、フィルタ1413と、IFFT演算部1416と、周波数変換器1405と,D/A変換器1406を備えている。変調器1401、FFT演算部1412、フィルタ1413、IFFT演算部1416には、メモリ1431a、1431b、1431c、1431dが併設されており、変調器1401、FFT演算部1412、フィルタ1413、IFFT演算部1416は、時分割で使用可能である。周波数変換器1405は、所望の周波数となるように、送信信号のキャリア周波数を変換する。D/A変換器1406は、送信信号をディジタル信号からアナログ信号に変換する。

図24に示すように、受信装置1450は、A/D変換器1452と、周波数変換器1455と、FFT演算部1462と、フィルタ1463と、IFFT演算部1466と、復調器1454を備えている。FFT演算部1462、フィルタ1463、IFFT演算部1466、復調器1454には、メモリ1471a、1471b、1471c、1471dが併設されており、FFT演算部1462、フィルタ1463、IFFT演算部1466、復調器1454は、時分割で使用可能である。

図13及び図14、図17及び図18、図21及び図22に示したような通信システムの各回路は、図23及び図24に示すように、メモリを併用して一つの回路を時分割で使用することで、複数のサブ変調信号やサブキャリアの生成、分散配置、抽出、復調を1つの回路で行うことで、回路規模の削減ができる。また、一つの回路を時分割で使用することで、複数ユーザの信号を一括生成、復調も実現できる(非特許文献2及び非特許文献3)。

ところで、上述の通信システムでは、送信信号を広帯域に分散配置するため、送信側では、送信回路のクロックと比較して、高速なクロック(サンプリングレート)で、D/A変換器を稼働する必要がある。同様に、受信側では、受信回路のクロックと比較して、高速なクロックで、A/D変換器を稼働する必要がある。このため、送信装置では、アプサンプラにより送信信号をアップサンプルし、高速のクロックでD/A変換して送信している。また、受信側では、受信信号を高速のクロックでA/D変換した後、ダウンサンプラを用いて受信信号をダウンサンプルして、元のクロックに変換している。

すなわち、図25において、送信回路1504は、図13における送信回路1104、図17における送信回路1204、図21における送信回路1304、図23における送信回路1404に対応する。また、D/A変換器1506は、図13におけるD/A変換器1106、図17におけるD/A変換器1206、図21におけるD/A変換器1306、図23におけるD/A変換器1406に対応する。

通信システムの送信装置1500では、図25に示すように、送信回路1504と、周波数変換器1505との間に、アップサンプラ1540が設けられる。アップサンプラ1540は、インターポレータ1541とインターポレーションフィルタ1542とから構成される。インターポレータ1541は、所定間隔毎に送信信号のサンプルに例えば”0”を挿入し、送信信号をオーバーサンプリングする。インターポレーションフィルタ1542は、ミラー成分を除去する。

また、図26において、受信回路1556は、図14における受信回路1156、図18における受信回路1256、図22における受信回路1356、図24における受信回路1456に対応する。また、A/D変換器1552は、図14におけるA/D変換器1152、図18におけるA/D変換器1252、図22におけるA/D変換器1352、図24におけるA/D変換器1452に対応する。

受信装置1550では、図26に示すように、周波数変換器1555と、受信回路1556との間に、ダウンサンプラ1590が設けられる。ダウンサンプラ1590は、デシメーションフィルタ1591と、デシメータ1592とから構成される。デシメーションフィルタ1591は、折り返し成分を除去する。デシメータ1592は、受信信号のサンプルを所定間隔毎に間引き、受信信号のサンプリングレートを下げる。

図27は、インターポレータを用いたn倍(n=8)アップサンプルの例である。入力シンボルシンボルレートB[Hz](周期1/B[s])をn倍にアップサンプルする場合、n倍のサンプリングレートnB[Hz]で”0”を(n−1)個挿入する。”0”を挿入するとミラー成分が現れるため、インターポレーションフィルタ1542でミラー成分を除去する。

インターポレーションフィルタ1542としては、FIR(Finite Impulse Respons)フィルタが用いられる。例えば、タップ数mが(m=64)の場合、FIRフィルタは、図28に示すように、遅延素子1601−1〜1601−64と、乗算器1602−1〜1602−64と、加算器1603とから構成される。遅延素子1601−1〜1601−64は、64段のシフトレジスタにより実現でき、1クロック毎にシフトする。乗算器1602−1〜1602−64は、各遅延素子1601−1〜1601−64のタップからの出力シンボルフィルタ係数とを乗算する。加算器1603は、乗算器1602−1〜1602−64の出力を加算する。

図29はn倍(n=8)のダウンサンプルの例である。サンプリングレートnB[Hz]の入力信号に対し、1/n倍のレートに変換する。まず、デシメーションフィルタにより折り返し成分をカットする。デシメーションフィルタはインターポレーションフィルタと同様に一般的にFIRフィルタを用いる。次にデシメータによりシンボルレートB[Hz]において、1サンプルを抽出し、受信回路に入力する。

概要

FPGAなどの動作速度の遅いデバイスであっても、動作速度の速いD/A変換器又はA/D変換器に対応することができる信号処理装置及び信号処理方法を提供する。複数の遅延素子601−1〜601−8からなるシフトレジスタと、シフトレジスタの出力とフィルタ係数とを乗算する乗算器602−1〜602−8と、乗算器602−1〜602−8に与えるフィルタ係数を選択するセレクタ603−1〜603−8と、フィルタ係数と前記遅延素子の出力との乗算結果を加算する加算器604とを設ける。セレクタ603−1〜603−8は、シフトレジスタがn(nは整数)毎にシフトする間に、n個のフィルタ係数を切り替える。

目的

本発明は、FPGAなどの動作速度の遅いデバイスを用いて動作速度の速いD/A変換器又はA/D変換器に対応することができる信号処理装置及び信号処理方法を提供する

効果

実績

技術文献被引用数
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請求項1

第1の送信信号直列並列変換して第1の並列信号を出力する第1の直並列変換部と、前記第1の直並列変換部が出力した前記第1の並列信号を補間処理して第2の並列信号を出力する補間部と、前記補間部が出力した前記第2の並列信号の周波数を任意の周波数に変換して第3の並列信号を出力する第1の周波数変換部と、前記第1の周波数変換部が出力した前記第3の並列信号を並列直列変換して第2の送信信号を出力する第1の並直列変換部と、を備え、前記補間部は、複数の遅延素子からなるシフトレジスタと、前記シフトレジスタの出力とフィルタ係数とを乗算する乗算器と、前記乗算器に与えるフィルタ係数を選択するセレクタと、前記フィルタ係数と前記遅延素子の出力との乗算結果を加算する加算器と、を備え、前記セレクタは、前記シフトレジスタがシフトする毎にフィルタ係数を切り替え信号処理装置

請求項2

前記補間部における前記シフトレジスタの遅延段数及び各前記セレクタが選択対象とする前記フィルタ係数の数は、前記第1の送信信号のシンボルレートと前記第2の送信信号のサンプリングレートとの比率と、前記フィルタ係数の総数と、前記第1の並列信号の信号数とに基づいている請求項1に記載の信号処理装置。

請求項3

第1の受信信号を直列並列変換して第4の並列信号を出力する第2の直並列変換部と、前記第2の直並列変換部が出力した前記第4の並列信号の周波数を任意の周波数に変換して第5の並列信号を出力する第2の周波数変換部と、第2の周波数変換部が出力した前記第5の並列信号を間引き処理して第6の並列信号を出力する間引き処理部と、前記間引き処理部が出力した前記第6の並列信号を並列直列変換して第2の受信信号を出力する第2の並直列変換部と、を備え、前記間引き処理部は、複数の遅延素子からなるシフトレジスタと、前記シフトレジスタの出力とフィルタ係数とを乗算する乗算器と、前記乗算器に与えるフィルタ係数を選択するセレクタと、前記フィルタ係数と前記遅延素子の出力との乗算結果を加算する加算器と、を備え、前記セレクタは、前記シフトレジスタがシフトする毎にフィルタ係数を切り替える信号処理装置。

請求項4

前記間引き処理部における前記シフトレジスタの遅延段数及び各前記セレクタが選択対象とする前記フィルタ係数の数は、前記第1の受信信号のサンプリングレートと前記第2の受信信号のシンボルレートとの比率と、前記フィルタ係数の総数と、前記第4の並列信号の信号数とに基づいている請求項3に記載の信号処理装置。

請求項5

第1の送信信号を直列並列変換して第1の並列信号を出力する第1の直並列変換部と、前記第1の直並列変換部が出力した前記第1の並列信号を補間処理して第2の並列信号を出力する補間部と、前記補間部が出力した前記第2の並列信号の周波数を任意の周波数に変換して第3の並列信号を出力する第1の周波数変換部と、前記第1の周波数変換部が出力した前記第3の並列信号を並列直列変換して第2の送信信号を出力する第1の並直列変換部と、を備える信号処理装置を用いた信号処理方法であって、前記補間部は、前記第1の並列信号が入力される複数の遅延素子からなるシフトレジスタを備え、前記シフトレジスタがシフトする毎にフィルタ係数を切り替えて選択する選択ステップと、前記シフトレジスタの出力と前記選択ステップで選択した前記フィルタ係数とを乗算する乗算ステップと、前記乗算ステップにおける乗算結果を加算する加算ステップと、を有する信号処理方法。

請求項6

前記補間部における前記シフトレジスタの遅延段数及び各前記選択ステップにおいて選択対象とする前記フィルタ係数の数は、前記第1の送信信号のシンボルレートと前記第2の送信信号のサンプリングレートとの比率と、前記フィルタ係数の総数と、前記第1の並列信号の信号数とに基づいている請求項5に記載の信号処理方法。

請求項7

第1の受信信号を直列並列変換して第4の並列信号を出力する第2の直並列変換部と、前記第2の直並列変換部が出力した前記第4の並列信号の周波数を任意の周波数に変換して第5の並列信号を出力する第2の周波数変換部と、第2の周波数変換部が出力した前記第5の並列信号を間引き処理して第6の並列信号を出力する間引き処理部と、前記間引き処理部が出力した前記第6の並列信号を並列直列変換して第2の受信信号を出力する第2の並直列変換部と、を備える信号処理装置を用いた信号処理方法であって、前記間引き処理部は、前記第5の並列信号が入力される複数の遅延素子からなるシフトレジスタを備え、前記シフトレジスタがシフトする毎にフィルタ係数を切り替えて選択する選択ステップと、前記シフトレジスタの出力と前記選択ステップで選択した前記フィルタ係数とを乗算する乗算ステップと、前記乗算ステップにおける乗算結果を加算する加算ステップと、を有する信号処理方法。

請求項8

前記間引き処理部における前記シフトレジスタの遅延段数及び各前記選択ステップにおいて選択対象とする前記フィルタ係数の数は、前記第1の受信信号のサンプリングレートと前記第2の受信信号のシンボルレートとの比率と、前記フィルタ係数の総数と、前記第4の並列信号の信号数とに基づいている請求項7に記載の信号処理方法。

技術分野

0001

本発明は、信号処理装置及び信号処理方法に関する。

背景技術

0002

高速伝送への需要の増大に伴い、指定された帯域に多数のキャリアを効率よく配置することで、周波数帯域を有効利用することが検討されている。図13及び図14に示す通信ステムは、送信側において、変調信号を複数のサブ変調信号に分割し、周波数軸上で分散配置し、受信側で合成できるため、不連続な空き周波数帯域を有効利用できる(非特許文献1参照)。なお、フィルタバンク入出力周波数と、D/A(Digital to Analog)変換器やA/D(Analog to Digital)変換器の周波数帯域が不整合の場合は、周波数変換器を用いて所望の帯域に周波数を変換する。図13は、このような通信システムの送信装置1100の構成を示し、図14は、受信装置1150の構成を示している。

0003

図13に示すように、送信装置1100は、変調器1101と、送信フィルタバンク1102と、周波数変換器1105と、D/A変換器1106とから構成される。変調器1101と送信フィルタバンク1102とにより、送信回路1104が構成される。

0004

送信フィルタバンク1102は、FFT(Fast Fourier Transform)演算部1112と、分割フィルタ1113a、1113b、…と、周波数シフタ1114a、1114b、…と、加算器1115と、IFFT(Inverse Fast Fourier Transform)演算部1116とを有する。

0005

FFT演算部1112は、変調器1101からの変調信号に対してFFT演算を行い、時間領域の信号を周波数領域の信号に変換する。分割フィルタ1113a、1113b、…は、FFT演算部1112で周波数領域に変換した変調信号を複数のサブ変調信号に分割する。周波数シフタ1114a、1114b、…は、分割フィルタ1113a、1113b、…で分割された各サブ変調信号の帯域を、指定帯域に応じてシフトする。加算器1115は、周波数シフタ1114a、1114b、…からのサブ変調信号を加算する。IFFT演算部1116は、加算器1115からの信号を周波数領域から時間領域に変換する。

0006

周波数変換器1105は、ミキサ1121と、ローカル発振器1122と、バンドパスフィルタ1123とを有する。送信フィルタバンク1102からの信号は、周波数変換器1105により所望の周波数に変換される。そして、周波数変換器1105の出力がD/A変換器1106によりディジタル信号からアナログ信号に変換され、送信信号として出力される。

0007

図14に示すように、受信装置1150は、A/D変換器1152と、周波数変換器1155と、受信フィルタバンク1151と、復調器1154とから構成される。受信フィルタバンク1151と復調器1154とにより、受信回路1156が構成される。

0008

A/D変換器1152は、受信信号をアナログ信号からディジタル信号に変換する。周波数変換器1155は、ミキサ1171と、ローカル発振器1172と、バンドパスフィルタ1173とを有する。A/D変換器1152からの信号は、周波数変換器1155により所望の周波数帯域に変換され、受信フィルタバンク1151に入力される。

0009

受信フィルタバンク1151は、FFT演算部1162と、抽出フィルタ1163a、1163b、…と、周波数シフタ1164a、1164b、…と、加算器1165と、IFFT演算部1166とを有する。

0010

FFT演算部1162は、受信信号に対してFFT演算を行い、時間領域の信号を周波数領域の信号に変換する。抽出フィルタ1163a、1163b、…は、FFT演算部1162で周波数領域に変換した信号から、サブ変調信号の成分を抽出する。周波数シフタ1164a、1164b、…は、抽出フィルタ1163a、1163b、…2で抽出された各サブ変調信号の帯域を、元の帯域にシフトする。加算器1165は、周波数シフタ1164a、1164b、…からの周波数領域の信号を加算する。IFFT演算部1166は、加算器1165からの信号を周波数領域から時間領域に変換する。復調器1154は、受信データを復調する。

0011

図15及び図16は、このような通信システムの説明図である。まず、送信装置1100の動作について、図15を用いて説明する。

0012

変調器1101からの変調信号は、FFT演算部1112で時間領域の信号から周波数領域の信号に変換される。FFT演算部1112からは、図15(A)に示すような帯域を有する周波数領域の変調信号が出力される。この周波数領域の変調信号は、分割フィルタ1113a、1113b、…に供給される。

0013

分割フィルタ1113a、1113b、…は、変調信号を図15(A)において破線で示すような帯域のスペクトラムに分割する。これにより、変調信号は、図15(B)に示すように、複数のサブ変調信号に分割される。

0014

分割フィルタ1113a、1113b,…の出力信号は、周波数シフタ1114a、1114b、…に供給される。分割フィルタ1113a、1113b,…により分割された複数のサブ変調信号は、図15(C)に示すように、周波数シフタ1114a、1114b、…により、指定された帯域にシフトされる。そして、この周波数シフタ1114a、1114b、…からの信号は、加算器1115により合成され、IFFT演算部1116により、時間領域の信号に戻される。そして、IFFT演算部1116からの信号は、周波数変換器1105により所望の周波数帯域に変換されて、送信される。

0015

次に、受信装置1150の動作について、図16を用いて説明する。受信信号は、周波数変換部155により所望の周波数帯域に変換された後、受信フィルタバンク1151のFFT演算部1162に送られる。FFT演算部1162で時間領域の信号から周波数領域の信号に変換される。FFT演算部1162からは、図16(A)に示すような帯域を有する周波数領域の受信信号が出力される。図16(A)に示すように、受信信号の帯域は、所望の帯域に分散配置されている。この周波数領域の受信信号は、抽出フィルタ1163a、1163b、…に供給される。

0016

抽出フィルタ1163a、1163b、…は、受信信号から、図16(A)において破線で示すような帯域のスペクトラムの信号を抽出する。これにより、受信信号から、サブ変調信号が抽出される。

0017

抽出フィルタ1163a、1163b、…の出力信号は、周波数シフタ1164a、1164b、…に供給される。図16(B)に示すように、周波数シフタ1164a、1164b、…により、分散配置されていたサブ変調信号帯域が元の帯域にシフトされる。そして、この周波数シフタ1164a、1164b、…からの信号は、加算器1165により合成され、図16(C)に示すように、元の変調信号に戻される。そして、この合成された変調信号がIFFT演算部1166により、時間領域の信号に戻され、復調器1154で、受信データが復調される。

0018

このように、図13及び図14に示す通信システムは、送信装置1100において、変調信号を複数のサブ変調信号に分割し、周波数軸上で分散配置して、送信する。そして、受信装置1150で、サブ変調信号の周波数帯域を元の帯域に戻して合成している。これにより、不連続な空き周波数帯域を有効利用できる。

0019

また、非特許文献2には、送側において任意の帯域幅の複数のサブキャリアを生成し、送信フィルタバンク内のバンドパスフィルタで帯域制限して、所望の周波数帯域に配置し、受信側において受信信号から受信フィルタバンク内のバンドパスフィルタでサブキャリアを抽出し、ベースバンド信号を得ることで、マルチキャリア伝送を実現する通信システムが開示されている。図17はこのような通信システムの送信装置1200の構成を示し、図18は受信装置1250の構成を示している。

0020

図17において、送信データは、直並列変換器1203により複数のサブキャリア系列に分割されて、変調器1201a、1201b、…に送られる。変調器1201a、1201b、…により、複数のサブキャリア信号が生成される。この複数のサブキャリア信号が送信フィルタバンク1202に送られる。なお、直並列変換器1203、変調器1201a、1201b、…、送信フィルタバンク1202により、送信回路1204が構成される。

0021

送信フィルタバンク1202は、FFT演算部1212a、1212b、…と、バンドパスフィルタ1213a、1213b、…と、周波数シフタ1214a、1214b、…と、加算器1215と、IFFT演算部1216とを有する。

0022

FFT演算部1212a、1212b、…は、各サブキャリア信号に対してFFT演算を行い、時間領域の信号を周波数領域の信号に変換する。バンドパスフィルタ1213a、1213b、…は、各サブキャリア信号の帯域制限を行う。周波数シフタ1214a、1214b、…は、各サブキャリア信号を所望の帯域にシフトする。加算器1215は、周波数シフタ1214a、1214b、…からの周波数領域の信号を加算し、マルチキャリア信号を生成する。IFFT演算部1216は、加算器1215からの信号を周波数領域から時間領域に変換する。

0023

周波数変換器1205は、ミキサ1221と、ローカル発振器1222と、バンドパスフィルタ1223とを有する。送信フィルタバンク1202からの信号は、周波数変換器1205により所望の周波数帯域に変換される。そして、周波数変換器1205の出力がD/A変換器1206によりディジタル信号からアナログ信号に変換され、マルチキャリアの送信信号として出力される。

0024

図18に示すように、受信装置1250は、A/D変換器1252と、周波数変換器1255と、受信フィルタバンク1251と、複数の復調器1254a、1254b,…と、並直列変換器1253とから構成される。なお、受信フィルタバンク1251と、復調器1254a、1254b,…と、並直列変換器1253とにより、受信回路1256が構成される。

0025

A/D変換器1252は、受信信号をアナログ信号からディジタル信号に変換する。周波数変換器1255は、ミキサ1271と、ローカル発振器1272と、バンドパスフィルタ1273とを有する。A/D変換器1252からの信号は、周波数変換器1255により所望の周波数帯域に変換され、受信フィルタバンク1251に入力される。

0026

受信フィルタバンク1251は、FFT演算部1262と、バンドパスフィルタ1263a、1263b、…と、周波数シフタ1264a、1264b、…と、IFFT演算部1266a、1266b、…とを有する。

0027

FFT演算部1262は、受信信号に対してFFT演算を行い、時間領域の信号を周波数領域の信号に変換する。バンドパスフィルタ1263a、1263b、…は、FFT演算部1262で周波数領域に変換した信号から、各サブキャリア信号を抽出する。周波数シフタ1264a、1264b、…は、各サブキャリア信号を元の帯域にシフトする。IFFT演算部1266a、1266b,…は、受信信号を周波数領域から時間領域に変換する。

0028

復調器1254a、1254b,…は、各サブキャリア信号の系列の信号を復調する。並直列変換器1253は、複数のサブキャリア信号を合成し、受信データを出力する。

0029

図19及び図20は、図17及び図18に示すような通信システムの説明図である。まず、送信装置1200の動作について、図19を用いて説明する。

0030

送信信号は、直並列変換器1203により複数のサブキャリア系列に分割され、複数の変調器1201a、1201b、…により、変調される。各変調器1201a、1201b、…からのサブキャリア信号は、FFT演算部1212a、1212b、…で時間領域の信号から周波数領域の信号に変換され、バンドパスフィルタ1213a、1213b、…で帯域制限される。バンドパスフィルタ1213a、1213b,…からは、図19(A)に示すような帯域を有する複数のサブキャリア信号が出力される。

0031

バンドパスフィルタ1213a、1213b、…の出力信号は、周波数シフタ1214a、1214b、…に供給される。図19(B)に示すように、周波数シフタ1214a、1214b、…により、各サブキャリア信号が所望の帯域にシフトされる。周波数シフタ1214a、1214b、…からの信号は、加算器1215により合成され、IFFT演算部1216により時間領域の信号に戻された後、周波数変換器1205で所望の周波数帯域に変換され、マルチキャリア信号として送信される。

0032

次に、受信装置1250の動作について、図20を用いて説明する。受信信号は、周波数変換器1255で所望の帯域に変換された後、受信フィルタバンク1251のFFT演算部1262に送られる。FFT演算部1262で時間領域の信号から周波数領域の信号に変換される。FFT演算部1262からは、図20(A)に示すような帯域の複数のサブキャリアを有するマルチキャリア信号が出力される。

0033

バンドパスフィルタ1263a、1263b、…は、受信信号から、図20(A)において破線で示すような帯域のスペクトラムの信号を抽出する。これにより、受信信号から、複数のサブキャリア信号が抽出される。

0034

バンドパスフィルタ1263a、1263b、…の出力信号は、周波数シフタ1264a、1264b、…に供給される。図20(B)に示すように、周波数シフタ1264a、1264b、…により、複数のサブキャリア信号の帯域が元の帯域にシフトされる。この周波数シフタ1264a、1264b、…からのサブキャリア信号は、IFFT演算部1266a、1266b、…で周波数領域の信号から時間領域の信号に変換され、復調器1202a、1202b、…で復調される。そして、復調器1202a、1202b、…の出力信号は、並直列変換器1253で合成され、受信データが復調される。

0035

なお、図17に示した送信装置1200の構成では、送信データを直並列変換器1203で複数のサブキャリア系列に分割した後、複数の変調器1201a、1201b、…で変調を行っているが、図21に示すように、変調器1301で送信データを変調した後、直並列変換器1303で複数のサブキャリア系列に分割しても良い。なお、図21において、FFT演算部1312a、1312b、…、バンドパス1313a、1313b、…、周波数シフタ1314a、1314b、…、加算器1315、IFFT演算部1316は、図19におけるFFT演算部1212a、1212b、…、バンドパスフィルタ1213a、1213b、…、周波数シフタ1214a、1214b、…、加算器1215、IFFT演算部1216と同様である。図21において、周波数変換器1305、ミキサ1321、ローカル発振器1322、バンドパスフィルタ1323、D/A変換器1306は、図19における、周波数変換器1205、ミキサ1221、ローカル発振器1222、バンドパスフィルタ1223、D/A変換器1206と同様である。

0036

また、図18に示した受信装置1250では、複数の復調器1254a、1254b、…で各サブキャリア系列の受信信号を復調した後、並直列変換器1253で受信データを合成しているが、図22に示すように、並直列変換器1353で各サブキャリア系列の受信信号を合成した後、復調器1354で受信データを復調しても良い。なお、図22において、A/D変換器1352、周波数変換器1355、ミキサ1371、ローカル発振器1372、バンドパスフィルタ1373は、図20における、A/D変換器1252、周波数変換器1255、ミキサ1271、ローカル発振器1272,バンドパスフィルタ1273と同様である。また、図22において、FFT演算部1362、バンドパスフィルタ1363a、1363b、…、周波数シフタ1364a、1364b、…、IFFT演算部1366a、1366bは、図20におけるFFT演算部1262、バンドパスフィルタ1263a、1263b、…、周波数シフタ1264a、1264b、…、IFFT演算部1266a、1266bと同様である。

0037

また、図23及び図24は、メモリを併用することで一つの回路時分割で使用できるようにした例である。図23に示すように、送信装置1400は、変調器1401と、FFT演算部1412と、フィルタ1413と、IFFT演算部1416と、周波数変換器1405と,D/A変換器1406を備えている。変調器1401、FFT演算部1412、フィルタ1413、IFFT演算部1416には、メモリ1431a、1431b、1431c、1431dが併設されており、変調器1401、FFT演算部1412、フィルタ1413、IFFT演算部1416は、時分割で使用可能である。周波数変換器1405は、所望の周波数となるように、送信信号のキャリア周波数を変換する。D/A変換器1406は、送信信号をディジタル信号からアナログ信号に変換する。

0038

図24に示すように、受信装置1450は、A/D変換器1452と、周波数変換器1455と、FFT演算部1462と、フィルタ1463と、IFFT演算部1466と、復調器1454を備えている。FFT演算部1462、フィルタ1463、IFFT演算部1466、復調器1454には、メモリ1471a、1471b、1471c、1471dが併設されており、FFT演算部1462、フィルタ1463、IFFT演算部1466、復調器1454は、時分割で使用可能である。

0039

図13及び図14図17及び図18図21及び図22に示したような通信システムの各回路は、図23及び図24に示すように、メモリを併用して一つの回路を時分割で使用することで、複数のサブ変調信号やサブキャリアの生成、分散配置、抽出、復調を1つの回路で行うことで、回路規模の削減ができる。また、一つの回路を時分割で使用することで、複数ユーザの信号を一括生成、復調も実現できる(非特許文献2及び非特許文献3)。

0040

ところで、上述の通信システムでは、送信信号を広帯域に分散配置するため、送信側では、送信回路のクロックと比較して、高速なクロック(サンプリングレート)で、D/A変換器を稼働する必要がある。同様に、受信側では、受信回路のクロックと比較して、高速なクロックで、A/D変換器を稼働する必要がある。このため、送信装置では、アプサンプラにより送信信号をアップサンプルし、高速のクロックでD/A変換して送信している。また、受信側では、受信信号を高速のクロックでA/D変換した後、ダウンサンプラを用いて受信信号をダウンサンプルして、元のクロックに変換している。

0041

すなわち、図25において、送信回路1504は、図13における送信回路1104、図17における送信回路1204、図21における送信回路1304、図23における送信回路1404に対応する。また、D/A変換器1506は、図13におけるD/A変換器1106、図17におけるD/A変換器1206、図21におけるD/A変換器1306、図23におけるD/A変換器1406に対応する。

0042

通信システムの送信装置1500では、図25に示すように、送信回路1504と、周波数変換器1505との間に、アップサンプラ1540が設けられる。アップサンプラ1540は、インターポレータ1541とインターポレーションフィルタ1542とから構成される。インターポレータ1541は、所定間隔毎に送信信号のサンプルに例えば”0”を挿入し、送信信号をオーバーサンプリングする。インターポレーションフィルタ1542は、ミラー成分を除去する。

0043

また、図26において、受信回路1556は、図14における受信回路1156、図18における受信回路1256、図22における受信回路1356、図24における受信回路1456に対応する。また、A/D変換器1552は、図14におけるA/D変換器1152、図18におけるA/D変換器1252、図22におけるA/D変換器1352、図24におけるA/D変換器1452に対応する。

0044

受信装置1550では、図26に示すように、周波数変換器1555と、受信回路1556との間に、ダウンサンプラ1590が設けられる。ダウンサンプラ1590は、デシメーションフィルタ1591と、デシメータ1592とから構成される。デシメーションフィルタ1591は、折り返し成分を除去する。デシメータ1592は、受信信号のサンプルを所定間隔毎に間引き、受信信号のサンプリングレートを下げる。

0045

図27は、インターポレータを用いたn倍(n=8)アップサンプルの例である。入力シンボルシンボルレートB[Hz](周期1/B[s])をn倍にアップサンプルする場合、n倍のサンプリングレートnB[Hz]で”0”を(n−1)個挿入する。”0”を挿入するとミラー成分が現れるため、インターポレーションフィルタ1542でミラー成分を除去する。

0046

インターポレーションフィルタ1542としては、FIR(Finite Impulse Respons)フィルタが用いられる。例えば、タップ数mが(m=64)の場合、FIRフィルタは、図28に示すように、遅延素子1601−1〜1601−64と、乗算器1602−1〜1602−64と、加算器1603とから構成される。遅延素子1601−1〜1601−64は、64段のシフトレジスタにより実現でき、1クロック毎にシフトする。乗算器1602−1〜1602−64は、各遅延素子1601−1〜1601−64のタップからの出力シンボルフィルタ係数とを乗算する。加算器1603は、乗算器1602−1〜1602−64の出力を加算する。

0047

図29はn倍(n=8)のダウンサンプルの例である。サンプリングレートnB[Hz]の入力信号に対し、1/n倍のレートに変換する。まず、デシメーションフィルタにより折り返し成分をカットする。デシメーションフィルタはインターポレーションフィルタと同様に一般的にFIRフィルタを用いる。次にデシメータによりシンボルレートB[Hz]において、1サンプルを抽出し、受信回路に入力する。

先行技術

0048

阿部順一、外2名、「帯域分散伝送におけるブラインド型位相補償方式の実験的検証」、信学技報、vol. 111、no. 336、SAT2011-46、pp. 41-46、2011年12月
山下史洋、外2名、「衛星VPFDMモデム装置特性評価」、信学技報、SAT、衛星通信109(118)、1-6、2009-07-02
阿部順一、外2名、「スペクトラム分解伝送における周波数誤差補償技術の提案 −マルチプルアクセスへの対応−」、信学技報、vol. 114、no. 179、SAT2014-28、pp. 15-19、2014年8月

発明が解決しようとする課題

0049

上述のアップサンプラ1540やダウンサンプラ1590は、例えば、FPGA(Field-Programmable Gate Array)で実装することが考えられる。しかしながら、アップサンプラ1540及びダウンサンプラ1590を実装するFPGAなどのデバイス最大動作速度がD/A変換器1506及びA/D変換器1552の動作速度より遅い場合、FPGAなどのデバイスの入出力が間に合わず、所望の信号が伝送できない場合があった。

0050

上述の課題を鑑み、本発明は、FPGAなどの動作速度の遅いデバイスを用いて動作速度の速いD/A変換器又はA/D変換器に対応することができる信号処理装置及び信号処理方法を提供することを目的とする。

課題を解決するための手段

0051

上述の課題を解決するために、本発明の一態様は、第1の送信信号を直列並列変換して第1の並列信号を出力する第1の直並列変換部と、前記第1の直並列変換部が出力した前記第1の並列信号を補間処理して第2の並列信号を出力する補間部と、前記補間部が出力した前記第2の並列信号の周波数を任意の周波数に変換して第3の並列信号を出力する第1の周波数変換部と、前記第1の周波数変換部が出力した前記第3の並列信号を並列直列変換して第2の送信信号を出力する第1の並直列変換部と、を備え、前記補間部は、複数の遅延素子からなるシフトレジスタと、前記シフトレジスタの出力とフィルタ係数とを乗算する乗算器と、前記乗算器に与えるフィルタ係数を選択するセレクタと、前記フィルタ係数と前記遅延素子の出力との乗算結果を加算する加算器と、を備え、前記セレクタは、前記シフトレジスタがシフトする毎にフィルタ係数を切り替える信号処理装置である。

0052

本発明の一態様は、前記の信号処理装置であって、前記補間部における前記シフトレジスタの遅延段数及び各前記セレクタが選択対象とする前記フィルタ係数の数は、前記第1の送信信号のシンボルレートと前記第2の送信信号のサンプリングレートとの比率と、前記フィルタ係数の総数と、前記第1の並列信号の信号数とに基づいている。

0053

本発明の一態様は、第1の受信信号を直列並列変換して第4の並列信号を出力する第2の直並列変換部と、前記第2の直並列変換部が出力した前記第4の並列信号の周波数を任意の周波数に変換して第5の並列信号を出力する第2の周波数変換部と、第2の周波数変換部が出力した前記第5の並列信号を間引き処理して第6の並列信号を出力する間引き処理部と、前記間引き処理部が出力した前記第6の並列信号を並列直列変換して第2の受信信号を出力する第2の並直列変換部と、を備え、前記間引き処理部は、複数の遅延素子からなるシフトレジスタと、前記シフトレジスタの出力とフィルタ係数とを乗算する乗算器と、前記乗算器に与えるフィルタ係数を選択するセレクタと、前記フィルタ係数と前記遅延素子の出力との乗算結果を加算する加算器と、を備え、前記セレクタは、前記シフトレジスタがシフトする毎にフィルタ係数を切り替える信号処理装置である。

0054

本発明の一態様は、前記の信号処理装置であって、前記間引き処理部における前記シフトレジスタの遅延段数及び各前記セレクタが選択対象とする前記フィルタ係数の数は、前記第1の受信信号のサンプリングレートと前記第2の受信信号のシンボルレートとの比率と、前記フィルタ係数の総数と、前記第4の並列信号の信号数とに基づいている。

0055

本発明の一態様は、第1の送信信号を直列並列変換して第1の並列信号を出力する第1の直並列変換部と、前記第1の直並列変換部が出力した前記第1の並列信号を補間処理して第2の並列信号を出力する補間部と、前記補間部が出力した前記第2の並列信号の周波数を任意の周波数に変換して第3の並列信号を出力する第1の周波数変換部と、前記第1の周波数変換部が出力した前記第3の並列信号を並列直列変換して第2の送信信号を出力する第1の並直列変換部と、を備える信号処理装置を用いた信号処理方法であって、前記補間部は、前記第1の並列信号が入力される複数の遅延素子からなるシフトレジスタを備え、前記シフトレジスタがシフトする毎にフィルタ係数を切り替えて選択する選択ステップと、前記シフトレジスタの出力と前記選択ステップで選択した前記フィルタ係数とを乗算する乗算ステップと、前記乗算ステップにおける乗算結果を加算する加算ステップと、を有する信号処理方法である。

0056

本発明の一態様は、前記の信号処理方法であって、前記補間部における前記シフトレジスタの遅延段数及び各前記選択ステップにおいて選択対象とする前記フィルタ係数の数は、前記第1の送信信号のシンボルレートと前記第2の送信信号のサンプリングレートとの比率と、前記フィルタ係数の総数と、前記第1の並列信号の信号数とに基づいている。

0057

本発明の一態様は、第1の受信信号を直列並列変換して第4の並列信号を出力する第2の直並列変換部と、前記第2の直並列変換部が出力した前記第4の並列信号の周波数を任意の周波数に変換して第5の並列信号を出力する第2の周波数変換部と、第2の周波数変換部が出力した前記第5の並列信号を間引き処理して第6の並列信号を出力する間引き処理部と、前記間引き処理部が出力した前記第6の並列信号を並列直列変換して第2の受信信号を出力する第2の並直列変換部と、を備える信号処理装置を用いた信号処理方法であって、前記間引き処理部は、前記第5の並列信号が入力される複数の遅延素子からなるシフトレジスタを備え、前記シフトレジスタがシフトする毎にフィルタ係数を切り替えて選択する選択ステップと、前記シフトレジスタの出力と前記選択ステップで選択した前記フィルタ係数とを乗算する乗算ステップと、前記乗算ステップにおける乗算結果を加算する加算ステップと、を有する信号処理方法である。

0058

本発明の一態様は、前記の信号処理方法であって、前記間引き処理部における前記シフトレジスタの遅延段数及び各前記選択ステップにおいて選択対象とする前記フィルタ係数の数は、前記第1の受信信号のサンプリングレートと前記第2の受信信号のシンボルレートとの比率と、前記フィルタ係数の総数と、前記第4の並列信号の信号数とに基づいている。

発明の効果

0059

本発明によれば、動作速度の遅いデバイスであっても、アップサンプリング処理ダウンサンプリング処理を高速で行うことができる。

図面の簡単な説明

0060

本発明の実施形態に係るアップサンプラを用いることができる通信システムの送信装置の一例の構成を示すブロック図である。
本発明の実施形態に係るダウンサンプラを用いることができる通信システムの受信装置の一例の構成を示すブロック図である。
アップサンプリングを行う際のFIRフィルタの動作の説明図である。
本発明の第1の実施形態に係る高速インターポレータのブロック図である。
本発明の第1の実施形態に係る高速インターポレータにおけるフィルタ係数の説明図である。
本発明の第1の実施形態に係る高速インターポレータを一般化したブロック図である。
本発明の実施形態に係るアップサンプラを並列処理で行う場合のブロック図である。
本発明の実施形態に係る帯域割当信号に応じて回路構成を変更する高速アップサンプラ140を備える送信装置100の構成例を示す図である。
本発明の実施形態に係るダウンサンプラを並列処理で行う場合のブロック図である。
本発明の実施形態に係る帯域割当信号に応じて回路構成を変更する高速ダウンサンプラ190を備える受信装置150の構成例を示す図である。
本発明の実施形態に係るアップサンプラを用いることができる通信システムの送信装置の他の例の構成を示すブロック図である。
本発明の実施形態に係るダウンサンプラを用いることができる通信システムの受信装置の他の例の構成を示すブロック図である。
変調信号を分散して伝送する通信システムの一例の送信側のブロック図である。
変調信号を分散して伝送する通信システムの一例の受信側のブロック図である。
変調信号を分散して伝送する通信システムの送信側の説明図である。
変調信号を分散して伝送する通信システムの受信側の説明図である。
マルチキャリア信号を分散して伝送する通信システムの一例の送信側のブロック図である。
マルチキャリア信号を分散して伝送する通信システムの一例の受信側のブロック図である。
マルチキャリア信号を分散して伝送する通信システムの送信側の説明図である。
マルチキャリア信号を分散して伝送する通信システムの受信側の説明図である。
マルチキャリア信号を分散して伝送する通信システムの他の例の送信側のブロック図である。
マルチキャリア信号を分散して伝送する通信システムの他の例の受信側のブロック図である。
メモリを併用する通信システムの送信側のブロック図である。
メモリを併用する通信システムの受信側のブロック図である。
アップサンプラの説明図である。
ダウンサンプラの説明図である。
オーバーサンプリングの説明図である。
FIRフィルタの説明図である。
ダウンサンプリングの説明図である。

実施例

0061

以下、本発明の実施の形態について図面を参照しながら説明する。図1は、本発明の第1の実施形態に係るアップサンプラを用いることができる通信システムの送信装置の構成を示すブロック図である。

0062

図1に示すように、送信装置100は、送信回路104と、高速アップサンプラ140と、D/A変換器106とから構成される。送信回路104としては、変調信号を複数のサブ変調信号に分割し、周波数軸上で分散配置して通信を行うものを用いることができる。また、送信回路104としては、送信信号を複数のサブキャリアに分割して、マルチキャリアで通信を行うものを用いることができる。

0063

高速アップサンプラ140は、直並列変換器(第1の直並列変換部)143と、高速インターポレータ141a、141b、…と、周波数変換器(第1の周波数変換部)105a、105b、…と、並直列変換器(第1の並直列変換部)144とから構成される。高速アップサンプラ140は、送信回路104からの信号をオーバーサンプリングし、ミラー成分を除去するためのフィルタリングを行う。D/A変換器106は、送信信号をディジタル信号からアナログ信号に変換して送信する。

0064

図2は、本発明の第1の実施形態に係るダウンサンプラを用いることができる通信システムの受信装置の構成を示すブロック図である。図2に示すように、受信装置150は、A/D変換器152と、高速ダウンサンプラ190と、受信回路156とから構成される。高速ダウンサンプラ190は、直並列変換器(第2の直並列変換部)193と、周波数変換器(第2の周波数変換部)155a、155b,…と、高速デシメータ192a、192b,…と、並直列変換器(第2の並直列変換部)194とから構成される。高速ダウンサンプラ190は、受信信号のサンプリングレートを元のサンプリングレートに戻し、折り返し成分除去のためのフィルタリングを行う。

0065

受信回路156としては、複数の周波数軸上に分散配置されて送られてくるサブ変調信号を元の帯域に戻して合成し、データを復調するものを用いることができる。また、受信回路156としては、マルチキャリア信号を受信して、データを復調するものを用いることができる。

0066

図1に示すように、本発明の実施形態における高速アップサンプラ140は、直並列変換器143を用いて入力信号をシンボル単位並列に分割し、複数の高速インターポレータ141a、141b、…に並列に入力している。高速インターポレータ141a、141b、…は、オーバーサンプリング処理フィルタリング処理を行う。なお、高速インターポレータ141a、141b、…では、後に説明するように、不要な演算を削除して、高速処理を可能としている。周波数変換器105a、105b、…は、周波数変換を行う。このように、入力信号をr個に分割して並列処理を行えば、出力されるサンプリング速度は、各インターポレータのサンプリング速度のr倍となる。

0067

次に、高速インターポレータ141a、141b、…について説明する。本実施形態では、高速インターポレータ141a、141b、…として、FIRフィルタを基本構成としたものを用いている。

0068

FIRフィルタは、図3に示すように、遅延素子501−1〜501−64と、乗算器502−1〜502−64と、加算器503とから構成される。遅延素子501−1〜501−64は、64段のシフトレジスタにより実現され、1クロック毎にシフトする。乗算器502−1〜502−64は、タップ出力とフィルタ係数とを乗算する。加算器503は、乗算器502−1〜502−64の出力を加算する。図3の例では、タップ数mが(m=64)である。

0069

高速インターポレータ141a、141b、…は、図3に示すFIRフィルタでオーバーサンプリング処理をしたときと同等の出力を得ることができる。そして、高速インターポレータ141a、141b、…では、不要な演算を削除して、高速処理を可能にする。このことについて、以下に説明する。

0070

図3に示すように、シンボル(a,b,c,d,e,f,g,h,…)が入力され、このシンボルを8倍にアップサンプルして、図3に示すFIRフィルタで処理を行うとする。8倍にアップサンプルする時には、入力シンボルの間に、7個の”0”が挿入される。したがって、8倍のアップサンプルを行った場合のインターポレーション後のシンボル系列は、(a,0,0,0,0,0,0,0,b,0,0,0,0,0,0,0,c,0,0,0,0,0,0,0,d,0,0,0,0,0,0,0,e,…)となる。

0071

このインターポレーション後のシンボル系列を、図3に示すタップ数64のFIRフィルタで処理を行うと、サンプリング時間t,t+1,t+2,t+3,…でのフィルタの出力のシンボル系列は、以下のようになる。

0072

t:(α56a+α48b+α40c+α32d+α24e+α16f+α8g+α0h)
t+1:(α57a+α49b+α41c+α33d+α25e+α17f+α9g+α1h)
t+2:(α58a+α50b+α42c+α34d+α26e+α18f+α10g+α2h)
t+3:(α59a+α51b+α43c+α35d+α27e+α19f+α11g+α3h)

0073

図3に示すFIRフィルタは、タップ数mが64であり、64個の乗算器502−1〜502−64が設けられている。したがって、64段分のシンボルに対してフィルタ係数の乗算が行われる。これに対して、上記のフィルタの出力シンボルでは、フィルタ係数が乗じる演算が行われているのは、各サンプル時間t,t+1,t+2,t+3,…の何れも、8シンボル分である。これは、インターポレーション後の信号には、シンボルの間に7個の”0”が挿入されており、”0”との演算は、フィルタ係数がどのような場合であっても、その結果は”0”であるためである。このように、”0”との演算の部分は、出力結果には影響がないため、演算は不要である。

0074

つまり、タップ数mを(m=64)とし、オーバーサンプル数nを(n=8)とすると、図3のFIRフィルタでは、(m/n)(n−1)=56回の”0”に対する乗算が発生する。このとき、タップ数mに対し(m/n)(n−1)=56個の遅延素子に”0”が格納されており、”0”以外のデータはm=8個のみである。すなわち、64段のタップの出力シンボルのうち、計算が必要なのは8段のタップ出力のみであり、その他のタップ出力は、計算の必要はない。このことから、図3に示すFIRフィルタは、図4に示す構成により実現できる。

0075

すなわち、図4は、本発明の第1の実施形態に係る高速インターポレータ141a、141b,…のブロック図である。図4において、タップ数mが(m=64)、オーバーサンプル数nが(n=8)の場合、8段の遅延素子601−1〜601−8が配置される。遅延素子601−1〜601−8は、8段のシフトレジスタにより実現され、8クロック毎にシフトする。乗算器602−1〜602−8は、遅延素子601−1〜601−8のレジスタ出力に、フィルタ係数を乗算する。セレクタ603−1〜603−8は、乗算器602−1〜602−8に対するフィルタ係数を選択する。セレクタ603−1〜603−8は、1クロック毎に順次フィルタ係数を切り替える。加算器604は、乗算器602−1〜602−8の出力を加算する。

0076

図5は、セレクタ603−1〜608−8で選択するフィルタ係数を示している。セレクタ603−1〜603−8は、図5に示すようなフィルタ係数が1クロック毎に順次切り替えられる。遅延素子601−1〜601−8からなるシフトレジスタが8クロック毎にシフトされ、この8クロックの間に、セレクタ603−1〜603−8は、1クロック毎に、8個のフィルタ係数が順に切り替えられる。

0077

図5に示すように、セレクタ603−1〜603−8によりフィルタ係数を1クロック毎に順に選択すると、サンプリング時間t,t+1,t+2,t+3,…でのフィルタの出力信号は、以下のように、図3に示したタップ数64のFIRフィルタでの処理と同様になる。

0078

t:(α56a+α48b+α40c+α32d+α24e+α16f+α8g+α0h)
t+1:(α57a+α49b+α41c+α33d+α25e+α17f+α9g+α1h)
t+2:(α58a+α50b+α42c+α34d+α26e+α18f+α10g+α2h)
t+3:(α59a+α51b+α43c+α35d+α27e+α19f+α11g+α3h)

0079

このように、遅延素子601−1〜601−8からなるシフトレジスタをnクロック毎にシフトさせ、各レジスタ出力のフィルタ係数を1クロック毎に切り替えるような構成とすることで、”0”とフィルタ係数とを乗じる演算部分が削除され、高速処理が可能になると共に、回路規模の削減が図れる。

0080

なお、タップ数m、オーバーサンプル数nとした場合、図4に示す構成は、図6に示すように表現できる。すなわち、図6は、本発明の実施形態に係る高速インターポレータ141a、141b、…を一般例で表したものである。なお、図6に示す構成は、mをnで除算したときの剰余が0にならない場合(m mod n≠0)でも適用可能である。図6ではセレクタで選択するフィルタ係数αkn,αkn+1,αkn+2,…,α(k+1)n−1(0≦k<n)を用いた出力値は独立である。

0081

ただし、図6において、タップ数m、nD:nクロックの遅延器
0≦k<n
p=m (m mod n=0の場合)、
p=([m/n]+1)n (m mod n≠0の場合)、
[x]:xを超えない最大の整数
αx:x≧mのときαx=0とする

0082

図7は、本発明の実施形態に係る高速アップサンプラ140の構成を示すものである。高速アップサンプラ140は、図6に示したインターポレータの処理を並列処理で行うようにしたものである。

0083

図7において、入力シンボルは、r個のインターポレータ710−1〜710−rに入力される。各インターポレータ710−1〜710−rは、図6に示す構成と同様である。インターポレータ710−1〜710−r内では、入力シンボルはn/rクロック毎にシフトする長さmのシフトレジスタに格納される。k番目のインターポレータのj番目レジスタ値に対し、フィルタ係数αkn+jから1クロック毎にr個おきにフィルタ係数が読み出され、シフトレジスタ内のシンボルに乗算される。k番目のインターポレータ内のm個のレジスタ値に対して同一クロックでフィルタ係数を乗算された結果を加算した値がk番目のインターポレータから出力される。並直列変換器711は、r個のインターポレータ710−1〜710−rの出力値を、インターポレータの動作クロックのr倍のクロックで順次切り替えながら出力する。

0084

ただし、図7において、タップ数m、xD:xクロックの遅延器、
0<r≦n
0≦i<r,0≦k<q
q=n(n mod r=0の場合)、
q=([n/r]+1)r (n mod r≠0の場合)、
[x]:xを超えない最大の整数、
p=m (m mod q=0の場合)、
p=([m/q]+1)n (m mod q≠0の場合)

0085

図1に示した送信装置100は、予め装置にプリセットされた帯域割当信号の他に、外部から受信する帯域割当信号を用いて帯域の割り当て処理を行う。この外部からの帯域割当信号は、周波数帯域の割当情報を管理する回線制御装置からの制御信号である。また、回線制御装置からの制御信号に加えて、周波数帯域をセンシングして未使用帯域を把握した結果を考慮して、最適な割当帯域を示す信号を生成し、帯域割当信号としてもよい。また、図7に示した高速アップサンプラ140を備える送信装置100において、帯域割当信号に応じて高速アップサンプラ140の回路構成を変更するようにしてもよい。

0086

図8は、本発明の実施形態に係る帯域割当信号に応じて回路構成を変更する高速アップサンプラ140を備える送信装置100の構成例を示す図である。図8において、図1と同じ構成については同じ符号を付与しており、説明を省略する。高速化係数算出部145は、帯域割当信号に基づいて、図7に示した高速アップサンプラ140の回路構成を定める係数q及び係数rを求めて、高速アップサンプラ140へ出力する。図7に示した高速アップサンプラ140は、係数q及び係数rに応じた回路構成となるよう自動的に自身の回路構成を変更する機能を有する。高速アップサンプラ140は、帯域割当信号に基づいてシンボルレート及びシンボルレートをアップサンプリングするサンプリングレートを設定する。

0087

ここで、帯域割当信号に基づいて高速化係数算出部145が係数q、rを求める処理について具体例を説明する。高速アップサンプラ140が、帯域割当信号に基づいてシンボルレートBを設定し、そのシンボルレートBのN倍のサンプリングレートNBでアップサンプリングしたとする。高速化係数算出部145は、シンボルレートBとサンプリングレートNBの比率としてNB/B=Nを求め、予め入力されているフィルタリングのタップ数m(フィルタ係数の総数と等しい)と、高速インターポレータの並列数R(インターポレータ710−1〜710−rの内アクティブにする数、並列で処理する信号数と等しい)との関係がN mod R=0かつm mod N=0であるかを判断する。高速化係数算出部145は、N mod R=0かつm mod N=0であると判断した場合は、高速アップサンプラ140へ係数q=N、係数r=Rを入力する。このように、送信装置100は、帯域割当信号に応じてシンボルレートとサンプリングレートの比率Nに対応する高速アップサンプラ140の回路を自動で構成することができる。

0088

次に、図2における高速ダウンサンプラ190について説明する。高速ダウンサンプラ190では、デシメーションフィルタとデシメータが組み合わされる。ダウンサンプリングでは、デシメータの出力信号成分は、mシンボルおきになる(図29参照)。そのため、デシメーションフィルタでは、後段のデシメータで排除される成分について、フィルタ係数を乗算する必要がない。

0089

高速アップサンプラ140と同様に、高速ダウンサンプラ190は、図6の構成を使用できる。さらに、高速アップサンプラの場合と同様に、高速デシメータは、並列化できる。

0090

図9は、高速デシメータをr個に並列化した高速ダウンサンプラの例である。図9において、入力シンボルは、r個のデシメータ810−1〜810−rに入力される。各デシメータ810−1〜810−rは、図6に示す構成と同様である。デシメータ810−1〜810−r内では、入力シンボルはn/rクロック毎にシフトする長さmのシフトレジスタに格納される。k番目のデシメータのj番目のレジスタ値に対し、フィルタ係数αkn+jから1クロック毎にr個おきにフィルタ係数が読み出され、シフトレジスタ内のシンボルに乗算される。k番目のデシメータ内のm個のレジスタ値に対して同一クロックでフィルタ係数を乗算された結果を加算した値がk番目のデシメータから出力される。加算器811は、r個のデシメータ810−1〜810−rの出力値を加算して出力する。

0091

ただし、図9において、タップ数m、nD:nクロックの遅延器、
0<r≦n
0≦i<r,0≦k<q
q=n(n mod r=0の場合)、
q=([n/r]+1)r (n mod r ≠ 0の場合)、
[x]:xを超えない最大の整数、
p=m (m mod q=0の場合)、
p=([m/q]+1)n (m mod q≠0の場合)

0092

図2に示した受信装置150は、図1に示した送信装置100と同様に、予め装置にプリセットされた帯域割当信号の他に、外部から受信する帯域割当信号を用いて帯域の割り当て処理を行う。また、図9に示した高速ダウンサンプラ190を備える受信装置150において、帯域割当信号に応じて高速ダウンサンプラ190の回路構成を変更するようにしてもよい。

0093

図10は、本発明の実施形態に係る帯域割当信号に応じて回路構成を変更する高速ダウンサンプラ190を備える受信装置150の構成例を示す図である。図10において、図2と同じ構成については同じ符号を付与しており、説明を省略する。高速化係数算出部157は、帯域割当信号に基づいて、図9に示した高速ダウンサンプラ190の回路構成を定める係数q及び係数rを求めて、高速ダウンサンプラ190へ出力する。図9に示した高速ダウンサンプラ190は、係数q及び係数rに応じた回路構成となるよう自身の回路構成を変更する機能を有する。高速ダウンサンプラ190は、帯域割当信号に基づいてアップサンプリングされた信号をダウンサンプリングする際のサンプリングレート及びダウンサンプリング後のシンボルレートを設定する。

0094

ここで、帯域割当信号に基づいて高速化係数算出部157が係数q、rを求める処理について説明する。高速ダウンサンプラ190は、帯域割当信号に基づいてアップサンプリングされた信号をダウンサンプリングする際のサンプリングレートNB及びダウンサンプリング後のシンボルレートBを設定する。高速化係数算出部157は、シンボルレートBとサンプリングレートNBの比率としてNB/B=Nを求め、予め入力されているフィルタリングのタップ数mと、高速デシメータの並列数R(デシメータ810−1〜810−rの内アクティブにする数、並列で処理する信号数)との関係がN mod R=0かつm mod N=0であるかを判断する。高速化係数算出部157は、N mod R=0かつm mod N=0であると判断した場合は、高速ダウンサンプラ190に係数q=N、係数r=Rを入力する。このように、受信装置150は、帯域割当信号に応じてシンボルレートとサンプリングレートの比率Nに対応する高速ダウンサンプラ190の回路を自動で構成することができる。

0095

なお、本発明の実施形態に係る高速アップサンプラ及び高速ダウンサンプラは、図11及び図12に示すように、複数の偏波を用いる伝送システムに対し、各偏波ごとに割り当てることで、高速、広帯域複数偏波伝送システムにも適用できる。

0096

図11に示すように、送信装置200は、複数偏波送信回路204と、高速アップサンプラ240a及び240bと、D/A変換器206a及び206bとから構成される。複数偏波送信回路204としては、異なるアンテナや偏波に出力できるように、複数の送信信号を生成する。

0097

高速アップサンプラ240a及び240bは、複数偏波送信回路204からの信号をオーバーサンプリングし、ミラー成分を除去するためのフィルタリングを行う。高速アップサンプラ240a及び240bとしては、図7に示したような構成のものを用いることができる。D/A変換器206a及び206bは、送信信号をディジタル信号からアナログ信号に変換して送信する。

0098

図12に示すように、受信装置250は、A/D変換器252a及び252bと、高速ダウンサンプラ290a及び290bと、複数偏波受信回路256とから構成される。高速ダウンサンプラ290a及び290bは、受信信号のサンプリングレートを元のサンプリングレートに戻し、折り返し成分除去のためのフィルタリングを行う。高速ダウンサンプラ290a及び290bとしては、図12に示したような構成のものを用いることができる。複数偏波受信回路256は、異なるアンテナや偏波で送られてきた複数の信号から、受信信号を復調する。

0099

なお、信号処理装置の全部または一部の機能を実現するためのプログラムコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより各部の処理を行ってもよい。なお、ここでいう「コンピュータシステム」とは、OSや周辺機器等のハードウェアを含むものとする。
また、「コンピュータシステム」は、WWWシステムを利用している場合であれば、ホームページ提供環境(あるいは表示環境)も含むものとする。
また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク光磁気ディスク、ROM、CD−ROM等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワーク電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含むものとする。また上記プログラムは、前述した機能の一部を実現するためのものであっても良く、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであっても良い。

0100

以上、本発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。

0101

100:送信装置
104:送信回路
106:D/A変換器
140:高速アップサンプラ
141a,141b,…:高速インターポレータ
143:直並列変換器
144:並直列変換器
145:高速化係数算出部
150:受信装置
152:A/D変換器
156:受信回路
157:高速化係数算出部
190:高速ダウンサンプラ
192a,192b,…:高速デシメータ
193:直並列変換器
194:並直列変換器
601−1〜601−8:遅延素子
602−1〜602−8:乗算器
603−1〜603−8:セレクタ
604:加算器

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