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課題

A/D変換器動作周波数高速化することなく、無信号状態から信号変化する起動時などにおいてもイコライザタイミングリカバリを用いて高速で収束可能にする受信機を提供する。

解決手段

例えば起動時には入力信号が無信号状態である。検出部15は、入力信号が無信号状態から変化し予め定められた閾値に達するタイミングを検出する。ディレイ回路16は、検出部15により検出されるタイミング後に所定の時間経過したタイミングをタイミングリカバリ14によるリカバリクロックRCLKの初期位相とする。

概要

背景

クロックリカバリ技術は、データにクロック重畳されているときに当該重畳信号からクロックを復元する技術として一般に提供されている。例えばUSB(Universal Serial Bus)などの高速シリアル通信技術では、データレートの2倍の周波数動作クロックを用いて受信データをオーバーサンプリングすることでクロックを復元している。

他方、例えば1000BASE−Tによるギガビットイーサネット登録商標)に示すように、受信機ADC(Analog to Digital Converter)を含むデジタル信号処理型のトランシーバを用いて構成されている場合、受信機の動作クロック周波数は、データレートと一致するように回路構成されている。すなわち、1000BASE−Tの場合、通信処理が125Mspsで行われるため、受信回路は125MHzのクロック信号で動作しオーバーサンプリング処理は行われないのが一般的である。これは、ADCの動作周波数高速化すると回路構成が複雑化して回路面積が増大してしまうため、この影響を避けるためである。

受信データと同一周波数サンプリング処理しつつ最適サンプリング位置推定する方法としては、Mueller-Muller Timing Recoveryと称される技術がある。このMueller-Muller Timing Recovery技術は、符号間干渉により生じる干渉波に応じて最適なサンプリングタイミングを推定する技術である。この技術は、サンプリング間隔をデータレートと同じ周期としながら、主信号と時間的に前後する干渉波信号振幅が等しくなる条件を満たすようにサンプリング位置を推定するアルゴリズムを採用している。

他方、デジタル信号処理用の受信機は、リカバリクロックを復元するタイミングリカバリ前段に位置してイコライザを搭載し、イコライザが符号間干渉を除去する処理を担っている。

概要

A/D変換器の動作周波数を高速化することなく、無信号状態から信号変化する起動時などにおいてもイコライザとタイミングリカバリを用いて高速で収束可能にする受信機を提供する。例えば起動時には入力信号が無信号状態である。検出部15は、入力信号が無信号状態から変化し予め定められた閾値に達するタイミングを検出する。ディレイ回路16は、検出部15により検出されるタイミング後に所定の時間経過したタイミングをタイミングリカバリ14によるリカバリクロックRCLKの初期位相とする。

目的

本発明は、上記事情に鑑みてなされたもので、その目的は、A/D変換器の動作周波数を高速化することなく、無信号状態から信号変化する起動時などにおいてもイコライザとタイミングリカバリを用いて高速で収束可能にする受信機を提供する

効果

実績

技術文献被引用数
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牽制数
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請求項1

入力信号をA/D変換するA/D変換器(12)と、前記A/D変換器の出力をイコライズ符号間干渉を除去してデータ出力とするイコライザ(13、113)と、前記イコライザのデータ出力を用いてリカバリクロックを生成するタイミングリカバリ(14)と、前記入力信号無信号状態から変化し予め定められた閾値に達したタイミングを検出する検出部(15)と、前記検出部により検出されるタイミング後に所定の時間経過したタイミングを前記タイミングリカバリによるリカバリクロックの初期位相とする初期位相設定部(16)と、を備える受信機

請求項2

請求項1記載の受信機において、前記検出部は、前記A/D変換器と並列して配置されたコンパレータ(27)を用いて構成され、前記コンパレータにより閾値に達したタイミングを検出して出力信号とし、前記初期位相設定部は、前記コンパレータの出力信号を所定の時間遅延して前記タイミングリカバリに出力することにより前記リカバリクロックの初期位相とするディレイ回路(16)を用いて構成される受信機。

請求項3

請求項2記載の受信機において、前記所定の時間は、前記A/D変換器の入力信号が無信号状態から始めて変化して極値付近となるように予め定められる受信機。

請求項4

請求項1〜3の何れか一項に記載の受信機において、前記タイミングリカバリは、基準クロックを出力するPLL(24)と、前記PLLの基準クロックを分周するディバイダ(25)と、を備え、前記リカバリクロックを生成するときには、前記PLLが基準クロックを出力し、前記初期位相設定部により設定されたリカバリクロックの初期位相を起点として前記ディバイダが基準クロックの分周を開始して複相クロックを生成し、この複相クロックに応じて前記リカバリクロックを生成する受信機。

請求項5

請求項1又は2記載の受信機において、前記入力信号をCAN規格に基づいてデータ受信するクラシックCANレシーバ(128)と、前記クラシックCANレシーバのデータ出力と前記イコライザ(113)によりイコライズされ出力されるデータ出力との何れかを選択するセレクタ(133)と、前記CAN規格における調停フェーズAF1)のFDF値に応じて前記セレクタを選択制御することで、データフェーズDF)における前記クラシックCANレシーバのデータ出力と前記イコライザのデータ出力とを選択する選択制御部(129)と、を備える受信機。

請求項6

請求項1又は5記載の受信機において、前記イコライザはタップ係数が設定されることで動作するように構成され、CAN規格に基づく識別符号(baseID)と前記タップ係数とが対応付けて保持され記憶部(134)を参照し、前記CAN規格に基づく通信を行うときに前記記憶部に保持された識別符号に応じて前記タップ係数を切り替え切替部(129)をさらに備える受信機。

請求項7

請求項1、5、6の何れか一項に記載の受信機において、前記イコライザはタップ係数が設定されることで動作するように構成され、前記イコライザのタップ係数を収束させるトレーニングモードと、前記イコライザを通じてデータ受信する通常モードと、を備え、前記トレーニングモードにおいて収束されたタップ係数を保持する記憶部(134)から前記タップ係数を読出し前記通常モードにおいて読出されたタップ係数を前記イコライザに設定してデータ受信させるデータ受信制御部(129)をさらに備える受信機。

請求項8

請求項1〜7の何れか一項に記載の受信機において、車載機器(102〜105)に用いられる受信機。

技術分野

0001

本発明は、クロック復元するクロックリカバリを備える受信機に関する。

背景技術

0002

クロックリカバリ技術は、データにクロックが重畳されているときに当該重畳信号からクロックを復元する技術として一般に提供されている。例えばUSB(Universal Serial Bus)などの高速シリアル通信技術では、データレートの2倍の周波数動作クロックを用いて受信データをオーバーサンプリングすることでクロックを復元している。

0003

他方、例えば1000BASE−Tによるギガビットイーサネット登録商標)に示すように、受信機がADC(Analog to Digital Converter)を含むデジタル信号処理型のトランシーバを用いて構成されている場合、受信機の動作クロック周波数は、データレートと一致するように回路構成されている。すなわち、1000BASE−Tの場合、通信処理が125Mspsで行われるため、受信回路は125MHzのクロック信号で動作しオーバーサンプリング処理は行われないのが一般的である。これは、ADCの動作周波数高速化すると回路構成が複雑化して回路面積が増大してしまうため、この影響を避けるためである。

0004

受信データと同一周波数サンプリング処理しつつ最適サンプリング位置推定する方法としては、Mueller-Muller Timing Recoveryと称される技術がある。このMueller-Muller Timing Recovery技術は、符号間干渉により生じる干渉波に応じて最適なサンプリングタイミングを推定する技術である。この技術は、サンプリング間隔をデータレートと同じ周期としながら、主信号と時間的に前後する干渉波信号振幅が等しくなる条件を満たすようにサンプリング位置を推定するアルゴリズムを採用している。

0005

他方、デジタル信号処理用の受信機は、リカバリクロックを復元するタイミングリカバリ前段に位置してイコライザを搭載し、イコライザが符号間干渉を除去する処理を担っている。

先行技術

0006

米国特許7672368号明細書

発明が解決しようとする課題

0007

しかしながら、入力信号無信号状態から変化する起動時などにおいてタイミングリカバリがリカバリクロックを生成するときには他の技術を用いると良い(例えば、特許文献1参照)。この特許文献1記載のタイミングリカバリは収束を容易にするためイコライザから切り離したオープンループモードでリカバリクロックを生成するように構成され、このときリカバリクロックの位相を非常に遅いスピード線形的に変化させている。このときイコライザは収束動作するがタイミングリカバリはオープンループモードで実行されるため、イコライザの収束結果はタイミングリカバリに影響されない。

0008

その後、リカバリクロックの位相が入力信号に対して最適な値となると共にイコライザは収束する。そしてイコライザが収束した後、タイミングリカバリはクローズループモード(closed loop mode)で動作し収束動作を洗練させることになる。この技術を用いることで、タイミングリカバリとイコライザとが理想に近い状態に移行してから通常の収束動作を開始することになるため、起動時における相互干渉の問題を回避できる。

0009

しかしながら、この処理は、オープンループモードでリカバリクロックの位相を非常に遅いスピードで線形的に変化させるようになっており、その後、クローズループモードに戻して収束動作を洗練させるようになっている。イコライザとタイミングリカバリは共に符号間干渉による干渉波を取り扱う経路に構成されるため、本質的に影響し合う回路であり、特に起動時などにおいてこの処理を行うと収束処理が長時間に及ぶことがある。

0010

すなわち、起動時には入力信号の位相は未知であるため、リカバリクロックの位相を線形的に増加させたときに最後の位相になるまでエラーが所望の値まで減少しないこともある。しかも、各ステップにおいてイコライザのエラーの収束待ちの時間を長時間要してしまう。使用するアプリケーションによっては、このような不確定待機時間を許容できない場合がある。

0011

例えば、車載機器に適用したときに制御信号送受信するときには、一定時間内に必ず通信処理を終了する必要があり、不確定な待機時間を要する技術を採用することはできない。

0012

本発明は、上記事情に鑑みてなされたもので、その目的は、A/D変換器の動作周波数を高速化することなく、無信号状態から信号変化する起動時などにおいてもイコライザとタイミングリカバリを用いて高速で収束可能にする受信機を提供することである。

課題を解決するための手段

0013

請求項1記載の発明によれば次のように作用する。例えば起動時には入力信号が無信号状態である。検出部は、入力信号が無信号状態から変化し予め定められた閾値に達するタイミングを検出する。初期位相設定部は、検出部により検出されるタイミング後に所定の時間経過したタイミングをタイミングリカバリによるリカバリクロックの初期位相とする。そして、A/D変換器は入力信号をA/D変換する。

0014

これにより、A/D変換器の動作周波数を高速化することなく、無信号状態から信号変化する起動時などにおいてもイコライザとタイミングリカバリを用いて高速で収束可能にできる。なお起動時以外にも無信号状態が継続した後に入力信号が変化した場合においても同様に作用し同様の効果を得ることができる。

図面の簡単な説明

0015

第1実施形態における全体のシステム電気的構成例を概略的に示すブロック図
受信機の電気的構成例を概略的に示すブロック図
PLLの構成例を概略的に示すブロック図
PLLの出力信号ディバイダの出力信号を概略的に示すタイミングチャート
ノードの信号を概略的に示すタイミングチャート
比較例の技術を適用したときのシミュレーション結果
第1実施形態の技術を適用したときのシミュレーション結果
第2実施形態において、車両内の電気的構成例を概略的に示すブロック図
CAN−FDフレームフォーマット概要を示す図
CAN−FDのフレームの前半の基本フォーマット及び拡張フォーマットの詳細図
受信機の電気的構成例を概略的に示すブロック図
記憶部の保持内容
調停フェーズデータフェーズ境界付近の期間におけるAAFの入力信号と出力信号を概略的に示すタイミングチャート

実施例

0016

以下、受信機の幾つかの実施形態について、図面を参照しながら説明する。各実施形態において同一又は類似の機能を備えた構成要件については同一又は類似の符号を付して必要に応じて説明を省略し、各実施形態の特徴部分の説明を中心に行う。

0017

(第1実施形態)
図1は全体のシステム1の電気的構成例を概略的に示している。このシステム1においては、例えば複数の通信ノード2〜5が伝送線路6を通じて接続されており、これらの通信ノード2〜5が所定の規格に基づくプロトコルを用いて伝送線路6を通じて互いに通信可能になっている。各通信ノード2〜5は、MCU(Micro Control Unit)7及びトランシーバ8を備える。トランシーバ8の内部には、送信機9と受信機10とが構成されている。本実施形態では、受信機10の内容に特徴を備えるため、受信機10の構成を詳細に説明し、送信機9の内容はその説明を省略する。

0018

図2に受信機10の詳細例を示す。受信機10は、AAF(Anti Aliasing Filter)11、A/D変換器12、イコライザ13、タイミングリカバリ14、検出部15、初期位相設定部としてのディレイ回路16、を備える。

0019

受信機10は、AAF11を通じて信号をA/D変換器12に入力する。AAF11は通過帯域を制限するフィルタであり、例えば所定の通過帯域にて平坦ゲイン特性となるバターワースフィルタを用いて構成される。AAF11は、A/D変換器12で生じる虞のあるエイリアシングを防止するために設けられる。A/D変換器12は、AAF11を通じて入力される入力信号をA/D変換する。A/D変換器12の出力はイコライザ13に入力される。

0020

イコライザ13は、フィードフォワードイコライザ(Feed Forward Equalizer:以下FFE)17、フィードバックイコライザ(Feed Back Equalizer:以下FBE)18、加算器19、スライサ20、及び、減算器21を備える。各FFE17、FBE18は、例えばディジタルフィルタを用いて構成される。FFE17は、主信号より時間的に進んだ干渉波を除去し、FBE18は主信号より時間的に遅れた干渉波を除去する。

0021

加算器19は、FFE17の出力信号及びFBE18の出力信号を加算し、スライサ20に出力する。スライサ20は信号波形データ値として変換する回路である。減算器21は、スライサ20の入力信号と受信データDATAの信号差に基づく信号をエラー信号errorとし、このエラー信号errorをFFE17、FBE18に出力する。スライサ20の入出力が互いに同一となるように、エラー信号errorがFFE17及びFBE18にフィードバックされる。この結果、エラー信号が0となるようにイコライザ13の設定が収束する。ここでスライサ20の入出力誤差所定値より少なくなれば収束完了となる。これにより、FFE17及びFBE18は、そのタップ係数がスライサ20の入出力信号差に応じて得られるエラー信号errorを用いて最適な状態に収束可能になる。これによりイコライザ13が符号間干渉を除去する処理を担っている。

0022

イコライザ13の後段にはタイミングリカバリ14が接続されている。このタイミングリカバリ14は、イコライザ13のデータ出力を用いてリカバリクロックRCLKを生成する。

0023

タイミングリカバリ14は、位相検出器(Phase Detector:以下、PD)22、ループフィルタ(Loop Filter:以下、LF)23、PLL(Phase Locked Loop)24、ディバイダ25、及び、セレクタ26を備える。タイミングリカバリ14は、複数の通信ノード2〜5間の通信処理において、受信機10が入力信号AAFinを入力したときに、当該入力信号AAFinからクロックを復元するために用いられる。タイミングリカバリ14は、受信データDATAと、加算器19とスライサ20との間の共通接続ノードの信号と、を入力し、これらの信号に基づいてリカバリクロックRCLKを生成する。

0024

PD22は、受信データDATAと加算器19とスライサ20との間の共通接続ノードの信号とを入力し、これらの信号間の位相を検出し、リカバリクロックRCLKの位相の増加/減少処理の何れを行うか判定するために設けられる。このPD22の出力信号はLF23に入力される。LF23はPD22の出力を積算するループフィルタであり、タイミングリカバリ14の負帰還動作を安定化させるために設けられる。

0025

PLL24は、例えば水晶発振器を用いて生成された発振信号逓倍し、この逓倍された発振信号を基準クロックPh0、Ph1、Ph2、Ph3としてディバイダ25に出力する。図3にPLL24の構成例を示す。PLL24は、その内部にVCO(Voltage Controlled Oscillator)26を備える。VCO26は、例えば偶数個(例えば4個)の差動型遅延素子26aを正帰還接続して構成される。図4に示すように、PLL24は、所定周波数(例えば2.5[GHz])の複数相(例えば4相)の差動信号を基準クロックPh0、Ph1、Ph2、Ph3として出力する。これらのPLL24の基準クロックPh0、Ph1、Ph2、Ph3はその位相が互いに90°ずれている。

0026

ディバイダ25は、このPLL24の出力信号を分周(例えば20分周)可能に構成され、例えば起動時におけるディレイ回路16のイネーブル信号enの変化を起点として、PLL24の基準クロックPh0、Ph1、Ph2、Ph3の分周処理を開始し、この基準クロックPh0、Ph1、Ph2、Ph3の複相クロックph0〜ph79を生成し、リカバリクロックRCLKとしてMCU7に出力する。

0027

具体的に、ディバイダ25は、外部から入力されるイネーブル信号enが「L」から「H」に変化したタイミングtaを起点として、この基準クロックPh0、Ph1、Ph2、Ph3を20分周し、複相クロックとなる80相の信号ph0〜ph79の出力を開始する。このときディバイダ25は、100[ps]毎に信号ph1〜ph79を順次アクティブレベル「H」に切替えて出力する。

0028

他方、LF23はその出力信号がディバイダ25によるリカバリクロックRCLKの位相番号を指定する。これに応じて、セレクタ26はディバイダ25の適切な位相の信号ph0〜ph79を選択する。これにより、セレクタ26はディバイダ25の出力信号を選択してリカバリクロックRCLKとする。

0029

図2に示す検出部15は、コンパレータ27及び閾値生成部28を備える。コンパレータ27は、A/D変換器12と並列配置されており、A/D変換器12と高速で並列動作するように配置される。コンパレータ27は、例えばA/D変換器12の構成よりも簡易アナログ回路で構成できるため容易に高速化できると共に、回路サイズも極力小規模構成可能な回路となっている。

0030

閾値生成部28は、例えばバンドギャップリファレンス(BGR:Band Gap Reference)回路により安定的な基準的な閾値電圧Vthを生成するブロックとなっている。閾値電圧Vthは、例えば通信開始時における入力信号AAFinの最大振幅Vmax−Vmin(但しVmin=0)の2分の1に予め定められている。

0031

コンパレータ27は、AAF11の出力信号を入力すると共に閾値生成部28によって生成された閾値電圧Vthを入力し、これらの入力信号を比較した比較結果を検出信号detとしてディレイ回路16に出力する。ディレイ回路16は、図示しないカウンタを備え、検出部15の検出信号det及びPLL24の出力信号に応じてイネーブル信号enを生成し、タイミングリカバリ14を構成するディバイダ25に出力する。

0032

このとき、ディレイ回路16は、通信の開始当初において検出部15の出力信号がアクティブレベルになった時点からPLL24のある所定相の基準クロック(例えばph0)の変化(例えば立上り立下り信号変化)をカウンタによりカウントし、所定数(例えば10)をカウントしたときにイネーブル信号enをアクティブレベル(例えば「H」)に切替えてディバイダ25に出力する。ここで、前記の「所定数」は、通信の開始当初のリカバリクロックRCLKの発生タイミングがA/D変換器12の入力信号の極値(例えば最大値Vmax)付近になるように予め設定されていることが望ましい。この詳細は後述する。

0033

以下、データレートが例えば125[Msps]で規定された1000BASE−Tを伝送線路6として用いた場合の動作を説明する。本実施形態のタイミングリカバリ14は、検出部15及びディレイ回路16と協働することで、リカバリクロックRCLKの初期位相を設定するように構成される。このとき、検出部15及びディレイ回路16をタイミングリカバリ14による初期位相の設定時に動作させ、その後、MCU7がリカバリクロックRCLKを用いて受信データDATAをサンプリング処理する。なお、A/D変換器12の動作周波数と同程度となるリカバリクロックRCLKの出力周波数は、データレートと同一相当であり概ね125[MHz]程度になっている。

0034

図5は受信機10内における回路ノードの信号波形を概略的に示す。本実施形態では、通信ノード2〜5が起動するときに、受信機10の入力信号AAFinが無信号状態から始めて変化したときの動作について詳細に説明する。

0035

通信ノード2〜5が起動すると各受信機10が起動し、入力信号AAFinが受信機10に入力される。AAF11は入力信号AAFinをフィルタ処理することで不要な高調波成分を除去する。AAF11は入力信号ADCinの帯域を制限するため、入力信号ADCinの信号波形は、例えばデータレート相当の周波数(例えば125[MHz])となる。コンパレータ27は、図5のタイミングt1において、AAF11の出力電圧が閾値電圧Vthより大きくなったとき、検出信号detをノンアクティブベル「L」からアクティブレベル「H」に切替える。

0036

ディレイ回路16は、コンパレータ27による検出信号detがアクティブレベル「H」になったタイミングt1からPLL24の信号ph0の変化をカウンタによりカウントし、図5のタイミングt2に示すように、所定数C0(例えば10)をカウントしたときにイネーブル信号enをアクティブレベル「H」に切替える。

0037

ディレイ回路16は、図5のタイミングt2以降に示すように、イネーブル信号enが一度アクティブレベルになったことを検出すると当該アクティブレベルをラッチする。したがって、イネーブル信号enが一旦アクティブレベルに移行すれば、検出部15の検出信号detがノンアクティブレベル「L」にたとえ変化したとしても、イネーブル信号enが変化することはない。ディバイダ25は、図4に示すように、イネーブル信号enがアクティブレベルに移行したことを検出すると、20分周クロック初期信号ph0を出力開始する。通信開始当初において、セレクタ26は信号ph0を選択し、図5のタイミングt2からt3に示すように、信号ph0がリカバリクロックRCLKとして選択出力される。

0038

信号ph0によるリカバリクロックRCLKの初期位相は、概ね入力信号ADCinの最大値Vmax付近となる。これは、ディレイ回路16のカウンタの所定数C0が予め調整されているためである。これにより、入力信号ADCinが最大値Vmax付近になるタイミングで、リカバリクロックRCLKの信号変化を同期させることができる。

0039

この後、図5のタイミングt3以降に示すように、タイミングリカバリ14が、PD22、LP23により負帰還制御することで、リカバリクロックRCLKの位相を設定する。このため、通信の開始当初からリカバリクロックRCLKの位相を最適な位置に合わせることができる。

0040

以下、シミュレーション結果を説明する。図6は比較例の技術(例えば、特許文献1)を用いたときの、起動時からの時間経過に応じたエラー信号errorの大きさ、時間経過に応じた位相の大きさ、のシミュレーション結果を示す波形である。図6に示すように、イコライザが収束するまでリカバリクロックの位相はゆっくり線形的に上昇し、この例では、イコライザが収束するまでt=0.8[ms]程度の時間を要してしまう。すなわち、比較例の技術を用いると、リカバリクロックRCLKの位相をゆっくり線形的に上昇させることでリカバリクロックRCLKのエッジを入力信号ADCinに対して徐々にずらして逐次検証することになるため、リカバリクロックRCLKの初期位相を設定するまでに長時間かかってしまう。

0041

図7は本実施形態を適用したときの図6に対応した波形を示している。なお、図6図7タイムスケールは同じである。この図7に示すように、t2<0.1msを満たすタイミングt2において、エラー信号errorを格段に0に近くなるように収束できる。このため、比較例の技術のように、リカバリクロックRCLKの位相をゆっくり線形的に変化させる必要がなくなる。

0042

本実施形態の技術を用いることで、リカバリクロックRCLKの初期位相を入力信号ADCinの最大値Vmax付近となる位相に素早く合致させることができる。この結果、通信に必要な待機時間を削減できる。

0043

<発明者が発見した本実施形態に係る技術課題
本実施形態に示すように、イコライザ13がFFE17、FBE18を用いて構成されていると、起動時においてFFE17とFBE18の収束過程が異なることがある。例えば、この収束過程においては、FBE18による干渉波除去が十分であるものの、FFE17による干渉波除去が不十分であるときには、主信号から時間的に進んだ干渉波が残留するものの、主信号より遅れた干渉波が減少する波形となることがある。

0044

このような場合、背景技術欄に記載したMueller-Muller Timing Recovery技術を用いて、主信号と時間的に前後する干渉波信号の振幅が等しくなる条件を満たすようにサンプリング位置を推定するアルゴリズムを採用しても、エラー信号が変化してしまい、発明者らは各FFE17、FBE18の収束動作に悪影響を及ぼしてしまうことを突き止めている。

0045

<本実施形態のまとめ>
要するに、本実施形態によれば、検出部15が、起動時の無信号状態から入力信号が変化し閾値電圧Vthに達したタイミングt1を検出し、ディレイ回路16がこの検出されるタイミング後に所定の時間経過したタイミングをタイミングリカバリ14によるリカバリクロックRCLKの初期位相としている。このため、たとえ起動時の無信号状態から入力信号が変化したときにおいても、比較例の技術のようにリカバリクロックRCLKの位相をゆっくり変化させる必要がなくなり、素早く適切にリカバリクロックRCLKの初期位相を設定できる。

0046

検出部15は、A/D変換器12と並列して配置されたコンパレータ27を用いて構成され、コンパレータ27により閾値電圧Vthに達したタイミングt2を検出して出力信号とし、ディレイ回路16はコンパレータ27の出力信号を所定の時間遅延してタイミングリカバリ14に出力することでリカバリクロックRCLKの初期位相とした。この結果、コンパレータ27及びディレイ回路16を用いた簡易な回路によりリカバリクロックRCLKの初期位相を設定できる。

0047

所定の時間は、A/D変換器12の入力信号が無信号状態から始めて変化した極値付近として最大値Vmax付近となるように予め設定されているため、A/D変換器12の入力信号が最大値Vmax付近となるタイミングを初期位相とすることができ、通信初期のサンプリングタイミングを適切に設定できる。

0048

タイミングリカバリ14がリカバリクロックRCLKを生成するときには、PLL24が基準クロックPh0〜Ph3を出力し、ディレイ回路16により設定されたリカバリクロックRCLKの初期位相を起点として、ディバイダ25が基準クロックPh0〜Ph3の分周を開始して複相クロックph0〜ph79を生成し、これらの複相クロックph0〜ph79に応じてリカバリクロックRCLKを生成する。これにより、リカバリクロックRCLKの初期位相を適切に設定してリカバリクロックRCLKを継続して出力できる。

0049

(第2実施形態)
図8図11は第2実施形態の追加説明図を示す。本実施形態は、伝送線路6を車載LAN(Local Area Network)のバス106に適用し、車載機器となるECU102〜103がバス106に接続されている形態を示す。図8に示すように、バス106は分岐点106aなどを備えて車両内に敷設されており、このバス106には複数のECU102〜105が接続されている。これにより、複数のECU102〜105はCAN(Controller Area Network)規格に基づいて通信可能となっている。本実施形態はこのCAN通信拡張したCAN−FD規格を用いて通信するときの適用例を示す。CAN−FD規格は、可変データレート(Flexible Data Rate)対応の通信規格として考慮されている。

0050

図9にはCAN−FD規格の全体フレームの概要を示し、図10にはフレームの前半の基本フォーマット及び拡張フォーマットの詳細を示している。
CAN−FD規格は、2種類のデータレートのフェーズを混載した通信規格であり、図9に示す前部と後部の調停フェーズ(Arbitration Phase)AP1、AP2では、スタンダードビットレートである最大1[Mbps]、これらの中間のデータフェーズ(Data Phase)DPでは、高ビットレートである2[Mbps]以上の通信速度で通信可能と規定されている。

0051

また、図10に示す調停フェーズAP1のFDF(FD format indicator)値がレセシブ(recessive)であれば、当該フレーム中のデータフェーズDFは高ビットレート化され、ドミナント(dominant)であれば当該フレーム中のデータフェーズの通信速度はスタンダードとなるように規定されている。なお、図10中の識別符号baseIDは、送信ノード(例えば、自身のECU、他のECU)を識別するために使用される識別符号を示す。

0052

複数のECU102〜105は信号をバス106に送出するが、この信号は分岐点106aで反射することで激しく劣化し、従来技術を適用してもデータフェーズDFにおいて通信速度の高速化が困難とされてきた。しかし、第1実施形態に示す技術を基礎とした第2実施形態に係る構成を適用することで、データフェーズDFにおける通信を高速化できることが確認されている。以下、この説明を行う。

0053

CAN−FDはCANを拡張した規格であり、搬送波感知多重アクセス衝突回避方式(CDMA/CA(Carrier Sense Multiple Access with Collision Avoidance))を用いた通信方式を採用している。車両内では複数のECU102〜105がバス106により接続されているが、複数のECU102〜105が同時にバス106にデータを送出したときに、調停フェーズAP1にて調停を行い優先順位の高いものが優先的にバス106を用いて通信するように規定されている。調停フェーズAP1ではデータ衝突を生じることがあるため、調停フェーズAP1では第1実施形態に示す技術を用いず、データフェーズDFにて第1実施形態に示す技術を適用することが望ましい。そもそも調停フェーズAP1、AP2はスタンダードな低速通信を用いることが規定されているため、第1実施形態で説明した技術を使用する必要性が高くない。この理由からクラシックなCANレシーバを用いてデータ受信しても良い。

0054

そこで、図11にこの内容を実現した構成例を示す。図11に示す受信機110が第1実施形態に示す受信機10と異なるところは、クラシックなCANレシーバ128を備えており、スタンダードなビットレートの調停フェーズAP1、AP2においてクラシックCANレシーバ128を用いてデータ受信し、高ビットレートのデータフェーズDFにおいて第1実施形態の技術を用いてデータ受信しているところである。また受信機110はステート制御回路129を備え、このステート制御回路129によりFFE17、FBE18のタップ係数を調整しているところも差異となっている。

0055

受信機110は、AAF11、A/D変換器12、イコライザ13に代わるイコライザ113、タイミングリカバリ14、検出部15、ディレイ回路16、を備えると共に、クラシックCANレシーバ128及びセレクタ133を備える。

0056

イコライザ113は、ステート制御回路129、スイッチ130、及び、トレーニングパターン生成回路131を備える。ステート制御回路129は、切替部、選択制御部及びデータ受信制御部として機能する要素である。スイッチ130は、第1及び第2固定端子及び可動端子を備える3端子スイッチであり、第1固定端子がスライサ20に接続されると共に第2固定端子がトレーニングパターン生成回路131に接続され、可動端子が減算器21の負入力に接続されると共にFBE18のフィードバック入力に接続され、さらにPD22の入力に接続される。このスイッチ130は、ステート制御回路129から切替制御可能に設けられている。

0057

MCU7は、通常モード、トレーニングモードを何れか選択し、この選択されたモードに基づいて動作する。MCU7はトレーニングイネーブル信号TRenをトランシーバに送信することで、これらのモードの状態を受信機110のステート制御回路129に伝達する。

0058

ステート制御回路129は、各ブロックの状態を制御するブロックであり記憶部134を備える。ステート制御回路129は、MCU7からトレーニングイネーブル信号TRenをイネーブル入力するとトレーニングモードに移行し、アンイネーブル入力すると通常モードに移行する。ステート制御回路129は、トレーニングモードにおいて、トレーニングパターン生成回路131とFBE18と減算器21とPD22とを接続するようにスイッチ130を切替制御し、通常モードにおいてスライサ20とFBE18と減算器21とPD22とを接続するようにスイッチ130を切替制御する。

0059

トレーニングパターン生成回路131は、トレーニングモードで用いられるブロックであり、例えば疑似ランダム符号(PRBS(Pseudo Random Binary Sequence)による2値信号のトレーニングパターンを生成し、調停フェーズAP1に自身のECUの識別番号に対応した識別符号baseIDを設定すると共に、データフェーズDFにトレーニングパターンを設定して信号を出力する。

0060

トレーニングモードにおいて、ステート制御回路129は、トレーニングパターン生成回路131の出力信号をFBE18に入力させる。通常モードにおいては、ステート制御回路129は、A/D変換器12の出力信号に応じてデータの内容がフレーム中の何れにあるかを判断し、この判断結果に応じて選択信号をセレクタ133に出力する。セレクタ133は、この選択信号に応じて、クラシックCANレシーバ128又は受信機110のデータを選択し、MCU7にデータを出力する。なお、スイッチ130がスライサ20側に切替えられているときに、受信機110は通常モードでデータ受信することになる。このときの受信機110の構成は第1実施形態の受信機10と同一構成となる。

0061

前記の構成において、まずトレーニングモードにおける動作を詳細に説明する。トレーニングモードは、高ビットレート通信する場合に備えて各FFE17、FBE18のタップ係数を予め収束させるモードである。このトレーニングモードにおいて、トレーニングパターン生成回路131は、調停フェーズAP1に識別符号baseIDを設定すると共にデータフェーズDFにトレーニングパターンを設定し、当該フレームをFBE18に出力してタップ係数を収束させる。このとき、ステート制御回路129は、減算器21のエラー信号errorを最小値まで収束させるようにFFE17及びFBE18のタップ係数を生成する。これにより、FFE17及びFBE18はこのタップ係数に応じてイコライズ機能を調整できるようになる。

0062

トレーニングモードにおいて予めタップ係数の収束処理を実行しておかないと、データフェーズDFの信号を受信した後に、受信機110がタップ係数の収束動作を開始したとしても収束動作が間に合わない場合がある。

0063

このため、受信機110がデータフェーズDFの開始直後から正しくデータを受信できるように、トレーニングモードにおいてステート制御回路129が予め最適なタップ係数を識別符号baseIDに対応して記憶部134に保持しておき、通常モードにおいて識別符号baseIDに応じてタップ係数をFFE17、FBE18に書き込む。

0064

ステート制御回路129はトレーニングモードに移行するとスイッチ130を切替え、トレーニングパターン生成回路131を用いてトレーニングを実行し、トレーニング処理を終了するとタップ係数を記憶部134に保持する。記憶部134が記憶する内容を図12に示す。このトレーニングモードでは、スライサ20の出力を用いることなくトレーニングパターンを用いてFFE17、FBE18のタップ係数を収束させる。これにより、イコライザ113のFFE17、FBE18のタップ係数を速やかに収束させることができ、トレーニングモード中の64byteのデータフレームにおいてタップ係数を収束させることができる。

0065

本実施形態では記憶部134をステート制御回路129内に構成した形態を示すが、この記憶部134は受信機110の内部でも外部でもどのような場所に設置しても良い。図12に示すように、タップ係数はbaseIDに応じて記憶される。そしてタップ係数は内外からの通信に応じて記憶される。これにより、ステート制御回路129は通常モードにおいて記憶部134からbaseIDに応じたタップ係数を読出すことでデータフェーズDFにおいて使用可能になる。

0066

その後、ステート制御回路129はMCU7からの指令に応じて通常モードに切り替えられる。ステート制御回路129はA/D変換器12の出力信号を入力し調停フェーズAP1、AP2、データフェーズDFの中の何れのデータを受信しているかを判定し、この状態を判定する。

0067

ステート制御回路129は、A/D変換器12の出力信号ADCoutを用いてCAN−FDフォーマット中のFDF値がドミナント(dominant)であると判定すると、その後のBRSの受信途中のタイミングにおいて、セレクタ133をクラシックCANレシーバ128の側に切替える。これにより、FDF値がドミナントであるときには、クラシックCANレシーバ128がスタンダードなビットレートでデータフェーズDFの最中にデータ受信できる。

0068

逆に、ステート制御回路129は、A/D変換器12の出力信号ADCoutを用いてFDF値をレセシブであると判定すると、その後のBRSの受信途中において、セレクタ133をイコライザ113の側に切替える。これにより、FDFがレセシブであるときに受信機110がデータフェーズDFにおいて高ビットレートでデータ受信できる。図13は調停フェーズAP1とデータフェーズDFの境界付近の期間におけるAAF11の入力信号と出力信号を概略的に示している。AAF11の出力信号はA/D変換器12の入力信号に相当する。

0069

この図13に示すように、調停フェーズAP1の後のデータフェーズDFの当初のビットの信号Sは、その電圧波形信号反射の影響により大きく歪んだ波形となる。AAF11の入力信号はノイズに埋もれており、仮にAAF11の入力信号をイコライザ113に入力させたとしても正しく位相推定を行うことができない。しかし、本形態では、AAF11が処理した後の信号をイコライザ113及び検出部15に入力させている。この信号は高調波ノイズが除去され位相推定が実施し易い波形に成形されているため、タイミングリカバリ14が初期位相を確実に推定できるようになる。

0070

ステート制御回路129は、図13に示すようにBRSの期間中であると判定した後、検出部15のイネーブル信号enによるディバイダ25への処理を有効に動作させるようにする。この結果、検出部15がこのビットの信号Sの立上りを閾値電圧Vthにより検出し、ディレイ回路16が信号Sの最大値付近をリカバリクロックRCLKの初期位相に設定できる。これにより、高ビットレートのデータフェーズDFにおけるリカバリクロックRCLKの初期位相を確実に設定できる。

0071

以上説明したように、本実施形態によれば、前述実施形態と同様の作用効果を奏する。
また記憶部134には識別符号baseIDとタップ係数とが対応付けて予め保持され、ステート制御回路129は記憶部134に保持された識別符号baseIDに応じてタップ係数を切替えてCAN規格に基づく通信を行うため、識別符号baseIDに応じたタップ係数を用いてイコライザ113を収束させることができる。

0072

受信機110は、トレーニングモードにおいてイコライザ113のタップ係数を設定して予め記憶部134に記憶させており、通常モードにおいてイコライザ113に記憶部134に記憶されたタップ係数を設定してデータ受信するようになっている。このため通常モードにおいて適切なタップ係数を素早く設定できるようになる。これにより、例えばデータフェーズDFにおいて高ビットレートで通信する場合においても、記憶部134のタップ係数を素早く設定でき高ビットレートの通信に即座に対応できる。

0073

また受信機110は、セレクタ133を用いてクラシックCANレシーバ128とイコライザ113の出力データとを切り替えて受信データRXDとしているため、スタンダードなビットレートのデータと高ビットレートのデータの受信時に受信系を切換えて使用できる。

0074

図面中、12はA/D変換器、13、113はイコライザ、14はタイミングリカバリ、15は検出部、16はディレイ回路(初期位相設定部)、129はステート制御回路(切替部、選択制御部、データ受信制御部)、DFはデータフェーズ、AP1、AP2は調停フェーズ、を示す。

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