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技術 信号処理回路

出願人 横河電機株式会社
発明者 岩下淳一
出願日 2015年9月24日 (4年6ヶ月経過) 出願番号 2015-186992
公開日 2017年3月30日 (2年11ヶ月経過) 公開番号 2017-063281
状態 特許登録済
技術分野 アナログ←→デジタル変換 圧縮、伸長・符号変換及びデコーダ
主要キーワード 汎用入出力端子 デイジーチェイン接続 翻訳版 シリアルデジタルデータ キャプチャ時刻 データレディ信号 同期信号出力端子 Y信号
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図面 (10)

課題

複数個AD変換器デイジーチェイン接続した信号処理回路において、AD変換器の変換の同期ずれを抑制する。

解決手段

データレディ出力端子同期信号入力端子シリアルクロック入力端子とを有する複数個のAD変換器をデイジーチェイン接続した信号処理回路であって、いずれかのAD変換器のデータレディ出力端子と接続し、データレディ信号が入力されると、各AD変換器のシリアルクロック入力端子にシリアルクロックを出力し、各AD変換器のデータレディ出力端子が出力するデータレディ信号のずれを所定回数検出すると、各AD変換器の同期信号入力端子に同期信号を出力する演算装置を備える。

概要

背景

非特許文献1に記載されているように、デイジーチェイン接続に対応したAD変換器が実用化されている。図7は、AD変換器をデイジーチェイン接続した信号処理回路500を示す図である。信号処理回路500では、各AD変換器が同じタイミングでデジタル変換を行なうことが要求されているものとする。

本図の例では、3つのAD変換器(第1ADC、第2ADC、第3ADC)をデイジーチェイン接続し、MPUでシリアルデジタルデータを取り込む構成となっている。デイジーチェイン接続することで、複数のアナログデータをデジタル変換してシリアルデータとして取り込む際のシリアルインタフェイス単純化することができる。

各ADCは、アナログ入力端子AINP)、デジタル出力端子DOUT)、デジタル入力端子(DIN)、同期信号入力端子SYNC)、シリアルクロック入力端子(SCLK)、データレディ出力端子(DRDY)を備えている。

また、MPUは、デジタル入力端子(DIN)、シリアルクロック出力端子(SCLK)、データレディ入力端子(DRDY)、汎用入出力端子(GPIO)、同期信号出力端子(SYNC)を備えている。

各ADCは、同期信号入力端子(SYNC)に負パルス印加されると、リセット状態となる。本図の例では、MPUの同期信号出力端子(SYNC)が出力する同期信号パルスが、各ADCの同期信号入力端子(SYNC)に一斉に印加される。MPUが、電源投入後に同期信号パルスを出力することで、各ADCが同時にリセットし、変換の同期が取られることになる。

変換の同期が取られた各ADCは、それぞれのアナログ入力端子(AINP)に入力されたアナログデータを同じタイミングでデジタルデータに変換し、SCLKの立ち下がりエッジでデジタル出力端子(DOUT)からシフトアウトする。なお、MPUのシリアルクロック出力端子(SCLK)が出力するSCLKが、各ADCのシリアルクロック入力端子(SCLK)に一斉に入力されるように接続されている。

また、デイジーチェイン接続されたADCは、SCLKの立ち下がりエッジでデジタル入力端子(DIN)からデジタルデータをシフトインする。シフトインされたデータは、変換データをシフトアウトした後にデジタル出力端子(DOUT)からシフトアウトする。

本図の例では、第1ADCのデジタル出力端子(DOUT)をMPUのデジタル入力端子(DIN)に接続し、第2ADCのデジタル出力端子(DOUT)を第1ADCのデジタル入力端子(DIN)に接続し、第3ADCのデジタル出力端子(DOUT)を第2ADCのデジタル入力端子(DIN)に接続し、第3ADCのデジタル入力端子(DIN)は接地している。

ADCは、読み取りに対してデータレディであれば、データレディ出力端子(DRDY)をロウレベルにするが、第1ADCのデータレディ出力端子(DRDY)のみがMPUのデータレディ入力端子(DRDY)に接続されている。

図8は、信号処理回路500の動作を説明するタイミングチャートである。本図に示すように、各ADCは、ある時刻t1で同期信号入力端子(SYNC)にパルスが一斉に印加されると、同時にリセットし、同じタイミングでデジタル変換を行ない、所定期間T1後の時刻t2にDRDY信号を出力する。ただし、MPUには、第1ADCが出力するDRDY信号のみが入力される。

MPUは、DRDY信号が入力されると、SCLKを各ADCに出力する。各ADCは、SCLKのエッジでデジタルデータをシフトアウトする。デイジーチェイン接続のため、MPUは、第1ADCのデジタル出力端子(DOUT)から第1ADCの出力データ、第2ADCの出力データ、第3ADCの出力データを順次取得する。

その後は、各ADCが同じタイミングでデジタル変換を行なって、所定期間T2毎にDRDY信号を出力し、DRDY信号に応じてMPUから出力されるSCLKのエッジで、デジタルデータをシフトアウトする処理を繰り返す。

概要

複数個のAD変換器をデイジーチェイン接続した信号処理回路において、AD変換器の変換の同期ずれを抑制する。データレディ出力端子と同期信号入力端子とシリアルクロック入力端子とを有する複数個のAD変換器をデイジーチェイン接続した信号処理回路であって、いずれかのAD変換器のデータレディ出力端子と接続し、データレディ信号が入力されると、各AD変換器のシリアルクロック入力端子にシリアルクロックを出力し、各AD変換器のデータレディ出力端子が出力するデータレディ信号のずれを所定回数検出すると、各AD変換器の同期信号入力端子に同期信号を出力する演算装置を備える。

目的

本発明は、複数個のAD変換器をデイジーチェイン接続した信号処理回路において、AD変換器の変換の同期ずれを抑制することを目的とする

効果

実績

技術文献被引用数
0件
牽制数
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請求項1

データレディ出力端子同期信号入力端子シリアルクロック入力端子とを有する複数個AD変換器デイジーチェイン接続した信号処理回路であって、いずれかのAD変換器の前記データレディ出力端子と接続し、データレディ信号が入力されると、各AD変換器の前記シリアルクロック入力端子にシリアルクロックを出力し、各AD変換器の前記データレディ出力端子が出力するデータレディ信号のずれを所定回数検出すると、各AD変換器の前記同期信号入力端子に同期信号を出力する演算装置を備えることを特徴とする信号処理回路。

請求項2

前記演算装置は、各AD変換器の前記データレディ出力端子と接続し、各データレディ出力端子がデータレディ信号を出力する時間差に基づいて前記データレディ信号のずれを検出することを特徴とする請求項1に記載の信号処理回路。

請求項3

前記演算装置は、各AD変換器の前記データレディ出力端子に接続されたXOR回路の出力に基づいて前記データレディ信号のずれを検出することを特徴とする請求項1に記載の信号処理回路。

技術分野

0001

本発明は、複数個AD変換器デイジーチェイン接続した信号処理回路に関する。

背景技術

0002

非特許文献1に記載されているように、デイジーチェイン接続に対応したAD変換器が実用化されている。図7は、AD変換器をデイジーチェイン接続した信号処理回路500を示す図である。信号処理回路500では、各AD変換器が同じタイミングでデジタル変換を行なうことが要求されているものとする。

0003

本図の例では、3つのAD変換器(第1ADC、第2ADC、第3ADC)をデイジーチェイン接続し、MPUでシリアルデジタルデータを取り込む構成となっている。デイジーチェイン接続することで、複数のアナログデータをデジタル変換してシリアルデータとして取り込む際のシリアルインタフェイス単純化することができる。

0004

各ADCは、アナログ入力端子AINP)、デジタル出力端子DOUT)、デジタル入力端子(DIN)、同期信号入力端子SYNC)、シリアルクロック入力端子(SCLK)、データレディ出力端子(DRDY)を備えている。

0005

また、MPUは、デジタル入力端子(DIN)、シリアルクロック出力端子(SCLK)、データレディ入力端子(DRDY)、汎用入出力端子(GPIO)、同期信号出力端子(SYNC)を備えている。

0006

各ADCは、同期信号入力端子(SYNC)に負パルス印加されると、リセット状態となる。本図の例では、MPUの同期信号出力端子(SYNC)が出力する同期信号パルスが、各ADCの同期信号入力端子(SYNC)に一斉に印加される。MPUが、電源投入後に同期信号パルスを出力することで、各ADCが同時にリセットし、変換の同期が取られることになる。

0007

変換の同期が取られた各ADCは、それぞれのアナログ入力端子(AINP)に入力されたアナログデータを同じタイミングでデジタルデータに変換し、SCLKの立ち下がりエッジでデジタル出力端子(DOUT)からシフトアウトする。なお、MPUのシリアルクロック出力端子(SCLK)が出力するSCLKが、各ADCのシリアルクロック入力端子(SCLK)に一斉に入力されるように接続されている。

0008

また、デイジーチェイン接続されたADCは、SCLKの立ち下がりエッジでデジタル入力端子(DIN)からデジタルデータをシフトインする。シフトインされたデータは、変換データをシフトアウトした後にデジタル出力端子(DOUT)からシフトアウトする。

0009

本図の例では、第1ADCのデジタル出力端子(DOUT)をMPUのデジタル入力端子(DIN)に接続し、第2ADCのデジタル出力端子(DOUT)を第1ADCのデジタル入力端子(DIN)に接続し、第3ADCのデジタル出力端子(DOUT)を第2ADCのデジタル入力端子(DIN)に接続し、第3ADCのデジタル入力端子(DIN)は接地している。

0010

ADCは、読み取りに対してデータレディであれば、データレディ出力端子(DRDY)をロウレベルにするが、第1ADCのデータレディ出力端子(DRDY)のみがMPUのデータレディ入力端子(DRDY)に接続されている。

0011

図8は、信号処理回路500の動作を説明するタイミングチャートである。本図に示すように、各ADCは、ある時刻t1で同期信号入力端子(SYNC)にパルスが一斉に印加されると、同時にリセットし、同じタイミングでデジタル変換を行ない、所定期間T1後の時刻t2にDRDY信号を出力する。ただし、MPUには、第1ADCが出力するDRDY信号のみが入力される。

0012

MPUは、DRDY信号が入力されると、SCLKを各ADCに出力する。各ADCは、SCLKのエッジでデジタルデータをシフトアウトする。デイジーチェイン接続のため、MPUは、第1ADCのデジタル出力端子(DOUT)から第1ADCの出力データ、第2ADCの出力データ、第3ADCの出力データを順次取得する。

0013

その後は、各ADCが同じタイミングでデジタル変換を行なって、所定期間T2毎にDRDY信号を出力し、DRDY信号に応じてMPUから出力されるSCLKのエッジで、デジタルデータをシフトアウトする処理を繰り返す。

先行技術

0014

キサスインスツルメンツ社 24ビット広帯域A/DコンバータADS1271データシートRev.B翻訳版2006年11月6日 p.24、[平成27年8月18日検索インターネット(URL:http://www.tij.co.jp/jp/lit/ds/symlink/ads1271.pdf)

発明が解決しようとする課題

0015

信号処理回路500は、使用環境等によりノイズ混入する場合がある。混入したノイズは各信号線重畳する可能性があるが、仮に、信号処理回路500のSYNC信号線にノイズが重畳した場合には、そのノイズの態様によっては、一部のAD変換器のみに本来不必要なリセットがかかり、他のAD変換器にはリセットがかからないという現象が生じることがある。

0016

図9のタイミングチャートは、SYNC信号線にノイズが重畳し、3つのAD変換器のうち第2ADC、第3ADCが、ノイズの影響を受けて異なるタイミングでリセットした場合を示している。第1ADCはノイズの影響を受けていないものとする。

0017

この場合、第2ADC、第3ADCは、それぞれのリセット時点を基準としたタイミングで変換処理を行なうため、各ADCの変換の同期が取れず、DRDY信号もずれて出力される。このため、MPUが第1ADCが出力するDRDY信号に基づいてデータ取得処理を行なうと、信頼性のないデータを取得したり、データ自体を取得できない状況が生じたりする。このため、変換の同期ずれを抑制する仕組みが要望される。

0018

そこで、本発明は、複数個のAD変換器をデイジーチェイン接続した信号処理回路において、AD変換器の変換の同期ずれを抑制することを目的とする。

課題を解決するための手段

0019

上記課題を解決するため、本発明の信号処理回路は、データレディ出力端子と同期信号入力端子とシリアルクロック入力端子とを有する複数個のAD変換器をデイジーチェイン接続した信号処理回路であって、いずれかのAD変換器の前記データレディ出力端子と接続し、データレディ信号が入力されると、各AD変換器の前記シリアルクロック入力端子にシリアルクロックを出力し、各AD変換器の前記データレディ出力端子が出力するデータレディ信号のずれを所定回数検出すると、各AD変換器の前記同期信号入力端子に同期信号を出力する演算装置を備えることを特徴とする。
ここで、前記演算装置は、各AD変換器の前記データレディ出力端子と接続し、各データレディ出力端子がデータレディ信号を出力する時間差に基づいて前記データレディ信号のずれを検出することができる。
あるいは、前記演算装置は、各AD変換器の前記データレディ出力端子に接続されたXOR回路の出力に基づいて前記データレディ信号のずれを検出するようにしてもよい。

発明の効果

0020

本発明によれば、複数個のAD変換器をデイジーチェイン接続した信号処理回路において、AD変換器の変換の同期ずれを抑制することができる。

図面の簡単な説明

0021

本実施形態の信号処理回路の構成を示す図である。
同期ずれを検出した場合のリセット処理部の動作を説明するフローチャートである。
本実施形態の信号処理回路においてSYNC信号線にノイズが重畳した場合の動作を説明するタイミングチャートである。
AD変換器を3つ用いた場合の信号処理回路の構成を示す図である。
信号処理回路の第1変形例を示す図である。
信号処理回路の第2変形例を示す図である。
AD変換器をデイジーチェイン接続した信号処理回路を示す図である。
従来の信号処理回路の動作を説明するタイミングチャートである。
SYNC信号線にノイズが重畳した場合の動作を説明するタイミングチャートである。

実施例

0022

本発明の実施の形態について図面を参照して説明する。図1は、本実施形態の信号処理回路100の構成を示す図である。本図に示すように、信号処理回路100は、2つのAD変換器(第1ADC101、第2ADC102)と演算装置であるMPU110とを備えており、第1ADC101と第2ADC102とがデイジーチェイン接続されている。本例では、説明を簡単にするため、2つのAD変換器をデイジーチェイン接続した場合を例にしている。

0023

各ADC(101、102)は、従来のデイジーチェイン接続対応のAD変換器と同様であり、アナログ入力端子(AINP)、デジタル出力端子(DOUT)、デジタル入力端子(DIN)、同期信号入力端子(SYNC)、シリアルクロック入力端子(SCLK)、データレディ出力端子(DRDY)を備えている。

0024

MPU110は、デジタル入力端子(DIN)、シリアルクロック出力端子(SCLK)、データレディ入力端子(DRDY)、汎用入出力端子(GPIO)、同期信号出力端子(SYNC)を備えている。さらに、MPU110は、カウンタ112を含んだリセット処理部111を備えている。

0025

各ADC(101、102)は、同期信号入力端子(SYNC)に負パルスが印加されると、リセット状態となる。本図の例では、MPU110の同期信号出力端子(SYNC)が出力する同期信号パルスが、各ADC(101、102)の同期信号入力端子(SYNC)に一斉に印加される。これにより、第1ADC101と第2ADC102とで変換の同期が取られる
各ADC(101、102)は、アナログ入力端子(AINP)に入力されたアナログデータをデジタルデータに変換し、SCLKの立ち下がりエッジでデジタル出力端子(DOUT)からシフトアウトする。なお、MPU110のシリアルクロック出力端子(SCLK)が出力するSCLKが、各ADC(101、102)のシリアルクロック入力端子(SCLK)に一斉に入力される。

0026

また、デイジーチェイン接続においては、SCLKの立ち下がりエッジでデジタル入力端子(DIN)からデジタルデータをシフトインする。シフトインされたデータは、変換データをシフトアウトした後にデジタル出力端子(DOUT)からシフトアウトする。

0027

本図の例では、第1ADC101のデジタル出力端子(DOUT)をMPU110のデジタル入力端子(DIN)に接続し、第2ADC102のデジタル出力端子(DOUT)を第1ADC101のデジタル入力端子(DIN)に接続し、第2ADC102のデジタル入力端子(DIN)は接地している。ただし、第1ADC101のデジタル出力端子(DOUT)を別の演算装置のデジタル入力端子(DIN)に接続するようにしてもよい。

0028

ADC(101、102)は、読み取りに対してデータレディであれば、データレディ出力端子(DRDY)をロウレベルにするが、MPU110のデータレディ入力端子(DRDY)には、第1ADC101のデータレディ出力端子(DRDY)のみが接続されている。ただし、第2ADC102のデータレディ出力端子(DRDY)のみをMPU110のデータレディ入力端子(DRDY)に接続するようにしてもよい。

0029

ただし、本実施形態では、各ADC(101、102)のデータレディ出力端子(DRDY)がXOR回路120に入力され、XOR回路120の出力がMPU110の汎用入出力端子(GPIO)に入力されるようになっている。そして、MPU110が備えるリセット処理部111が汎用入出力端子(GPIO)の入力内容に応じた処理を行なう。

0030

ここで、XOR回路120は、第1ADC101のDRDY信号と第2ADC102のDRDY信号のいずれか一方が出力された場合のみにハイレベルを出力する。DRDY信号のいずれか一方が出力されることは、同期ずれが生じていることを示すため、XOR回路120の出力を監視することで、第1ADC101と第2ADC102の同期ずれを検出することができる。

0031

MPU110のリセット処理部111は、汎用入出力端子(GPIO)に入力されるXOR回路120の出力がハイレベルに変化したことで、同期ずれを検出する。具体的には、汎用入出力端子(GPIO)に入力される信号の立ち上がりエッジあるいは立ち下がりエッジを検知すればよい。

0032

図2は、同期ずれを検出した場合のリセット処理部111の動作を説明するフローチャートである。リセット処理部111は、汎用入出力端子(GPIO)に入力されるXOR回路120の出力がハイレベルに変化したことで、同期ずれを検出すると、カウンタ112のカウント値アップする(S101)。

0033

カウンタ112のカウント値があらかじめ定められた閾値以上であれば(S102:Yes)、同期信号出力端子(SYNC)から同期信号パルスを出力し(S103)、各ADC(101、102)をリセットさせる。これにより、ADC(101、102)の同期ずれ状態が解消される。そして、カウンタ112のカウント値をクリアする(S104)。

0034

ここで、閾値は任意の値を設定することができる。例えば、1回でもXOR回路120の出力がハイレベルに変化したら各ADC(101、102)をリセットさせるのであれば、閾値として1を設定しておけばよい。この場合、カウンタ112を省いてもよい。一方、ずれの発生の可能性が非常に高い場合に各ADC(101、102)をリセットさせるのであれば、閾値として比較的大きな値を設定しておけばよい。

0035

図3は、本実施形態の信号処理回路100においてSYNC信号線にノイズが重畳した場合の動作を説明するタイミングチャートである。ここでは、閾値として3が設定されているものとする。

0036

本図に示すように、各ADC(101、102)は、ある時刻t1で同期信号入力端子(SYNC)にパルスが印加されると、一斉にリセットし、同じタイミングでデジタル変換を行なって、所定期間T1後の時刻t2に同時にDRDY信号を出力する。ただし、MPUのデータレディ入力端子(DRDY)には、第1ADCが出力するDRDY信号のみが入力される。DRDY信号が同時に出力されるため、汎用入出力端子(GPIO)に入力されるXOR回路120の出力はロウレベルのままである。

0037

その後、SYNC信号線にノイズが重畳し、第1ADC101はノイズの影響を受けず、第2ADC102がノイズの影響を受けてリセットしたものとする。

0038

第1ADC101、第2ADC102は、それぞれのリセット時点を基準としたタイミングで変換処理を行なうため、各ADCの変換の同期が取れず、DRDY信号もずれて出力される。このため、汎用入出力端子(GPIO)に入力されるXOR回路120の出力が、いずれか一方のDRDY信号(図3においてはDRDY1信号あるいはDRDY2信号)が出力されている期間においてハイレベルに変化する。

0039

MPU110のリセット処理部111は、ハイレベルに変化した回数をカウンタ112でカウントする。そして、カウント値が、閾値として設定されている3になると同期信号出力端子(SYNC)から同期信号パルスを出力する(時刻t3)。これにより、第1ADC101、第2ADC102が同時にリセットされるため、同期ずれ状態が解消され、所定期間T1後の時刻t4に同時にDRDY信号が出力される。

0040

以上説明したように、本実施形態の信号処理回路100によれば、各AD変換器が出力するデータレディ信号を監視することで、変換の同期ずれを検出し、変換の同期ずれを検出した場合に、AD変換をリセットさせるため、複数個のAD変換器をデイジーチェイン接続した信号処理回路において、AD変換器の変換の同期ずれを抑制することができる。

0041

なお、上述の例では、AD変換器を2つとしたが、3つ以上とすることもできる。図4は、3つのAD変換器(第1ADC101、第2ADC102、第3ADC103)をデイジーチェイン接続した信号処理回路を示している。本図の例では、第1ADC101と第2ADC102のデータレディ出力端子(DRDY)がXOR回路120に入力され、XOR回路120の出力と第3ADC103のデータレディ出力端子(DRDY)が第2XOR回路121に入力され、第2XOR回路121の出力がMPU110の汎用入出力端子(GPIO)に入力されるようになっている。このように、3つ以上のAD変換器をデイジーチェイン接続する場合には、各AD変換器からのDRDY信号がXOR回路を通るように、XOR回路を多段に接続すればよい。

0042

図5は、図1に示した信号処理回路100の第1変形例を示す図である。第1変形例では、XOR回路120のハイレベル変化回数をカウントするカウンタ124をMPU110の外部に設けるようにしている。

0043

MPU110のリセット処理部113は、カウンタ124のカウント値を監視し、あらかじめ定められた閾値以上となった場合に同期信号出力端子(SYNC)から同期信号パルスを出力する。あるいは、カウンタ124に閾値を設定しておき、カウント値が閾値以上になった場合にカウンタ124がリセット処理部113に通知するようにしてもよい。

0044

図6は、図1に示した信号処理回路100の第2変形例を示す図である。第2変形例では、XOR回路を用いずに、各AD変換器からのDRDY信号を直接MPU110の汎用入力端子(GPIO1、GPIO2)に入力する。

0045

MPU110のリセット処理部116は、カウンタ118に加え、時間差検出部117を備えている。時間差検出部117は、汎用入力端子(GPIO1、GPIO2)に入力される信号のずれを検出するブロックであり、例えば、入力信号エッジタイミングキャプチャする機能を有するタイマを用いて構成することができる。そして、2つの入力信号のエッジタイミングのキャプチャ時刻が異なっていれば同期ずれが発生したと判定する。

0046

すなわち、時間差検出部117の検出結果は、XOR回路120の出力と同じ意味を有することになる。このため、MPU110は、時間差検出部117がずれを検出した回数をカウンタ118でカウントし、カウント値が閾値以上になった場合に、同期信号出力端子(SYNC)から同期信号パルスを出力する。

0047

これらの変形例においても、信号処理回路は、各AD変換器が出力するデータレディ信号を監視することで、変換の同期ずれを検出し、変換の同期ずれを検出した場合に、AD変換をリセットさせるため、複数個のAD変換器をデイジーチェイン接続した信号処理回路において、AD変換器の変換の同期ずれを抑制することができる。

0048

100…信号処理回路
101…第1ADC
102…第2ADC
103…第3ADC
110…MPU
111…リセット処理部
112…カウンタ
113…リセット処理部
116…リセット処理部
117…時間差検出部
118…カウンタ
120…XOR回路
121…第2XOR回路
124…カウンタ

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