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技術 半導体装置

出願人 東芝メモリ株式会社
発明者 池田圭司佐久間究齋籐真澄
出願日 2015年9月15日 (4年5ヶ月経過) 出願番号 2015-181381
公開日 2017年3月23日 (2年10ヶ月経過) 公開番号 2017-059607
状態 特許登録済
技術分野 半導体メモリ 不揮発性半導体メモリ
主要キーワード マンガンシリサイド ワイドバンドギャップ材料 鉄シリサイド 柱状半導体 エルビウムシリサイド パラジウムシリサイド クロムシリサイド コンタクト接続
関連する未来課題
重要な関連分野

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図面 (20)

課題

トランジスタ占有面積を低減する。

解決手段

この半導体装置は、基板上に基板の上面と交差する第1の方向に配列された複数の第1導電層を備える。階段配線部は、第1導電層の端部の位置を互いに異ならせている。更にこの半導体装置は、階段状配線部に電気的に接続されるトランジスタを備える。そのトランジスタは、第1の方向を長手方向として延びるチャネル層と、チャネル層の周囲に配置されたゲート絶縁膜と、ゲート絶縁膜の周囲に配置されたゲート電極層とを備える。

概要

背景

半導体記憶装置の1つに、フラッシュメモリがある。特にNAND型フラッシュメモリは、低コスト且つ大容量であることから一般に広く利用されている。また、これまで、このNAND型フラッシュメモリの更なる大容量化のための技術が多く提案されている。その1つが、メモリセルを三次元的に配置させた構造である。このような3次元型の半導体記憶装置では、メモリセルが所定方向に配置され、その当該所定に配置されたメモリセルの各々から導電層基板と水平方向に延び、基板と垂直方向に積層されている。

このような3次元型の半導体記憶装置において、メモリ及び導電層の積層数が増加すると、メモリセルと外部回路とを接続させるためのスイッチングトランジスタ個数が増加し、その占有面積が増加する。このため、これらのトランジスタの占有面積を削減することが求められている。

概要

トランジスタの占有面積を低減する。この半導体装置は、基板上に基板の上面と交差する第1の方向に配列された複数の第1導電層を備える。階段配線部は、第1導電層の端部の位置を互いに異ならせている。更にこの半導体装置は、階段状配線部に電気的に接続されるトランジスタを備える。そのトランジスタは、第1の方向を長手方向として延びるチャネル層と、チャネル層の周囲に配置されたゲート絶縁膜と、ゲート絶縁膜の周囲に配置されたゲート電極層とを備える。

目的

特開2009−266944号公報






以下に記載の実施の形態は、トランジスタの占有面積を低減することができる半導体装置を提供する

効果

実績

技術文献被引用数
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牽制数
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請求項1

基板上に前記基板の上面と交差する第1の方向に配列された複数の第1導電層と、前記第1導電層の端部の位置を互いに異ならせて構成された階段配線部と、前記階段状配線部に電気的に接続されるトランジスタとを備え、前記トランジスタは、前記第1の方向を長手方向として延びるチャネル層と、前記チャネル層の周囲に配置されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に配置されたゲート電極層とを備えたことを特徴とする、半導体装置

請求項2

前記チャネル層は、酸化物半導体を含む、請求項1記載の半導体装置。

請求項3

前記ゲート電極層は前記基板の上面に水平な方向に沿って延びる接続部を備える、請求項1記載の半導体装置。

請求項4

前記チャネル層の下端部は、前記基板に接続される、請求項1記載の半導体装置。

請求項5

前記チャネル層の下端部は、対応する前記ゲート電極層の下端部よりも前記基板側に位置する、請求項1記載の半導体装置。

請求項6

前記チャネル層の下端部は、前記階段状配線部に接続される、請求項1記載の半導体装置。

請求項7

次元状に配列されたメモリセルを含むメモリセルアレイを更に備え、前記第1の方向に配列された前記メモリセルの各々は、前記第1の方向に配列された複数の前記第1導電層のいずれかに接続される、請求項1記載の半導体装置。

請求項8

前記階段状配線部から前記第1の方向に延びる第2導電層と、前記第2導電層の上端に接続される上層配線とを更に備え、前記チャネル層は、前記第2導電層及び前記上層配線を介して前記階段状配線部と電気的に接続される、請求項1記載の半導体装置。

請求項9

前記チャネル層は、酸化物半導体を含む、請求項8記載の半導体装置。

請求項10

前記ゲート電極層は前記基板に水平な方向に沿って延びる接続部を備える、請求項8記載の半導体装置。

技術分野

0001

以下に記載の実施の形態は、半導体装置に関する。

背景技術

0002

半導体記憶装置の1つに、フラッシュメモリがある。特にNAND型フラッシュメモリは、低コスト且つ大容量であることから一般に広く利用されている。また、これまで、このNAND型フラッシュメモリの更なる大容量化のための技術が多く提案されている。その1つが、メモリセルを三次元的に配置させた構造である。このような3次元型の半導体記憶装置では、メモリセルが所定方向に配置され、その当該所定に配置されたメモリセルの各々から導電層基板と水平方向に延び、基板と垂直方向に積層されている。

0003

このような3次元型の半導体記憶装置において、メモリ及び導電層の積層数が増加すると、メモリセルと外部回路とを接続させるためのスイッチングトランジスタ個数が増加し、その占有面積が増加する。このため、これらのトランジスタの占有面積を削減することが求められている。

先行技術

0004

特開2009−266944号公報

発明が解決しようとする課題

0005

以下に記載の実施の形態は、トランジスタの占有面積を低減することができる半導体装置を提供するものである。

課題を解決するための手段

0006

以下に記載の実施の形態に係る半導体装置は、基板上に基板の上面と垂直な第1の方向に配列された複数の第1導電層を備える。階段配線部は、第1導電層の端部の位置を互いに異らせて構成される。更にこの半導体装置は、階段状配線部に電気的に接続されるトランジスタを備える。そのトランジスタは、第1の方向を長手方向として延びるチャネル層と、チャネル層の周囲に配置されたゲート絶縁膜と、ゲート絶縁膜の周囲に配置されたゲート電極層とを備える。

図面の簡単な説明

0007

第1の実施の形態の不揮発性半導体記憶装置100の構造の一例を模式的に示す斜視図である。
第1の実施の形態のメモリセルアレイMRの一部の構造を示す斜視図である。
1つのNANDセルユニットNUの等価回路図である。
1つのメモリセルMC等の斜視断面図である。
メモリセルアレイMRの一部を示す平面図である。
第1の実施の形態のメモリセルアレイMR及び階段部CRの構造を説明する断面図である。
トランジスタTrの配列を説明する平面図である。
トランジスタTrの配列及び構造を説明する斜視図である。
第1の実施の形態の半導体記憶装置100の製造方法を説明する工程図である。
第1の実施の形態の半導体記憶装置100の製造方法を説明する工程図である。
第1の実施の形態の半導体記憶装置100の製造方法を説明する工程図である。
第1の実施の形態の半導体記憶装置100の製造方法を説明する工程図である。
第1の実施の形態の半導体記憶装置100の製造方法を説明する工程図である。
第1の実施の形態の半導体記憶装置100の製造方法を説明する工程図である。
第1の実施の形態の半導体記憶装置100の製造方法を説明する工程図である。
第1の実施の形態の半導体記憶装置100の製造方法を説明する工程図である。
第1の実施の形態の半導体記憶装置100の製造方法を説明する工程図である。
第1の実施の形態の半導体記憶装置100の製造方法を説明する工程図である。
第1の実施の形態の半導体記憶装置100の製造方法を説明する工程図である。
第1の実施の形態の半導体記憶装置100の製造方法を説明する工程図である。
第2の実施の形態の構造を説明する断面図である。

実施例

0008

次に、実施の形態に係る不揮発性半導体記憶装置を、図面を参照して詳細に説明する。なお、これらの実施の形態はあくまでも一例であり、本発明が限定する意図で示されるものではない。また、以下の実施の形態で用いられる不揮発性半導体記憶装置の各図面は模式的なものであり、層の厚み、幅、比率などは現実のものとは異なる。

0009

以下の実施の形態は、基板に垂直に柱状に設けられたチャネルとしての半導体層と、半導体層の側面に電荷蓄積層を介して設けられるゲート電極層とを有するMONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)型のメモリセル(トランジスタ)が、高さ方向に複数設けられた構造の不揮発性半導体記憶装置に関するものである。しかし、これも本発明を限定する意図ではなく、他の形式の電荷蓄積層、例えばSONOS型(Semiconductor-Oxide-Nitride-Oxide-Semiconductor)のメモリセルや、フローティングゲート型のメモリセルにも本発明は適用可能である。

0010

[第1の実施の形態]
図1は、第1の実施の形態の不揮発性半導体記憶装置100の構造の一例を模式的に示す斜視図である。不揮発性半導体記憶装置100は、メモリセルアレイMR、ワード線駆動回路12、ソース側選択ゲート線駆動回路13、ドレイン側選択ゲート線駆動回路14、センスアンプ15、ワード線WL、ソース側選択ゲート線SGS、ドレイン側選択ゲート線SGDビット線BLを有している。

0011

メモリセルアレイMRは、半導体基板図1では図示せず)の上において、複数のメモリセルMC(メモリトランジスタ)を直列に接続してなるメモリストリングMS、メモリストリングMSの両端にそれぞれ接続されるドレイン側選択トランジスタS1、及びソース側選択トランジスタS2を備える。なお、メモリストリングMS、その両端に接続されるドレイン側選択トランジスタS1及びソース側選択トランジスタS2を、以下では「NANDセルユニットNU」と称する。

0012

後述するように、メモリセルMCは、チャネルとなる柱状の半導体膜の側面に電荷蓄積層を含むメモリ層を介して制御ゲート電極(ワード線)が設けられる構造を有し、ドレイン側選択トランジスタS1及びソース側選択トランジスタS2は、柱状の半導体膜の側面に電荷蓄積層を含むメモリ層を介して選択ゲート電極選択ゲート線)が設けられる構造を有している。図1は、図示の簡略化のため、1つのメモリストリングMSに4個のメモリセルMCが設けられている場合を例示しているが、1つのメモリストリングMS中のメモリセルMCの数は、これに限られないことは言うまでもない。

0013

ワード線WLは、図1中のX方向(ワード線方向)に隣接するメモリセルに共通接続されている。また、ソース側選択ゲート線SGSは、ワード線方向に隣接するソース側選択トランジスタS2に共通接続されており、ドレイン側選択ゲート線SGDは、ワード線方向に隣接するドレイン側選択トランジスタS1に共通接続されている。なお、以下の説明において、ソース側選択ゲート線SGS及びドレイン側選択ゲート線SGDを総称して単に「選択ゲート線」と表記することがある。また、ドレイン側選択トランジスタS1及びソース側選択トランジスタS2を総称して単に「選択トランジスタ」と表記することがある。なお、メモリストリングMS中のメモリセルMCのうち、ソース側選択ゲート線SGS及びドレイン側選択ゲート線SGDに近接する1つまたは複数のメモリセルMCは、データ記憶には用いられないダミーセルとして取り扱われることがある。ダミーセルは2個以上でも良いし、また、ダミーセルを省略することも可能である。

0014

さらに、ビット線BLは、X方向(ワード線方向)に交差するY方向(ビット線方向)を長手方向として伸びるように配設され、且つX方向に所定ピッチで配列される。ビット線BLは、複数のメモリストリングMSとドレイン側選択トランジスタS1を介して接続される。ソース線SLは、図1では図示は省略されているが、例えばY方向を長手方向として配設され、メモリストリングMSとソース側選択トランジスタS2を介して接続される。

0015

ワード線駆動回路12は、ワード線WLに印加する電圧を制御する回路であり、ソース側選択ゲート線駆動回路13は、ソース側選択ゲート線SGSに印加する電圧を制御する回路であり、ドレイン側選択ゲート線駆動回路14は、ドレイン側選択ゲート線SGDに印加する電圧を制御する回路である。また、センスアンプ15は、選択されたメモリセルからビット線BLに読み出された信号(電圧)を増幅する回路である。ワード線駆動回路12、ソース側選択ゲート線駆動回路13、及びドレイン側選択ゲート線駆動回路14はいずれも、積層方向(第1の方向)を長手方向にして延びる柱状チャネル層を備えた縦型トランジスタTrを備えている。この点については後で詳しく説明する。

0016

階段状配線部CRは、ワード線WLと選択ゲート線SGD、SGSを、コンタクトに接続するための配線部である。ワード線WL、選択ゲート線SGS、SGDは、それぞれその上部において独立にコンタクトと接続できるよう、階段状に加工された構造を有している。階段状に加工されたこれらの配線の端部の上面は、コンタクト接続領域とされ、その上面からはコンタクトプラグ16が延びている。さらに、そのコンタクトプラグ16の上端には、上層配線17が形成されている。ワード線駆動回路12、ソース側選択ゲート線駆動回路13、及びドレイン側選択ゲート線駆動回路14は、このコンタクトプラグ16及び上層配線17を介して階段状配線部CRに接続されている。なお、階段状配線部CRは、図1ではメモリセルアレイMRのX方向の側部にのみ図示されているが、後述するように、階段状配線部CRは、メモリセルアレイMRのY方向の側部も含め、メモリセルアレイMRの全周を囲うように形成されていてもよい。

0017

次に、メモリセルアレイMRの構造の詳細を、図2図4を参照して説明する。図2は、メモリセルアレイMRの一部の構造を示す斜視図であり、図3は、1つのNANDセルユニットNUの等価回路図であり、図4は1つのメモリセルMC等の斜視断面図である。

0018

図2に示すように、メモリセルアレイMRは、半導体基板SB上に、基板SBの上面と垂直な積層方向に沿って、層間絶縁層21と、導電層22とを交互に積層させた構造を有している。この導電層22は、メモリセルMCの制御ゲート(ワード線WL)、ソース側選択ゲート線SGS及びドレイン側選択ゲート線SGDとして機能する。層間絶縁層21は、これら導電層22の上下に配置され、導電層22同士を電気的に絶縁する。

0019

導電層22は、例えばタングステン(W)、窒化タングステン(WN)、タングステンシリサイド(WSix)、タンタル(Ta)、窒化タンタル(TaN)、タンタルシリサイド(TaSix)、パラジウムシリサイド(PdSix)、エルビウムシリサイド(ErSix)、イットリウムシリサイド(YSix)、白金シリサイド(PtSix)、ハフニウムシリサイド(HfSix)、ニッケルシリサイド(NiSix)、コバルトシリサイド(CoSix)、チタンシリサイド(TiSix)、バナジウムシリサイド(VSix)、クロムシリサイド(CrSix)、マンガンシリサイド(MnSix)、鉄シリサイド(FeSix)、ルテニウム(Ru)、モリブデン(Mo)、チタン(Ti)、窒化チタン(TiN)、バナジウム(V)、クロム(Cr)、マンガン(Mn)、鉄(Fe)、コバルト(Co)、ニッケル(Ni)、金(Au)、銀(Ag)又は銅(Cu)、又はその化合物により形成され得るが、不純物を添加されたポリシリコンにより形成されていてもよい。

0020

また、このような層間絶縁層21と導電層22の積層体を貫通するように、半導体層23が、積層方向(図2のZ方向)を長手方向として、XY平面内において所定のピッチで配列されている。半導体層23と導電層22及び層間絶縁層21の積層体との間には、トンネル絶縁層103、電荷蓄積層を含むメモリ層104、及びブロック絶縁層105が形成されている。メモリ層104は、シリコン窒化膜などの電荷蓄積層、及びシリコン酸化膜などの酸化膜積層構造から形成され得る。メモリ膜104は、シリコン窒化膜等を用いる代りに、導電膜を用いたフローティングゲート構造としてもよい。この電荷蓄積層への電荷蓄積量によってメモリセルMCの閾値電圧が変化し、メモリセルMCはこの閾値電圧に対応するデータを保持する。

0021

半導体層23は、NANDセルユニットNUに含まれるメモリセルMC、及び選択トランジスタS1、S2のチャネル領域(ボディ)として機能するものである。これら半導体層23は、その上端においてコンタクトCbを介してビット線BLに接続される。ビット線BLは、Y方向を長手方向として、X方向に所定ピッチで配列される。

0022

また、半導体層23の下端は半導体基板SBに電気的に接続されており、後述するように、半導体層23の下端はこの基板SB及び後述するソースコンタクトLIを介してソース線SLに接続される。ソース線SLは、ビット線BLと同様に、Y方向を長手方向として配列される。
なお、メモリセルアレイMR内の層間絶縁層21と導電層22との積層体は、データ消去最小単位であるブロック毎に分断されている。分断の境界においてはトレンチTbが形成されており、このトレンチTbには、図示しない層間絶縁層が埋め込まれ、更にその層間絶縁層を貫通して前述したソースコンタクトLIが形成されている。このソースコンタクトLIは、その下端が半導体基板SBに接続される一方、その上端がソース線SLに接続されている。

0023

図3は、1つのNANDセルユニットNUの等価回路図である。このメモリセルアレイMRでは、1つのNANDセルユニットは、複数個のメモリセルMCからなるメモリストリングMS、メモリストリングMSの上端とビット線BLとの間に接続されるドレイン側選択トランジスタS1、及びメモリストリングMSの下端とソース線SLとの間に接続されるソース側選択トランジスタS2を備えている。

0024

1つのメモリセルMCの具体的な構造の一例を図4に示す。柱状の半導体層23は、酸化膜コア101と、その周囲を取り囲む柱状の半導体部102とを備えている。酸化膜コア101は、例えばシリコン酸化膜(SiO2)からなり、柱状半導体102は、例えばシリコン(Si)、シリコンゲルマニウム(SiGe)、シリコンカーバイド(SiC)、ゲルマニウム(Ge)、又は炭素(C)などからなり、単層、あるいは2層で形成され得る。

0025

この柱状半導体102の周囲には、トンネル絶縁層103、電荷蓄積層を含むメモリ層104、及びブロック絶縁層105が、柱状半導体102を取り囲むように形成されている。トンネル絶縁層103は、例えばシリコン酸化膜(SiOx)からなり、メモリセルMCのトンネル絶縁層として機能する。メモリ層104は、例えばシリコン窒化膜(SiN)からなる電荷蓄積層を含み、書き込み動作により柱状半導体102からトンネル絶縁層103を介して注入された電子トラップさせる機能を有する。ブロック絶縁層105は、例えばシリコン酸化膜から形成され得る。

0026

上記のトンネル絶縁層103、メモリ層104、及びブロック絶縁層105をまとめてゲート絶縁層GLと称する。ゲート絶縁層GLは図4の場合は3層で構成されているが、層の数や順序、材料等を異ならせた種々の構造が考えられるが、少なくとも上記で説明した電荷蓄積層は含まれる。

0027

なお、トンネル絶縁層103、及びブロック絶縁層105の材料としては、シリコン酸化膜(SiOx)の他、例えばAl2O3、Y2O3、La2O3、Gd2O3、Ce2O3、CeO2、Ta2O5、HfO2、ZrO2、TiO2、HfSiO、HfAlO、ZrSiO、ZrAlO、AlSiOなどを用いることも可能である。

0028

この例では、トンネル絶縁層103、メモリ層104は、柱状半導体102の側面全域に形成されるように図示されているが、これに限らず、ワード線WLの側面にのみ形成することも可能である。

0029

そして柱状半導体102の周囲には、柱状の半導体層23を取り囲むようにトンネル絶縁層103、メモリ層104、及びブロック絶縁層105を介して前述の層間絶縁層21と、導電層22として機能するタングステン電極108とが交互に積層されている。

0030

メモリセルアレイMRの一部の平面図である図5に示すように、半導体層23(柱状半導体102)は、X方向(ワード線方向)、及びY方向(ビット線方向)に対し斜め方向に一列に並ぶように配列され、これにより半導体層23の配列密度を大きくし、メモリセルMCの配列密度を高めている。Y方向に延びる1本のビット線BLは、この斜め方向に配置された半導体層23のいずれか1つに接続されており、これにより、2つのソースコンタクトLIに挟まれた1つの領域(メモリフィンガー)中の1つのメモリストリングMSのみが接続され得る。ただし、これはあくまでも一例であり、X方向及びY方向に沿って半導体層23が並ぶようにすることも可能である。また、ソースコンタクトLIは、X方向を長手方向としてストライプ状に形成され、トレンチTb内に層間絶縁層21’を介して埋め込まれている。

0031

図6は、メモリセルアレイMR及び階段部CRの構造を説明する断面図である。半導体基板SB上に、基板SBに対して垂直方向に延在し、その底部が基板SB内に位置するように半導体層23が形成されている。半導体層23の側面の、基板SBの表面より上方部分には、順次トンネル絶縁層103及び電荷蓄積層を含むメモリ層104、並びにブロック絶縁層105が形成されている。さらに、半導体層23の周りに、トンネル絶縁層103、メモリ層104、及びブロック絶縁層105を介して、導電層22と層間絶縁層21とが交互に積層された積層体が形成されている。

0032

そして、半導体層23は、その下端において基板SBと電気的に接続されている。なお、図示の例では、ブロック絶縁層105は、導電層22の上下面も覆うように形成されているが、ブロック絶縁層105を、トンネル絶縁層103及びメモリ層104と同様に、半導体層23の周囲にのみ形成してもよい。

0033

階段部CRは、図6に示すように、メモリセルアレイMRから延長された導電層22(第2導電層)及び層間絶縁膜21を、その端部の位置が互いに異なる階段形状に形成したものである。そして、その階段部(コンタクト接続領域)の上面からはコンタクトプラグ16が延び、その上端には上層配線17が形成されている。上層配線17は、図7に示すように、X方向、すなわち階段部の最下層の方向に向かって延びるのが好適である。

0034

なお、図6に図示した例では、ソース側選択トランジスタSTS、及びドレイン選択ゲートトランジスタSTDでは、3本の導電層22がコンタクトプラグ16及び上層配線17により短絡され、1つの選択ゲート線を構成している。

0035

そして、この上層配線17と基板SBとの間に、ワード線駆動回路12、ソース側選択ゲート線駆動回路13、及びドレイン側選択ゲート線駆動回路14を構成する縦型のトランジスタTrが接続されている。図6では、ソース側選択ゲート線駆動回路13中の1つのトランジスタTrのみが代表的に図示されているが、他のトランジスタTrも同一の構造とすることができる。トランジスタTrは、積層方向に並ぶ独立したワード線WL、選択ゲート線SGD、SGSのそれぞれに接続される。この実施の形態では、図7に示すように、階段状配線部CRの最下層部に隣接して、Y方向に沿って複数のトランジスタTrが配列されている。ただし、これはトランジスタTrの配列の方法の一例に過ぎず、トランジスタTrの占有面積を縮小することができる様々な他の配列方法が採用可能である。なお、ビット線BLに接続されるトランジスタTr(図1)も同様の構造を有するものとすることができる。

0036

このトランジスタTrは、図6に示すように、柱状チャネル層201、ゲート絶縁膜202、及びゲート電極層203を備えている。柱状チャネル層201は、トランジスタTrのチャネル部を構成する半導体層である。柱状チャネル層201の上端は、コンタクトプラグ16及び上層配線17を介して階段状配線部CRに接続される。また、柱状チャネル層201の下端は、半導体基板SB上に形成された拡散層DLに接続されている。この拡散層DRは、外部回路との接続を制御するためのトランジスタ(図示せず)の一部である。柱状チャネル層201の材料は、単結晶シリコンやポリシリコンであってよいが、ワイドバンドギャップ材料である酸化物半導体(例えばInGaZnO、ZnO、SnO2など)が好適である。酸化物半導体を材料とする場合、トランジスタTrをいわゆるpn接合が不要なジャンクションレストランスタとすることができ、トランジスタTrをより少ない工程数で製造することができる。また、トランジスタTr微細化が進展した場合にも、その伝導度を高く維持することができる。

0037

ゲート絶縁膜202は、柱状チャネル層201の側面を囲うように形成され、トランジスタTrのゲート絶縁膜として機能する。ゲート絶縁膜202の材料は、シリコン酸化膜(SiO2)、シリコン窒化膜(SiN)とすることができるが、金属酸化物(例えば、HfOxなど)とすることも可能である。

0038

ゲート電極層203は、ゲート絶縁膜202の周囲を囲うように形成され、トランジスタTrのゲート電極として機能する。ゲート電極層203の材料としては、タングステン(W)、チタン(Ti)、銅(Cu)、窒化チタン(TiN)、窒化タングステン(WN)などが選択され得る。また、ゲート電極層203は、その上端付近から水平方向に延びるフランジ部203F(接続部)を備えている。このフランジ部203Fは、図示しないコンタクトプラグ等に接続させて外部回路からゲート制御を受けるための導電部である。フランジ部203Fは、ゲート電極層203の材料と同一の材料で形成されていてもよいし、別の材料であってもよい。
このフランジ部203Fは、トランジスタTrがY方向に沿って配列されている場合、X方向に延びるように形成されるのが好適である(図8参照)。ただし、フランジ部203Fの長手方向はX方向に限定されるものではなく、上層配線17の向きやトランジスタTrの配列に応じて適宜変更することは可能である。
なお、階段状配線部CRは、前述したように、メモリセルアレイMRのX方向の側部だけでなく、Y方向の側部にも形成することができる。

0039

次に、図9A図9Fを参照して、第1の実施の形態の半導体記憶装置の製造方法について説明する。導電層22と層間絶縁膜21の積層体は、後述するように、まず層間絶縁膜と犠牲膜を交互に積層し、犠牲膜を除去した後、その犠牲膜が除去された空隙(エアギャップ)に導電層102を埋め込むことにより形成される。導電層102は、その抵抗率の低減の観点から、例えばタングステン等の金属膜を材料として構成することが好適である。しかし、タングステンとシリコン酸化膜とを貫通するメモリホールMHを高密度に形成することは容易ではない。このため、金属膜からなる導電層102と層間絶縁膜103との積層体は、次に説明するように、層間絶縁膜と犠牲膜を交互に積層し、犠牲膜を除去した後、その犠牲膜が除去された空隙に導電層102を埋め込むことにより形成される。以下、図9A〜9Fを参照して詳しく説明する。

0040

最初に、図9Aに示すように、半導体基板SB上に層間絶縁膜21を、それらの間に犠牲層22’を挟んで積層する。犠牲層22’は、層間絶縁膜21がシリコン酸化膜である場合、シリコン窒化膜(SiN)から形成され得る。

0041

続いて、図9Bに示す如く、犠牲層22’及び層間絶縁膜21の積層体の端部に階段形状を与え、前述の階段状配線部CRを形成する。この階段状配線部は、図9Cに示すように、最上層の層間絶縁膜21の上面にレジストRを塗布し、これを徐々にスリミング処理しつつ犠牲層22’及び層間絶縁膜21をエッチングすることにより形成される。スリミング等方的に実行されるため、階段状配線部CRは、メモリセルアレイMRの全周囲を覆うように形成される。

0042

続いて、図9Dに示すように、この積層体を埋め込むよう、層間絶縁膜200が堆積される。そして、図9Eに示すように、犠牲層22’と層間絶縁膜21の積層体のうち、メモリセルアレイMRが形成されるべき部分に、メモリホールMHを、フォトリソグラフィ及びエッチング技術を用いて形成する。

0043

さらに、図9Fに示すように、このメモリホールMHの側壁に、プラズマCVD法等を用いて前述のメモリ層104及びトンネル絶縁層103を順に堆積させる。その後、メモリホールMHの内部を埋めるように前述の半導体層23を形成しメモリユニットMUを形成する。半導体層23は、例えばアモルファスシリコンを堆積させた後、所定の熱工程により、アモルファスシリコンを結晶化させることにより形成される。

0044

このメモリユニットMUが形成された後、RIEを実行して、層間絶縁膜21及び犠牲層22’を貫通するトレンチTb(図5)を形成する。そして、トレンチTbを介してホットリン酸溶液を用いたウエットエッチングを実行する。これにより、図9Gに示すように犠牲膜22’が除去される。犠牲膜22’が除去された後には、エアギャップAGが形成される。その後、このエアギャップAGの壁面に対し、CVD法等を用いてブロック絶縁膜105を所定の膜厚まで形成し、その後、残ったエアギャップAGにタングステン等の金属を埋め込んで、図6に示す積層構造が完成する。なお、トレンチTbには、シリコン酸化膜などの絶縁膜が形成されるか、またはシリコン絶縁膜などの側壁膜を介して、ソースコンタクトLIとなる導電膜(タングステンなど)が埋め込まれる。

0045

続いて、トランジスタTrの形成の手順を、図10A図10Eを参照して説明する。
最初に、図10Aに示すように、階段状配線部CRの端部(最下層の導電層22の端部付近)に、トランジスタTrを形成するためのトレンチT1を、マスクM1を用いた反応性イオンエッチング(RIE)により形成する。図10A紙面垂直方向沿って多数のトレンチT1が形成される。ただし、トレンチT1は、その底部が半導体基板SBに到達しない程度の高さまで掘り込まれる。なお、このトレンチT1と、コンタクトプラグ16を埋め込むためのトレンチとを同時に形成することも可能である。

0046

続いて、図10Bに示すように、マスクM1を一部エッチングして、上述したフランジ部203Fを形成するためのトレンチTfを形成する。このトレンチTfは、トレンチT1の上部からX方向を長手方向として延びるように形成される。そして、このトレンチT1の底面、側面と、トレンチTfを埋めるように、ALD法等を用いて金属膜203’を堆積させる。この金属膜203’は、前述したゲート電極層203及びフランジ部203fを構成する。

0047

続いて、図10Cに示すように、マスクM1を剥離し、新たにトレンチT1にのみ開口を有するマスクM2を堆積させる。そして、このマスクM2を用いたRIEにより、金属膜203’及びその下層の層間絶縁膜200を貫通して基板SBに到達するトレンチT2を形成する。そして、図10Dに示すように、このトレンチT2の側壁に沿って、例えばCVD法等を用いてゲート絶縁膜202を堆積させた後、更にALD法等を用いて柱状チャネル層201を堆積させる。柱状チャネル層201は、例えばInGaZnO等の酸化物半導体を材料として形成され得る。このようにして柱状チャネル層201の下端が拡散層DLに接続されるよう形成されることにより、トランジスタTrの構造が完成する。その後、図10Eに示すように、柱状チャネル層201とコンタクトプラグ16とを上層配線17等により接続し、更に層間絶縁膜200を堆積させ、CMP法等により表面形状を平坦化することにより、図6に示した構造が完成する。

0048

以上のように、本実施の形態の製造方法では、半導体基板SBに到達しないトレンチT1に沿ってゲート電極層203を形成した後、更に半導体基板SBに到達するトレンチT2を形成する。このため、ゲート電極層203と半導体基板SBとの接触は回避され、半導体基板SBに金属汚染が生じることが回避される。

0049

また、このような手順でトレンチT1、T2が形成されることにより、ゲート電極層203の下端は柱状チャネル層201の下端よりも上方に位置することになる。また、ゲート電極層203の上端は柱状チャネル層201の上端よりも上方に位置することになる。これにより、ゲート電極層203で覆われない柱状チャネル層201が、トランジスタTrのソース・ドレインとして機能し得る。前述の通り、このトランジスタTrは、柱状チャネル層201が酸化物半導体を材料として形成される場合、ジャンクションレストランジスタとして形成することができる。この場合、ソース・ドレインの形成のための不純物注入工程は不要であり、製造工程数を少なくしつつ、占有面積の小さいトランジスタTrを形成することができる。

0050

以上説明したように、第1の実施の形態の半導体装置によれば、ワード線駆動回路12等において、基板に垂直な積層方向を長手方向として延びる柱状チャネル層201を有するトランジスタTrが用いられている。この柱状チャネル層201は積層方向を長手方向とするため、耐圧を高めるためにそのチャネル長を大きくしても、基板水平方向における占有面積は増加せず、高密度に多数のトランジスタTrを周辺回路領域に配置することができる。すなわち、本実施の形態によれば、トランジスタTrの占有面積を低減することができる。

0051

[第2の実施の形態]
次に、第2の実施の形態に係る半導体記憶装置を、図11を参照して説明する。図11は、この第2の実施の形態の半導体装置のメモリセルアレイMR及び階段状配線部CRの断面図を示す。装置の概略構成は第1の実施の形態のそれと略同一であるので、重複する説明は省略する。
この第2の実施の形態では、第1の実施の形態のトランジスタTrと略同一の構造を有するトランジスタTr2が、上層配線17と導電層22との間に接続されている。この点、第1の実施の形態のトランジスタTrは、その下端が基板SBに接続されているのと異なっている。この実施の形態によっても、第1の実施の形態と略同一の効果を奏することができる。なお、第1の実施の形態のトランジスタTrと、第2の実施の形態のトランジスタTr2とを1つの装置中で併存させることも可能である。

0052

[その他]
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

0053

例えば、上記の実施の形態は、半導体記憶装置に関するものであるが、本発明は半導体記憶装置以外の、半導体装置一般に適用可能である。すなわち、積層された複数の導電層を有し、この導電層を階段状に形成した階段状配線部を有する半導体装置において、本発明は有効に適用され得る。

0054

MR・・・メモリセルアレイ、 CR・・・階段状配線部、 MC・・・メモリセル、 MS・・・メモリストリング、 S1、S2・・・選択トランジスタ、 NU・・・NANDセルユニット、BL・・・ビット線、 WL・・・ワード線、 SGS、SGD・・・選択ゲート線、 12・・・ワード線駆動回路、 13・・・ソース側選択ゲート線駆動回路、 14・・・ドレイン側選択ゲート線駆動回路、 15・・・センスアンプ、 16・・・コンタクトプラグ、 17・・・上層配線、 Tr・・・トランジスタ、 SB・・・半導体基板、 21・・・層間絶縁膜、 22・・・導電層、 22’・・・犠牲層、 23・・・柱状半導体、 103・・・トンネル絶縁層、 104・・・メモリ層、Cb・・・コンタクト、 201・・・柱状チャネル層、 202・・・ゲート絶縁膜、 203・・・ゲート電極層、 203F・・・フランジ部。

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