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技術 キャッシュメモリシステム

出願人 株式会社東芝
発明者 野口紘希藤田忍
出願日 2015年9月16日 (5年3ヶ月経過) 出願番号 2015-183193
公開日 2017年3月23日 (3年9ヶ月経過) 公開番号 2017-058953
状態 特許登録済
技術分野 記憶装置の信頼性向上技術 エラーの検出訂正 階層構造のメモリシステム
主要キーワード ローテーション制御 タグメモリ内 誤り回数 ミス判定 LRU 誤り訂正モード データビット幅 LRU情報
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2017年3月23日)のものです。
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図面 (12)

課題

アクセス回数経年劣化および環境変化により、不揮発メモリ誤り率が高くなっても、信頼性が低下しないようにしたキャッシュメモリシステムを提供する。

解決手段

キャッシュメモリシステム1は、読み書き可能なデータを格納する第1領域と、第1領域内のデータの誤り訂正するための誤り訂正符号を格納する第2領域と、を有するデータメモリ4を含む不揮発メモリ(キャッシュメモリ3)に、誤り訂正符号を生成するとともに、誤り訂正符号を用いて第1領域内のデータの誤り訂正を行う誤り訂正器8と、第1領域内のデータの誤り率を検出する誤り率検出器9と、誤り率に基づいて、不揮発メモリ内の第2領域のサイズを調整する領域サイズ調整部10と、を備える。

概要

背景

SRAM(Static Random Access Memory)は待機電力が大きく価格も高いことから、不揮発メモリを用いたキャッシュメモリが検討されている。不揮発メモリの中でも、MRAM(Magnetoresistive Random Access Memory)は、書換耐性が高く、セル面積も小さくて高集積化が可能であるが、アクセス速度の観点では、SRAMには及ばない。

また、MRAMなどの不揮発メモリは、構成材料状態変化を利用してデータの論理を保持するため、アクセス回数経年劣化、および温度や湿度などの環境変化により、誤り発生率(以下、誤り率)が高くなる。

概要

アクセス回数、経年劣化および環境変化により、不揮発メモリの誤り率が高くなっても、信頼性が低下しないようにしたキャッシュメモリシステムを提供する。キャッシュメモリシステム1は、読み書き可能なデータを格納する第1領域と、第1領域内のデータの誤りを訂正するための誤り訂正符号を格納する第2領域と、を有するデータメモリ4を含む不揮発メモリ(キャッシュメモリ3)に、誤り訂正符号を生成するとともに、誤り訂正符号を用いて第1領域内のデータの誤り訂正を行う誤り訂正器8と、第1領域内のデータの誤り率を検出する誤り率検出器9と、誤り率に基づいて、不揮発メモリ内の第2領域のサイズを調整する領域サイズ調整部10と、を備える。

目的

特開2003−131954号公報






本実施形態は、アクセス回数、経年劣化および環境変化により、不揮発メモリの誤り率が高くなっても、信頼性が低下しないようにしたキャッシュメモリシステムを提供する

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

読み書き可能なデータを格納する第1領域と、前記第1領域内のデータの誤り訂正するための誤り訂正符号を格納する第2領域と、を有する不揮発メモリと、前記誤り訂正符号を生成するとともに、前記誤り訂正符号を用いて前記第1領域内のデータの誤り訂正を行う誤り訂正器と、前記第1領域内のデータの誤り率を検出する誤り率検出器と、前記誤り率に基づいて、前記不揮発メモリ内の前記第2領域のサイズを調整する領域サイズ調整部と、を備えるキャッシュメモリシステム

請求項2

前記不揮発メモリは、キャッシュラインを単位としてデータの読出しおよび書き込みを行い、前記誤り訂正器は、前記キャッシュラインを単位としてデータの誤り訂正を行い、前記誤り率検出器は、前記キャッシュラインを単位として前記誤り率を検出し、前記領域サイズ調整部は、前記キャッシュラインを単位として前記第2領域のサイズを調整する請求項1に記載のキャッシュメモリシステム。

請求項3

前記不揮発メモリは、複数のウェイを有するセットアソシアティブ構造であり、前記複数のウェイのそれぞれは、前記キャッシュラインのデータビット幅を有し、前記領域サイズ調整部は、前記不揮発メモリの各セットごとに、前記誤り率に基づいて、ウェイを単位として前記第2領域のサイズを調整する請求項2に記載のキャッシュメモリシステム。

請求項4

前記不揮発メモリ内の前記第1領域に書き込まれたデータを定期的に読み出して、読み出したデータを前記誤り訂正器に供給する制御部を備え、前記誤り率検出器は、前記制御部が読み出したデータに含まれる誤りに基づいて、前記誤り率を検出する請求項1乃至3のいずれか1項に記載のキャッシュメモリシステム。

請求項5

前記制御部は、前記第1領域内の各データごとに誤りの発生数計測し、前記誤り率検出器は、前記制御部にて計測された誤りの発生数に基づいて、前記第1領域内の各データの前記誤り率を検出する請求項4に記載のキャッシュメモリシステム。

請求項6

前記領域サイズ調整部は、前記誤り率が第1閾値未満であれば、前記第2領域を第1サイズとし、前記誤り率が前記第1閾値以上であれば、前記第2領域を前記第1サイズより大きい第2サイズとする請求項1乃至5のいずれか1項に記載のキャッシュメモリシステム。

請求項7

前記領域サイズ調整部は、前記誤り率が前記第1閾値より大きい第2閾値以上であれば、前記第1領域にデータを書き込む際に、このデータを前記不揮発メモリの下位階層メモリに書き込む請求項6に記載のキャッシュメモリシステム。

請求項8

前記領域サイズ調整部は、所定の条件に基づいて、前記不揮発メモリ内で前記第2領域をシフトさせる請求項1乃至7のいずれか1項に記載のキャッシュメモリシステム。

請求項9

前記第2領域に対するアクセス回数を計測するアクセス回数計測器を備え、前記領域サイズ調整部は、前記アクセス回数計測器で計測されたアクセス回数が所定回数に達すると、前記不揮発メモリ内で前記第2領域をシフトさせる請求項8に記載のキャッシュメモリシステム。

請求項10

前記不揮発メモリは、前記第1領域および前記第2領域を有するデータキャッシュと、前記第1領域内のデータのアドレス情報を格納するタグメモリと、を有し、前記タグメモリは、前記第2領域を有するか否かを示す第1情報と、前記第2領域の場所を特定する第2情報とを含む請求項1乃至9のいずれか1項に記載のキャッシュメモリシステム。

請求項11

前記不揮発メモリは、複数のウェイを有するセットアソシアティブ構造であり、セットごとにウェイ単位で前記第1領域または前記第2領域が設定され、前記第1情報は、セットごとに設けられ、前記第2情報は、各セットごとに、前記第2領域として割り当てられているウェイを特定する情報である請求項10に記載のキャッシュメモリシステム。

請求項12

前記不揮発メモリは、MRAM(Magnetoresistive Random Access Memory)である請求項1乃至11のいずれか1項に記載のキャッシュメモリシステム。

技術分野

0001

本発明の実施形態は、不揮発メモリを備えたキャッシュメモリシステムに関する。

背景技術

0002

SRAM(Static Random Access Memory)は待機電力が大きく価格も高いことから、不揮発メモリを用いたキャッシュメモリが検討されている。不揮発メモリの中でも、MRAM(Magnetoresistive Random Access Memory)は、書換耐性が高く、セル面積も小さくて高集積化が可能であるが、アクセス速度の観点では、SRAMには及ばない。

0003

また、MRAMなどの不揮発メモリは、構成材料状態変化を利用してデータの論理を保持するため、アクセス回数経年劣化、および温度や湿度などの環境変化により、誤り発生率(以下、誤り率)が高くなる。

先行技術

0004

特開2003−131954号公報

発明が解決しようとする課題

0005

本実施形態は、アクセス回数、経年劣化および環境変化により、不揮発メモリの誤り率が高くなっても、信頼性が低下しないようにしたキャッシュメモリシステムを提供するものである。

課題を解決するための手段

0006

本実施形態では、読み書き可能なデータを格納する第1領域と、前記第1領域内のデータの誤りを訂正するための誤り訂正符号を格納する第2領域と、を有する不揮発メモリと、
前記誤り訂正符号を生成するとともに、前記誤り訂正符号を用いて前記第1領域内のデータの誤り訂正を行う誤り訂正器と、
前記第1領域内のデータの誤り率を検出する誤り率検出器と、
前記誤り率に基づいて、前記不揮発メモリ内の前記第2領域のサイズを調整する領域サイズ調整部と、を備えるキャッシュメモリシステムが提供される。

図面の簡単な説明

0007

一実施形態のキャッシュメモリシステムの概略構成を示すブロック図。
セットアソシアティブのキャッシュメモリの構造を示す図。
(a)〜(d)は第1領域と第2領域のサイズを変える例を示す図。
キャッシュメモリの内部構成をより詳細に示すブロック図。
データのビット数と誤り訂正可能なビット数との関係を示す図。
タグメモリ内タグ情報格納部に格納されるタグ情報の詳細情報を示す図。
図1ローテーション制御部を追加したブロック図。
信頼性制御部の処理動作の第1例を示すフローチャート
図8のステップS1のリフレッシュ動作詳細フローチャート
信頼性制御部の処理動作の第2例を示すフローチャート。
ウェイ内で第1領域と第2領域のサイズを可変調整可能にした例を示す図。

実施例

0008

以下、図面を参照しながら、本発明の一実施形態を説明する。図1は一実施形態のキャッシュメモリシステム1の概略構成を示すブロック図である。図1のキャッシュメモリシステム1は、プロセッサ2に接続されたキャッシュメモリ3を備えている。プロセッサ2の内部には、不図示のコアと、不図示の1次キャッシュメモリ(以下、L1キャッシュ)とが内蔵されている。

0009

図1のキャッシュメモリ3は、MRAM等の不揮発メモリを有する。図1のキャッシュメモリ3は、2階層以上の階層化されたキャッシュメモリ3でもよいが、以下では、簡略化のため、図1のキャッシュメモリ3が2次キャッシュメモリ(以下、L2キャッシュ)である例を示す。このL2キャッシュメモリ3は、不図示のメインメモリに接続されている。

0010

図1のキャッシュメモリ3は、データメモリ4、タグメモリ5、キャッシュコントローラ6、および信頼性制御部7を有する。

0011

データメモリ4は、例えば512ビットキャッシュラインごとにデータを格納する。後述するように、データメモリ4は、プロセッサ2が読み書きを行うデータを格納する第1領域と、第1領域内のデータの誤りを訂正するための誤り訂正符号を格納する第2領域とを有する。タグメモリ5は、データメモリ4の各キャッシュラインのアドレス情報などを格納する。

0012

キャッシュコントローラ6は、プロセッサ2との間でデータの送受を行うキャッシュインタフェース部(キャッシュI/F)6aを有する。キャッシュコントローラ6は、プロセッサ2からアクセス要求のあったアドレスに応じて、L2キャッシュへのデータの書き込みとL2キャッシュからのデータの読出しとを行う。

0013

信頼性制御部7は、誤り訂正器8と、誤り率検出器9と、領域サイズ調整部10とを有する。

0014

誤り訂正器8は、データメモリ4の各キャッシュラインのデータを誤り訂正するのに必要な誤り訂正符号(ECC:Error Correcting Code)を生成するとともに、誤り訂正符号を用いて各キャッシュラインのデータの誤り訂正を行う。

0015

誤り率検出器9は、データメモリ4内の第1領域の各キャッシュラインのデータの誤り率を検出する。領域サイズ調整部10は、誤り率検出器9で検出された誤り率に基づいて、不揮発メモリ内の第2領域のサイズを調整する。

0016

この他、信頼性制御部7は、リフレッシュ制御部(制御部)11を有する場合がありうる。リフレッシュ制御部11は、データメモリ4内の第1領域に書き込まれたデータを定期的に読み出して誤り訂正器8に供給する。誤り訂正器8は、リフレッシュ制御部11が読み出したデータに誤りがあるか否かを検出し、誤りがあれば誤り訂正を行う。

0017

本実施形態によるキャッシュメモリ3は、セットアソシアティブ構造を有する。図2はセットアソシアティブのキャッシュメモリ3の構造を示す図である。図2に示すように、本実施形態によるキャッシュメモリ3は、複数のウェイに分かれている。各ウェイは、キャッシュライン分のデータビット幅を有する。複数のウェイの特定のセットは、プロセッサ2からアクセス要求のあったアドレスの一部であるインデックスアドレスにて選択される。特定のセットには、複数のウェイ数分のキャッシュラインが含まれている。キャッシュラインは、例えば512ビットである。

0018

本実施形態では、インデックスアドレスにて選択された複数のウェイ数分のキャッシュラインのうち、任意の数のウェイを、誤り訂正符号を格納するための第2領域として使用できるようにしている。第2領域として使用するウェイの数は、インデックスアドレスごと、すなわちセットごとに可変としてもよい。このように、本実施形態では、セットごとに、ウェイ単位で、第1領域と第2領域のサイズを可変調整することができる。

0019

図3(a)は16ウェイのすべてを第1領域4aとして使用する例である。図3(b)は16ウェイのうち15ウェイを第1領域4aとして使用し、残りの1ウェイを第2領域4bとして使用する例である。図3(c)は16ウェイのうち14ウェイを第1領域4aとして使用し、残りの2ウェイを第2領域4bとして使用する例である。図3(d)は16ウェイのうち13ウェイを第1領域4aとして使用し、残りの3ウェイを第2領域4bとして使用する例である。

0020

図3(b)の場合は、例えば第1領域4a内のデータの256ビットごとに1ビットの誤り訂正が可能である。すなわち、1キャッシュライン(1ウェイ)が512ビットであるとすると、1ウェイを半分のデータビット幅に分割して、各分割領域(256ビット)ごとに1ビットの誤り訂正を行えるため、1ウェイでは2ビットの誤り訂正が可能となる。

0021

図3(c)の場合は、例えば第1領域4a内のデータの64ビットごとに1ビットの誤り訂正が可能である。この場合は、1ウェイを4分割し、各分割領域(64ビット)ごとに1ビットの誤り訂正を行えるため、1ウェイでは4ビットの誤り訂正が可能となる。

0022

図3(d)の場合は、例えば第1領域4a内のデータの32ビットごとに1ビットの誤り訂正が可能である。この場合は、1ウェイを8分割し、各分割領域(32ビット)ごとに1ビットの誤り訂正を行えるため、1ウェイでは8ビットの誤り訂正が可能となる。

0023

本実施形態では、後述するように、各セットごとに誤り率を検出し、誤り率に基づいて各セットごとに第1領域4aと第2領域4bのサイズ(メモリ容量)をウェイ単位で調整する。これにより、誤り率が高いセットについては、第2領域4bのサイズを増やすことで、より多くの誤りを訂正でき、不揮発メモリの信頼性の低下を防止することができる。

0024

図4はキャッシュメモリ3の内部構成をより詳細に示すブロック図である。タグメモリ5は、タグアドレス選択部21と、タグ情報格納部22と、ヒット判定部23とを有する。タグアドレス選択部21は、読み出すべきウェイを選択し、選択したウェイにアドレス情報を供給する。タグ情報格納部22は、データメモリ4内の各データに対応するタグ情報を格納する。ヒット判定部23は、タグ情報格納部22から読み出したタグ情報を、プロセッサ2からアクセス要求のあったブロックアドレス内のインデックスアドレスとを比較し、ヒットミス判定信号を出力する。

0025

タグ情報格納部22は、第1領域4a内のデータのアドレス情報の他に、第2領域4bを有するか否かを示す情報(ECCフラグ情報、第1情報)と、第2領域4bとして使われているウェイを特定する情報(第2情報)とを格納する。

0026

データメモリ4は、データ格納部26と、書込み部27と、読出し部28とを有する。データ格納部26は、複数のウェイに分かれており、ウェイ単位で、データの書き込みまたは読出しを行う。書込み部27は、データメモリ4に書き込むべきウェイを選択して、選択したウェイに書き込むべきデータを供給する。読出し部28は、データメモリ4から読み出すべきウェイを選択して、選択したウェイから読み出すべきデータを供給する。

0027

図4のECC生成器8aと誤り訂正部8bは、図1の誤り訂正器8に内蔵されるものである。ECC生成器8aは、データメモリ4に書き込むべきデータの誤り訂正符号を生成する。誤り訂正部8bは、データメモリ4から読み出したデータの誤り訂正を行う。

0028

図5はデータのビット数と誤り訂正可能なビット数との関係を示す図である。図5は1つのウェイ(キャッシュライン)が512ビットの例を示している。本実施形態では、誤り訂正能力を可変できるようにしており、それぞれ異なる誤り訂正能力をECCモード1〜ECCモード4としている。

0029

ECCモード1は、512ビットデータ内の1ビットの誤りを訂正するモードである。512ビットデータ内の1ビットの誤りを訂正するには、例えば11ビットの誤り訂正符号を必要とする。よって、15個のウェイのそれぞれについて1ビットの誤りを訂正するには、第2領域4bに11×15=165ビットの誤り訂正符号を格納しておく必要がある。

0030

ECCモード2は、256ビットデータ内の1ビットの誤りを訂正するモードである。256ビットデータ内の1ビットの誤りを訂正するには、例えば10ビットの誤り訂正符号を必要とする。よって、512ビットデータでは、2ビットの誤りを訂正可能となり、これらの誤りを訂正するには、10×2=20ビットの誤り訂正符号を必要とする。よって、第1領域4a内の15個のウェイのそれぞれについて2ビットまでの誤りを訂正するには、第2領域4bには、20×15=300ビットの誤り訂正符号を格納しておく必要がある。

0031

ECCモード3は、128ビットデータ内の1ビットの誤りを訂正するモードである。128ビットデータ内の1ビットの誤りを訂正するには、例えば9ビットの誤り訂正符号を必要とする。よって、512ビットデータでは、4ビットの誤りを訂正可能となり、これらの誤りを訂正するには、9×4=36ビットの誤り訂正符号を必要とする。よって、第1領域4a内に15個のウェイがあったとして、各ウェイごとに4ビットまでの誤りを訂正するには、第2領域4bには、36×15=540ビットの誤り訂正符号を格納しておく必要がある。第2領域4bが1個のウェイを有する場合、最大512ビットの情報しか格納できない。よって、第2領域4bとして2個のウェイを必要とする。この場合、第1領域4aは14個のウェイとなり、36×14=504ビットの誤り訂正符号を第2領域4bに格納することになる。

0032

ECCモード4は、64ビットデータ内の1ビットの誤りを訂正するモードである。64ビットデータ内の1ビットの誤りを訂正するには、例えば8ビットの誤り訂正符号を必要とする。よって、512ビットデータでは、8ビットの誤りを訂正可能となり、これらの誤りを訂正するには、8×8=64ビットの誤り訂正符号を必要とする。第1領域4aが14個のウェイを有するとすると、第2領域4bには、64×14=896ビットの誤り訂正符号を格納しておく必要がある。

0033

このように、誤り訂正能力によって、必要とする誤り訂正符号のビット数が変わるため、誤り訂正能力に応じて第1領域4aと第2領域4bのサイズを可変調整する必要がある。この可変調整は、図1の領域サイズ調整部10が行う。

0034

図6はタグメモリ5内のタグ情報格納部22に格納されるタグ情報の詳細情報を示す図である。タグ情報格納部22は、各セットごとにタグ情報を格納する。タグ情報は、図6に示すように、Valid情報31と、Dirty情報32と、LRU情報33と、Sec情報34と、ECCフラグ情報35と、アドレス情報36とを含んでいる。

0035

Valid情報31は、対応する第1領域4a内のデータが有効か否かを示す情報である。Dirty情報32は、対応する第1領域4a内のデータを下位階層のメモリにライトバックする必要があるか否かを示す情報である。LRU情報33は、対応する第1領域4a内のデータがLRU(Least Recently Used)データであるか否かを示す情報である。Sec情報34は、対応する第1領域4a内のデータのセキュリティ情報である。ECCフラグ情報は、対応する第1領域4a内のデータが第1領域4aだけでなく、第2領域4bを有するか否かを示す情報を格納する。ECCフラグ情報35は、誤り訂正能力を示す誤り訂正モードを特定する情報(以下、ECCモード)と、第2領域4bのローテーション情報とを含んでいてもよい。ECCモードは、例えば図5に示した4つのモードを含めて複数のモードのうちのいずれかを選択するものである。例えば、全部で8つのモードがある場合には、ECCモードとして3ビットが必要となる。ローテーション情報は、誤り訂正符号を格納する第2領域4bを不揮発メモリ内で定期的にシフトさせるためのものである。これにより、不揮発メモリ内のアクセス頻度を均等にすることができ、不揮発メモリの書込み耐性を高めることができる。例えば、キャッシュメモリ3が16個のウェイを有し、各ウェイを順繰りに第2領域4bとして用いる場合、16個の選択肢があるため、いずれか一つのウェイを選択するのに4ビットが必要となる。

0036

よって、ECCフラグ情報35は、例えば、ECCモードとして3ビット、ローテーション情報として4ビットが必要となり、最低7ビットが必要となる。

0037

信頼性制御部7は、リフレッシュ制御部11にて不揮発メモリのリフレッシュを行う際に読み出したデータの誤り率を誤り率検出器9にて検出し、検出した誤り率に基づいて、領域サイズ調整部10にて第1領域4aと第2領域4bのサイズを調整することができる。

0038

第2領域4bのローテーションを行うには、図7に示すように、信頼性制御部7の内部にローテーション制御部12と、ローテーション制御用のカウンタ(アクセス回数計測器)12aとを設けるのが望ましい。このカウンタ12aは、第2領域4bのアクセス回数を計測する。ローテーション制御部12は、カウンタ12aで計測したアクセス回数が所定の閾値を超えると、第2領域4bを別のウェイにシフトする。

0039

図8は信頼性制御部7の処理動作の第1例を示すフローチャートである。まず、リフレッシュ動作を行う(ステップS1)。図9図8のステップS1のリフレッシュ動作の詳細フローチャートである。図9のフローチャートは、リフレッシュ制御部11にて行われる。まず、リフレッシュ対象のデータを読み出す(ステップS11)。リフレッシュ対象のデータとは、例えば不揮発メモリの第1領域4aに書き込んでから所定時間が経過したデータである。このデータは、第1領域4aに書き込んでから所定時間が経過した後、定期的にリフレッシュ対象となる。

0040

次に、ステップS11で読み出したデータを誤り訂正器8に供給する。誤り訂正器8は、リフレッシュ対象のデータの誤り訂正符号を用いて、このデータに誤りがあるか否かを検出する(ステップS12)。誤り訂正器8は、誤りが検出された場合は、誤り訂正符号を用いて誤り訂正を行う(ステップS13)。ステップS13の処理が終了すると、誤り回数を計測するカウンタ11aをカウントアップする(ステップS14)。

0041

ステップS12で誤りがないと判定された場合、あるいはステップS14の処理が終了すると、次のリフレッシュ対象のアドレスを選択する(ステップS15)。

0042

図9のステップS1の処理、すなわちリフレッシュ対象のデータのリフレッシュ動作が終了すると、誤り率検出器9は、ステップS14でカウントアップしたカウンタで計測した誤り回数に基づいて、誤り率を検出する(ステップS2)。次に、領域サイズ調整部10は、誤り率が第1閾値以上か否かを判定し(ステップS3)、第1閾値以上の場合は、誤り訂正能力を増強するべくECCモードを変更する(ステップS4)。この場合、領域サイズ調整部10は、第2領域4bのサイズを第1サイズから、より大きい第2サイズに変更する。

0043

次に、領域サイズ調整部10は、誤り率が第1閾値より小さい第2閾値未満か否かを判定し(ステップS5)、誤り率が第2閾値未満の場合は、誤り訂正能力を低下するべくECCモードを変更する(ステップS6)。誤り率が第2閾値以上の場合は、ECCモードを現状維持とする(ステップS7)。

0044

次に、リフレッシュ対象アドレスのすべてについてのリフレッシュ動作が終了したか否かを判定する(ステップS8)。まだ終わっていないリフレッシュ対象アドレスがあれば、ステップS1以降の処理を繰り返し、すべてのリフレッシュ対象アドレスについてのリフレッシュ動作が終了したら、図8の処理を終了する。

0045

信頼性制御部7の処理動作は図8に示したものに限定されない。例えば、信頼性制御部7は、信頼性が著しく低いセットについては、セット内の書込みデータを下位階層のメモリにもライトスルーで書き込んでもよい。図10は信頼性制御部7の処理動作の第2例を示すフローチャートである。まず、図9と同様の処理にてリフレッシュ動作を行う(ステップS21)。リフレッシュ対象のデータのリフレッシュ動作が終了すると、次に誤り率を検出し(ステップS22)、誤り率が第1閾値よりも大きい第3閾値以上か否かを判定する(ステップS23)。誤り率が第3閾値以上の場合には、エラー訂正を行うとともに、このデータを下位階層のメモリにライトスルーで書き込む(ステップS24)。その際、ECCモードを変更して、誤り訂正能力を向上させてもよい。

0046

ステップS23で誤り率が第3閾値未満と判定されると、次に誤り率が第1閾値以上か否かを判定する(ステップS25)。その後、図8のステップS3〜S8と同様の処理を行う(ステップS25〜S30)。

0047

上述した実施形態では、セットごとに、ウェイ単位で第1領域4aと第2領域4bのサイズを可変調整する例を説明したが、図11に示すように、各ウェイ内で第1領域4aと第2領域4bのサイズを可変調整してもよい。例えば、1つのウェイが512ビットの場合、512ビットのうちの一部のビットを第1領域4aとし、残りのビットを第2領域4bとしてもよい。

0048

このように、本実施形態では、不揮発メモリの第1領域4a内のデータの誤り率に基づいて、誤り訂正符号を格納する第2領域4bのサイズを調整するため、第1領域4a内のデータの誤り率が大きい場合には誤り訂正符号を増やすことができ、第1領域4a内のデータを正しく誤り訂正できる可能性が高くなる。これにより、アクセス回数や経年劣化、温度などの環境条件によって不揮発メモリの誤り率が高くなっても、実用上問題なく不揮発メモリを使用することができる。

0049

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

0050

1キャッシュメモリシステム、2プロセッサ、3キャッシュメモリ、4データメモリ、5タグメモリ、6キャッシュコントローラ、7信頼性制御部、8誤り訂正器、9誤り率検出器、11リフレッシュ制御部、12ローテーション制御部、21タグアドレス選択部、22タグ情報格納部、23ヒット判定部、26データ格納部、27書込み部、28読出し部

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