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図面 (14)

課題

ソース配線及びゲート配線の一方の信号数を半分よりも小さくする薄膜トランジスタアレイを提供する。

解決手段

薄膜トランジスタアレイ20は、絶縁基板上に、複数のゲート配線Gと、複数のソース配線Sと、ゲート配線Gおよびソース配線Sの各交点付近に形成され、ゲート電極がゲート配線Gに接続され、ソース電極がソース配線Sに接続され、ドレイン電極画素電極に接続されたトランジスタが、画素としてマトリクス状に複数配置された薄膜トランジスタアレイ20であって、複数のソース配線Sがそれぞれ所定の列に配置された画素に接続され、複数のゲート配線Gの少なくとも一部がそれぞれ所定の行の連続する一定数の画素からなる画素群と、その行に隣接する行の上記画素群が配置された列に隣接して連続する列の画素群とに接続される部分を有する。

概要

背景

半導体自体を基板としたトランジスタ集積回路技術を基礎として、ガラス基板上にアモルファスシリコン(a−Si)やポリシリコン(poly−Si)の薄膜トランジスタ(Thin Film Transistor:TFT)が製造され、液晶ディスプレイなどに応用されている。TFTはスイッチの役割を果たしており、ゲート配線に与えられた選択電圧によってTFTをオンにした時に、ソース配線に与えられた信号電圧ドレイン電極に接続された画素電極に書き込む。書き込まれた電圧は、画素電極/ゲート絶縁膜キャパシタ電極によって構成される蓄積キャパシタに保持される。(TFTアレイの場合、ソースドレインの働きは書き込む電圧の極性によって変わるため、動作で名称を決められない。そこで、便宜的に一方をソース、他方をドレインと、呼び方を統一しておく。本発明では、配線に接続されている方をソース、画素電極に接続されている方をドレインと呼ぶ)。ただしここでキャパシタ電極は必須ではなく、表示媒体(ここでは液晶)のキャパシタンスを蓄積キャパシタとして使用することも可能である。

近年、有機半導体酸化物半導体が登場し、200℃以下の低温でTFTを作製できることが示され、プラスチック基板を用いたフレキシブルディスプレイへの期待が高まっている。フレキシブルという特長以外に、軽量、壊れにくい、薄型化できるというメリットも期待されている。また、印刷によってTFTを形成することにより、安価で大面積ディスプレイが期待されている。

ところで、ディスプレイの縦横画素数が大きく異なる場合、ソースドライバまたはゲートドライバの一方が大量に必要となり、他方は少数の出力しか使用されずコストアップになるという問題があった。一般的には縦配線横配線とのうち多い方をソース配線にするため、ソースドライバが大量に必要となり、ゲートドライバが少数の出力しか使用されない。例えば画素数が1200×100の場合、出力数400のソースドライバと出力数300のゲートドライバを使おうとすると、3個のソースドライバと、1個のゲートドライバが必要である。

このような問題を解決する方法として、2個のソース配線に共通のソース信号が接続され、共通のソース信号が接続されたトランジスタには異なるゲート配線が接続されることにより、必要なソース信号の数を半分にし、必要なゲート信号の数を2倍にすることが可能である(特許文献1)。しかし、特許文献1では、ゲート配線ピッチ画素ピッチの半分になり、1画素内に2本のゲート配線を通す必要がある。

それを解消する方法として、表示部の対向する両辺からゲート配線を接続する方法がある(図10)。ただし、図10では、ゲート配線およびソース配線を示しており、交点に存在するトランジスタおよび画素電極の表記を省略している。ゲート配線を、画素部の左半分には左から、右半分には右から配線しているので、1画素に2本のゲート配線を通す必要がなく、1画素に1本のゲート配線を通せばよい。

しかし、これらの方法では、ソース信号数を半分にするだけであり、さらに減らすことはできなかった。例えば画素数が1200×100の場合、出力数400のソースドライバと出力数300のゲートドライバを使おうとすると、2個のソースドライバと、1個のゲートドライバが必要である。

このように、縦横の画素数が大きく異なる場合に、ソースドライバおよびゲートドライバを効率的に組み合わせて用いることが困難であった。

概要

ソース配線及びゲート配線の一方の信号数を半分よりも小さくする薄膜トランジスタアレイを提供する。薄膜トランジスタアレイ20は、絶縁基板上に、複数のゲート配線Gと、複数のソース配線Sと、ゲート配線Gおよびソース配線Sの各交点付近に形成され、ゲート電極がゲート配線Gに接続され、ソース電極がソース配線Sに接続され、ドレイン電極が画素電極に接続されたトランジスタが、画素としてマトリクス状に複数配置された薄膜トランジスタアレイ20であって、複数のソース配線Sがそれぞれ所定の列に配置された画素に接続され、複数のゲート配線Gの少なくとも一部がそれぞれ所定の行の連続する一定数の画素からなる画素群と、その行に隣接する行の上記画素群が配置された列に隣接して連続する列の画素群とに接続される部分を有する。

目的

本発明は、係る従来技術の状況に鑑みてなされたもので、ソース配線及びゲート配線の一方の必要信号数を半分よりも小さくする薄膜トランジスタアレイを提供する

効果

実績

技術文献被引用数
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請求項1

絶縁基板上に、複数のゲート配線と、複数のソース配線と、該ゲート配線およびソース配線の各交点付近に形成され、ゲート電極が前記ゲート配線に接続され、ソース電極が前記ソース配線に接続され、ドレイン電極画素電極に接続されたトランジスタが、画素としてマトリクス状に複数配置された薄膜トランジスタアレイであって、複数のソース配線が、それぞれ所定の列に配置された前記画素に接続され、複数のゲート配線の少なくとも一部が、それぞれ所定の行の連続する一定数の前記画素からなる画素群と、前記所定の行に隣接する行の前記画素群が配置された列に隣接して連続する列の画素群とに接続される部分を有する、薄膜トランジスタアレイ。

請求項2

前記画素がM列×N行に配置され、i個の前記ソース配線に共通のソース信号が接続され、前記共通のソース信号が接続された前記画素には異なる前記ゲート配線が接続されることにより、必要な前記ソース信号の数がM/i、必要なゲート信号の数がN×iである、請求項1に記載の薄膜トランジスタアレイ(ただし、iは2以上の整数)。

請求項3

前記一定数をkとした時、kは1以上、M/(i×N)以下である、請求項2に記載の薄膜トランジスタアレイ。

請求項4

前記画素の配置は等ピッチである、請求項2または3に記載の薄膜トランジスタアレイ。

請求項5

前記ソース電極と前記ドレイン電極との間に形成された半導体パターンと、少なくとも前記半導体パターン、前記ソース電極及び前記ソース配線を覆い、前記画素電極上に開口を有する絶縁膜とをさらに有し、前記半導体パターンが前記ソース配線に平行なストライプ状であり、同じ列に並んだ複数の前記画素で共通になっている、請求項1〜4のいずれか1項に記載の薄膜トランジスタアレイ。

請求項6

さらに前記開口を介して前記画素電極に接続された上部画素電極を有する、請求項5記載の薄膜トランジスタアレイ。

請求項7

絶縁基板上に、ゲート電極、前記ゲート電極に接続されたゲート配線、キャパシタ電極、前記キャパシタ電極に接続されたキャパシタ配線を形成する工程と、前記絶縁基板、前記ゲート電極、前記ゲート配線、前記キャパシタ電極、前記キャパシタ配線の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にソース電極、前記ソース電極に接続されたソース配線、ドレイン電極、前記ドレイン電極に接続された画素電極を形成する工程と、前記ソース電極と前記ドレイン電極との間に半導体パターンを形成する工程と、少なくとも前記半導体パターン、前記ソース電極及び前記ソース配線を覆い前記画素電極上に開口を有する絶縁膜を形成する工程とを少なくとも有し、前記ゲート電極、前記ゲート電極に接続されたゲート配線、キャパシタ電極、前記キャパシタ電極に接続されたキャパシタ配線を形成する工程が、前記ゲート配線および前記キャパシタ配線の少なくとも一部を一定画素数ごとに1行ずれた部分を含む形状に形成する工程を含み、前記ソース電極、前記ソース電極に接続されたソース配線、ドレイン電極、それに接続された画素電極を形成する工程が、前記ソース配線が列方向に並ぶように電極用インク印刷する工程を含む、薄膜トランジスタアレイの製造方法。

請求項8

前記半導体パターンを形成する工程が、半導体用インクを前記ソース配線に平行なストライプ状に印刷する工程を含む、請求項7記載の薄膜トランジスタアレイの製造方法。

技術分野

0001

本発明は、薄膜トランジスタアレイとその製造方法に関する。

背景技術

0002

半導体自体を基板としたトランジスタ集積回路技術を基礎として、ガラス基板上にアモルファスシリコン(a−Si)やポリシリコン(poly−Si)の薄膜トランジスタ(Thin Film Transistor:TFT)が製造され、液晶ディスプレイなどに応用されている。TFTはスイッチの役割を果たしており、ゲート配線に与えられた選択電圧によってTFTをオンにした時に、ソース配線に与えられた信号電圧ドレイン電極に接続された画素電極に書き込む。書き込まれた電圧は、画素電極/ゲート絶縁膜キャパシタ電極によって構成される蓄積キャパシタに保持される。(TFTアレイの場合、ソースドレインの働きは書き込む電圧の極性によって変わるため、動作で名称を決められない。そこで、便宜的に一方をソース、他方をドレインと、呼び方を統一しておく。本発明では、配線に接続されている方をソース、画素電極に接続されている方をドレインと呼ぶ)。ただしここでキャパシタ電極は必須ではなく、表示媒体(ここでは液晶)のキャパシタンスを蓄積キャパシタとして使用することも可能である。

0003

近年、有機半導体酸化物半導体が登場し、200℃以下の低温でTFTを作製できることが示され、プラスチック基板を用いたフレキシブルディスプレイへの期待が高まっている。フレキシブルという特長以外に、軽量、壊れにくい、薄型化できるというメリットも期待されている。また、印刷によってTFTを形成することにより、安価で大面積ディスプレイが期待されている。

0004

ところで、ディスプレイの縦横画素数が大きく異なる場合、ソースドライバまたはゲートドライバの一方が大量に必要となり、他方は少数の出力しか使用されずコストアップになるという問題があった。一般的には縦配線横配線とのうち多い方をソース配線にするため、ソースドライバが大量に必要となり、ゲートドライバが少数の出力しか使用されない。例えば画素数が1200×100の場合、出力数400のソースドライバと出力数300のゲートドライバを使おうとすると、3個のソースドライバと、1個のゲートドライバが必要である。

0005

このような問題を解決する方法として、2個のソース配線に共通のソース信号が接続され、共通のソース信号が接続されたトランジスタには異なるゲート配線が接続されることにより、必要なソース信号の数を半分にし、必要なゲート信号の数を2倍にすることが可能である(特許文献1)。しかし、特許文献1では、ゲート配線ピッチ画素ピッチの半分になり、1画素内に2本のゲート配線を通す必要がある。

0006

それを解消する方法として、表示部の対向する両辺からゲート配線を接続する方法がある(図10)。ただし、図10では、ゲート配線およびソース配線を示しており、交点に存在するトランジスタおよび画素電極の表記を省略している。ゲート配線を、画素部の左半分には左から、右半分には右から配線しているので、1画素に2本のゲート配線を通す必要がなく、1画素に1本のゲート配線を通せばよい。

0007

しかし、これらの方法では、ソース信号数を半分にするだけであり、さらに減らすことはできなかった。例えば画素数が1200×100の場合、出力数400のソースドライバと出力数300のゲートドライバを使おうとすると、2個のソースドライバと、1個のゲートドライバが必要である。

0008

このように、縦横の画素数が大きく異なる場合に、ソースドライバおよびゲートドライバを効率的に組み合わせて用いることが困難であった。

先行技術

0009

特開平4−360127公報。

発明が解決しようとする課題

0010

本発明は、係る従来技術の状況に鑑みてなされたもので、ソース配線及びゲート配線の一方の必要信号数を半分よりも小さくする薄膜トランジスタアレイを提供することを課題とする。また、それに適した製造方法を提供することを課題とする。

課題を解決するための手段

0011

上記課題を解決するための本発明の一局面は、絶縁基板上に、複数のゲート配線と、複数のソース配線と、該ゲート配線およびソース配線の各交点付近に形成され、ゲート電極がゲート配線に接続され、ソース電極がソース配線に接続され、ドレイン電極が画素電極に接続されたトランジスタが、画素としてマトリクス状に複数配置された薄膜トランジスタアレイであって、複数のソース配線がそれぞれ所定の列に配置された画素に接続され、複数のゲート配線の少なくとも一部がそれぞれ所定の行の連続する一定数の画素からなる画素群と、その行に隣接する行の上記画素群が配置された列に隣接して連続する列の画素群とに接続される部分を有することを特徴とする薄膜トランジスタアレイである。

0012

また、画素数がM列×N行に配置され、i個のソース配線に共通のソース信号が接続され、共通のソース信号が接続された画素には異なるゲート配線が接続されることにより、必要なソース信号の数がM/i、必要なゲート信号の数がN×i(ただし、iは2以上の整数)であってもよい。

0013

また、上記一定数をkとした時、kは1以上、M/(i×N)以下であってもよい。

0014

また、画素の配置は等ピッチであってもよい。

0015

また、ソース電極とドレイン電極との間に形成された半導体パターンと、少なくとも半導体パターン、ソース電極及びソース配線を覆い、画素電極上に開口を有する絶縁膜とをさらに有し、半導体パターンがソース配線に平行なストライプ状であり、同じ列に並んだ複数の画素で共通になっていてもよい。

0016

また、さらに開口を介して画素電極に接続された上部画素電極を有してもよい。

0017

また、本発明の他の局面は、絶縁基板上に、ゲート電極、ゲート電極に接続されたゲート配線、キャパシタ電極、キャパシタ電極に接続されたキャパシタ配線を形成する工程と、絶縁基板、ゲート電極、ゲート配線、キャパシタ電極、キャパシタ配線の上にゲート絶縁膜を形成する工程と、ゲート絶縁膜の上にソース電極、ソース電極に接続されたソース配線、ドレイン電極、ドレイン電極に接続された画素電極を形成する工程と、ソース電極とドレイン電極との間に半導体パターンを形成する工程と、少なくとも半導体パターン、ソース電極及びソース配線を覆い画素電極上に開口を有する絶縁膜を形成する工程とを少なくとも有し、ゲート電極、ゲート電極に接続されたゲート配線、キャパシタ電極、キャパシタ電極に接続されたキャパシタ配線を形成する工程が、ゲート配線およびキャパシタ配線の少なくとも一部を一定画素数ごとに1行ずれた部分を含む形状に形成する工程を含み、ソース電極、ソース電極に接続されたソース配線、ドレイン電極、それに接続された画素電極を形成する工程が、ソース配線が列方向に並ぶように電極用インクを印刷する工程を含む、薄膜トランジスタアレイの製造方法である。

0018

また、半導体パターンを形成する工程が、半導体用インクをソース配線に平行なストライプ状に印刷する工程を含んでもよい。

発明の効果

0019

以上の説明から理解できるように、本発明には、以下の効果がある。1つには、必要なソース信号数を減らすことができる薄膜トランジスタアレイを提供できる。もう1つには、印刷によって薄膜トランジスタアレイを容易に製造できる。

図面の簡単な説明

0020

本発明の一実施形態に係る薄膜トランジスタアレイを示す平面図
薄膜トランジスタアレイを駆動するための画像データの一例を示す図
本発明の一実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図
本発明の一実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図
本発明の一実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図
本発明の一実施形態に係る薄膜トランジスタアレイの製造工程を示す平面図
画像表示装置の一例を示す断面図
従来技術に係る薄膜トランジスタアレイを示す平面図
従来技術に係る薄膜トランジスタアレイを駆動するための画像データの一例を示す図
従来技術に係る薄膜トランジスタアレイを示す平面図
従来技術に係る薄膜トランジスタアレイを駆動するための画像データの一例を示す図
従来技術の課題を示す薄膜トランジスタアレイを示す平面図
従来技術の課題を示す薄膜トランジスタアレイを駆動するための画像データの一例を示す図

0021

本発明の実施の形態について、以下に図面を参照して詳細に説明する。なお、以下に参照する図面では、説明を判り易くするために縮尺は正確には描かれていない。また、「行」は各図の紙面右方向に並ぶ画素30の一群をいい、「列」は紙面上下方向に並ぶ画素30の一群をいう。

0022

図1に、本発明の一実施形態に係る薄膜トランジスタアレイ20を示す平面図を示し、図3、4に、薄膜トランジスタアレイ20の製造工程を示し、図5、6に、4画素分を拡大して製造工程を示す平面図を示す。薄膜トランジスタアレイ20は、図1および図3図6に示すように、ゲート電極2と、ソース電極4と、ドレイン電極5と、ドレイン電極5に接続された画素電極7とを備えた画素30を絶縁基板1上にマトリクス状に複数配列し、複数のゲート配線G及び複数のソース配線Sにより接続した薄膜トランジスタアレイ20であり、ソース配線は、それぞれ同じ列に配置した画素30に接続され、ゲート配線の一部は、所定の行に並んで配置された一定数の画素30からなる画素群30’と、所定の行に隣接する行において画素群30’の行方向に隣接する他の画素群30’とに接続される部分を有する。ここで、ソース配線Sはソースドライバに接続され、ゲート配線Gはゲートドライバに接続されている。画素の配列をM列×N行の長方形とすると、i個のソース配線Sに共通のソース信号が接続され、共通のソース信号Sが接続された画素30には異なるゲート配線Gが接続されることにより、必要なソース信号の数がM/i、必要なゲート信号の数がN×iとなる(ただし、iは2以上の整数)。図1では、M=24、N=4、i=3である。ここでMやNは、図がわかり易いように、小さい値にしている。ただし、図1では、ゲート配線Gおよびソース配線Sのみを示しており、交点に存在する画素電極7等の表記を省略している。

0023

なお、図1図3図6で、ゲート配線Gは右下がりにずれる形状になっているが、右上がりでもよい。また、右側からゲート配線Gに給電を行っているが、左側からでもよい。

0024

ここで従来技術について説明する。図8、9には、従来技術に係る薄膜トランジスタアレイを示す平面図と、これを駆動するための画像データの一例を示す。画素数24×4ドットの場合、従来の基本構成では、図8のようにソース出力24本、ゲート出力4本が用いられる。画像データは、図9のような24×4ドットである。

0025

図10、11には、従来技術に係る他の薄膜トランジスタアレイを示す平面図と、これを駆動するための画像データの一例を示す。画素数24×4ドットの場合、従来のソース配線を半分にする構成では、図10のようにソース出力12本、ゲート出力8本が用いられる。画像データは、図11のような12×8ドットである。

0026

図12、13には、従来技術の課題を示す薄膜トランジスタアレイを示す平面図と、これを駆動するための画像データの一例を示す。画素数24×4ドットの場合で、従来の方法の単純な延長でソース配線を3分の1にしようとすると、図12のようにソース出力8本、ゲート出力12本にできそうに思われるが、中央部のゲート配線群を引き入れるための領域が必要になり、図12では左から3分の2の部分に非表示部が生じてしまい、使い物にならない。ちなみに画像データは、図13のような8×12ドットになる。

0027

以上のような従来技術や従来技術の延長に対して、図1に示す薄膜トランジスタアレイ20では、ソース配線Sが同列の画素30に接続され、ゲート配線Gが基本的には行に平行でありながら一定の画素数ごとに1行ずつずれるように接続されることによって、ゲート配線Gを1本ずつ表示領域から出すことができる。図3図6に示すように、ゲート配線Gやキャパシタ配線Cを1行だけずらすことにより、隣接画素間に入れ込む縦方向のゲート配線Gとキャパシタ配線Cが、1画素分即ち各1本ずつだけなので、それらをキャパシタ電極Cとゲート電極Gとの間に入れ込むことが可能である。そのため、図12のような非表示領域が生じることがなく、画素30を等ピッチに保ったままでソース配線数をi分の1に減らすことができる(ただし、iは2以上の整数)。なお、iが2の場合、図10の方法でも非表示領域が生じることはないが、それ以外の利点が存在する。即ち図10の方法では、表示部の左右両方にゲート配線群が必要なため、表示部の左右に額縁(表示部の周りに必要な非表示部)が大きくなるという問題がある。しかし、薄膜トランジスタアレイ20では左右の一方(図1では左側)からのゲート給電が不要であり、当該一方の額縁を小さくすることができる。

0028

さて、ここで画素群30’の一定の画素数をkとした時、kはM/(i×N)以下であることが望ましい。そうすれば1本のゲート配線Gが表示エリア内で重なるソース配線SがM/i本以下になるので、M/i本の出力数をカバーするソースドライバを使用することができる。例えばM=24、N=4、i=3の場合、kは2以下であるから、ゲート配線Gが2画素ごとに行を変えるようにすればよい。ソース出力数8、ゲート出力数12で駆動することができる。また、例えばM=1200、N=100、i=3の場合、M/i=400、N×3=300となり、出力数400のソースドライバと出力数300のゲートドライバを使うなら、1個のソースドライバと、1個のゲートドライバでよい。この場合kは4以下であり、ゲート配線は4列ごとに1行ずれることでよい。

0029

なお、kは整数でなくてもよい。例えばM=1600、N=75、i=4の場合、M/i=400、N×i=300、k=16/3=5.33・・・となり、例えばゲート配線Gは(5列で1行、5列で1行、6列で1行)とずれるのを繰り返すことで、平均で16/3列ごとに1行ずれることになるが、これでもよい。即ち、わかり易いように「一定の画素数k」と記載しているが、必ずしも完全に一定である必要はなく、平均がk以下であればよい。

0030

また、kは1以上であることが望ましい。kが1未満の場合、ゲート配線Gが2行ずつずれる部分が生じるので、隣接画素間に入れ込む縦方向のゲート配線Gとキャパシタ配線Gが、2画素分即ち各2本ずつになってしまい、それらをキャパシタ電極10とゲート電極2との間に入れ込むことが困難である。

0031

ところで図1の薄膜トランジスタアレイ20では、ゲート配線Gが少し複雑な分、駆動画像データに調整が必要である。即ち、ゲート配線Gがずれた分、画像データをずらす必要がある。図1の薄膜トランジスタアレイ20の場合、図2のような画像を用いればよい。図9の画像を図2のように加工することは容易である。

0032

図3図6について説明する。これらは、図1に示す薄膜トランジスタアレイ20の、より具体的な例である。

0033

図3、4は、図1の表示部のうち右11列を、製造工程順に示したものである。図5、6は、さらに拡大した4画素分を、製造工程順に示したものである。薄膜トランジスタアレイ20は、ゲート電極2と同層にキャパシタ電極10を有する構造であるが、この構造に限定するものではなく、キャパシタ電極10を有しない構造や、ゲート電極2とは別の層にキャパシタ電極10を有する構造であってもよい。図3の(a)は、絶縁基板1上に、ゲート配線G2〜G10(以下、まとめてゲート配線Gという)およびそれに接続されたゲート電極2、キャパシタ配線Cおよびそれに接続されたキャパシタ電極10を形成した状態を示している。図5の(a)は、絶縁基板1上に、ゲート配線Gおよびそれに接続されたゲート電極2、キャパシタ配線Cおよびそれに接続されたキャパシタ電極10を形成した状態を示している。

0034

図3の(b)は、図3の(a)に示す状態の上にゲート絶縁膜3を全面に形成し、さらにソース配線S1〜S8(以下、まとめてソース配線Sという)およびそれに接続されたソース電極4(ただしこの例のトランジスタでは、ソース配線Sがソース電極4を兼ねている)、ドレイン電極5および画素電極7を形成した状態を示している。図5の(b)は、図5の(a)に示す絶縁基板1、ゲート配線G、ゲート電極2、キャパシタ配線Cおよびキャパシタ電極10の上にゲート絶縁膜3を全面に形成し、さらにソース配線Sおよびそれに接続されたソース電極4(ただしこの例のトランジスタでは、ソース配線Sがソース電極4を兼ねている)、ドレイン電極5および画素電極7を形成した状態を示している。

0035

図3の(c)および図5の(c)は、ソース電極4及びドレイン電極5の間に、半導体パターン6を形成した状態を示している。半導体パターン6はソース配線Sに平行なストライプ状に、同じ列に並んだ複数の画素30上に形成されている。ただし、このストライプ形状は、半導体パターン6の形成を容易にするための構造である。半導体パターン6は、各画素ごとに独立していてもよい。

0036

図4の(d)および図6の(d)は、半導体パターン6の上に、保護層6’を形成した状態を示している。ただし保護層6’は、後述する絶縁膜8が半導体パターン6に悪影響を与えるのを防ぐためのものであり、悪影響がない場合には不要である。

0037

図4の(e)および図6の(e)は、保護層6’、ソース電極4、ドレイン電極5の上に、絶縁膜8を形成した状態を示している。絶縁膜8は、少なくとも半導体パターン6、ソース電極4、ソース配線S、画素電極7を覆い、画素電極7上に開口を有する。絶縁膜8は、ソース配線Sやソース電極4が表示に影響するのを避けるためのものであり、少なくともソース配線Sとソース電極4とを覆っている必要がある。

0038

図4の(f)および図6の(f)は、絶縁膜8の上に、上部画素電極9を形成した状態を示している。上部画素電極9は、絶縁膜8の開口を介して画素電極7に接続されている。この上部画素電極9が、後述する画像表示装置において、表示媒体の色を変えるための画素電極21として作用する。ただし上部画素電極9は省略することができる。その場合、絶縁膜8の開口内の画素電極7が、表示媒体13の色を変えるための画素電極21として作用する。

0039

絶縁基板1としては、ガラスなどの無機物や、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルスルホン(PES)、ポリカーボネートポリイミド(PI)、ポリエーテルイミド(PEI)、ポリスチレン(PS)、ポリ塩化ビニルPVC)、ポリエチレン(PE)、ポリプロピレン(PP)、ナイロン(Ny)、エポキシなどの有機物を用いることができる。ゲート電極2、ゲート配線G、キャパシタ電極10、キャパシタ配線Cとしては、Al、Ag、Cu、Cr、Ni、Mo、Au、Pt等の金属や、ITO等の導電性酸化物カーボン導電性高分子等を用いることができる。製法としては、インクを印刷・焼成してもよいし、全面成膜後フォトリソエッチングレジスト剥離によって形成してもよい。あるいは、全面成膜後にレジスト印刷・エッチング・レジスト剥離によって形成してもよい。ゲート絶縁膜3としては、SiO2、SiON、SiN等の無機物や、ポリビニルフェノール(PVP)、エポキシ等の有機物を用いることができる。製法としては、スパッタCVD等の真空成膜や、溶液の塗布・焼成によって得られる。ソース電極4、ソース配線S、ドレイン電極5、画素電極7としては、Ag、Cu、Cr、Ni、Mo、Au、Pt、Al等の金属や、ITO等の導電性酸化物、カーボン、導電性高分子等を用いることができる。製法としては、全面成膜後にフォトリソ・エッチング・レジスト剥離によって形成してもよいが、インクを印刷・焼成して得ることが望ましい。印刷方法としては、オフセット印刷が好適である。オフセット印刷には、反転オフセット印刷や、グラビアオフセット印刷が含まれる。半導体6としては、ポリチオフェン系アセン系アリルアミン系などの有機半導体や、In2O3系、Ga2O3系、ZnO系、SnO2系、InGaZnO系、InGaSnO系、InSnZnO系などの酸化物半導体を用いることができる。製法としては、溶液をインクジェットディスペンサ凸版印刷等で印刷・焼成する方法が好適である。保護層6’としては、フッ素系樹脂ポリビニルアルコール等が好適である。製法としては、溶液をスクリーン印刷、インクジェット、ディスペンサ、凸版印刷等で印刷・焼成する方法が好適である。絶縁膜8としては、エポキシ、アクリル等の樹脂や、フォトレジスト等を用いることができる。製法としては、フォトリソでもよいが、スクリーン印刷やグラビアオフセット印刷が好適である。上部画素電極9としては、AgペーストやCペースト等が好適である。製法としては、スクリーン印刷やグラビアオフセット印刷を用いることができる。

0040

図7は、薄膜トランジスタアレイ20を用いた画像表示装置を示す説明図である。図3図4図5図6のようにして作製した薄膜トランジスタアレイ20と、別基板11上に形成した対向電極12との間に表示媒体13をはさむことで、画像表示装置となる。表示媒体13は、薄膜トランジスタアレイ20の画素電極21と別基板11上の対向電極12との間の電界によって表示状態が変わり、画像を表示できる。この画素電極21は、上述の上部画素電極9がある構造では上部画素電極9であり、上部画素電極9を有しない構造の場合は絶縁膜8の開口内の画素電極7である。

0041

別基板11としては、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルスルホン(PES)、ポリカーボネート、ポリイミド(PI)、ポリエーテルイミド(PEI)、ポリスチレン(PS)、ポリ塩化ビニル(PVC)、ポリエチレン(PE)、ポリプロピレン(PP)、ナイロン(Ny)、エポキシなどの有機物を用いることができる。対向電極12としては、ITO、IZO、ポリアニリン、PEDOT:PSS等の透明電極が好適である。表示媒体13としては、液晶、フォトクロミック媒体電気泳動体などが好適である。液晶では、ポリマー分散液晶が好適である。電気泳動体では、帯電させた2色の粒子液体中に分散させたカプセルや、帯電させた1色の粒子を着色液中に分散させたものや、帯電させた2色の粒子を気体とともに閉じ込めたものなどが好適である。

0042

(実施例1)
本発明の実施例1について、図5、6を用いて説明する。図6の(e)に示す薄膜トランジスタアレイ20を、図5の(a)〜(c)、図6の(d)〜(e)に示した工程によって作製した。ただし、画素数は1200×100である。まず初めに、絶縁基板1であるPEN上に、蒸着によってAlを50nm成膜し、フォトリソおよびウェットエッチによってゲート電極2、ゲート配線G、キャパシタ電極10、キャパシタ配線Cを形成した(図5の(a))。この時、ゲート配線Gおよびキャパシタ配線Cは、4列ごとに1行ずれる形状とした。次に、ポリビニルフェノール溶液をスピンコートし、150℃焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した。さらに、ソース電極4、ソース配線S、ドレイン電極5、画素電極7として、Agインクをオフセット印刷し180℃で焼成することによってパターンを形成した(図5の(b))。

0043

さらに、ポリチオフェン溶液を凸版印刷、100℃焼成することにより半導体層6を形成した(図5の(c))。次に、フッ素樹脂をスクリーン印刷、100℃焼成することで保護層6’を形成した(図6の(d))。

0044

そして、エポキシ樹脂をスクリーン印刷、100℃焼成することで、画素電極7上に開口を有する絶縁膜8を形成した(図6の(e))。

0045

こうして作製した薄膜トランジスタアレイ20に、別基板11であるPET上に対向電極12としてITOを付け、表示媒体13としてポリマー分散液晶を塗布したものを貼合せて画像表示装置とした(図7)。ソースドライバ数を1200列の3分の1である400個に、ゲートドライバ数を100行の3倍である300個にして、画像表示できた。

0046

(実施例2)
本発明の実施例2について、図5、6を用いて説明する。図6の(f)に示す薄膜トランジスタアレイを、図5(a)〜(c)、図6(d)〜(f)の工程によって作製した。ただし、画素数は1600×75である。まず初めに、絶縁基板1であるPEN上に、ゲート電極2、ゲート配線G、キャパシタ電極10、キャパシタ配線Cとして、Agインクをオフセット印刷し180℃で焼成することによってパターンを形成した(図5の(a))。この時、ゲート配線Gおよびキャパシタ配線Cは、(5列で1行、5列で1行、6列で1行)のずれを繰り返す形状とした。次に、ポリビニルフェノール溶液をスピンコートし、150℃焼成することにより、ゲート絶縁膜3としてポリビニルフェノールを1μm形成した。さらに、ソース電極4、ソース配線S、ドレイン電極5、画素電極7として、Agインクをオフセット印刷し180℃で焼成することによってパターンを形成した(図5の(b))。

0047

さらに、ポリチオフェン溶液を凸版印刷、100℃焼成することにより半導体層6を形成した(図5の(c))。次に、フッ素樹脂をスクリーン印刷、100℃焼成することで保護層6’を形成した(図6の(d))。

0048

そして、エポキシ樹脂をスクリーン印刷、100℃焼成することで、画素電極7上に開口を有する絶縁膜8を形成した(図6の(e))。さらにAgペーストをスクリーン印刷、100℃焼成することで、上部画素電極9を形成した(図6の(f))。

0049

こうして作製した薄膜トランジスタアレイ20に、別基板11であるPET上に対向電極12としてITOを付け、表示媒体13としてポリマー分散液晶を塗布したものを貼合せて画像表示装置とした(図7)。ソースドライバ数を1600列の4分の1である400個に、ゲートドライバ数を75行の4倍である300個にして、画像表示できた。

実施例

0050

以上説明したように、本発明によれば、薄膜トランジスタアレイの必要なソース信号数をi分の1にし、必要なゲート信号数をi倍(iは2以上)にすることができ、例えば縦横の画素数が大きく異なる場合に、ソースドライバおよびゲートドライバの各必要信号数を調整し、これらを効率的に組み合わせて用いることができる。また、印刷を用いて薄膜トランジスタアレイを容易に製造でき、安価な画像表示装置を提供できる。また、ソース配線とゲート配線とを入れ替えて構成してもよい。

0051

本発明の薄膜トランジスタアレイは、液晶、フォトクロミック媒体、電気泳動体など様々な表示媒体に適用可能である。特に縦横の画素数が大きく異なる場合に有用である。また、印刷法での製造に有用である。

0052

1絶縁基板
2ゲート電極
G(G1〜G12)ゲート配線
3ゲート絶縁膜
4ソース電極
S(S1〜S24)ソース配線
5ドレイン電極
6半導体層
6’ 保護層
7画素電極
8絶縁膜
9 上部画素電極
10キャパシタ電極
Cキャパシタ配線
11 別基板
12対向電極
13表示媒体
20薄膜トランジスタアレイ
21 画素電極
30画素
30’ 画素群

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