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図面 (14)

課題

回路面積過度に増大させることなく、データホールド時間を抑制する。

解決手段

半導体装置は、フィンFETで構成されたデータバッファ31およびフリップフロップ34を備える。データバッファ31のデータ出力ノードからフリップフロップ34のデータ入力ノードに至るデータ信号経路には、フィンFETのゲート電極と同層のゲート配線Gが遅延線32として設けられる。

概要

背景

クロックに同期して動作する半導体集積回路タイミング設計では、データ信号セットアップ時間およびホールド時間所定範囲内に収めることが重要である。このため、従来の半導体集積回路では、データ信号線に複数のデータバッファ直列に設けることによって、タイミング時間を調整している(たとえば、特開平7−66293号公報(特許文献1)参照)。

概要

回路面積過度に増大させることなく、データホールド時間を抑制する。半導体装置は、フィンFETで構成されたデータバッファ31およびフリップフロップ34を備える。データバッファ31のデータ出力ノードからフリップフロップ34のデータ入力ノードに至るデータ信号の経路には、フィンFETのゲート電極と同層のゲート配線Gが遅延線32として設けられる。

目的

効果

実績

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請求項1

半導体基板上に形成され、データ信号を受けるためのデータ入力ノードクロック信号を受けるためのクロック入力ノードとを含み、フィン型電界効果トランジスタで構成された論理回路と、前記半導体基板上に形成され、前記論理回路の前記データ入力ノードと接続されたデータ出力ノードを含み、フィン型電界効果トランジスタで構成されたデータバッファとを備え、前記データバッファの前記データ出力ノードから前記論理回路の前記データ入力ノードに至る前記データ信号の経路は、前記論理回路および前記データバッファを構成するフィン型電界効果トランジスタのゲート電極と同層のゲート配線を含み、前記半導体基板を平面視して、前記データ出力ノードから前記データ入力ノードに至る前記データ信号の経路長は、前記データ出力ノードと前記データ入力ノードとの間の直線距離よりも長い、半導体装置

請求項2

前記データ出力ノードから前記データ入力ノードに至る前記データ信号の経路に接続された容量素子をさらに備え、前記容量素子は、フィン型電界効果トランジスタのゲート容量を利用して構成されている、請求項1に記載の半導体装置。

請求項3

前記データ出力ノードから前記データ入力ノードに至る前記データ信号の経路は、複数の前記ゲート配線と、隣り合う前記ゲート配線間を接続するローカル配線とを含む、請求項1に記載の半導体装置。

請求項4

前記論理回路は、D型フリップフロップまたはD型ラッチ回路を含む、請求項1に記載の半導体装置。

請求項5

前記データバッファは、インバータを含む、請求項1に記載の半導体装置。

請求項6

前記半導体装置は、複数の前記論理回路と、複数の前記論理回路にそれぞれ対応する複数の前記データバッファとを備え、各前記データバッファは、個別に対応する前記データ信号を受けて、整形後の前記データ信号を対応する前記論理回路に出力し、各前記論理回路は、共通の前記クロック信号を受ける、請求項1に記載の半導体装置。

請求項7

前記半導体装置は、メモリ回路を備え、複数の前記論理回路および複数の前記データバッファは、前記メモリ回路の入出力回路に設けられ、前記入出力回路には、複数の前記データバッファに個別に対応する複数の前記データ信号と共通の前記クロック信号とが入力される、請求項6に記載の半導体装置。

請求項8

前記半導体装置は、前記クロック信号を整形する第1のクロックバッファと、前記第1のクロックバッファによって整形された前記クロック信号をさらに整形する第2のクロックバッファとをさらに備え、前記第1のクロックバッファによって整形された前記クロック信号は、複数の前記論理回路のうちの一部に入力され、前記第2のクロックバッファによって整形された前記クロック信号は、複数の前記論理回路のうちの残余に入力される、請求項6に記載の半導体装置。

請求項9

前記クロック信号は、ツリー状信号経路を通って複数の前記論理回路に入力される、請求項6に記載の半導体装置。

請求項10

前記半導体装置は、前記クロック信号を整形するクロックバッファをさらに備え、各前記論理回路において、前記クロックバッファのクロック出力ノードから前記クロック入力ノードに至る前記クロック信号の経路長が長いほど、対応する前記データバッファの前記データ出力ノードから前記データ入力ノードに至る前記データ信号の経路長は長くなる、請求項6に記載の半導体装置。

請求項11

前記半導体装置は、前記クロック信号を整形するクロックバッファと、各前記データバッファの前記データ出力ノードから対応する前記論理回路の前記データ入力ノードに至る前記データ信号の経路にそれぞれ接続された容量素子をさらに備え、前記容量素子は、フィン型電界効果トランジスタのゲート容量を利用して構成され、各前記論理回路において、前記クロックバッファのクロック出力ノードから前記クロック入力ノードに至る前記クロック信号の経路長が長いほど、対応する前記データバッファの前記データ出力ノードから前記データ入力ノードに至る前記データ信号の経路に接続された前記容量素子の容量値が大きいかまたは前記容量素子の数が多い、請求項6に記載の半導体装置。

請求項12

データ信号を受けるためのデータ入力ノードとクロック信号を受けるためのクロック入力ノードとを含み、フィン型電界効果トランジスタで構成された論理回路と、前記論理回路の前記データ入力ノードと接続されたデータ出力ノードを含み、フィン型電界効果トランジスタで構成されたデータバッファと、前記データバッファと前記論理回路との間に設けられた遅延線とを備え、前記遅延線は、前記論理回路および前記データバッファを構成するフィン型電界効果トランジスタのフィンと同層に形成され、第1方向に延在するフィン配線と、前記第1方向と交差する第2方向に延在し、前記フィン型電界効果トランジスタのゲート電極と同層に形成され、前記第1方向に順に並ぶ、第1のゲート配線、第2のゲート配線、および第3のゲート配線とを含み、前記第2のゲート配線は、前記フィン配線とゲート絶縁膜を介在して接続され、前記遅延線は、さらに、前記第1および第2のゲート配線間に設けられ、前記フィン配線と接続され、基準電位が与えられる第1のローカル配線と、前記第2および第3のゲート配線間に設けられ、前記フィン配線と接続され、前記基準電位が与えられる第2のローカル配線とを含み、前記論理回路の前記データ入力ノードと前記データバッファの前記データ出力ノードとは、前記第1〜第3のゲート配線を介して接続される、半導体装置。

技術分野

0001

この発明は半導体装置に関し、たとえば、フィン(fin)型の電界効果トランジスタFET:Field Effect Transistor)を用いた半導体装置に好適に用いられるものである。

背景技術

0002

クロックに同期して動作する半導体集積回路タイミング設計では、データ信号セットアップ時間およびホールド時間所定範囲内に収めることが重要である。このため、従来の半導体集積回路では、データ信号線に複数のデータバッファ直列に設けることによって、タイミング時間を調整している(たとえば、特開平7−66293号公報(特許文献1)参照)。

先行技術

0003

特開平7−66293号公報

発明が解決しようとする課題

0004

半導体集積回路の微細化が進展するにつれて、クロック信号線遅延量が増加するために特にデータホールド時間の増大が問題となっている。特に、フィン型のFET(フィンFET:finFETと称する)を用いた半導体集積回路ではデータホールド時間の増大が顕著である。この問題に対して、従来のように複数のデータバッファを直列に設けることによってデータ信号の遅延量を調整しようとすると、多数のデータバッファが必要となるために、回路面積が増大してしまう。

0005

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

0006

一実施形態による半導体装置は、フィンFETで構成されたデータバッファおよびフリップフロップを備える。データバッファのデータ出力ノードからフリップフロップのデータ入力ノードに至るデータ信号の経路には、フィンFETのゲート電極と同層のゲート配線遅延線として設けられる。

発明の効果

0007

上記の実施形態によれば、回路面積を過度に増大させることなく、データホールド時間を抑制することができる。

図面の簡単な説明

0008

第1の実施形態による半導体装置の概略構成を示すブロック図である。
図1メモリ回路の構成を示すブロック図である。
セットアップ時間とホールド時間について説明するためのタイミング図である。
フィンFETの構成を模式的に示す斜視図である。
図2のデータバッファ、遅延線、およびフリップフロップのデータ入力部の具体的構造を示す平面図である。
図5切断線VI−VIに沿う断面図である。
図5の切断線VII−VIIに沿う断面図である。
図5のデータバッファ31,33および遅延線32の等価回路図である。
データセットアップ時間とデータホールド時間のシミュレーション結果を表形式で示す図である。
データホールド時間とPVT条件との関係を模式的に示す図である。
第2の実施形態の半導体装置においてメモリ回路の構成を示すブロック図である。
第3の実施形態の半導体装置においてメモリ回路の構成を示すブロック図である。
第4の実施形態の半導体装置においてメモリ回路の構成を示すブロック図である。

実施例

0009

以下、各実施形態について図面を参照して詳しく説明する。以下では、半導体装置の一例としてコンピュータチップを挙げ、その中のメモリ装置入出力回路について具体的に説明する。しかしながら、以下の技術は、メモリ装置に限られるものではなく、一般に、クロック信号に同期して動作する半導体回路に広く適用することができる。

0010

なお、以下の各実施形態の図面において、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない場合がある。図解を容易にするために、半導体装置の構造を示す平面図、断面図、および斜視図における寸法は半導体装置の実際の寸法には比例していない。

0011

<第1の実施形態>
[半導体装置の全体構成]
図1は、第1の実施形態による半導体装置の概略構成を示すブロック図である。図1では、半導体装置1の例としてマイクロコンピュータチップを例に挙げている。図1を参照して、半導体装置1は、CPU(Central Processing Unit)2と、メモリ回路3と、インターフェース(I/O:Input and Output)回路4と、図示しないその他の周辺回路と、これらの構成要素間を接続するための内部バス5とを含む。

0012

CPU2は、プログラムに従って動作することによって半導体装置1全体の制御を行う。メモリ回路3は、RAM(Random Access Memory)およびROM(Read Only Memory)などの主記憶装置として機能する。図1では、代表的に1つのメモリ回路3のみ示されているが、実際にはDRAM(Dynamic Random Access Memory)、SRAM(Static Random Access Memory)、フラッシュメモリなどの複数種類のメモリ回路を含む。インターフェース回路4は、半導体装置の外部と接続のために用いられる。各構成要素は、内部バス5を介して相互に、データ信号D、アドレス信号ADR、制御信号CSなどのやりとりを行う。

0013

[メモリ回路の構成]
図2は、図1のメモリ回路の構成を示すブロック図である。図2を参照して、メモリ回路3は、メモリセルアレイ10と、入出力回路11と、ワード線ドライバ12と、制御回路13とを含む。メモリ回路3を構成する各トランジスタはフィンFETで構成されている。

0014

メモリセルアレイ10は、行方向(Y方向)および列方向(X方向)に沿って行列状に配置された複数のメモリセル(不図示)を含む。各メモリセルは、1ビットの情報を記憶する。メモリセルアレイには、各行に対応してワード線(不図示)が設けられ、各列に対応してビット線BL[0]〜BL[127]が設けられる。なお、ビット線の本数は一例であって、この数字に限られるものでない。

0015

入出力回路11は、図1の内部バス5とメモリセルアレイ10との間で、書込みデータの入力および読出しデータの出力を行うためのインターフェースである。図2では、書込みデータを入力するための回路部分のみが示されている。具体的に、入出力回路11は、図1の内部バス5から128ビットのデータ信号D[0]〜D[127]を受けて、対応するビット線BL[0]〜BL[127]にそれぞれ出力する。

0016

図2に示すように、入出力回路11は、各データ信号Dに対応して、データバッファ31,33と、遅延線32と、D型フリップフロップ34とを含む。メモリ回路3に入力された各ビットごとのデータ信号Dは、データバッファ31,遅延線32、データバッファ33を介してフリップフロップ34のデータ入力ノードに入力される。データバッファ33は、遅延線32の通過後のデータ信号を整形するために設けられているが、必ずしも必要なものではない。データバッファ31,33および遅延線32のより詳細な構造については、図5図7で説明する。後述するように、本実施形態ではフィンFETに特徴的な構造を利用して遅延線32を構成している。

0017

なお、図2のD型フリップフロップ34に代えてD型ラッチ回路を用いてもよい。D型フリップフロップ34は、クロック信号のエッジ(たとえば、立ち上がりエッジ)に応答してその直前入力信号を保持するものである。一方、D型ラッチ回路は、たとえば、クロック信号がハイレベル(Hレベル)のときに信号を素通りさせ、クロック信号がローレベル(Lレベル)に切替わる直前の入力信号を保持するものである(HレベルとLレベルとは逆でもよい)。フリップフロップ34とラッチ回路とは、クロック信号CLKに同期してデータ信号Dを保持するための論理回路であるという点で共通している。

0018

ワード線ドライバ12は、読出しまたは書込み対象となる行のワード線(不図示)を活性化する。これによって、読出しまたは書込み対象となる行の各メモリセルが、対応するビット線BLに接続される。

0019

制御回路13は、図1のCPU2または図示しないDMA(Direct Memory Access)コントローラなどから、内部バス5を介して制御信号CSを受信し、制御信号CSに基づいてメモリ回路3全体の動作を制御する。制御信号CSは、入出力回路11に設けられた各フリップフロップ34に供給されるクロック信号CLKを含む。クロック信号CLKは、制御回路13に設けられたクロックバッファ20を介して各フリップフロップ34のクロック入力ノード図8の参照符号CKin)に入力される。

0020

タイミング制御の問題]
以下、図2のメモリ回路3の入出力回路11におけるタイミング制御の問題について説明する。

0021

図3は、セットアップ時間とホールド時間について説明するためのタイミング図である。図3のタイミング図では、図2の各フリップフロップ34に入力されるクロック信号CLKとデータ信号Dとが示されている。

0022

図3を参照して、クロック信号CLKの立上がりエッジ時刻t1)においてフリップフロップ34はデータ信号Dを取り込むものとする。データ信号Dの取り込みを確実に行うためには、クロック信号の立上がりエッジよりも所定時間前からデータを確定しておかなければならない。この時間をデータ信号Dのセットアップ時間TSU(時刻t0から時刻t1まで)という。逆に、クロック信号の立上がりエッジの後、データ信号を保持しておくべき時間をデータ信号Dのホールド時間TH(時刻t1から時刻t2まで)という。

0023

図2に示すように、メモリ回路3の入出力回路11では、通常は、クロック信号CLKの伝送経路クロックパス25)のほうがデータ信号Dの伝送経路(データパス)よりも長くなる。したがって、ホールド時間THは次式(1)ように、クロック信号の遅延時間DLY(CLK)からデータ信号の遅延時間DLY(D)を減じた値として定義される。
TH=delay(CLK)−delay(D) …(1)

0024

クロック信号CLKの遅延時間は、図2のクロックバッファ20の遅延時間DLY(CLK;Tr)とクロックパスの遅延時間DLY(CLK;wire)との和によって与えられる。一方、データ信号Dの遅延時間は、データバッファ31,33の遅延時間n×DLY(D;Tr)(ただし、nはデータバッファの段数)と、遅延線32の遅延時間DLY(D;line)と和によって与えられる。データパス自体の遅延時間は短いので問題にならない。したがって、上式(1)は次式(2)のように書き直される。
TH=DLY(CLK;Tr)+DLY(CLK;wire)−n×DLY(D;Tr)−DLY(D;line) …(2)

0025

各データバッファおよびフリップフロップ34がフィンFETによって構成されている場合には、配線細線化による配線抵抗の増加と、ローカル配線(LIC:Local Interconnect)とフィンFETのゲート電極との間の寄生容量の増加との両方が、配線遅延DLY(CLK;wire)に影響を及ぼす。このため、データホールド時間THが従来のプレーナ型のFETよりも大きくなりがちである。

0026

この対策として、図2の遅延線32を設けずに、データバッファ31,33を多数直列に接続したとすると、回路面積が増大してしまう。さらに、データバッファ31,33を多数直列に接続した場合には、遅延量が最小となるようにPVT条件(プロセス、電圧、温度)条件を設定したとしても(MIN条件と称する)、データホールド時間がほとんど減少しないという問題も生じる。なぜなら、MIN条件の場合には、クロックバッファの遅延時間DLY(CLK;Tr)とデータバッファの遅延時間n×DLY(D;Tr)のいずれも減少するが、クロックパスの遅延時間DLY(CLK;wire)はほとんど減少しないからである。

0027

本実施形態では、上記の点を考慮して、各ビットのデータ信号Dの経路に遅延線32を設けている。図5図7で説明するように、本実施形態ではフィンFETに特徴的な構造を利用することによって遅延線32の面積削減を実現している。

0028

[フィンFETの構成]
まず最初に、フィンFETの構成およびその製造方法について簡単に説明する。

0029

図4は、フィンFETの構成を模式的に示す斜視図である。図4を参照して、フィンFETは、たとえば、P型半導体基板SUB上に設けられた複数のフィン配線F1,F2を含む。各フィン配線F1,F2は、基板平面に沿ってX方向に延在する。各フィン配線F1,F2は、半導体基板SUBの表面を選択的にエッチングすることによって形成される。隣り合うフィン配線Fの間(フィン配線F1,F2が形成されていない部分)には、たとえば、CVD(Chemical Vapor Deposition)法を用いて形成されたシリコン酸化膜素子分離膜ISOとして設けられている。

0030

ゲート電極Gは、ゲート絶縁膜GIを介して各フィン配線F1,F2の上面および側面を覆うように形成される。ゲート電極Gは、フィン配線F1,F2と交差する方向であるY方向に延在する。ゲート電極Gには、たとえば、多結晶シリコンのような半導体窒化チタンのような導電性化合物タングステンなどの単体金属、またはこれらのいずれかの積層膜などが用いられる。

0031

ゲート電極Gの形成後にゲート電極Gをマスクとして不純物をフィン配線Fに注入することによって、ゲート電極Gによって囲まれたチャネル領域以外の部分にソース領域およびドレイン領域(不図示)が形成される。ここで、PMOS(P-channel Metal Oxide Semiconductor)トランジスタを作製する場合には、フィン配線FがN型ウェル上に形成されるとともに、フィン配線FにP型不純物が注入される。NMOS(N-channel MOS)トランジスタを作製する場合には、フィン配線FがP型基板またはP型ウェル上に形成されるとともに、フィン配線FにN型不純物が注入される。

0032

これらのソース領域およびドレイン領域の上面および側面とオーミック接触するように、タングステンなどの単体金属を用いてY方向に延在するローカル配線(LIC:Local Inter-Connect)LA1,LA2がそれぞれ形成される。すなわち、ローカル配線LA1,LA2は、それぞれソース電極およびドレイン電極として機能する。ゲート配線G、ソース電極LA1、およびドレイン電極LA2は、さらに、X方向に延在するローカル配線(不図示)と直接的に接続されたり、図示しない層間絶縁層に形成されたビアホールを介して上層金属配線層(不図示)と接続されたりする。

0033

[遅延線およびデータバッファの構造]
以上のフィンFETの構造に基づいて、図2のデータバッファ31,33、遅延線32、およびフリップフロップ34が構成される。

0034

図5は、図2のデータバッファ、遅延線、およびフリップフロップのデータ入力部の具体的構造を示す平面図である。図6は、図5の切断線VI−VIに沿う断面図である。図7は、図5の切断線VII−VIIに沿う断面図である。図8は、図5のデータバッファ31,33および遅延線32の等価回路図である。図5図7では、フリップフロップ34のデータ入力部としてPMOSトランジスタNMOSトランジスタによって構成されたCMOSインバータが図示されている。図5の平面図において、図解を容易にするためにフィン配線F1〜F18には斜線パターンハッチングが付され、N型ウェルNW1,NW2にはドットパターンのハッチングが付されている。図5図7において、基板面内方向をX方向およびY方向とし、基板に垂直な方向をZ方向とする。

0035

図5図7を参照して、P型半導体基板SUB上には(N型ウェルNW1,NW2の領域も含めて)、それぞれX方向に延在する複数のフィン配線F1〜F18が形成されている。各フィン配線F1〜F18は、パターンニング精度を上げるため、等しい幅を有し基本的に互いに等間隔で形成されている。基板上の一部の領域にはフィン配線が形成されていない部分もある。PMOSトランジスタとして用いられるフィン配線F1,F2は、N型ウェルNW1上に形成される。同様に、PMOSトランジスタとして用いられるフィン配線F11,F12,F15,F16は、N型ウェルNW2上に形成される。

0036

フィン配線F1〜F18の延在方向(X方向)と交差するY方向にそれぞれ延在するように複数のゲート配線G1〜G16が形成されている。パターニングの精度を上げるため、ゲート配線G1〜G16は、等しい幅を有し、X方向に互いに等間隔で並ぶ。ゲート配線G1〜G3,G5〜G8,G10〜G12,G14〜G16とフィン配線Fとの間にはゲート絶縁膜GIが介在している。

0037

ゲート配線G1〜G16には、フィンFETのゲート電極として用いられるもの(G2,G11,G15)、ローカル配線としてのみ用いられるもの(G1,G3,G4,G5,G8,G9,G10,G12,G13,G14,G16)、ゲート電極およびローカル配線の両方として用いられるもの(G6,G7)がある。図5および図6では、ローカル配線としてのみ用いられるゲート配線G1,G3,G5,G8,G10,G12,G14,G16も、フィン配線Fとゲート絶縁膜GIを介して接続されているが、これらのゲート配線はフィン配線と必ずしも電気的に接続されている必要はない。

0038

ローカル配線LA1〜LA9の各々は、隣り合うゲート配線Gの間で、フィン配線Fの一部を覆うように設けられ、フィン配線Fとオーミック接触する。ローカル配線LA1〜LA9の各々はY方向に延在して(ゲート配線Gの延在方向に沿って)形成される。

0039

互いに隣り合うゲート配線Gとローカル配線LAとの間、隣り合うゲート配線Gの間には、CVD法を用いて形成されたシリコン酸化膜などの絶縁膜(不図示)が充填される。ローカル配線LB1〜LB9の各々は、上記の充填された絶縁膜の上部にX方向に延在して形成される。X方向に延在する各ローカル配線LB1〜LB9は、隣合うゲート配線Gの間、または隣合うゲート配線GとY方向に延在するローカル配線LAとの間を接続する。この場合、各ローカル配線LBは、ローカル配線LAと直接的に(すなわち、層間絶縁層に形成されたビアホールを介さずに)接続されている。各ローカル配線LBは、また、ゲート配線Gとも直接的に(すなわち、絶縁層に形成されたビアホールを介さずに)接続されている。

0040

たとえば、図7において、ローカル配線LB2は、ゲート配線G3,G4の上面と直接的に接続されている。ローカル配線LB4は、ゲート配線G5,G6の上面と直接的に接続されている。ローカル配線LB6は、ゲート配線G7,G8の上面と直接的に接続されている。ローカル配線LB8は、ゲート配線G9,G10の上面と直接的に接続されている。ローカル配線LB10は、Y方向に延在するローカル配線LA9の側面と直接接続されるとともに、ゲート配線G12の上面と直接的に接続されている。ローカル配線LB12は、ゲート配線G13,G14の上面と直接的に接続されている。

0041

図8に示すように、データバッファ31,33としてインバータINV1,INV2がそれぞれ用いられる。図5図7を参照して、インバータINV1(データバッファ31)は、フィン配線F1〜F4と、ゲート配線G2と、ローカル配線LA1〜LA3とを含む。フィン配線F1,F2は、インバータINV1を構成するPMOSトランジスタのチャネル領域、ソース領域、およびドレイン領域として用いられる。ローカル配線LA1は、このPMOSトランジスタのソース電極として用いられ、層間絶縁層(不図示)に形成されたビアホール(不図示)を介して上層の金属配線層に設けられた電源配線(不図示)と接続される。これによって、ローカル配線LA1には電源電位DDが与えられる。

0042

同様に、フィン配線F3,F4は、インバータINV1を構成するNMOSトランジスタのチャネル領域、ソース領域、およびドレイン領域として用いられる。ローカル配線LA2は、このNMOSトランジスタのソース電極として用いられ、層間絶縁層(不図示)に形成されたビアホール(不図示)を介して上層の金属配線層に設けられた接地配線(不図示)と接続される。これによって、ローカル配線LA1には接地電位SSが与えられる。ゲート配線G2は、図8のインバータINV1のデータ入力ノードNin1に対応し、インバータINV1を構成するPMOSトランジスタおよびNMOSトランジスタの共通のゲート電極として用いられる。ローカル配線LA3(特に図5において矢印40で示したフィン配線F1からF4までの部分)は、図8のインバータINV1のデータ出力ノードNout1に対応し、上記のPMOSトランジスタおよびNMOSトランジスタの共通のドレイン電極として用いられる。

0043

インバータINV2(データバッファ33)は、フィン配線F11〜F14と、ゲート配線G11と、ローカル配線LA7〜LA9とを含む。フィン配線F11,F12は、インバータINV2を構成するPMOSトランジスタのチャネル領域、ソース領域、およびドレイン領域として用いられる。ローカル配線LA7は、このPMOSトランジスタのソース電極として用いられ、層間絶縁層(不図示)に形成されたビアホール(不図示)を介して上層の金属配線層に設けられた電源配線(不図示)と接続される。これによって、ローカル配線LA7には電源電位VDDが与えられる。

0044

同様に、フィン配線F13,F14は、インバータINV2を構成するNMOSトランジスタのチャネル領域、ソース領域、およびドレイン領域として用いられる。ローカル配線LA8は、このNMOSトランジスタのソース電極として用いられ、層間絶縁層(不図示)に形成されたビアホール(不図示)を介して上層の金属配線層に設けられた接地配線(不図示)と接続される。これによって、ローカル配線LA7には接地電位VSSが与えられる。ゲート配線G11は、図8のインバータINV2のデータ入力ノードNin2に対応し、上記のPMOSトランジスタおよびNMOSトランジスタの共通のゲート電極として用いられる。ローカル配線LA9は、図8のインバータINV2のデータ出力ノードNout2に対応し、上記のPMOSトランジスタおよびNMOSトランジスタの共通のドレイン電極として用いられる。

0045

図5には、さらに、フリップフロップ34の入力部を構成するインバータ34_Dinが記載されている。この入力部を構成するインバータ34_Dinは、フィン配線F15〜F18と、ゲート配線G15と、ローカル配線LA10〜LA12を含む。フィン配線F15,16は、インバータ34_Dinを構成するPMOSトランジスタのチャネル領域、ソース領域、およびドレイン領域として用いられる。ローカル配線LA10は、このPMOSトランジスタのソース電極として用いられ、層間絶縁層(不図示)に形成されたビアホール(不図示)を介して上層の金属配線層に設けられた電源配線(不図示)と接続される。これによって、ローカル配線LA10には電源電位VDDが与えられる。

0046

同様に、フィン配線F17,F18は、インバータ34_Dinを構成するNMOSトランジスタのチャネル領域、ソース領域、およびドレイン領域として用いられる。ローカル配線LA11は、このNMOSトランジスタのソース電極として用いられ、層間絶縁層(不図示)に形成されたビアホール(不図示)を介して上層の金属配線層に設けられた接地配線(不図示)と接続される。これによって、ローカル配線LA11には接地電位VSSが与えられる。ゲート配線G15(特に図5において矢印41で示したフィン配線F15からF18までの部分)は、図8のフリップフロップ34のデータ入力ノードDinに対応し、上記のPMOSトランジスタおよびNMOSトランジスタの共通のゲート電極として用いられる。

0047

遅延線32は、上記のインバータINV1(データバッファ31)のデータ出力ノードNout1(ローカル配線LA3)と、インバータINV2(データバッファ33)のデータ入力ノードNin2(ゲート配線G11)との間に設けられる。遅延線32は、ゲート配線G3〜G10と、隣合うゲート配線間を接続するローカル配線LB2〜LB8とを含む。ゲート配線G3は、ローカル配線LB1を介して、インバータINV1(データバッファ31)の出力ノードNout1(ローカル配線LA3)と接続される。ゲート配線G10は、ローカル配線LB9を介して、インバータINV2(データバッファ33)のデータ入力ノードNin2(ゲート配線G11)と接続される。したがって、データ信号は、ローカル配線LB1、ゲート配線G3、ローカル配線LB2、ゲート配線G4、ローカル配線LB3、ゲート配線G5、ローカル配線LB4、ゲート配線G6、ローカル配線LB5、ゲート配線G7、ローカル配線LB6、ゲート配線G8、ローカル配線LB7、ゲート配線G9、ローカル配線LB8、ゲート配線G10、ローカル配線LB9の順に伝送される。

0048

ここで、出力バッファ31(インバータINV1)のデータ出力ノードNout1(ローカル配線LA3の矢印40の部分)から、フリップフロップ34のデータ入力ノードDin(ゲート配線G15の矢印41の部分)までのデータ信号Dの経路は、ゲート配線G3〜G14およびローカル配線LB1〜LB13を通過する。したがって、半導体基板SUBを基板垂直方向(Z方向)から平面視したとき、データ出力ノードNout1からデータ入力ノードDinまでのデータ信号Dの経路長は、データ出力ノードNout1とデータ入力ノードDinとを結ぶ直線経路42よりも長い。この直線経路42は、図6に示すようにローカル配線LA3の右端(+X方向側)からゲート配線G15の左端(−X方向側)までである。図5に示すように、直線経路42は、X方向に沿った経路に限らず、斜め方向もあり得る(矢印40と矢印41とを通過する直線であればどのような方向でもよい)。

0049

さらに図8に示すように、好ましくは、遅延線32は、接地電位VSSを与える接地ノード(接地配線)と容量素子T1,T2を介して接続される。容量素子によるCR遅延によって遅延線32による遅延時間をさらに増やすことができる。

0050

容量素子T1,T2は、フィンFETのゲート容量を利用して構成される。具体的には、図5および図6に示すように、容量素子T1としてのフィンFETは、フィン配線F5〜F10と、ゲート電極として用いられるゲート配線G6と、ソース電極およびドレイン電極として用いられるローカル配線LA4,LA5とを含む。容量素子T2としてのフィンFETは、フィン配線F5〜F10と、ゲート電極として用いられるゲート配線G7と、ソース電極およびドレイン電極として用いられるローカル配線LA5,LA6とを含む。フィン配線F5〜F10およびローカル配線LA5は、両方のフィンFETで共用される。ローカル配線LA4〜LA6は、層間絶縁層(不図示)に形成されたビアホール(不図示)を介して上層の金属配線層に設けられた接地配線(不図示)と接続される。これによって、ローカル配線LA4〜LA6には接地電位VSSが与えられる。

0051

[第1の実施形態の効果]
上記のようにデータ信号Dの経路に遅延線32を設け、ゲート配線Gを含んで遅延線32を構成することによって、データパスの配線長をより長くすることができる。従来のデータバッファのみで遅延時間を調整する場合に比べて全体の回路面積を小さくすることができる。

0052

ゲート配線Gは、タングステンなどのメタル材料を用いて形成するのが望ましい。メタルゲート配線の遅延時間の電圧および温度依存性は、上層のメタル配線の遅延時間の電圧および温度依存性に近い特性であるので、データホールド時間のPVT(プロセス、電圧、温度)依存性を大きくすることができる。以下、図9および図10に示したシミュレーション結果を参照して詳しく説明する。

0053

図9は、データセットアップ時間とデータホールド時間のシミュレーション結果を表形式で示す図である。図10は、データホールド時間とPVT条件との関係を模式的に示す図である。図9および図10では、図5図8で説明した遅延線32が設けられている場合と、遅延線32に代えてデータバッファを設けた場合とを比較している。

0054

図9および図10を参照して、MIN条件とはデータ信号の遅延が最小になる条件である。具体的にMIN条件の場合、半導体装置のプロセス条件はPMOSトランジスタおよびNMOSトランジスタのスイッチング速度が最速になる(ドレイン電流が最大になる)ような条件であり、半導体装置の動作条件高電圧(0.88V)および高温(125℃)になる。MAX条件とはデータ信号の遅延が最大になる条件である。具体的にMAX条件の場合、半導体装置のプロセス条件はPMOSトランジスタおよびNMOSトランジスタのスイッチング速度が最も小さくなる(ドレイン電流が最小になる)ような条件であり、半導体装置の動作条件は低電圧(0.72V)および低温(−40℃)になる。

0055

図9に示すように、上記の遅延線32を用いずに多数のデータバッファを直列接続することによって遅延回路を構成した場合には、PVT条件をMAX条件からMIN条件に変更してもデータホールド時間(クロックパスの遅延時間とデータパスの遅延時間の差)は88%までしか減少しない。これに対して、本実施形態の遅延線32を用いることによって、PVT条件をMAX条件からMIN条件に変更した場合にデータホール時間は54%まで減少する。

0056

以上のように、本実施形態の半導体装置によれば、従来技術においてデータバッファを多数用いることによって増大させていたデータパスの遅延時間を、データバッファの代わりに遅延線32を設けることによって(すなわち、データパスの配線を長くすることによって)遅延時間を増大させる。これによって、PVT条件がMIN条件の場合にも、データパスの遅延時間は大きく減少することはないので、クロックパスの配線遅延と相殺させることができる。この結果、データホールド時間を短くすることができる。

0057

さらに、多数のデータバッファを直列に接続することによって遅延回路を構成する場合に比べて、上記の遅延線32を用いることによってデータバッファの数を削減することができるので、回路面積の削減効果がある。特に、本実施の形態では、フィンFETに用いるゲート電極と同じ配線層のゲート配線Gを遅延線32に用いることによって、さらに面積削減を実現している。

0058

<第2の実施形態>
図11は、第2の実施形態の半導体装置においてメモリ回路の構成を示すブロック図である。図11のメモリ回路3における入出力回路11は、クロック信号CLKの伝送用のクロックパス25の途中に、リピーターバッファ21を挿入した点で図2の入出力回路11と異なる。具体的に図11では、データ信号D[63]用のフリップフロップ34[63]とデータ信号D[64]用のフリップフロップ34[64]との間にリピーターバッファ21が設けられている。リピーターバッファ21によってクロックバッファ20によって整形されたクロック信号CLKがさらに整形される。図11のその他の点は図2の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

0059

リピーターバッファ21を設けることによって、クロックバッファ20によって駆動すべきフリップフロップ34の数は半減するとともに、クロックパス25の配線長も半分になる。残りの半分のフリップフロップ34と半分のクロックパス25とは、リピーターバッファ21によって駆動される。したがって、リピーターバッファ21のゲート遅延が増加したとしても、それ以上に配線遅延およびトランジスタのゲートによる寄生容量を減らすことができるので、クロック信号の伝送経路全体での遅延時間をより減少させることができる。

0060

前述の式(2)において、クロックパスの遅延時間DLY(CLK;wire)を減少させることによって、PVT条件がMIN条件のときにデータホールド時間をより短くすることができる。さらに、クロックパスの遅延時間を短くすると、それに応じて遅延線32によるデータパスの遅延時間を短くすることができるので、各遅延線32の面積をより削減することができる。

0061

<第3の実施形態>
図12は、第3の実施形態の半導体装置においてメモリ回路の構成を示すブロック図である。図12のメモリ回路3における入出力回路11は、クロックパス25がツリー状に構成されている点で図2の入出力回路11と異なる。すなわち、第3の実施形態の場合には、クロック信号CLKはツリー状の信号経路を通って複数のフリップフロップ34[0]〜34[127]に入力される。クロック信号CLKの分岐点にはリピーターバッファが設けられる。

0062

具体的に図12の場合、クロックパスは2つに分岐される。一方のクロックパスはリピーターバッファ22を介してフリップフロップ34[0]〜34[63]の各クロック入力ノードに接続される。他方のクロックパスは、リピーターバッファ22を介してフリップフロップ34[64]〜34[127]の各クロック入力ノードに接続される。図12のその他の点は図2の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

0063

リピーターバッファ22,23を設けることによって、第2の実施形態の場合と同様に、クロック信号の伝送経路全体の遅延時間を減少させることができる。したがって、PVT条件がMIN条件のときにデータホールド時間をより短くすることができる。クロックパスの遅延時間を短くすると、それに応じて遅延線32によるデータパスの遅延時間を短くすることができるので、各遅延線32の面積を削減することができる。

0064

さらに、クロックパスをツリー状に構成することによって、クロックバッファ20から各フリップフロップ34のクロック入力ノードに至るクロックパスの経路長を均等化することができる。したがって、フリップフロップ34ごとのクロック信号の遅延時間を均一化できるので、データホールド時間を改善することができる。

0065

<第4の実施形態>
図13は、第4の実施形態の半導体装置においてメモリ回路の構成を示すブロック図である。図13のメモリ回路3における入出力回路11は、クロックバッファ20のデータ出力ノードから各フリップフロップ34のクロック入力ノードに至るクロック信号の経路長が長くなるほど、データ出力ノードに接続される遅延線32の遅延時間を長くしている点で、図2の入出力回路11と異なる。具体的に図13の場合、データ信号D[127]用の遅延線32[127]の遅延時間が最も長く、データ信号D[0]用の遅延線32[0]の遅延時間が最も短い。遅延線32の遅延時間は、遅延線の経路長を長くするほど、もしくは、接続される容量素子の数または容量値が増加するほど増加する。図13のその他の点は図2の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

0066

各フリップフロップ34に入力されるクロック信号の遅延時間は、クロックバッファ20のクロック出力ノードからの経路長が長くなるほど増加する。したがって、クロック信号の遅延時間に応じて、データ信号の遅延時間を増加させることによって、データホールド時間をより短くすることができる。

0067

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

0068

1半導体装置、2 CPU、3メモリ回路、4インターフェース回路、5内部バス、10メモリセルアレイ、11入出力回路、12ワード線ドライバ、13制御回路、20クロックバッファ、21,22,23リピーターバッファ、25クロックパス、31,33データバッファ、32遅延線、34フリップフロップ、CLKクロック信号、Dデータ信号、Din フリップフロップのデータ入力ノード、F1〜F14フィン配線、G1〜G12ゲート配線、GIゲート絶縁膜、INV1,INV2インバータ、ISO素子分離膜、LA1〜LA9ローカル配線(Y方向に延在)、LB1〜LB9 ローカル配線(X方向に延在)、Nout1 データバッファのデータ出力ノード、NW1,NW2N型ウェル、SUBP型半導体基板、T1,T2容量素子、VDD電源電位、VSS接地電位。

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