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技術 半導体装置

出願人 ルネサスエレクトロニクス株式会社
発明者 竹内幹五十嵐満彦小笠原誠
出願日 2015年8月28日 (6年2ヶ月経過) 出願番号 2015-168893
公開日 2017年3月2日 (4年8ヶ月経過) 公開番号 2017-046276
状態 特許登録済
技術分野 論理回路II 電子的スイッチ1 電源 半導体集積回路
主要キーワード 閾値電圧生成回路 タイマ制御回路 リーク速度 メンテナンス作業員 誤差許容範囲 フラッシュモジュール 局所電流 仕上り状態
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図面 (20)

課題

半導体装置の異常リーク電流故障を検出するために電源電圧供給経路抵抗を挿入しなければならないので、通常動作時において、挿入された抵抗によって不要な電圧降下を招くという問題がある。

解決手段

異常監視部706は、第1の電源スイッチ703がオフのときの第1の機能モジュール701と第1の電源スイッチ703との間の第1のノードNDAの電圧の変化と、第2の電源スイッチ704がオフのときの第2の機能モジュール702と第2の電源スイッチ704との間の第2のノードNDBの電圧の変化の比較に基づいて、第1の機能モジュール701または第2の機能モジュール702の異常リーク電流の発生の有無を検出する。

概要

背景

電源電圧接地電圧間の異常リーク電流が発生すると、半導体装置故障、ひいてはシステムの停止、誤動作に至る。異常リーク電流の原因としては、ゲート絶縁膜破壊ゲートコンタクト間ショート配線間の層間膜破壊などがある。

半導体装置の故障を検出するために、特許文献1には、電源電流経路に設けられた抵抗素子の両端の電位差からゲート膜破壊で増加した電流の大きさを検知することが記載されている。

概要

半導体装置の異常リーク電流故障を検出するために電源電圧の供給経路抵抗を挿入しなければならないので、通常動作時において、挿入された抵抗によって不要な電圧降下を招くという問題がある。異常監視部706は、第1の電源スイッチ703がオフのときの第1の機能モジュール701と第1の電源スイッチ703との間の第1のノードNDAの電圧の変化と、第2の電源スイッチ704がオフのときの第2の機能モジュール702と第2の電源スイッチ704との間の第2のノードNDBの電圧の変化の比較に基づいて、第1の機能モジュール701または第2の機能モジュール702の異常リーク電流の発生の有無を検出する。

目的

効果

実績

技術文献被引用数
1件
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請求項1

第1の機能モジュールと、第2の機能モジュールと、前記第1の機能モジュールと固定電位ノードとの接続を制御する第1の電源スイッチと、前記第2の機能モジュールと前記固定電位ノードとの接続を制御する第2の電源スイッチと、前記第1の電源スイッチがオフのときの前記第1の機能モジュールと前記第1の電源スイッチとの間の第1のノードの電圧の変化と、前記第2の電源スイッチがオフのときの前記第2の機能モジュールと前記第2の電源スイッチとの間の第2のノードの電圧の変化の比較に基づいて、前記第1の機能モジュールまたは前記第2の機能モジュールの異常リーク電流の発生の有無を検出する異常監視部とを備えた、半導体装置

請求項2

前記異常監視部は、前記第1の電源スイッチがオフのときに、前記第1のノードの電圧の変化を検出する第1の電位検知回路と、前記第2の電源スイッチがオフのときに、前記第2のノードの電圧の変化を検出する第2の電位検知回路と、前記第1のノードの電位変化速度と、前記第2のノードの電位の変化速度との比較に基づいて、前記第1の機能モジュールまたは前記第2の機能モジュールの異常なリーク電流の発生の有無を検出する異常リーク検出部とを含む、請求項1記載の半導体装置。

請求項3

前記異常リーク検出部は、前記第1のノードの電位が所定電位遷移するまでの第1の時間と、前記第2のノードの電位が前記所定電位に遷移するまでの第2の時間との比を実測値として算出し、前記実測値と期待値との比較に基づいて、前記異常なリーク電流の発生の有無を検出する、請求項2記載の半導体装置。

請求項4

前記異常監視部は、タイマと、前記第1の電源スイッチおよび前記第2の電源スイッチを制御する制御回路とを備え、前記異常リーク検出部は、前記制御回路が前記第1の電源スイッチをオフにしたタイミングで、前記タイマ計測スタートさせ、前記第1のノードの電位が前記所定電位に達したタイミングで前記タイマ計測を終了させることによって、前記第1の時間を取得し、前記制御回路が前記第2の電源スイッチをオフにしたタイミングで、前記タイマ計測をスタートさせ、前記第2のノードの電位が前記所定電位に達したタイミングで前記タイマ計測を終了させることによって、前記第2の時間を取得する、請求項3記載の半導体装置。

請求項5

前記取得した第1の時間と前記取得した第2の時間を記憶する記憶部を備え、前記記憶部は、電源電圧常時供給されている領域に配置される、請求項3記載の半導体装置。

請求項6

前記取得した第1の時間と前記取得した第2の時間とを記憶する不揮発性メモリを備える、請求項3記載の半導体装置。

請求項7

前記異常リーク検出部は、出荷前のテストによって得られた前記期待値を記憶する不揮発性メモリを備える、請求項3記載の半導体装置。

請求項8

前記異常リーク検出部は、前記第1の時間と前記第2の時間との比を前記実測値として算出し、前記実測値と前記期待値とを比較するCPUを備え、前記CPUは、電源電圧が常時供給されている領域外に配置される、請求項3記載の半導体装置。

請求項9

前記異常リーク検出部は、前記第1のノードの電位が所定電位に遷移するまでの第1の時間をカウントする第1のカウンタと、前記第2のノードの電位が前記所定電位に遷移するまでの第1の時間をカウントする第2のカウンタと、前記第1のカウンタの値と、前記第2のカウンタの値とを比較することによって、前記異常なリーク電流の発生の有無を判定する比較判定回路とを備える、請求項2記載の半導体装置。

請求項10

前記異常監視部は、タイマと、前記第1の電源スイッチおよび前記第2の電源スイッチを制御する制御回路とを備え、前記第1のカウンタおよび前記第2のカウンタは、受信するクロックパルスの数をカウントし、前記第1のカウンタは、前記制御回路が前記第1の電源スイッチをオフにしたタイミングで前記制御回路から送信される第1の開始信号を受けると、前記カウントを開始し、前記第1のノードの電位が前記所定電位に達したタイミングで前記第1の電位検知回路から送信される第1の終了信号を受けると、前記カウントを終了し、前記第2のカウンタは、前記制御回路が前記第2の電源スイッチをオフにしたタイミングで前記制御回路から送信される第2の開始信号を受けると、前記カウントを開始し、前記第2のノードの電位が前記所定電位に達したタイミングで前記第2の電位検知回路から送信される第2の終了信号を受けると、前記カウントを終了する、請求項9記載の半導体装置。

請求項11

前記第1の機能モジュールおよび前記第2の機能モジュールは、マルチCPUコアを構成する第1のCPUコアおよび第2のCPUコアである、請求項1記載の半導体装置。

請求項12

前記半導体装置は、第1の閾値を有する第1種のトランジスタ、前記第1の閾値よりも大きな第2の閾値を有する第2種のトランジスタ、前記第1の閾値よりも小さな第3の閾値を有する第3種のトランジスタを含み、前記第1の機能モジュールおよび前記第2の機能モジュールを構成するすべてのトランジスタは、前記第1種のトランジスタ、または前記第3種のトランジスタである、請求項1記載の半導体装置。

請求項13

前記固定電位ノードは、接地電源と接続されるノードである、請求項1記載の半導体装置。

請求項14

前記固定電位ノードは、電源電圧が供給されるノードである、請求項1記載の半導体装置。

請求項15

第1の機能モジュールと、第2の機能モジュールと、前記第1の機能モジュールと固定電位ノードとの接続を制御する第1の電源スイッチと、前記第2の機能モジュールと前記固定電位ノードとの接続を制御する第2の電源スイッチと、前記第1の電源スイッチがオフのときに、前記第1の機能モジュールと前記第1の電源スイッチとの間の第1のノードの電圧の変化を検出し、前記第2の電源スイッチがオフのときに、前記第2の機能モジュールと前記第2の電源スイッチとの間の第2のノードの電圧の変化を検出し、前記第1のノードの電位が所定電位に遷移するまでの第1の時間と、前記第2のノードの電位が前記所定電位に遷移するまでの第2の時間との比を実測値として算出し、前記実測値と期待値との比較に基づいて、前記第1の機能モジュールまたは前記第2の機能モジュールの素子故障途上の状態、または、前記第1の機能モジュールまたは前記第2の機能モジュールの素子が故障状態であると判定する異常監視部とを備えた、半導体装置。

技術分野

0001

本発明は、半導体装置に関し、たとえば、異常リーク電流検出機能を有する半導体装置に関する。

背景技術

0002

電源電圧接地電圧間の異常リーク電流が発生すると、半導体装置の故障、ひいてはシステムの停止、誤動作に至る。異常リーク電流の原因としては、ゲート絶縁膜破壊ゲートコンタクト間ショート配線間の層間膜破壊などがある。

0003

半導体装置の故障を検出するために、特許文献1には、電源電流経路に設けられた抵抗素子の両端の電位差からゲート膜破壊で増加した電流の大きさを検知することが記載されている。

先行技術

0004

特開2002−281736号公報

発明が解決しようとする課題

0005

しかしながら、特許文献1では、半導体装置の故障を検出するために電源電圧の供給経路抵抗を挿入しなければならない。そのため、通常動作時において、挿入された抵抗によって不要な電圧降下を招くことによって、半導体装置の性能を低下させてしまうという問題がある。

0006

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

0007

一実施の形態の半導体装置は、第1の電源スイッチがオフのときの第1の機能モジュールと第1の電源スイッチとの間の第1のノード電圧の変化と、第2の電源スイッチがオフのときの第2の機能モジュールと第2の電源スイッチとの間の第2のノードの電圧の変化の比較に基づいて、第1の機能モジュールまたは第2の機能モジュールの異常リーク電流の発生の有無を検出する異常監視部を備える。

発明の効果

0008

一実施の形態の半導体装置によれば、半導体装置の故障を検出するために、電源電流経路に抵抗素子を設ける必要がないため、通常動作時に、不要な電圧低下を招くのを防止できる。

図面の簡単な説明

0009

第1の実施形態の半導体装置の構成を表わす図である。
第2の実施形態の半導体装置の構成を表わす図である。
第2の実施形態の異常監視部の構成を説明するための図である。
(a)は、電源Vddから機能モジュールMD1に異常リーク電流が流れるときの疑似接地電位Vm1の変化を表わす図である。(b)は、電源Vddから機能モジュールMD2に通常リーク電流が流れるときの疑似接地電位Vm2の変化を表わす図である。
リーク電流を表わす図である。
リーク電流比を表わす図である。
電位検知回路の構成を表わす図である。
第2の実施形態における異常リーク電流が発生したか否かを判定する手順を表わすフローチャートである。
第3の実施形態の電源スイッチSS1およびSS2を説明するための図である。
(a)は、機能モジュールMD1から接地電源Vssに異常リーク電流が流れるときのノードND1の疑似接地電位Vm1の変化を表わす図である。(b)は、機能モジュールMD2から接地電源Vssに通常リーク電流が流れるときのノードND2の疑似接地電位Vm2の変化を表わす図である。
第4の実施形態の機能モジュールMD1およびMD2を説明するための図である。
第5の実施形態の異常リーク通知部504を説明するための図である。
第6の実施形態の電位検知回路の構成を表わす図である。
第7の実施形態の異常監視部内の構成要素の配置を説明するための図である。
第8の実施形態の異常監視部の構成を説明するための図である。
MD1用カウンタに格納されているカウント値およびMD2用カウンタに格納されているカウント値の例を表わす図である。
MD1用カウンタに格納されているカウント値およびMD2用カウンタに格納されているカウント値の別の例を表わす図である。
機能モジュールMD1とMD2が条件Aを満たす場合の機能モジュールMD1と機能モジュールMD2におけるリーク電流比を表す図である。
第9の実施形態における、異常リーク電流の有無を判定するために用いる機能モジュールMD1と機能モジュールMD2の組み合わせを説明するための図である。
機能モジュールMD1とMD2が条件Bを満たす場合の機能モジュールMD1と機能モジュールMD2におけるリーク電流比を表す図である。
第10の実施形態における、異常リーク電流の有無を判定するために用いる機能モジュールMD1と機能モジュールMD2の組み合わせを説明するための図である。
ゲート絶縁膜破壊に至るまでのリーク電流の時間変化の例を表わす図である。
第11の実施形態における異常リーク電流が発生したか否かを判定する手順を表わすフローチャートである。

実施例

0010

本発明の実施の形態について図面を用いて説明する。
[第1の実施形態]
図1は、第1の実施形態の半導体装置の構成を表わす図である。

0011

半導体装置700は、第1の機能モジュール701と、第2の機能モジュール702と、第1の電源スイッチ703と、第2の電源スイッチ704と、異常監視部706とを備える。

0012

第1の機能モジュール701および第2の機能モジュール702は、それぞれ特定の機能を実行するように構成された回路ブロックである。第1の機能モジュール701および第2の機能モジュール702は、それぞれCPU(Central Processing Unit)、メモリ、画像または音声などのデータ処理モジュールである。

0013

第1の電源スイッチ703は、第1の機能モジュール701と、固定電位ノードNDXとの接続を制御する。

0014

第2の電源スイッチ704は、第2の機能モジュール702と、固定電位ノードNDXとの接続を制御する。

0015

異常監視部706は、第1の電源スイッチ703がオフのときに、第1の機能モジュール701と第1の電源スイッチ703との間の第1のノードNDAの電圧の変化を検出する。異常監視部706は、第2の電源スイッチ704がオフのときに、第2の機能モジュール702と第2の電源スイッチ704との間の第2のノードNDBの電圧の変化を検出する。

0016

そして、異常監視部706は、第1のノードNDAの電圧の変化と、第2のノードNDBの変化との比較に基づいて、第1の機能モジュール701または第2の機能モジュール702と固定電位ノードNDXとの間の異常リーク電流の発生の有無を検出する。

0017

以上のように、本実施の形態によれば、半導体装置の故障を検出するために、電源電流経路に抵抗素子を設ける必要がないため、通常動作時に、不要な電圧低下を招くのを防止できる。

0018

[第2の実施形態]
図2は、第2の実施形態の半導体装置の構成を表わす図である。

0019

図2を参照して、この半導体装置1000は、CPU(Central Processing Unit)コア1と、CPUコア2と、RAM(Random Access Memory)1と、RAM2と、RAM3と、フラッシュモジュールF1と、フラッシュモジュールF2と、電圧供給回路254と、インタフェースIFと、画像処理モジュールIMGと、音声処理モジュールSPEと、アナログ回路ACと、電源スイッチSW1〜SW10と、異常監視部800とを備える。

0020

電圧供給回路254は、半導体装置100の各構成要素に電源電圧Vddを供給する。
インタフェースIFは、半導体装置100の外部とのデータの授受を行なう。

0021

CPUコア1と、CPUコア2と、RAM1と、RAM2と、RAM3と、フラッシュモジュールF1と、フラッシュモジュールF2と、画像処理モジュールIMGと、音声処理モジュールSPEと、アナログ回路ACは、それぞれ機能モジュールを構成する。

0022

電源スイッチSW1〜SW10は、それぞれ、CPUコア1、CPUコア2、フラッシュモジュールF1、フラッシュモジュールF2、RAM1、RAM2、RAM3、音声処理モジュールSPE、画像処理モジュールIMG、アナログ回路ACと内部電源Vddとの間に設けられる。図1では電源スイッチは接地電源Vss側に設けられていたが、図2では内部電源Vdd側に設けた構成例を示している。

0023

次に、異常監視部800について詳細について説明する。ここでは、説明の便宜上、図2の機能モジュールの中の2つの機能モジュールについての異常を監視する構成および動作について説明する。

0024

図3は、第2の実施形態の異常監視部800の構成を説明するための図である。
図3を参照して、異常監視部800は、電位検知回路D1,D2と、タイマTMと、電源遮断制御回路102と、異常リーク検出部150と、異常リーク通知部104とを備える。異常リーク検出部150は、タイマ制御回路112と、リーク速度記憶部106と、リーク速度比期待値記憶部116と、実測リーク速度比記憶部110と、判定部114とを備える。

0025

機能モジュールMD1およびMD2は、図2に含まれる複数の機能モジュールのうちのいずれかである。機能モジュールMD1および機能モジュールMD2は、それぞれ特定の機能を実行する複数の論理回路を備える。

0026

電源スイッチPsw1およびPsw2は、図2に含まれる複数の電源スイッチSW1〜SW10のいずれかである。ただし、図3では電源スイッチが内部電源Vdd側ではなく図1と同様に接地電源Vss側に設けられた構成例となっている。

0027

電源スイッチPsw1は、機能モジュールMD1と接地電源Vssとの間に設けられる。電源スイッチPsw1は、高い閾値電圧NMOSトランジスタで構成される。機能モジュールMD1が使用されてない期間は、電源スイッチPsw1がオフとなり、電源Vddから機能モジュールMD1を通って接地電源Vssへ流れる不要なリーク電流の量を低減することができる。

0028

電源スイッチPsw2は、機能モジュールMD2と接地電源Vssとの間に設けられる。電源スイッチPsw2は、高い閾値電圧のNMOSトランジスタで構成される。機能モジュールMD2が使用されてない期間は、電源スイッチPsw2がオフとなり、電源Vddから機能モジュールMD2を通って接地電源Vssへ流れる不要なリーク電流の量を低減することができる。

0029

機能モジュールMD1と電源スイッチPsw1との間のノードND1の電位を疑似接地電位Vm1と呼び、機能モジュールMD2と電源スイッチPsw2との間のノードND2の電位を疑似接地電位Vm2と呼ぶことにする。

0030

電源スイッチPsw1,Psw2がオフのときでも、リーク電流をゼロにすることはできない。すなわち、電源スイッチは、高い閾値電圧のNMOSトランジスタで構成されているため機能モジュールMD1,MD2から接地電位Vssへのリーク電流はほとんど遮断される一方、機能モジュールMD1,MD2を構成するNMOSトランジスタまたはPMOSトランジスタなどのデバイスサブスレッシュホールド電流ゲート電流などに起因して、電源Vddから機能モジュールMD1,MD2へリーク電流が流れる。疑似接地電位Vm1、Vm2が電源Vddからのリーク電流で充電され、Vddに近づくにつれて電源Vddから機能モジュールMD1,MD2へのリーク電流は小さくなっていく。以下では、このリーク電流を通常リーク電流と呼ぶことにする。機能モジュールMD1,MD2を構成するデバイスのいずれかにゲート絶縁膜破壊が発生し、機能モジュールMD1,MD2に異常が発生した場合に、通常のリーク電流よりも大きなリーク電流が流れる。以下では、このリーク電流を異常リーク電流と呼ぶことにする。なお、電源スイッチがオンで疑似接地電位Vm1、Vm2が接地電位Vssに固定されている場合には、上記通常リーク電流や異常リーク電流は電源Vddから接地電位Vssへの継続的な電流となる。

0031

以下に、通常リーク電流と異常リーク電流との見分け方について説明する。
図4(a)は、電源Vddから機能モジュールMD1に異常リーク電流が流れるときの疑似接地電位Vm1の変化を表わす図である。図4(b)は、電源Vddから機能モジュールMD2に通常リーク電流が流れるときの疑似接地電位Vm2の変化を表わす図である。

0032

図4(a)および図4(b)において、機能モジュールMD1に含まれるトランジスタと機能モジュールMD2に含まれるトランジスタについて、それらの数が同じであり、かつそれらの閾値電圧が等しいものとする。

0033

電源スイッチPsw1のゲート電圧Vg1がロウレベルとなると、電源スイッチPsw1はオフとなる。電源Vddから機能モジュールMD1へ流れる異常リーク電流によって、図4(a)に示すように、疑似接地電位Vm1は、接地電圧VssからVcritまで上昇する。Vcritは、たとえば、Vdd/2とする。

0034

同様に、電源スイッチPsw2のゲート電圧Vg2がロウレベルとなると、電源スイッチPsw2はオフとなる。電源Vddから機能モジュールMD2へ流れる通常リーク電流によって、図4(b)に示すように、疑似接地電位Vm2は、接地電圧VssからVcritまで上昇する。

0035

異常リーク電流は、通常リーク電流よりも大きいため、電源スイッチPsw1がオフに設定されてから疑似接地電位Vm1がVcritまで増加する時間t1は短く、電源スイッチPsw2がオフに設定されてから疑似接地電位Vm2がVcritまで増加する時間t2は長くなる。

0036

よって、電源スイッチPsw1がオフに設定されてから疑似接地電位Vm1がVcritまで増加する時間t1が所定値以下か否かによって、機能モジュールMD1から異常リーク電流が流れているか否かを判定する方法が考えられる。同様に、電源スイッチPsw2がオフに設定されてから疑似接地電位Vm2がVcritまで増加する時間t2が所定値以下か否かによって、機能モジュールMD2から異常リーク電流が流れているか否かを判定する方法が考えられる。しかしながら、この方法は、以下に説明するようにうまくいかない。

0037

図5は、リーク電流を表わす図である。
図5において、リーク電流は、1Mゲート当たりのリーク電流(mA/MG)が温度の関数として表されている。

0038

ゲート膜破壊箇所が無い状態で、温度が0℃から80℃まで増加すると、通常リーク電流LZ0は一桁以上変化する。いずれかの微小デバイスのゲート膜破壊により新たに発生したリーク電流、すなわち、異常リーク電流と通常リーク電流との差分LZ1が、たとえば、0.2mAとする。異常リーク電流はLZ0+LZ1となる。たとえば温度20℃における異常リーク電流は、1MGの機能モジュールの場合、約0.3mA(LZ0=0.10.1mA/MG, LZ1=0.2mAの局所電流)である。一方、たとえば温度55℃における通常リーク電流(LZ0)は約0.45mAである。

0039

したがって、温度情報を用いない場合、1つの機能モジュールのみについての疑似接地電位の観測(リーク電流絶対値が所定値以下か否かによる判定)だけでは、異常リーク電流が発生しているかどうかを正しく検出することができない。温度情報を用いることによって、この問題は解決可能とも考えられそうだが、温度センサを設けなくてはならないことや、処理が複雑化するなどの問題がある。

0040

一方、半導体装置内で温度はほぼ同じと考えられるため、2つの機能モジュールのリーク電流の大きさの比(以下、リーク電流比)は温度に依らずほぼ同じとなる。

0041

図6は、リーク電流比を表わす図である。
たとえば、機能モジュールMD1が2Mゲート、機能モジュールMD2が1Mゲートの場合、ゲート膜破壊が無い状態では、リーク電流比LR0は、温度に依らずに約2となる。

0042

機能モジュールMD1のみ0.2mA(小さめに想定した値)加算された異常リーク電流が発生した状態では、温度が上昇すると、リーク電流比LR1は、減少する。たとえば、リーク電流比LR1は0℃で約7となり、40℃で約3となる。温度が50度程度を超えるとリーク電流比LR1は、ゲート膜破壊が無い状態でのリーク電流比LR0に近づく。しかしながら、半導体装置が50℃程度より低い状態であれば、リーク電流比によって、約30%程度の誤差許容しつつ、機能モジュールMD1に異常リーク電流が発生したか否かを判定することが可能となる。なお、高温でLR1がLR0に近づくのは、通常リーク電流が0.2mAに比べて十分大きくなり、0.2mAが加算された異常リーク電流と通常リーク電流との区別が難しくなることに対応する。

0043

半導体装置のプロセス仕上り状態が異なる場合も同様である。半導体装置が標準よりもリーク電流が大きい状態、あるいは小さい状態に仕上がることがある。しかし、機能モジュールMD1と機能モジュールMD2のリーク電流比は、半導体装置のプロセス仕上り状態に係らず、ゲート膜破壊が無い状態では約2である。よって、半導体装置のプロセス仕上り状態が異なる場合も、温度が変化するときと同様に、リーク電流比によって、所定量の誤差を許容しつつ、2つの機能モジュールのうちの一方に異常リーク電流が発生したか否かを判定することが可能となる。

0044

リーク電流比は、2つの機能モジュールからリークする電流の大きさの比であり、2つの機能モジュールの疑似接地電位の変化速度の比も表わす。

0045

したがって、本実施の形態では、異常リーク検出部150は、リーク電流比と等価な値であるt1(電源スイッチPsw1がオフに設定されてから疑似接地電位Vm1がVcritまで増加する時間)とt2(電源スイッチPsw2がオフに設定されてから疑似接地電位Vm2がVcritまで増加する時間)の比を用いる。これによって、機能モジュールMD1と機能モジュールMD2のうちの一方に異常リーク電流が発生しているか否かを判定する。

0046

再び、図3を参照して、電位検知回路D1は、電源スイッチPsw1と機能モジュールMD1との間のノードND1の疑似接地電位Vm1を検知する。

0047

電位検知回路D2は、電源スイッチPsw2と機能モジュールMD2との間のノードND2の疑似接地電位Vm2を検知する。

0048

図7は、電位検知回路D1の構成を表わす図である。電位検知回路D2の構成も、これと同様である。

0049

電位検知回路D1は、閾値電圧生成回路201と、比較器202とを備える。
閾値電圧生成回路201は、直列接続された抵抗R1と抵抗R2とを備える。抵抗R1は、電源電圧Vddに接続され、抵抗R2は、接地電圧Vssに接続される。抵抗R1と抵抗R2の間のノードNXの閾値電圧Vcritが比較器202に送られる。比較器202は、疑似接地電位Vm1と閾値電圧Vcritとを比較する。比較器202は、疑似接地電位Vm1が閾値電圧Vcrit以上のときに、ハイレベル出力信号out1を出力し、疑似接地電位Vm1が、閾値電圧Vcrit未満のときに、ロウレベルの出力信号out1を出力する。

0050

再び、図3を参照して、電源遮断制御回路102は、電源スイッチPsw1,Psw2のオン/オフを制御する。

0051

タイマTMは、t1(電源スイッチPsw1がオフに設定されてから疑似接地電位Vm1がVcritまで増加する時間)とt2(電源スイッチPsw2がオフに設定されてから疑似接地電位Vm2がVcritまで増加する時間)をリーク速度として計測する。

0052

タイマ制御回路112は、タイマTMを制御するとともに、タイマTMで計測されたリーク速度をリーク速度記憶部106に書き込む。

0053

リーク速度比期待値記憶部116は、リーク速度比の期待値を記憶する。リーク速度比の期待値は、出荷前に書き込まれるもので、理論的に得られる値、または出荷前のテストで得られた値である。

0054

判定部114は、リーク速度記憶部106に記憶されている2つのリーク速度から、その比を計算して、実測リーク速度比記憶部110に書き込む。判定部114は、実測リーク速度比記憶部110に記憶されている実測リーク速度比と、リーク速度比期待値記憶部116に記憶されているリーク速度比の期待値の比較結果に基づいて、機能モジュールMD1,MD2のうちの一方に異常リーク電流が発生したか否かを判定する。

0055

異常リーク通知部104は、判定部114によって異常リーク電流が発生していると判定された場合に、外部に異常リーク電流の発生を通知する。

0056

図8は、図3の構成における異常リーク電流が発生したか否かを判定する手順を表わすフローチャートである。

0057

テップS101において、電源遮断制御回路102は、機能モジュールMD1が不使用に設定されると、電源スイッチPsw1のゲート電圧Vg1をロウレベルに設定する。これによって、電源スイッチPsw1はオフとなるが、電源Vddから機能モジュールMD1にリーク電流が流れるため、ノードND1の疑似接地電位Vm1がゆっくりと増加する。

0058

ステップS102において、電位検知回路D1は、疑似接地電位Vm1を検知し、疑似接地電位Vm1と閾値電圧Vcritの大きさを比較する。

0059

ステップS103において、タイマ制御回路112は、電源スイッチPsw1のゲート電圧Vg1がロウレベルに設定されたタイミングで、タイマTMによる計測をスタートさせる。タイマ制御回路112は、電位検知回路D1で検知された疑似接地電位Vm1が閾値電圧Vcritまで上昇したときにハイレベルに設定された出力信号out1を受けると、タイマTMによる計測をストップさせる。タイマ制御回路112は、タイマTMから、疑似接地電位Vm1が接地電圧Vssから閾値電圧Vcritまで上昇する時間t1を取得して、リーク速度記憶部106に書き込む。Vcritは、たとえば、Vdd/2とする。

0060

ステップS104において、電源遮断制御回路102は、機能モジュールMD2が不使用に設定されると、電源スイッチPsw2のゲート電圧Vg2をロウレベルに設定する。これによって、電源Vddから機能モジュールMD2にリーク電流が流れるため、ノードND2の疑似接地電位Vm2がゆっくりと増加する。

0061

ステップS105において、電位検知回路D2は、疑似接地電位Vm2を検知し、疑似接地電位Vm2と閾値電圧Vcrtiの大きさを比較する。

0062

ステップS106において、タイマ制御回路112は、電源スイッチPsw2のゲート電圧Vg2がロウレベルに設定されたタイミングで、タイマTMによる計測をスタートさせる。タイマ制御回路112は、電位検知回路D2で検知された疑似接地電位Vm2が閾値電圧Vcritまで上昇したときにハイレベルに設定された出力信号out2を受けると、タイマTMによる計測をストップさせる。タイマ制御回路112は、タイマTMから、疑似接地電位Vm2が接地電圧Vssから閾値電圧Vcritまで上昇する時間t2を取得して、リーク速度記憶部106に書き込む。

0063

ステップS107において、判定部114は、t1とt2の比R12(=t1/t2)を計算して、実測リーク速度比記憶部110に書き込む。

0064

ステップS108において、判定部114は、リーク速度比期待値記憶部116から、リーク速度比(t1/t2)の期待値R12Nを読出す。リーク速度比(t1/t2)の期待値R12Nは、出荷前に書き込まれるもので、理論的に得られる値、または出荷前のテストで得られた値である。

0065

ステップS109において、(R12N−R12)/R12>THRの場合に(S109:YES)、処理がステップS110に進み、(R12N−R12)/R12≦THRの場合に(S109:NO)、処理がステップS111に進む。THRは、たとえば「0.3」に設定することができる。

0066

ステップS110において、判定部114は、電源Vddから機能モジュールMD1へ異常リーク電流が流れたと判定する。

0067

ステップS111において、(R12−R12N)/R12>THRの場合に(S111:YES)、処理がステップS112に進む。

0068

ステップS112において、判定部114は、電源Vddから機能モジュールMD2へ異常リーク電流が流れたと判定する。

0069

以上のように、本実施の形態では、電位検知回路、タイマ、および異常リーク検出部によって、Vm1およびVm2が変化する速度を比較することによって、市場において半導体装置の故障をいち早く検知し、システムとして重大な障害に至る前に処置することができる。なお、図8ではS101〜S103及びS104〜S106が時系列的直列に処理されているが並列に処理されても良いことは言うまでもない。

0070

本実施の形態では、機能モジュールMD1のt1と、機能モジュールMD2のt2との比に基づいて、異常を判定するので、半導体装置のプロセス仕上り状態や環境温度に依らず、安定して異常リーク電流を検出することができる。

0071

[第3の実施形態]
第2の実施形態では、電源スイッチは接地電位側に設けられても(図1図3)、あるいは電源電位側に設けられても(図2)良いが、接地電位側に設けられた例を中心に詳細を説明した。本実施の形態では、電源電位Vdd側に設けられた図2の構成において、電源供給回路254と電源スイッチSW1等が一体化している。

0072

図9は、第3の実施形態の電源スイッチSS1およびSS2を説明するための図である。

0073

電源供給回路と電源スイッチとが一体化したSS1は、差動アンプRE1と、差動アンプRE1の出力に接続されるゲートを有するPMOSトランジスタP1とを備える。電源供給回路と電源スイッチとが一体化したSS2は、差動アンプRE2と、差動アンプRE2の出力に接続されるゲートを有するPMOSトランジスタP2とを備える。

0074

PMOSトランジスタP1は、外部電源Vcと機能モジュールMD1の間に設けられる。PMOSトランジスタP2は、外部電源Vcと機能モジュールMD2の間に設けられる。制御信号Hstby1がロウレベルとなると、差動アンプRE1は動作状態となる。機能モジュールMD1の電力消費により疑似電源電位Vm1がVrefよりも低下するとPMOSトランジスタP1がオンし、Vm1は外部電源Vcによりプルアップされる。そして、Vm1がVrefにほぼ等しい電圧に戻ると、PMOSトランジスタP1がオフする。Vrefは内部電源Vddに等しい電位であり、Vm1は内部電源Vddに保たれる。このようにして、SS1は電源供給回路として機能する。

0075

制御信号Hstby1がハイレベルとなると、差動アンプRE1から出力されるゲート電圧Vg1がハイレベルとなる。ゲート電圧Vg1がハイレベルとなると、PMOSトランジスタP1はオフとなる。P1は高い閾値電圧であり、リークは遮断される。しかし、機能モジュールMD1から接地電位Vssにリーク電流が流れるため、図10(a)に示すように、ノードND1の疑似接地電位Vm1がVddからVcritまで減少する。

0076

図10(a)は、機能モジュールMD1から接地電位Vssに異常リーク電流が流れるときのノードND1の疑似電源電位Vm1の変化を表わす図である。図10(b)は、制御信号Hstby2がハイレベルとなり、機能モジュールMD2から接地電位Vssに通常リーク電流が流れるときのノードND2の疑似電源電位Vm2の変化を表わす図である。

0077

図10(a)および図10(b)において、機能モジュールMD1に含まれるトランジスタと機能モジュールMD2に含まれるトランジスタについて、それらの数が同じであり、かつそれらの閾値電圧が等しいものとする。

0078

異常リーク電流は、通常リーク電流よりも大きいため、電源スイッチSS1がオフに設定されてから疑似接地電位Vm1がVcritまで減少する時間t1は短く、電源スイッチSS2がオフに設定されてから疑似接地電位Vm2がVcritまで減少する時間t2は長くなる。

0079

本実施の形態では、温度によるリーク電流の増減の影響に対応するために、異常リーク検出部150は、t1(電源スイッチPsw1がオフに設定されてから疑似接地電位Vm1がVcritまで減少する時間)とt2(電源スイッチPsw2がオフに設定されてから疑似接地電位Vm2がVcritまで減少する時間)の比を用いる。これによって、機能モジュールMD1と機能モジュールMD2のうちの一方に異常リーク電流が発生しているか否かを判定する。

0080

異常リーク検出部150の詳細な構成および動作は、t1,t2が、疑似接地電位Vm1,Vm2がVcritまで増加する時間か、あるいは減少する時間かの相違を除いて、第2の実施形態と同様であるので、説明を繰り替えない。

0081

以上のように、本実施の形態によれば、第2の実施形態と同様の効果が得られる。
[第4の実施形態]
図11は、第4の実施形態の機能モジュールMD1およびMD2を説明するための図である。

0082

第4の実施形態の機能モジュールMD1は、第2の実施形態の論理回路群に代えて、メモリM1で構成される。第4の実施形態の機能モジュールMD2は、第2の実施形態の論理回路群に代えて、メモリM2で構成される。

0083

メモリM1、M2は、たとえば、SRAM(Static Random Access Memory)、DRAM(Dynamic Random Access Memory)またはフラッシュメモリなどである。

0084

第2の実施形態と同様にして、電位検知回路D1,D2、異常リーク検出部150などは、電源電位VddからメモリM1、メモリM2への異常リーク電流の発生を検知する。

0085

以上のように、本実施の形態によれば、第2および第3の実施形態と同様の効果が得られる。

0086

[第5の実施形態]
図12は、第5の実施形態の異常リーク通知部504を説明するための図である。

0087

第5の実施形態の異常リーク通知部504は、インタフェースIFと接続される。インタフェースIFは、インタフェース網501を通じて、メンテナンス管理装置502に接続される。これによって、異常リーク通知部504は、異常リーク電流が発生した場合に、メンテナンス管理装置502に異常リーク電流が発生したことを通知することができる。メンテナンス管理装置502に異常リーク電流の発生が通知されたことを知ったメンテナンス作業員は、半導体装置全体の取り換え、または故障が生じたロジックの取り換えなど処置を行なうことができる。

0088

[第6の実施形態]
図13は、第6の実施形態の電位検知回路D1の構成を表わす図である。電位検知回路D2の構成も、これと同様である。

0089

電位検知回路D1は、ADC(Analog to Digital Converter)602を備える。
ADC602は、疑似接地電位Vm1が閾値電圧Vcrit以上のときに、デジタル値「1」の出力信号out1を出力し、疑似接地電位Vm1が閾値電圧Vcrit未満のときに、デジタル値「0」の出力信号out1を出力する。

0090

[第7の実施形態]
図14は、第7の実施形態の異常監視部900内の構成要素の配置を説明するための図である。

0091

異常リーク検出部200は、第2の実施形態と同様に、タイマ制御回路112と、リーク速度記憶部106と、リーク速度比期待値記憶部116と、実測リーク速度比記憶部110とを備える。異常リーク検出部200は、異常判定プログラム記憶部251と、CPU252とで構成される判定部280を備える。

0092

CPU252は、機能モジュールMD3を構成する。CPU252が、異常判定プログラムを実行することによって、第2の実施形態で説明した判定部の機能が実現される。

0093

電源スイッチPsw3は、CPU252と接地電源Vssとの間に設けられる。電源スイッチPsw3は、高い閾値電圧のNMOSトランジスタで構成される。CPU252が使用されてない期間は、電源スイッチPsw3がオフとなり、電源VddからCPU252を通って接地電源Vssへ流れる不要なリーク電流の量を低減することができる。

0094

電位検知回路D3は、CPU252と、電源スイッチPsw3の間のノードND3の疑似接地電位Vm3が閾値電圧Vcritまで上昇したタイミングで、出力信号Out3をハイレベルに活性化する。

0095

電源遮断制御回路102は、電源スイッチPsw1,Psw2に加えて、電源スイッチPsw3を制御する。

0096

タイマ制御回路112は、t1、t2に加えて、疑似接地電位Vm3が接地電圧Vssから閾値電圧Vcritまで上昇する時間t3を取得するためにタイマTMを制御する。タイマ制御回路112は、電源スイッチPsw3のゲート電圧Vg3がロウレベルに設定されたタイミングで、タイマTMによる計測をスタートさせる。タイマ制御回路113は、電位検知回路D3で検知された疑似接地電位Vm3が閾値電圧Vcritまで上昇したときにハイレベルに設定された出力信号out3を受けると、タイマTMによる計測をストップさせる。タイマ制御回路112は、タイマTMから、疑似接地電位Vm3が接地電圧Vssから閾値電圧Vcritまで上昇する時間t3を取得して、リーク速度記憶部106に書き込む。

0097

判定部280は、t1とt2に基づいて、R12(=t1/t2)を計算して、実測リーク速度比記憶部110に書き込むことができる。また、判定部280は、t1とt3に基づいて、R13(=t1/t3)を計算して、実測リーク速度比記憶部110に書き込むことができる。また、判定部280は、t2とt3に基づいて、R23(=t2/t3)を計算して、実測リーク速度比記憶部110に書き込むことができる。

0098

リーク速度比期待値記憶部116は、リーク速度比の期待値R12N、R13N、R23Nを記憶する。R12Nはt1とt2の比の期待値、R13Nはt1とt3の比の期待値、R23Nはt2とt3の比の期待値である。

0099

判定部280は、第2の実施形態と同様に、R12とR12Nに基づいて、電源Vddから機能モジュールMD1と機能モジュールMD2の一方への異常リーク電流の有無を判定することができる。また、判定部114は、R13とR13Nに基づいて、電源Vddから機能モジュールMD1と機能モジュールMD3の一方からの異常リーク電流の有無を判定することができる。また、判定部280は、R23とR23Nに基づいて、機能モジュールMD2と機能モジュールMD3の一方から接地電源Vssへの異常リーク電流の有無を判定することができる。

0100

異常リーク検出部200に含まれるタイマ制御回路112と、リーク速度記憶部106は、電源が常時オンの領域に配置される。さらに、電位検知回路D1〜D3、電源遮断制御回路102、およびタイマTMは、電源が常時オンの領域に配置される。

0101

タイマ制御回路112、リーク速度記憶部106、電位検知回路D1〜D3、電源遮断制御回路102、およびタイマTMが、電源が常時オンの領域に配置されるので、t1、t2、t3の測定は、常に実行することができる。

0102

機能モジュールMD1,MD2、リーク速度比期待値記憶部116、実測リーク速度比記憶部110、異常判定プログラム記憶部251、CPU252は、電源電圧の供給が必要に応じて遮断される領域に配置される。ただし、リーク速度比期待値記憶部116及び異常判定プログラム記憶部251は、電源電圧の供給が遮断されても記憶が消失しない不揮発性メモリに含まれる。

0103

したがって、異常リーク電流の有無は、これらの領域に電源が供給されている期間にのみ実行されることになるが、異常リーク電流の有無は、実時間で判定する必要がないので、問題とはならない。

0104

[第7の実施形態の変形例1]
リーク速度記憶部106は、電源電圧の供給が遮断されても記憶が消失しない不揮発性メモリに含まれるものとしてもよい。

0105

[第7の実施形態の変形例2]
CPU252に故障があって、CPU252から異常リーク電流が流出していても、CCPU252が故障しているため、異常リーク電流を正しく検出できず、CPU252の故障を発見できない可能性がある。しかしながら、半導体装置が、2個のCPUを備え、2個のCPUが互いの動作を監視するデュアルロックステップを実行する場合には、一方のCPUの判定結果と他方のCPUの判定結果とが相違していれば、いずれかのCPUに故障があることを検知することができる。あるいは、t1/t2、t2/t3及びt1/t3すべての異常からCPU252を含む判定部200に異常が発生したと判断することができる。

0106

[第8の実施形態]
図15は、第8の実施形態の異常監視部1200の構成を説明するための図である。

0107

異常監視部1200は、電位検知回路D1,D2と、電源遮断制御回路102と、異常リーク検出部300とを備える。異常リーク検出部300は、MD1用カウンタ302と、MD2用カウンタ303と、クロック供給回路304と、比較判定回路308とを備える。

0108

クロック供給回路304は、一定の周期クロックCLKを出力する。
電源遮断制御回路102は、電源スイッチPsw1のゲート電圧Vg1がロウレベルに設定されたタイミングで、スタート信号St1をハイレベルに活性化する。電源遮断制御回路102は、電源スイッチPsw2のゲート電圧Vg2がロウレベルに設定されたタイミングで、スタート信号St2をハイレベルに活性化する。

0109

電位検知回路D1は、疑似接地電位Vm1が閾値電圧Vcritまで上昇したタイミングで、エンド信号Ed1をハイレベルに活性化する。電位検知回路D2は、疑似接地電位Vm2が閾値電圧Vcritまで上昇したタイミングで、エンド信号Ed2をハイレベルに活性化する。

0110

MD1用カウンタ302およびMD2用カウンタ303は、クロックCLKの立ち上がりのタイミングで、カウント値をインクリメントすることによって、受信するクロックCLKのパルスの数をカウントする。

0111

MD1用カウンタ302は、スタート信号St1がハイレベルに活性化されたタイミングでカウントを開始し、エンド信号Ed1がハイレベルに活性化されたタイミングでカウントを終了する。MD2用カウンタ303は、スタート信号St2がハイレベルに活性化されたタイミングでカウントを開始し、エンド信号Ed2がハイレベルに活性化されたタイミングでカウントを終了する。

0112

MD1用カウンタ302は、カウント終了後に、カウント値t1(電源スイッチPsw1がオフに設定されてから疑似接地電位Vm1がVcritまで増加する時間)を記憶する。MD2用カウンタ303は、カウント終了後に、カウント値t2(電源スイッチPsw2がオフに設定されてから疑似接地電位Vm2がVcritまで増加する時間)を記憶する。

0113

比較判定回路308は、所定の誤差許容範囲を超えて、機能モジュールMD1用カウンタ302のカウント値(t1)と、機能モジュールMD2用カウンタ303のカウント値(t2)に差異がある場合に、異常通知信号を出力する。

0114

機能モジュールMD1に含まれるトランジスタと機能モジュールMD2に含まれるトランジスタについて、それらの数が同じであり、かつそれらの閾値電圧が等しいものとする。

0115

ここでは、0.5≦R12≦2の場合に、機能モジュールMD1および機能モジュールMD2から異常リーク電流が流れていないと判定するものとする。このような判定を実現するため、比較判定回路308は、以下の2通りの場合に該当する場合に、機能モジュールMD1および機能モジュールMD2から異常リーク電流が流れていないと判定するものとする。

0116

図16は、MD1用カウンタ301に格納されているカウント値およびMD2用カウンタ303に格納されているカウント値の例を表わす図である。

0117

図17は、MD1用カウンタ301に格納されているカウント値およびMD2用カウンタ303に格納されているカウント値の別の例を表わす図である。

0118

(1)図16に示すように、MD1用カウンタ301に格納されているカウント値およびMD2用カウンタ303に格納されているカウント値のうちの一方が他方より一桁大きく(ビット数が1つ多い)、桁が大きい方のカウント値が、「100X・・・」b、桁が小さい方のカウント値が、「011X・・・」bである。ただし、Xは0または1を表し、bは2進数表示を表わす。

0119

(2)図17に示すように、MD1用カウンタ301に格納されているカウント値およびMD2用カウンタ303に格納されているカウント値の桁(ビット数)が等しい。

0120

以上のように、本実施の形態によれば、異常リーク検出部の構成が簡易化されたので、異常リーク検出部の面積を小さくすることができる。

0121

なお、図15の異常リーク検出部のすべての構成要素を電源が常時供給される領域に設けることによって、異常リーク電流の検知後、直ちに異常通知信号を発生することができる。

0122

[第9の実施形態]
本実施の形態の半導体装置は、標準の閾値電圧を有するトランジスタ(以下、SVT)、高値の閾値電圧を有するトランジスタ(以下、HVT)、および低値の閾値電圧を有するトランジスタ(以下、LVT)を含むとする。

0123

機能モジュールMD1およびMD2を以下の条件Aを満たすものとする。機能モジュールMD1のゲート数を2Mゲートとする。機能モジュールMD1に含まれるトランジスタは、SVTであるとする。機能モジュールMD2のゲート数を1Mゲートとする。機能モジュールMD2に含まれるトランジスタの80%は、HVTであるする。機能モジュールMD2に含まれるトランジスタの20%は、SVTである。

0124

図18は、機能モジュールMD1とMD2が条件Aを満たす場合の機能モジュールMD1と機能モジュールMD2におけるリーク電流比を表す図である。

0125

ゲート膜破壊が無い状態のリーク電流比LX0およびMD1にゲート膜破壊が発生した状態のリーク電流比LX1は、図4に示すような閾値電圧が同じトランジスタで構成される機能モジュール間のリーク電流比と異なり、温度依存性を有する。この理由は、HVTのリーク電流の温度依存性とSVTのリーク電流の温度依存性が異なるためである。

0126

たとえば、25℃でのリーク電流比を期待値として、30%の誤差を許容して判定する場合に、温度が5℃〜80℃の間で異常リーク電流が発生したと誤判定されることはない。また、0.2mAの異常リーク電流が発生した場合には、30%の誤差の許容範囲外となるため、異常リーク電流が検知される。

0127

しかしながら、電位検知回路の精度やノイズを考えると、異常リーク電流が発生しない状態ではリーク電流比はできるだけ温度依存性を示さない方が望ましい。2つの機能モジュールのHVT、SVT、LVTの比率が同じであれば、それらの機能モジュール間のリーク電流比は、温度依存性を示さない。

0128

そこで、本実施の形態では、HVT、SVT、LVTの比率が同じまたは類似する2つの機能モジュールを選択して、それらの機能モジュール間のリーク電流比を求める。

0129

図19は、第9の実施形態における、異常リーク電流の有無を判定するために用いる機能モジュールMD1と機能モジュールMD2の組み合わせを説明するための図である。

0130

第9の実施形態では、マルチCPUコア600を構成するCPUコアC1およびCPUコアC2をそれぞれ第2の実施形態で説明した機能モジュールMD1および機能モジュールMD2とする。

0131

CPUコアC1とCPUコアC2の構成は同一または類似している。すなわち、CPUコアC1に含まれるゲート数とCPUコアC2に含まれるゲート数は同一または類似する。また、CPUコアC1に含まれるHVT、SVT、LVTの比率は、CPUコアC2に含まれるHVT、SVT、LVTの比率と同一または類似する。したがって、CPUコアC1から流出するリーク電流とCPUコアC2から流出するリーク電流の比は、温度依存性を有しない。

0132

第2の実施形態と同様に、電位検知回路D1は、ノードND1の電位Vm1を検知し、電位検知回路D2は、ノードND2の電位Vm2を検知する。第2の実施形態と同様に、電位Vm1、Vmの時間変化に従って、異常リーク検出部150によって、異常リーク電流の発生が判定される。

0133

本実施の形態によれば、高精度に異常リーク電流を検知できる。また、CPUコアC1と、CPUコアC2とは、ゲート数およびHVT、SVT、LVTの比率が同一または類似するので、疑似接地電位Vm1,Vm2がVcritに達するまでの時間比t1/t2の期待値は「1」である。したがって、期待値を出荷前にテストで測定して半導体装置に記憶しておく手間を省くことができる。

0134

[第10の実施形態]
本実施の形態の半導体装置は、SVT、HVT、LVTを含むとする。

0135

機能モジュールMD1およびMD2を以下の条件Bを満たすものとする。機能モジュールMD1のゲート数を2Mゲートとする。機能モジュールMD1に含まれるトランジスタは、SVTとする。機能モジュールMD2のゲート数を1Mゲートとする。機能モジュールMD2に含まれるトランジスタの80%は、LVTとする。機能モジュールMD2に含まれるトランジスタの20%は、SVTとする。

0136

図20は、機能モジュールMD1とMD2が条件Bを満たす場合の機能モジュールMD1と機能モジュールMD2におけるリーク電流比を表す図である。

0137

ゲート膜破壊が無い状態のリーク電流比LY0の温度依存性は小さい。この理由は、LVTのリーク電流の温度依存性とSVTのリーク電流の温度依存性が類似しているためである。

0138

そこで、本実施の形態では、トランジスタとしてSVTまたはLVTのみを含む2つの機能モジュールを選択して、それらの機能モジュール間のリーク電流比を求める。

0139

図21は、第10の実施形態における、異常リーク電流の有無を判定するために用いる機能モジュールMD1と機能モジュールMD2の組み合わせを説明するための図である。

0140

第10の実施形態では、トランジスタとしてSVTとLVTのみを含む機能モジュールMDAおよびMDBをそれぞれ第2の実施形態で説明した機能モジュールMD1および機能モジュールMD2とする。

0141

第2の実施形態と同様に、電位検知回路D1は、ノードND1の電位Vm1を検知し、電位検知回路D2は、ノードND2の電位Vm2を検知する。第2の実施形態と同様に、電位Vm1、Vmの時間変化に従って、異常リーク検出部150によって、異常リーク電流の発生が判定される。

0142

以上のように、本実施の形態によれば、第9の実施形態と同様に、高精度に異常リーク電流を検知できる。なお、第2の実施例でも説明したように、ゲート膜破壊が発生した状態のリーク電流比LY1は低温ほど通常リーク電流比LY0から乖離し、高温ほどLY0に近づくが、これは、ゲート膜破壊で加わった、たとえば、0.2mAの電流に比べ、高温では通常リーク電流が大きくなるためである。

0143

[第10の実施形態の変形例]
HVTのリーク電流の特性が、SVTおよびLVTのリーク電流の特性と相違し、SVTのリーク電流の特性が、LVTのリーク電流の特性と類似しているので、HVTの比率と、SVTおよびLVTを合せた比率が同一または類似する2つの機能モジュールのリーク電流比を測定することによっても、高精度に異常リーク電流を検出することができる。

0144

[第11の実施形態]
第1〜第10の実施形態は、機能モジュールの故障検知のみならず、故障予知にも適用可能である。

0145

ゲート絶縁膜が破壊される前にも徐々にリーク電流が増加することが知られている(たとえば、を参照)。

0146

図22は、参考文献A(IEEE Transactions on Electron Devices, vol.53, No.2, Feb. 2006, pp.224-234)に示されているゲート絶縁膜破壊に至るまでのリーク電流の時間変化の例を表わす図である。

0147

図22において、時刻tdにおいてゲート絶縁膜が破壊される。絶縁膜破壊に至ると、破壊箇所で通常電圧で1mA前後のピンホール電流が観測される。しかしながら、tdよりも前のtc以降においても、ゲート電流が徐々に増加する。図22において、たとえば10μA程度の異常リーク電流を以下のようにして検知することができる。

0148

図23は、第11の実施形態における異常リーク電流が発生したか否かを判定する手順を表わすフローチャートである。

0149

ステップS101〜S108は、図8と同様なので、説明を繰り返さない。
ステップS209において、THR2>(R12N−R12)/R12≧THR1の場合に(S209:YES)、処理がステップS210に進み、(R12N−R12)/R12≧THR2、または(R12N−R12)/R12<THR1の場合に(S209:NO)、処理がステップS211に進む。

0150

ステップS211において、THR2>(R12−R12N)/R12≧THR1の場合に(S211:YES)、処理がステップS212に進み、(R12−R12N)/R12≧THR2、または(R12−R12N)/R12<THR1の場合に(S211:NO)、処理がステップS213に進む。

0151

ステップS213において、(R12N−R12)/R12≧THR2の場合に(S213:YES)、処理がステップS214に進み、(R12N−R12)/R12<THR2の場合に(S213:NO)、処理がステップS215に進む。

0152

ステップS215において、(R12−R12N)/R12≧THR2の場合に(S215:YES)、処理がステップS216に進む。

0153

ステップS210において、判定部114は、機能モジュールMD1の少なくとも1つの素子が破壊途上の状態であると判定する。

0154

ステップS212において、判定部114は、機能モジュールMD2の少なくとも1つの素子が破壊途上の状態であると判定する。

0155

ステップS214において、判定部114は、機能モジュールMD1の少なくとも1つの素子が破壊状態であると判定する。

0156

ステップS216において、判定部114は、機能モジュールMD2の少なくとも1つの素子が破壊状態であると判定する。

0157

以上のように、本実施の形態では、機能モジュールを構成する素子の破壊だけでなく、破壊途上の状態も検出することができる。

0158

なお、上述の第1〜第11の実施形態の説明では、異常リーク電流がゲート絶縁膜破壊に起因する場合を説明したが、それ以外の原因、たとえば、ゲートとコンタクト間のショートや配線間の層間膜破壊による異常リーク電流に対しても、本発明の実施形態によって局所的な故障を検知できることは言うまでもない。

0159

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

0160

1〜3 RAM、150,200,300,504 異常リーク検出部、102電源遮断制御回路、104 異常リーク通知部、106リーク速度記憶部、110 実測リーク速度比記憶部、112タイマ制御回路、114,280 判定部、116 リーク速度比期待値記憶部、201閾値電圧生成回路、202比較器、251 異常判定プログラム記憶部、252 CPU、254電圧供給回路、302 MD1用カウンタ、303 MD2用カウンタ、304クロック供給回路、308比較判定回路、501インターネット網、502メンテナンス管理装置、600マルチCPUコア、602ADC、700半導体装置、701 第1の機能モジュール、702 第1の機能モジュール、703 第1の電源スイッチ、704 第2の電源スイッチ、706,800,900,1200 異常監視部、C1,C2CPUコア、F1,F2フラッシュモジュール、IFインタフェース、SPE音声処理モジュール、IMG画像処理モジュール、ACアナログ回路、MD1,MD2,MDA,MDB 機能モジュール、D1,D2,D3電位検知回路、TMタイマ、Psw1,Psw2,SS1,SS2 電源スイッチ、R1,R2抵抗、M1,M2メモリ,P1,P2PMOSトランジスタ、RE1,RE2差動アンプ。

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