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技術 AD変換器、AD変換装置及びAD変換方法

出願人 ルネサスエレクトロニクス株式会社
発明者 松井徹郎鈴木寛人藤原正樹松野哲郎
出願日 2015年8月28日 (5年0ヶ月経過) 出願番号 2015-168502
公開日 2017年3月2日 (3年6ヶ月経過) 公開番号 2017-046252
状態 特許登録済
技術分野 アナログ←→デジタル変換
主要キーワード 誤差補正動作 アナログ入力側 ストレージ回路 乗除算器 下位スイッチ ve側 誤差補正係数 比較コード
関連する未来課題
重要な関連分野

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図面 (20)

課題

AD変換高精度化を図りつつ、処理速度を向上することを可能にする。

解決手段

AD変換器100は、アナログ入力信号サンプリングするとともに、デジタル出力信号上位ビットに対応してDA変換を行う上位DAC111と、上位DAC111のビット拡張する拡張ビットに対応し、正負極性へDA変換を行う拡張DAC112と、デジタル出力信号の下位ビットに対応してDA変換を行う下位DAC120と、上位DAC111、拡張DAC112及び下位DAC120の出力電圧比較基準電圧とを比較する比較器130と、比較器130の比較結果に基づいて、上位DAC111、拡張DAC112及び下位DAC120による逐次比較を制御し、デジタル出力信号を生成する逐次比較論理140と、を備える。

概要

背景

入力されるアナログ信号デジタル信号に変換するADC(A/D converter:アナログデジタル変換器)として、逐次比較SAR:Successive Approximation Register)型のADC(SAR−ADC)が知られている。SAR−ADCは、主に、DAC(D/A converter:デジタルアナログ変換器)、比較器、逐次比較論理回路等を備えている。SAR−ADCは、入力されたアナログ信号をサンプル・ホールドして逐次比較動作を行うことによりAD変換し、逐次比較結果のデジタル信号を出力する。関連する技術として、例えば、非特許文献1及び2、特許文献1〜5が知られている。

高精度のSAR−ADCで要求される精度を得るためには、内蔵されるDACを構成するアナログ素子(容量や抵抗)に高い比精度が必要となる。しかし、例えば14bit以上のADCを実現しようとすると、アナログ素子の比精度(ペア精度)を確保するために必要な素子サイズが大きくなる。このため、関連するADCでは、素子面積を大きくすることによって、比精度を上げる必要があった。

一方、非特許文献1には、アナログ素子の比精度を上げるために、アナログ素子の誤差キャリブレーションするADCが開示されている。非特許文献1、特許文献1及び5では、素子ミスマッチデジタル値として求め、AD変換処理中にアナログでフィードバックする手法をとっている。

また、非特許文献2には、非二進(ノンバイナリ)重みの容量DACとLMS(Least Mean Square)エンジンを利用したデジタル補正型のADCが開示されている。非特許文献2や特許文献2では、素子のミスマッチの結果をデジタル値として得ておき、AD変換後にデジタルで補正する手法とっている。特許文献2には、非特許文献1の技術を、冗長性を有するノンバイナリ重みのDACに応用したデジタル補正の例が記載されている。

その他、特許文献3及び4には、熱雑音を改善するADCが開示されている。

概要

AD変換の高精度化をりつつ、処理速度を向上することを可能にする。AD変換器100は、アナログ入力信号サンプリングするとともに、デジタル出力信号上位ビットに対応してDA変換を行う上位DAC111と、上位DAC111のビット拡張する拡張ビットに対応し、正負極性へDA変換を行う拡張DAC112と、デジタル出力信号の下位ビットに対応してDA変換を行う下位DAC120と、上位DAC111、拡張DAC112及び下位DAC120の出力電圧比較基準電圧とを比較する比較器130と、比較器130の比較結果に基づいて、上位DAC111、拡張DAC112及び下位DAC120による逐次比較を制御し、デジタル出力信号を生成する逐次比較論理140と、を備える。

目的

具体的には、DACの設計を容易とし、簡単な演算バイナリDACによりAD変換できるADCを提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

アナログ入力信号サンプリングするとともに、デジタル出力信号上位ビットに対応してDA変換を行う上位DACと、前記上位DACのビット拡張する拡張ビットに対応し、正負極性へDA変換を行う拡張DACと、前記デジタル出力信号の下位ビットに対応してDA変換を行う下位DACと、前記上位DAC、前記拡張DAC及び前記下位DACの出力電圧比較基準電圧とを比較する比較器と、前記比較器の比較結果に基づいて、前記上位DAC、前記拡張DAC及び前記下位DACによる逐次比較を制御し、前記デジタル出力信号を生成する逐次比較論理回路と、を備える、AD変換器

請求項2

前記上位DACは、前記アナログ入力信号の入力端子と第1及び第2の参照電圧供給端子のいずれかと接続する上位スイッチ群と、前記上位スイッチ群と前記比較器との間に接続され、2のべき乗の重み付けがされた容量を有する上位容量素子群とを備え、前記拡張DACは、前記第1及び第2の参照電圧の供給ノードのいずれかと接続する拡張スイッチと、前記拡張スイッチと前記比較器との間に接続され、前記上位容量素子群のいずれかの容量素子と同じ容量を有する拡張容量素子とを備える、請求項1に記載のAD変換器。

請求項3

前記拡張DACは、前記拡張容量素子として、正の極性を有する第1の拡張容量素子と、負の極性を有する第2の拡張容量素子とを備える、請求項2に記載のAD変換器。

請求項4

前記アナログ入力信号の入力端子と前記下位DACの出力端子のいずれかと接続する結合スイッチと、前記結合スイッチと前記比較器との間に接続され、前記上位容量素子群の最下位の容量素子と同じ容量を有する結合容量素子とを備える、請求項2に記載のAD変換器。

請求項5

前記下位DACは、前記アナログ入力信号の入力端子と前記第1及び第2の参照電圧の供給端子のいずれかと接続する下位スイッチ群と、前記下位スイッチ群と前記比較器との間に接続され、2のべき乗の重み付けがされた容量を有する下位容量素子群とを備え、さらに、前記上位容量素子群及び前記拡張容量素子と前記下位容量素子群とを結合する結合容量素子を備える、請求項2に記載のAD変換器。

請求項6

前記拡張DACは、前記第1及び第2の参照電圧の供給ノードのいずれかと接続する第1及び第2の前記拡張スイッチと、前記第1及び第2の拡張スイッチと前記比較器との間に接続された第1及び第2の前記拡張容量素子とを備える、請求項5に記載のAD変換器。

請求項7

前記拡張DACは、前記拡張スイッチと前記比較器との間に接続された第1及び第2の前記拡張容量素子とを備える、請求項5に記載のAD変換器。

請求項8

前記上位DAC、前記拡張DAC及び前記下位DACと差動回路を構成する第2の前記上位DAC、第2の前記拡張DAC及び第2の前記下位DACを備える、請求項1に記載のAD変換器。

請求項9

前記比較器のオフセットキャンセルするオフセットキャンセル回路を備える、請求項1に記載のAD変換器。

請求項10

前記オフセットキャンセル回路は、チョッピングスイッチを備えるチョッピング回路である、請求項9に記載のAD変換器。

請求項11

前記オフセットキャンセル回路は、アンプ回路前段にオフセットを充電する容量を備えるオートゼロ回路である、請求項9に記載のAD変換器。

請求項12

前記オフセットキャンセル回路は、アンプ回路の後段にオフセットを充電する容量を備えるアウトプットオフセットストレージ回路である、請求項9に記載のAD変換器。

請求項13

アナログ入力信号をデジタル出力信号にAD変換するAD変換器と、前記AD変換器の誤差を記憶する記憶部と、前記記憶された誤差に基づいて、前記デジタル出力信号を補正する補正部と、を備え、前記AD変換器は、前記アナログ入力信号をサンプリングするとともに、前記デジタル出力信号の上位ビットに対応してDA変換を行う上位DACと、前記上位DACのビットを拡張する拡張ビットに対応し、正負の極性へDA変換を行う拡張DACと、前記デジタル出力信号の下位ビットに対応してDA変換を行う下位DACと、前記上位DAC、前記拡張DAC及び前記下位DACの出力電圧と比較基準電圧とを比較する比較器と、前記比較器の比較結果に基づいて、前記上位DAC、前記拡張DAC及び前記下位DACによる逐次比較を制御し、前記デジタル出力信号を生成する逐次比較論理回路と、を備える、AD変換装置

請求項14

前記上位DAC及び前記拡張DACは、複数の容量素子を備える容量DACであり、前記誤差は、基準となる容量素子の容量に基づいた、前記複数の容量素子のそれぞれの容量の誤差である、請求項13に記載のAD変換装置。

請求項15

前記上位DAC及び前記拡張DACは、複数の容量素子を備える容量DACであり、前記誤差は、前記複数の容量素子の容量に基づいた、前記複数の容量素子のそれぞれの容量の誤差である、請求項13に記載のAD変換装置。

請求項16

前記補正部は、前記記憶された誤差を取得し、前記デジタル出力信号のビットに対応した補正値を計算する補正値計算部と、前記デジタル出力信号から前記計算された補正値を減算する減算部と、を備える、請求項13に記載のAD変換装置。

請求項17

前記補正部は、前記減算された信号のゲインを補正するゲイン補正部を備える、請求項16に記載のAD変換装置。

請求項18

前記補正部は、前記デジタル出力信号のビット毎に補正を行い、補正後の信号をビット毎に出力する、請求項13に記載のAD変換装置。

請求項19

アナログ入力信号をサンプリングするとともに、デジタル出力信号の上位ビットに対応してDA変換を行い、前記上位ビットを拡張する拡張ビットに対応し、正負の極性へDA変換を行い、前記デジタル出力信号の下位ビットに対応してDA変換を行い、前記上位ビット、前記拡張ビット及び前記下位ビットのDA変換による電圧と比較基準電圧とを比較し、前記比較結果に基づいて、前記上位ビット、前記拡張ビット及び前記下位ビットによる逐次比較を制御し、前記デジタル出力信号を生成する、AD変換方法

技術分野

0001

本発明は、AD変換器AD変換装置及びAD変換方法に関し、例えば、逐次比較を行うAD変換器、AD変換装置及びAD変換方法に関する。

背景技術

0002

入力されるアナログ信号デジタル信号に変換するADC(A/D converter:アナログデジタル変換器)として、逐次比較(SAR:Successive Approximation Register)型のADC(SAR−ADC)が知られている。SAR−ADCは、主に、DAC(D/A converter:デジタルアナログ変換器)、比較器、逐次比較論理回路等を備えている。SAR−ADCは、入力されたアナログ信号をサンプル・ホールドして逐次比較動作を行うことによりAD変換し、逐次比較結果のデジタル信号を出力する。関連する技術として、例えば、非特許文献1及び2、特許文献1〜5が知られている。

0003

高精度のSAR−ADCで要求される精度を得るためには、内蔵されるDACを構成するアナログ素子(容量や抵抗)に高い比精度が必要となる。しかし、例えば14bit以上のADCを実現しようとすると、アナログ素子の比精度(ペア精度)を確保するために必要な素子サイズが大きくなる。このため、関連するADCでは、素子面積を大きくすることによって、比精度を上げる必要があった。

0004

一方、非特許文献1には、アナログ素子の比精度を上げるために、アナログ素子の誤差キャリブレーションするADCが開示されている。非特許文献1、特許文献1及び5では、素子ミスマッチデジタル値として求め、AD変換処理中にアナログでフィードバックする手法をとっている。

0005

また、非特許文献2には、非二進(ノンバイナリ)重みの容量DACとLMS(Least Mean Square)エンジンを利用したデジタル補正型のADCが開示されている。非特許文献2や特許文献2では、素子のミスマッチの結果をデジタル値として得ておき、AD変換後にデジタルで補正する手法とっている。特許文献2には、非特許文献1の技術を、冗長性を有するノンバイナリ重みのDACに応用したデジタル補正の例が記載されている。

0006

その他、特許文献3及び4には、熱雑音を改善するADCが開示されている。

0007

特開平5−167449号公報
特許3224808号公報
特許4806021号公報
特許4890561号公報
特許5565169号公報

先行技術

0008

H.Lee et.al., "A Self-Calibrating 15bit CMOS A/D Converter",IEEE Solid StateCircuits, vol.sc-19,No.6,Dec.,1984
Hideo Nakane et,al. "A Fully IntegratedSARADCUsing Digital Correction Technique for Triple-Mode Mobile", ASSCC, Session5-2 Nov. 2013.

発明が解決しようとする課題

0009

しかしながら、関連するADCでは、精度を向上しようとすると処理速度に影響する恐れがあることを、本発明者は見出した。このため、関連するADCでは、高精度化を図りつつ、処理速度を向上することが困難であるという問題がある。

0010

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

0011

一実施の形態によれば、AD変換器は、上位DAC、拡張DAC、下位DAC、比較器及び逐次比較論理回路を備える。上位DACは、アナログ入力信号サンプリングするとともに、デジタル出力信号上位ビットに対応してDA変換を行う。拡張DACは、上位DACのビットを拡張する拡張ビットに対応し、正負極性へDA変換を行う。下位DACは、デジタル出力信号の下位ビットに対応してDA変換を行う。比較器は、上位DAC、拡張DAC及び下位DACの出力電圧比較基準電圧とを比較する。逐次比較論理回路は、比較器の比較結果に基づいて、上位DAC、拡張DAC及び下位DACによる逐次比較を制御し、デジタル出力信号を生成する。

発明の効果

0012

前記一実施の形態によれば、AD変換の高精度化を図りつつ、処理速度を向上することが可能となる。

図面の簡単な説明

0013

実施の形態1に係るMCUの構成例を示す構成図である。
実施の形態1に係るMCUの動作を説明するための図である。
実施の形態1に係るMCUの動作を説明するための図である。
実施の形態1に係るMCUの動作を説明するための図である。
実施の形態1に係るMCUの動作を説明するための図である。
実施の形態1に係るADCの構成例を示す構成図である。
実施の形態1に係るADCの他の構成例を示す構成図である。
実施の形態1に係るADCの動作を説明するための図である。
参考例のADC内のDACの特性を示す特性図である。
実施の形態1に係るADC内のDACの特性を示す特性図である。
参考例のADCの逐次比較動作を示す図である。
実施の形態1に係るADCの逐次比較動作を示す図である。
実施の形態1に係るコントローラの構成例を示す構成図である。
実施の形態1に係るコントローラの構成例を示す構成図である。
実施の形態1に係るADCのキャリブレーション動作を示す図である。
実施の形態1に係るADCのキャリブレーション動作を示す図である。
実施の形態1に係るADCのキャリブレーション動作を示す図である。
実施の形態1に係るADCのキャリブレーション動作を示す図である。
実施の形態1に係るコントローラの構成例を示す構成図である。
実施の形態1に係るADCのAD変換動作を示す図である。
実施の形態2に係るADCの構成例を示す構成図である。
実施の形態2に係るADCの他の構成例を示す構成図である。
実施の形態2に係るADCの他の構成例を示す構成図である。
実施の形態2に係るADCの他の構成例を示す構成図である。
実施の形態3に係るADCの構成例を示す構成図である。
実施の形態3に係るオフセットキャンセル回路の構成例を示す構成図である。
実施の形態3に係るオフセットキャンセル回路の構成例を示す構成図である。

実施例

0014

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、CPU、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

0015

(実施の形態に至る検討)
上記のように、SAR−ADCでキャリブレーションによる補正を行わずに比精度を高めるためには、アナログ素子の面積を大きくする必要がある。例えば、SAR−ADCを構成するアナログ素子としては容量素子が使用されている。精度向上のために、容量素子の容量を大きくすると、素子の面積が大きくなるだけではなく、容量が大きくなることにより速度の低下や充放電による電力も大きくなるという問題が有る。このため、高精度化のトレードオフとして面積と電力、速度が犠牲となる。

0016

一方、非特許文献1、特許文献1及び5に代表されるアナログ素子を補正する手法では、補正値を供するDACがAD変換中に逐一動作する必要がある。このため、補正のためのDACの面積的な増加と、AD変換値を逐一補正コードに変換するために演算処理する必要があり、速度的なオーバヘッドを生じていた。

0017

他方、非特許文献2のように、AD変換結果を用いて、AD変換後の後処理で誤差を補正する方法がある。この方法では、非二進の重みを有し冗長性のあるDACを使用している。例えば、比精度がADCで要求される精度を満たさなくても、この冗長性により、SAR−ADCの最終変換結果のローカルDACの値がアナログ入力値相当の出力に整定されるという特徴を利用している。補正を後処理にすることで、通常のAD変換時の回路構成や速度のオーバヘッドを解決することができる。しかし、この方法では、後処理の補正時に、複雑な統計的処理を行うLMSエンジンを使用した補正係数導出等が必要である。このため、補正係数導出のための演算回路ゲート面積が大きくなることと、統計処理により長い補正時間が必要となる問題があった。

0018

そこで、以下の実施の形態では、高精度化を図りつつ、処理速度等への影響を抑えることを可能とする。具体的には、DACの設計を容易とし、簡単な演算バイナリDACによりAD変換できるADCを提供する。

0019

(実施の形態1)
以下、図面を参照して実施の形態1について説明する。

0020

<実施の形態1の概要
本実施の形態では、2のべき乗の重み(バイナリ重み)をもつアナログ素子で構成されたローカルDACに、2のべき乗の重みをもつ冗長素子(拡張DAC)を追加する。これにより、ローカルDACの出力範囲を拡張し、比較回数を増やすことで、追加した2のべき乗の重みの冗長性を有する逐次比較ADCを提供する。

0021

2のべき乗の重みのDAC構成にすることで、非特許文献1と同様に素子の誤差補正係数の導出を行うことができる。しかし、本実施の形態では冗長性が有しているため、非特許文献1のように比較のたびにDACの誤差補正を行う必要はなく、最終変換結果のデジタルコードから、DACの誤差分を差し引くことで正しい変換結果を得ることが可能となる。

0022

これにより、比較の間に補正値のレジスタアクセスや演算処理が不要となり、変換速度の向上が可能となる。また、特徴として補正用の基準DAC(補正対象のDAC)は下位DACを兼ねており、補正用にDACを分けて備える必要がない。基準DACの持つ誤差は独自の補正係数演算方法により補正することが可能である。

0023

補正結果レジスタに格納し、外部からもアクセス可能となる。レジスタを介してFlash−ROMに転送し、保存することも可能となる。半導体装置選別時、Flash−ROMに補正結果を格納することで、半導体装置の起動時、レジスタに補正結果をロードし、補正係数導出を行わずにAD変換動作を行うことが可能である。

0024

例えば、本実施の形態の基本となる主な構成は、2のべき乗の重みを持つ素子からなるDAC、2のべき乗の重みを持つ正負の極性を有する拡張DAC、補正基準となる下位DAC、比較器、逐次比較論理、補正係数導出論理(キャリブレーションエンジン)、補正結果演算論理補正値計算回路)、補正係数格納レジスタ、ADC制御論理(コントローラ)である。

0025

<MCUの構成>
図1は、本実施の形態に係るMCU(Micro Control Unit)の構成例を示している。なお、MCUは、半導体装置の一例であり、本実施の形態に係るADCを含む他の半導体装置であってもよい。

0026

図1に示すように、本実施の形態に係るMCU1は、CPU(Central Processing Unit)2、RAM(Random Access Memory)3、Flash−ROM(Read Only Memory)4、I/Oポート(I/O Port)5、その他の周辺回路(Other Peripherals)6、バス(Bus)7、アナログポート(Analog Port)11、ADC(AD変換器)100、コントローラ(Controller)8、レジスタ(Register)9、及びキャリブレーションエンジン(Calibration Engine)10を備えている。

0027

CPU2、RAM3、Flash−ROM4、I/Oポート5、周辺回路6、及びレジスタ9は、バス7を介して接続されている。ADC100は、入力端子がアナログポート11に接続され、出力端子(及び制御端子)がコントローラ8に接続されている。コントローラ8は、さらに、キャリブレーションエンジン10及びレジスタ9に接続されている。

0028

CPU2は、MCU1で必要な機能を実現する演算処理部である。CPU2は、RAM3やFlash−ROM4にアクセスして各種プログラムを実行し、レジスタ9に格納されたADC100のAD変換結果や、I/Oポートの入出力信号、周辺回路6の入出力信号に対し、演算処理を実行する。

0029

例えば、ADC100、コントローラ8、レジスタ9、キャリブレーションエンジン10は、AD変換及び補正(キャリブレーション)を行うAD変換部(AD変換装置)101を構成する。ADC100、コントローラ(補正部)8、レジスタ9をAD変換部101としてもよい。

0030

ADC100は、本実施の形態の主要な特徴であるAD変換器である。ADC100は、MCU外部からアナログポート11に入力されたアナログ入力信号をAD変換し、AD変換結果であるデジタル出力信号を出力する。コントローラ8は、ADC100の動作や、キャリブレーションエンジン10及びレジスタ9とのデータのやり取りを制御する制御回路である。コントローラ8からの制御に応じてADC100が動作し、補正前のAD変換結果を出力する。コントローラ8は、ADC100のAD変換結果に対し補正処理を実行する。

0031

キャリブレーションエンジン10は、ADC100のキャリブレーション動作(処理)を実行する。キャリブレーション動作は、ADCの誤差を補正するための動作であり、具体的にはADCのAD変換結果を補正する補正係数を算出する。例えば、キャリブレーションエンジン10からの信号はコントローラ8を介してADC100に伝達され、キャリブレーションに必要なADC100の動作を制御する。なお、コントローラ8を介さずに、キャリブレーションエンジン10が直接ADC100を制御してもよい。

0032

補正後のAD変換結果もしくは補正に必要な補正係数はコントローラ8を介してレジスタ9に格納され、MCU1の制御処理活用される。補正係数はレジスタ9からFlash−ROM4に転送され、電源遮断後も値を保持することが可能となり、次のMCU起動時にFlash−ROM4から値をロードすることで、ADC100は補正計算(キャリブレーション)を省略し、直ちにAD変換動作を開始することが可能となる。

0033

<補正係数の書き込み/読み出し動作
図2A図2Dは、本実施の形態に係るMCU1におけるADC100の補正係数の書き込み/読み出し動作を示している。本実施の形態では、ADC100の容量の誤差εを補正係数とし、Flash−ROM4を使用して補正係数の書き込み/読み出しを行う。例えば、MCU1の製造工程における選別テスト時にキャリブレーションを行い、MCU1の出荷後はキャリブレーションを行わずにAD変換を行う。

0034

図2Aに示すように、選別テスト時にMCU1を起動すると、キャリブレーションエンジン10がADC100のキャリブレーション処理を実行し、補正係数を導出する。キャリブレーションエンジン10は、導出した補正係数をレジスタ9に転送して、レジスタ9に補正係数を格納する。続いて、図2Bに示すように、レジスタ9は補正係数をFlash−ROM4に書き込み、Flash−ROM4に補正係数を保存する。Flash−ROM4は不揮発性メモリであるため、MCU1の電源遮断しても補正係数の値を保持できる。

0035

その後、図2Cに示すように、出荷後などでMCU1を起動すると、レジスタ9はFlash−ROM4から補正係数をロードし保持する。続いて、図2Dに示すように、ADC100がAD変換を行うと、コントローラ8がレジスタ9にロードされた補正係数を取得し、取得した補正係数を使用してAD変換結果に対し補正を実施する。

0036

本実施の形態で求める誤差εは容量のミスマッチに起因するものであるため、電源電圧、温度等のドリフトが小さい。したがって、MCUの量産選別時に求めた補正係数(誤差ε)をFlash−ROMに格納すれば、毎回MCU起動時に補正係数の導出を実施しなくてもよく、起動時の補正係数導出時間を短縮することが可能となる。なお、使用環境の変化や経年劣化などにより誤差εが変動する場合には、MCU1の出荷後の必要なタイミングでキャリブレーションを再度実行し補正係数を更新してもよい。
<ADCの構成>

0037

図3は、本実施の形態に係るADCの構成例を示している。ADC100は、非特許文献1などと同様の電荷再配分型のSAR−ADC(逐次比較型ADC)である。この例では、ADC100は、ADCアナログ入力信号を(N+M)ビットのデジタル出力信号(ADPRE)にAD変換する。

0038

図3に示すように、本実施の形態に係るADC100は、ローカルDAC110、下位DAC120、比較器130、逐次比較論理140を備えている。また、ローカルDAC110は、上位DAC111と拡張DAC112を含んでいる。

0039

ローカルDAC110は、アナログ入力信号のサンプリングと、サンプリングされた電荷再配分する容量DACである。ローカルDAC110は、容量素子CN...CN、CRP及びCRN、スイッチSN...S0、SRP及びSRNを備えている。

0040

容量素子CN...C0、CRP及びCRNは、スイッチSN...S0、SRP及びSRNと、ノードNP(比較器130の一方の入力端子)との間に、並列に接続されている。スイッチSN...S1は、ADCアナログ入力信号の入力端子、参照電圧VREF_HIGH供給端子及び参照電圧VREF_LOWの供給端子と、容量素子CN...C1との間に接続されている。スイッチS0は、ADCアナログ入力信号の入力端子及び下位DAC120の出力端子と、容量素子C0との間に接続されている。スイッチSRP及びSRNは、参照電圧VREF_HIGHの供給端子及び参照電圧VREF_LOWの供給端子と、容量素子CRP及びCRNとの間に接続されている。

0041

スイッチSN...S0、SRP、SRNの切り替えは、逐次比較論理140の出力である逐次比較制御信号BN...B1、B0、BRP、BRNで各々制御される。スイッチSN...S1、SRP、SRNは、逐次比較制御信号BN...B1、BRP、BRNに応じて、参照電圧VREF_HIGH、参照電圧VREF_LOW及びADCアナログ入力信号と、容量素子CN...C1、CRP、CRNとの接続を切り替える。スイッチS0は、逐次比較制御信号B0に応じて、ADCアナログ入力信号及び下位DAC120の出力信号と、容量素子C0との接続を切り替える。

0042

下位DAC120は、MビットのDACであり、逐次比較論理140の出力である逐次比較制御信号BLM...BL0をDA変換し、DA変換したアナログ信号を、スイッチS0を介して容量素子C0へ供給する。下位DAC120(及び容量素子C0)は、デジタル出力信号の下位ビット(Mビット)に対応してDA変換を行う。容量素子(結合容量素子)C0及びスイッチ(結合スイッチ)S0は、下位DAC120に含まれてもよいし、含まれていなくてもよい。容量素子C0は、上位DACの最下位ビットの容量素子と同じ容量である。

0043

上位DAC111は、N−bitのDACであり、容量素子CN...C1(上位容量素子群)、スイッチSN...S1(上位スイッチ群)を備えている。容量素子CN...C1は、基準の容量素子C0の2のべき乗の重みの容量を有している。容量素子CN...C0の容量を容量CN...C0(もしくは単にCN...C0)とも称する。つまり、最も低いビット位置の容量素子C1の容量はC0であり、最も高いビット位置の容量素子CNの容量は、2N−1×C0である。上位DAC111は、逐次比較制御信号BN...B1に応じて、アナログ入力信号をサンプリングし、デジタル出力信号の上位ビット(Nビット)に対応してDA変換を行う。

0044

拡張DAC112は、DAC(例えば上位DACのビット)に冗長性を持たせるための1bitのDACであり、容量素子(拡張容量素子)CRP及びCRN、スイッチ(拡張スイッチ)SRP及びSRNを備えている。容量素子CRP及びCRNは、上位DACに対応して、基準の容量素子C0の2のべき乗の重みの容量を有している。すなわち、容量素子CRP及びCRNは、上位DACのいずれかの容量素子と同じ容量であり、この例では、C0に設定されている。拡張DAC112は正負の極性を有しており、容量素子CRP及びCRNがそれぞれ正負の極性を有する。正負の極性とは、DACの入力または出力の正側及び負側を意味する。つまり、この例では、正側及び負側に1bit拡張していると言える。例えば、容量素子CRPは参照電圧VREF_LOWに接続され、容量素子CRNは参照電圧VREF_HIGHに接続される。拡張DAC112は、上位DAC111のビットを拡張する拡張ビットに対応し、正負の極性へ(第1の電位及び第2の電位へ)DA変換を行う。

0045

比較器130は、上位DAC111、拡張DAC112及び下位DAC120の出力電圧と基準電圧Vcm(比較基準電圧)とを比較する。比較器130は、一方の入力端子に容量素子CN...C0、CRP及びCRNが接続され、他方の入力端子に基準電圧Vcmが接続され、出力端子が逐次比較論理140に接続される。一方の入力端子(ノードNP)と他方の入力端子(基準電圧Vcm)との間にスイッチSCが接続されている。例えばスイッチSCのON/OFFはコントローラ8または逐次比較論理140により制御される。サンプリング動作時、スイッチSCがONするため、比較器130は比較を行わず、逐次比較動作時、スイッチSCがOFFとなるため、比較器130は、容量素子CN...C0、CRP及びCRNにより再配分された電荷と、基準電圧Vcmとを比較し、逐次比較論理140へ比較結果を出力する。

0046

逐次比較論理(逐次比較論理回路)140は、比較器130の比較結果に基づいて、逐次比較制御信号BN...B1、B0、BRP、BRN、BLM...BL0により逐次比較を制御する。逐次比較論理140は、逐次比較の結果により、デジタル出力信号である(N+M)ビットの補正前のAD変換結果ADPREをコントローラ8に出力する。

0047

本実施の形態では、一例として、図3のようにADCをシングルエンドで構成する例について説明するが、図4のようにADCを完全差動回路で実現してもよい。ADCを完全差動回路とすることで、ノイズを除去することができる。

0048

図4では、ADC100にアナログ入力信号としての差動信号が入力される。ADC100は、完全差動回路の場合、アナログ入力信号(+)とアナログ入力信号(−)に対応して、Positive側とNegative側にそれぞれローカルDAC及び下位DACを備えている。

0049

すなわち、図4のADC100は、ローカルDAC110a、下位DAC120a、ローカルDAC110b、下位DAC120b、比較器130、逐次比較論理140を備えている。ローカルDAC110aは、上位DAC111aと拡張DAC112aを含み、ローカルDAC110bは、上位DAC111bと拡張DAC112bを含んでいる。ローカルDAC110a及び下位DAC120aは、図3と同じ構成である。ローカルDAC110b及び下位DAC120bは、ローカルDAC110a及び下位DAC120aをNegative用に単純に反転させた構成であるため、詳細な説明を省略する。

0050

比較器130は、ローカルDAC110aの容量素子CN...C0、CRP及びCRNの電荷(ノードNP)と、ローカルDAC110bの容量素子CN...C0、CRP及びCRNの電荷(ノードNN)とを比較し、逐次比較論理140へ比較結果を出力する。逐次比較論理140は、比較器130の比較結果に基づいて、逐次比較制御信号BN...B1、B0、BRP、BRN、BLM...BL0によりローカルDAC110a及び下位DAC120aの逐次比較を制御し、逐次比較制御信号BN...B1、B0、BRP、BRN、BLM...BL0の反転信号によりローカルDAC110b及び下位DAC120bの逐次比較を制御する。

0051

なお、本実施の形態は、容量素子を使用した電荷再配分型のSAR−ADCに幅広く適用可能であり、図3図4に示した容量DAC、比較器、スイッチ等の構成に限定されるものではない。拡張DACを上位DACの最下位に設けているが、図3図4の例に限定されるものではなく、任意のビットの位置に任意の冗長性を設けて配置してもよい。図3図4では拡張DACは冗長1回(1ビット)に合わせて配置しているが、冗長は任意に複数回挿入可能であり、また拡張DACも複数個配置可能であり、図3図4と同じ制御で同じ効果を得ることが可能である。

0052

<AD変換動作>
次に、本実施の形態に係る動作として、補正係数が確定した状態(補正係数導出後)における通常のAD変換動作について説明する。

0053

AD変換を行う場合、まず、ADC100は、ADCアナログ入力信号をサンプリングする。図3は、サンプリング時のADCの状態を示している。図3に示すように、サンプリング時、逐次比較制御信号BN...B0の制御により、スイッチSN...S0は、すべてアナログ入力側を選択する。また、スイッチSCはONのため、容量素子CN...C0から比較器130に入力されるノードNPは、基準電圧Vcmに接続される。この時、拡張DAC112の容量素子CRP及びCRNは、それぞれ参照電圧VREF_LOW及びVREF_HIGH側を選択する。

0054

続いて、サンプリングが終了すると、ADC100は、逐次比較動作を行う。図5は、逐次比較開始時のADCの状態を示している。図5に示すように、サンプリングが終了すると、スイッチSCがOFFとなり、ノードNPは、基準電圧Vcmから切り離される。そして、ADC100は逐次比較状態に遷移し、逐次比較論理140が逐次比較制御信号BN...B0、BRP、BRNを初期比較コードに制御し、スイッチSN...S0を初期比較コードに応じて切り替える。例えば、初期比較電圧を(VREF_HIHG−VREF_LOW)/2から始める場合、図5に示すように、スイッチSNがVREF_HIHG側、残りのスイッチSN−1...S0はVREF_LOW側を選択する。この時はまだスイッチSRP、SRNはサンプリング時と同じ状態を維持する。

0055

逐次比較論理140は、ノードNPの電圧が基準電圧Vcmと一致するように逐次比較制御信号BN...B0を順次制御し、比較器130がN回比較を行う。N回の比較後、比較器130の比較結果が(ノードNPの電圧<基準電圧Vcm)を検知した場合は逐次比較制御信号BRPを切り替えて、スイッチSRPの選択をVREF_LOWからVREF_HIGHに遷移させ、また、比較器130の比較結果が(ノードNPの電圧>基準電圧Vcm)を検知した場合は逐次比較制御信号B1を切り替えて、容量素子C1のスイッチS1を動かしVREF_HIGHからVREF_LOWに遷移させ、もう一回比較を行う。この比較による変換が冗長変換となる。

0056

上位DAC111による逐次比較に続いて、容量素子C0に繋がる下位DAC120による逐次比較を行う。この時、マイナス側にコード(逐次比較結果)が遷移する場合は逐次比較制御信号BRNを切り替えて、容量素子CRNに接続されるスイッチSRNの選択をVREF_HIGHからVREF_LOWに遷移させ、逐次比較制御信号BLM...BL0により下位DAC120の出力を(VREF_HIGH−VREF_LOW)/2の値にする。逐次比較論理140は、逐次比較制御信号BLM...BL0を順次制御し、比較器130がM回比較を行う。このように下位DAC120を使用してM回の比較を行うと、N+Mbitの補正前のAD変換結果ADPREが得られる。

0057

この冗長逐次比較の変換結果は、以下のように表すことができる。逐次比較制御信号BN...B1のビットが1のときはVREF_HIGH側、0のときはVREF_LOW側を選択とする。逐次比較制御信号BRP及びBRNのビットは比較時に動いた場合(切り替えた場合)に1、サンプリング状態を保持している場合に0とする。この時、ADC100による、補正前の逐次比較変換結果ADPREは次の(式1)のようになる。
ADPRE=2(N-1+M)*BN+2(N-2+M)*B(N-1)+....+2(1+M)*B2+2M*B1+2M*BRP-2M*BRN+2(M-1)*BLM+...+20*BL1 ....(式1)

0058

この(式1)より、コード(逐次比較結果)を導出する演算のための乗算は、すべてbitシフトにより代替えすることができる。このため、演算を行う逐次比較論理を加減算器のみで構成でき、簡易な回路構成とすることができる。

0059

<拡張DACの特徴>
次に、本実施の形態の特徴の一つである正負の極性を有する拡張DACについて説明する。

0060

参考例として、本実施の形態のような拡張DACを備えない構成を検討すると、参考例のDACの特性は図6Aのようになる。すなわち、図6Aに示すように、拡張DACがない場合、アナログ素子のミスマッチによってDACの出力が不連続になる場合がある。DACのデジタルコードが遷移する部分で、DACの出力が不連続になる場合、すなわち、アナログ電圧に対応するデジタルコードが無い場合、アナログ電圧をデジタルコードで表現できない。このため、このデジタルコードを補正することはできない。

0061

これに対し、本実施の形態のように拡張DACを導入すると、本実施の形態のDACの特性は図6Bのようになる。すなわち、図6Bに示すように、DACの出力の不連続部分は、正負の極性の拡張DACにより冗長となるため、オーバーラップする。このため、DACのアナログ出力をデジタルコードで表現することが可能となる。

0062

さらに、拡張DACによる冗長変換を検討すると、正の極性へ動作する一つの拡張DACのみで構成することも可能である。しかし、その場合は次のような問題が生ずる。

0063

例えば、上位3bit(N=3)、下位3bit(M=3)のADCデジタルコードの遷移ケースを検討する。図7Aに拡張DACとして正側極性の容量素子CRPのみの参考例の場合を示し、図7Bに正負の極性を持つ容量素子CRP及びCRNの二組がある本実施の形態の場合を示し、両者を比較する。

0064

図7Aの参考例では、ローカルDACの容量C3に+8LSBの誤差があり、アナログ入力信号=(VREF_HIGH−VREF_LOW)*9/16を入力する。この参考例では、拡張DACが容量素子CRPのみであり、拡張DACのコード(逐次比較制御信号)がBRPのみであるため、デジタルコード=(B3、B2、B1_BRP_BL3、BL2、BL1)となる。このコードにより選択された容量と、アナログ入力信号が逐次比較される。

0065

図7Aに示すように、初期比較では、デジタルコード=100_0_000として、アナログ入力信号と容量C3を比較する。この比較で、アナログ入力信号の方が大きいと判定されたため、2回目の比較では、デジタルコード=110_0_000として、アナログ入力信号と容量C2+C3を比較し、3回目の比較では、デジタルコード=101_0_000として、アナログ入力信号と容量C1+C3を比較し、4回目の比較では、デジタルコード=100_0_000として、アナログ入力と容量C3を比較する。

0066

冗長比較となる4回目から5回目の遷移でデジタルコードのMSBのビットB3が変化する。すなわち、5回目の比較では、デジタルコード=011_0_100として、アナログ入力信号と容量C1+C2+C0/2を比較する。この比較で、アナログ入力信号の方が大きいと判定されたため、6回目の比較では、デジタルコード=011_0_110として、アナログ入力信号と容量C1+C2+C0/2+C0/4を比較し、7回目の比較では、デジタルコード=011_0_111として、アナログ入力信号と容量C1+C2+C0/2+C0/4+C0/8を比較する。

0067

この参考例では、C3−(C2+C1+C0)=8LSBの誤差を考えているので、5回目から7回目の変換でこの時の誤差を回復することはできず、最終変換時のローカルDACの値は1.5LSBの誤差が残っていることがわかる。

0068

次に、本実施の形態のように負極性の拡張DACを導入した図7Bの例を考える。図7Bでも図7Aと同様にローカルDACの誤差があり、同じアナログ入力信号を入力する。本実施の形態では、拡張DACが容量素子CRP及びCRNであり、拡張DACのコード(逐次比較制御信号)がBRP及びBRNであるため、デジタルコード=(B3、B2、B1_BRP、BRN_BL3、BL2、BL1)となる。このコードにより選択された容量と、アナログ入力信号が逐次比較される。初期比較から4回目の比較までは、図7Aと同様である。

0069

図7Bに示すように、5回目の比較では、デジタルコード=100_01_100として、アナログ入力信号と容量(C3−CRN)+C0/2を比較し、6回目の比較では、デジタルコード=100_01_110として、アナログ入力信号と容量(C3−CRN)+C0/2+C0/4を比較し、7回目の比較では、デジタルコード=100_01_111として、アナログ入力信号と容量(C3−CRN)+C0/2+C0/4+C0/8を比較する。

0070

このように、本実施の形態では、4回目の冗長比較から5回目に遷移する際に負側の拡張DACのCRNが動作し、ビットB3を変化させずに遷移させることを可能としている。これにより最終比較時のローカルDACの出力値は、アナログ入力信号との差が0.5LSB以内に遷移し、正しい変換結果を得ることができる。以上の考察より、本実施の形態では、拡張DACに正負極性取り入れることで、上位DACの誤差を回復し、デジタル補正が可能なローカルDACの遷移を実現している。

0071

<AD変換後の誤差補正動作
次に、本実施の形態に係るコントローラにおける、AD変換結果の誤差補正動作について説明する。まず、基準となる容量素子からの容量の誤差をεとし、各々の容量素子の誤差を次のような式で表す。
ε(N) = CNi - CN ....(式2.1)
ε(N-1) =C(N-1)i -C(N-1) ....(式2.2)
...
ε2 = C2i - C2 ....(式2.3)
ε1 = C1i - C1 ....(式2.4)
ε0 = C0i - C0 ....(式2.5)
εRP =CRPi - CRP ....(式2.6)
εRN = CRNi - CRN ....(式2.7)

0072

ここで、CNi,C(N-1)i...C2i,C1i,C0i,CRPi,CRNiは、それぞれ理想容量値である。理想の容量値の基準としては、サンプリングに寄与する合計(フルスケール)の容量値から考えられる理想値と、補正の基準の容量値のからの差分など様々なケースが考えられる。本実施の形態では、この二通りの基準をもとに補正することが可能であり、詳細は後述する。

0073

図8は、本実施の形態に係るコントローラの構成例におけるAD変換結果の信号の流れを示している。コントローラ8は、レジスタ9に格納されている各々の容量の誤差ε(εN...ε0、εRP、εRN)の値を読みだし、補正前のAD変換結果ADPREから、コード(ADPRE)に応じた誤差εの値を差し引くことで、補正後AD変換結果ADOUTを得る。図8に示すように、コントローラ8は、誤差値を計算する誤差補正値計算回路81と、AD変換結果から誤差値を減算する減算器82を備えている。

0074

補正後のAD変換結果ADOUTは以下のように求められる。なお、以下の式では、下位DACは補正対象に含まれていないが当然に含めることも可能である。

0075

まず、誤差補正値計算回路81は、レジスタ9から誤差εを読み出し、次の式によりコードに応じた誤差補正値ADERRを計算する。
ADERR=εN*BN+ε(N-1)*B(N-1)+....+ε2 *B2+ε1*B1+εRP*BRP-εRN*BRN+ε0*(BLSB) ....(式3)

0076

ここで、(式3)のBLSBは、下位DACのコードに応じた信号である。BLSBについては、補正方法により値が異なるため、詳細は後述する。

0077

その後、減算器82は、次の式のように補正前のAD変換結果ADPREから誤差補正値ADERRを差し引き、補正後AD変換結果ADOUTを得る。減算器82は、得られた補正後のAD変換結果ADOUTをレジスタ9へ出力する。
ADOUT = ADPRE - ADERR ....(式4)

0078

<キャリブレーション時の誤差算出方法
次に、本実施の形態に係るキャリブレーションエンジンにおける、誤差εの算出方法について説明する。誤差εの算出方法の基本は非特許文献1と同様である。本実施の形態では、ローカルDACが、2のべき乗の重み付けを有する容量で構成されているため、各容量は次の関係を持つ。
CN = C(N-1)+...+C2+C1+C0 ....(式5.1)
C(N-1) = C(N-2)+...+C2+C1+C0 ....(式5.2)
....
C3 = C2+C1+C0 ....(式5.3)
C2 = C1+C0 ....(式5.4)
C1 = C0 ....(式5.5)
C0 =CRP....(式5.6)
C0 = CRN ....(式5.7)

0079

上記関係を利用し、まず各容量の差分を求める。容量の差分をEとすると次のように表すことができる。
EN = CN - {C(N-1)+...+C2+C1+C0} ....(式6.1)
E(N-1) = C(N-1) - {C(N-2)+...+C2+C1+C0} ....(式6.2)
....
E3 = C3 - {C2+C1+C0} ....(式6.3)
E2 = C2 - (C1+C0} ....(式6.4)
E1 = C1 - C0 ....(式6.5)
ERP =CRP- C0 ....(式6.6)
ERN = CRN - C0 ....(式6.7)

0080

そうすると、上記の式は次のように容量C0に対する誤差として変形することができる。
C2 - 2C0 = E1 + E2 ....(式7.1)
C3 - 4C0 = 2E1 + E2 + E3 ....(式7.2)
C4 - 8C0 = 4E1 + 2E2 + E3 + E4 ....(式7.3)
....
CN - 2(N-1)*C0 = 2(N-2)E1+2(N-3)E2+2(N-4)E3+...+2(N-(N-1))E(N-2)+2(N-N)E(N-1)+EN
= 2(N-2)E1+2(N-3)E2+2(N-4)E3+...+2E(N-2)+E(N-1)+EN ....(式7.4)

0081

次に、上記の式を用いて誤差εを求める2つの方法について説明する。

0082

(方法1)容量C0を基準として誤差εを求める。
この方法では、容量C0を基準として、容量C0との差分から誤差εを求める。この場合、誤差εは上記(式7.1〜7.4)より簡単に求まる。よって、容量C0基準の誤差εを次の式で求めることができる。
ε1 = C0 - C1 = -E1 ....(式8.1)
ε2 = 2C0 - C2 = -(E1 + E2) ....(式8.2)
ε3 = 4C0 - C3 = -(2E1 + E2 + E3) ....(式8.3)
ε4 = 8C0 - C4 = -(4E1 + 2E2 + E3 + E4) ....(式8.4)
....
εN = 2(N-1)*C0 - CN = -(2(N-2)E1+2(N-3)E2+2(N-4)E3+...+2E(N-2)+E(N-1)+EN)....(式8.5)
εRP = C0 -CRP= -ERP ....(式8.6)
εRN = C0 - CRN = -ERN ....(式8.7)

0083

キャリブレーションエンジン10は、この(式8.1〜8.7)より誤差εを求めてレジスタ9に格納する。その後、コントローラ8は、図8で説明したように、誤差εを用いてAD変換結果ADPREを補正する。この場合、コントローラ8は、(式3)を次のように変形して補正を行う。容量C0を基準とするため、(式3)のε0の項が0となる。
ADERR=εN*BN+ε(N-1)*B(N-1)+....+ε2 *B2+ε1*B1+εRP*BRP-εRN*BRN ....(式9)

0084

本方式の問題としては、容量C0を基準として誤差εを求めるため、容量CNの誤差値が概ね2N−1倍され大きくなる問題がある。つまり、この大きな誤差は補正後のAD変換結果ADOUTのゲインエラーとして表れることとなる。これを回避するためには、図9のように、コントローラ8に、補正後の変換結果のゲインを補正するゲイン補正回路83を追加する必要がある。ゲイン補正回路83は、レジスタ9から得られるゲインエラーに応じて、AD変換結果を補正し、補正後のAD変換結果ADOUTを出力する。ここで、ゲインエラーをGERRとすると、補正後のAD変換結果ADOUTは次のように求められる。
ADOUT = (1/GERR)(ADPRE - ADERR) ....(式10)

0085

(方法2)フルスケールの容量を基準として誤差εを求める。
上記のように、容量C0を基準として誤差εを求めるとゲイン補正のための回路が必要となる。そこで、あらかじめフルスケール(全ての容量素子)の容量を基準として誤差εを求めることで、ゲイン補正を不要にする計算方法について説明する。サンプリングに寄与する全体の容量値をCtotとすると、Ctotは次の式で表され、このCtotを基準に誤差εを求める。
Ctot = CN + C(N-1) + .... + C3 + C1 + C0 ....(式11)

0086

容量Ctotは、(式6.1〜6.7)及び式(7.1〜7.4)を次のように変形することにより、容量C0をもとに求めることができる。
Ctot = 2N*C0+2(N-1)E1+2(N-2)E2+2(N-3)E3+...+2(N-(N-2))E(N-2)+2(N-(N-1))E(N-1)+EN
= 2N*C0+2(N-1)E1+2(N-2)E2+2(N-3)E3+...+4E(N-2)+2E(N-1)+EN ....(式12)

0087

よって、この式から、容量Ctot基準の誤差εを次の式で求めることができる。
ε0 = Ctot/2N - C0 ....(式13.1)
ε1 = Ctot/2N - C1
= Ctot/2N - (C0 + E1) ....(式13.2)
εRP = Ctot/2N -CRP....(式13.3)
εRN = Ctot/2N - CRN ....(式13.4)
ε2 = Ctot/2(N-1) - C2 ....(式13.5)
ε3 = Ctot/2(N-2) - C3 ....(式13.6)
....
ε(N-1) = Ctot/22 - C(N-1) ....(式13.7)
εN = Ctot/2 - CN ....(式13.8)
この式を計算すると、(式12)と(式13.1〜13.8)に含まれるC0の項が消えて、εはすべてEで表すことができる。

0088

キャリブレーションエンジン10は、この(式13)より誤差εを求めてレジスタ9に格納する。その後、コントローラ8は、図8の構成により、誤差εを用いてゲイン補正せずにAD変換結果を補正する。この場合、(式3)を変更する必要はないため、コントローラ8は(式3)をそのまま用いて補正を行う。この時、(式3)のBLSBは、下位DACのコードに合わせて下記のように表される。
BLSB= {2(M-1)*BLM+2(M-2)*BL(M-1)+...+20*BL1}/2M ....(式14)

0089

ここで、本実施の形態に係るADCにおいて、誤差εを求める際は、下位DACを基準として(式6.1〜6.7)の値を求めて(式13.1〜13.8)の値を得る。この時、ε0が大きい場合は、(式13.1〜13.8)で求めた値にはε0により発生するゲインエラーの影響が残る。より精度良く求めるためには、この誤差を補正する必要がある。この時のゲインエラーを補正する係数GCALは次のように求められる。
GCAL = (2M - ε0)/2M ....(式15)

0090

そうすると、次の式のように、(式13.1〜13.8)にこの係数GCALを乗算することで真の誤差値を求めることができる。
ε0 = GCAL{Ctot/2N - C0} ....(式16.1)
ε1 = GCAL{Ctot/2N - C1} ....(式16.2)
εRP = GCAL{Ctot/2N -CRP} ....(式16.3)
εRN = GCAL{Ctot/2N - CRN} ....(式16.4)
ε2 = GCAL{Ctot/2(N-1) - C2} ....(式16.5)
ε3 = GCAL{Ctot/2(N-2) - C3} ....(式16.6)
....
ε(N-1) = GCAL{Ctot/22 - C(N-1)} ....(式16.7)
εN = GCAL{Ctot/2 - CN} ....(式16.8)

0091

ここで、係数GCALはε0を使用するため(式16.1)の計算には矛盾が生じる。この解決法としては、最初は(式15)のε0の計算は誤差を含む(式13.1)の値を用いて、(式15)で係数GCALを計算し、そして(式16.1)でε0を求め、その値を再度(式15)に入力し係数GCALの値を更新し、さらに(式16.1)を計算しε0の値を更新するということを複数回繰り返し、再帰的にε0を求めることで解決することが可能である。

0092

フルスケール基準で求めた誤差εで補正することで、ゲインエラーが無くなるように誤差補正されるため、補正後のゲイン補正は不要となる。

0093

<キャリブレーション時のADCの動作>
次に、誤差εを求める時のADC100の動作について説明する。誤差導出時のADC100のDACの動作の基本は非特許文献1と同様である。補正係数導出では、ADC100(もしくはキャリブレーションエンジン)は(式6.1〜6.7)の値を求めるのみである。ここでは、容量CNの補正係数導出を例に説明する。

0094

図10Aに、誤差導出する際のADC100のサンプリング時の状態を示す。図10Aに示すように、被誤差導出容量素子(誤差を導出する対象の容量素子)CNのみをVREF_HIGHに接続し、その他の容量素子をVREF_LOWに接続する。容量素子C0に接続する下位DAC120もVREF_LOWを出力するコードに設定する。この時にサンプリングされる電荷量Qsmpは次のようになる。
Qsmp=CN(Vcm - VREF_HIGH)+(C(N-1)+...+C2+C1+C0)(Vcm - VREF_LOW) ....(式17)

0095

次に、逐次比較に遷移する際に、初期比較コードを図10Bのように遷移する。容量素子C0に接続する下位DAC120も初めにVREF_HIGHを出力するコードに設定する。この時の初期比較時の電荷Qconv_1は次のようになる。なおノードNPの電圧をVNPとする。
Qconv_1=CN(VNP - VREF_LOW) - (C(N-1)+...+C2+C1+C0)(VNP - VREF_HIGH) ....(式18)

0096

ここで、(式6.1)で表される誤差ENがEN=0、つまり誤差がない場合はVcm=VNPの関係となり、サンプリング時と比較時の電荷はQsmp=Qconv_1の関係を持つこととなる。

0097

実際はEN≠0であるので、Vcm≠VNPとなる。この時、逐次比較論理を動かし、下位DACを動作させ、Vcm=VNPとなるコードを二分探索する。この時探索したコードと初期比較時のコードの差分が誤差ENに相当する。

0098

このようにすべての容量に対して同様の制御をすることで(式6.1〜6.7)で表される誤差EN...E1を求めることができ、ここから補正で使用する誤差εを求めることが可能となる。この誤差の計算は雑音の影響等が見えなくなるように複数回値を求め平均化処理を行い、値を求める。

0099

この誤差計算で問題となるのは比較器130のオフセットである。このオフセットをキャンセルする方法を示す。容量CNの誤差導出を例にすると、(式17)及び(式18)から求まる誤差をEN1、比較器130のオフセット起因の変換誤差をEosとすると次の式で表される。
EN1 = EN + Eos ....(式19)

0100

次にサンプリング時と逐次比較時で充電する電圧を入れ替える。図11Aに示すように、被誤差導出容量素子CNのみをVREF_LOWに接続し、その他の容量素子をVREF_HIGHに接続する。容量素子C0に接続する下位DACもVREF_HIGHを出力するコードに設定する。この時にサンプリングされる電荷量Qsmp2は次のようになる。
Qsmp2=CN(Vcm - VREF_LOW)+(C(N-1)+...+C2+C1+C0)(Vcm - VREF_HIGH) ....(式20)

0101

次に、逐次比較に遷移する際に、初期比較コードを図11Bのように遷移する。容量素子C0に接続する下位DAC120も初めにVREF_LOWを出力するコードに設定する。この時の初期比較時の電荷Qconv_2は次のようになる。
Qconv_2=CN(VNP - VREF_HIGH) - (C(N-1)+...+C2+C1+C0)(VNP - VREF_LOW) ....(式21)

0102

この時に求まる誤差値をEN2とすると、EN2は下位DACがVREF_LOWに対する差分として求まる。コードを反転しているので誤差ENは極性が反転するが、比較器130のオフセット起因の誤差の極性は変わらない。つまり次のような式で表される。
EN2 = -EN + Eos ....(式22)

0103

よって、(式19)から(式21)を引くことで比較器130のオフセットの影響がない誤差値を求めることが可能となる。
EN1 - EN2 = 2EN ....(式23)

0104

なお、複数回変換を繰り返し求めることを前述しているが、偶数回、奇数回でコードを入れ替え、(式23)を積算及び平均化することで高精度に誤差値を求めることが可能である。

0105

補正演算処理をAD変換の逐次比較中に実施する方法>
上記のように、AD変換後の補正処理は変換終了後に実施される。しかし、単純にAD変換終了後に補正を行うと、AD変換時間に補正時間が加算されるため、処理時間(処理速度)のオーバヘッドとなる。(式3)から補正係数である誤差εは容量毎、つまりBit毎に1対1に対応付けられたデータであることがわかる。また、逐次比較ADCは上位bitからコードが確定していき、本実施の形態では冗長変換をしても上位コードが変動しないことが特徴である。このため、下位ビットのAD変換を待たずに、上位ビットからFIFO(First In First Out)的に逐一補正処理を実施することが可能である。これにより、AD変換の逐次比較中に補正処理も終了するため、補正処理によるAD変換時間のオーバヘッドを無くすことが可能となる。演算処理は一例としてADOUTとADERRを差し引き積算回路で変換毎に加算していけば、最終変換結果がADOUTとなる。

0106

図12Aは、この場合のコントローラ8の構成例を示しており、図12Bは、この動作例を示している。図12Aに示すように、コントローラ8は、乗算器84、減算器85、加算器86、ラッチ回路87を備えている。乗算器84は、補正前のAD変換時の比較器結果に誤差補正値ADERRを乗算し、加算器86は、ラッチ回路87の出力結果を積算し、ラッチ回路87は、クロックCLKにしたがって加算器86の加算結果を出力する。減算器85は、ラッチ回路87の出力結果を補正前のAD変換結果ADPREから減算し、その出力が補正後のAD変換結果ADOUTとなる。

0107

図12Bに示すように、ADC100は、サンプリング時間Tsmpと比較時間(逐次比較時間)Tcmpを含むAD変換時間が繰り返しAD変換を行う。ADC100は、サンプリングが終わり、逐次比較が開始されると、上位ビットから順に比較結果を出力する。コントローラ8は、図12Bの構成により、比較結果の1ビットごとに、誤差補正値ADERRを乗算し、比較毎に積算していく。最終bit比較後に補正前のAD変換結果ADPREから減算しAD変換結果ADOUTを出力する。
<実施の形態1の効果>

0108

本実施の形態の効果として、まず、補正係数を求めて逐次比較ADCのローカルDACの誤差を補正することにより、小さい素子で高精度なADCを得ることが可能となる。

0109

DACに冗長性を持たせることで、ポスト処理による補正を実施することが可能となるため、逐次比較処理でのオーバヘッドがなくなり、比較時間を向上させることが可能となる。また、2のべき乗の重みをベースとした演算とすることにより、演算規模の削減を可能とする。特に、本実施の形態では、正負の極性の拡張DACを備えることにより、高精度かつ処理速度の向上を可能にすることができる。

0110

例えば、ノンバイナリ、代表的な数字で1.85という重みを考えると、1.85nの演算処理のたびに乗除算器が必要となる。一方バイナリの場合、計算で2nを扱うときは、単純なbitシフトで処理が可能であり、乗除算器を使わずとも、加減算器のみで補正論理を構成可能であり、面積と電力の削減が可能となる。

0111

(実施の形態2)
本実施の形態では、縦続結合容量による下位DACを使用したADCの例について説明する。主に下位DAC以外の構成については、実施の形態1と同様である。

0112

図13は、本実施の形態に係るADCの構成例を示している。図13に示すように、本実施の形態に係るADC100は、ローカルDAC110、下位DAC120、比較器130、逐次比較論理140を備えており、下位DAC120の構成が実施の形態1と相違している。本実施の形態の下位DAC120は容量素子CLM〜CL0による容量DACで構成されており、スイッチSLM〜SL0の逐次比較制御を、制御信号BLM〜BL0を使用して実施する。容量素子CLM〜CL0は、2のべき乗の重みづけを有している。この下位DAC120とローカルDAC110を接続するための容量が縦続結合容量C0となる。この構成の下位DAC120を、縦続結合容量を使用したDAC構成と呼ぶ。

0113

容量素子C0は、容量素子CN〜C1、CRP及びCRNの共通ノードに接続されている。容量素子CLM〜CL0は、スイッチSLM〜SL0と、容量素子C0との間に、並列に接続されている。スイッチSLM〜SL0は、ADCアナログ入力信号の入力端子、参照電圧VREF_HIGHの供給端子及び参照電圧VREF_LOWの供給端子と、容量素子CLM〜CL0との間に接続されている。スイッチSC2は、容量素子C0及び容量素子CLM〜CL0の共通ノードと基準電圧との間に接続されている。また、この例では、容量素子C1と容量素子CRPの間のノードが比較器130の一方の入力端子(ノードNP)に接続されている。

0114

ここで、容量素子C0を介して容量素子CLM〜CL1の容量のスイッチ切り替えにより移動する電荷量を求めた伝達関数をγとすると、容量素子CLMの電荷移動量QCLMは次のように表すことができる。
|QCLM| = γCLM×|VREF_HIGH- VREF_LOW|=γ2M-1CL0×|VREF_HIGH - VREF_LOW| ....(式24)

0115

ここで理想的な伝達関数γをγiとすると、γiは次のように表すことができる。

0116

しかしながら、図13の構成では、実際には容量素子CRPと容量素子CLM...CL2,CL1,CL0の間のノードNP2には寄生容量Cpが付加される。寄生容量を付加すると伝達関数γは次のように変形される。ここで寄生容量Cpは次の関係を持つものとする。ここでαは任意の正の数である。
Cp = αCL0 ....(式26)

0117

よって、伝達関数γは寄生容量の影響を受けるため、αを考慮しないと正しい伝達関数が求まらないことがわかる。しかしながら、この寄生容量は配線寄生容量やスイッチの寄生容量等であり、DAC本体の容量素子と別のデバイスであることから、高精度に比を取ることが難しい。このため、ADCを構成する下位DACとしてスイッチング高速に行うことが可能である縦続結合容量を用いた回路とすることが難しかった。

0118

そこで、本実施の形態のデジタル補正法を用いることで、縦続結合容量を用いた下位DACの寄生容量による誤差を補正することが可能となる。図13の例の場合、冗長性を持たせるために容量素子CRPを通してノードNPに伝わる伝達関数γを次のように設定する。
γ2MC0/C1≧ 1 ....(式28)

0119

伝達関数γが1以上であれば、上位DAC111の基準容量C1より大きい電荷量を、下位DAC120が移動できるので、冗長性を持たせることが可能となる。それゆえ、縦続結合容量構成のDACによって、DACの不連続はなくなるため、デジタル補正が可能になる。ここで、容量のキャリブレーションを実施の形態1と同じように実施することで、同様の効果が得られることは明らかである。

0120

なお、実施の形態1と同様、図14のように、図13のADCを完全差動構成で実現してもよい。図14の例では、実施の形態1の図4と同様に、ローカルDAC110a、下位DAC120a、ローカルDAC110b、下位DAC120b、比較器130、逐次比較論理140を備えており、下位DAC120a及び下位DAC120bが、図13と同様に縦続結合容量C0により結合されている。

0121

上記のように、図13に縦続結合容量構成の下位DACを使用した構成を示し、この構成では(式28)から冗長性を有することを説明した。冗長性に着目すると、拡張DACを縦続結合容量の構成に組み込むことも可能である。

0122

図15に、縦続結合容量構成の下位DACを用いたもう一つの構成例を示す。図15の例では、図13の拡張DAC112を容量素子C0と結合させて容量素子CRPを廃止し、さらに容量素子CRNも縦続結合容量構成とした。下位DAC120と拡張DAC112を組み合わせた構成となっているため、例えば、容量素子C0,容量素子C0に接続するCLM〜CL2,CL1、CL0、それらのスイッチSL(M+1)〜SL1、CL0、容量素子CRN及びCRNLが下位DACとなる。また、容量素子CRN及びCRNL、スイッチSLNを拡張DAC112と呼び、容量素子CLM〜CL0、スイッチSL(M+1)〜SL0を下位DACと呼んでもよい。

0123

容量素子C0は、容量素子CN〜C1の共通ノードに接続されている。容量素子CLM〜CL0は、スイッチSL(M+1)〜SL0と、容量素子C0との間に、並列に接続されている。スイッチSL(M+1)〜SL0は、ADCアナログ入力信号の入力端子、参照電圧VREF_HIGHの供給端子及び参照電圧VREF_LOWの供給端子と、容量素子CLM〜CL0との間に接続されている。スイッチSC2は、容量素子C0及び容量素子CLM〜CL0の共通ノードと基準電圧との間に接続されている。

0124

さらに、容量素子CRNは、容量素子CN〜C1の共通ノードに接続されている。容量素子CRNLは、スイッチSLNと容量素子CRNの間に接続されている。スイッチSLNは、参照電圧VREF_HIGHの供給端子及び参照電圧VREF_LOWの供給端子と、容量素子CRNLとの間に接続されている。スイッチSC3は、容量素子CRN及びCRNLの共通ノードと基準電圧との間に接続されている。また、この例では、容量素子C1と容量素子C0及びCRNとの間のノードが比較器130の一方の入力端子(ノードNP)に接続されている。

0125

ここで、容量素子C0を介して容量素子CLM〜CL1の容量のスイッチ切り替えにより移動する電荷量を求めた伝達関数をγとすると、次のように、容量CLMの電荷移動量QCLMも(式24)と同様に表すことができる。
|QCLM| = γCLM×|VREF_HIGH- VREF_LOW|=γ2M-1×|VREF_HIGH - VREF_LOW| ....(式29)

0126

ここで理想的な伝達関数γであるγiも(式25)と同じとなり、ノードNP2に接続される寄生容量との関係もαを使用して(式27)と同じとなる。また、伝達関数γは、(式28)と同じ制約がある。

0127

伝達関数γは大きな値を持つほど、冗長性が大きくなる。例えば、γ2MC0/C1=2の時は、上位DAC111の容量C0分の冗長性を持つこととなるが、下位DAC120の分解能も1bit落ちることとなる。負極性側の拡張DACも容量C0と同様に構成しても良い。容量素子CRNを伝達してノードNPに伝わる伝達関数をγ'とすると、DAC出力のアナログ値連続性担保するために次の関係を持つ必要がある。
γ≧γ' ....(式30)

0128

補正係数である誤差εの計算は、実施の形態1と同様の方法で求めることができる。実施の形態1の容量C0を次のように置き換えて考えればよい。
C0 ⇒ 2MγCL0 ....(式31)
CRN ⇒ 2Mγ'CL0 ....(式32)

0129

この時、実施の形態1の容量の誤差値の導出は次のように変更される。例えば(式1)で表される補正前逐次比較変換結果ADPREはBRPの項が無くなり、次のようになる。
ADPRE=2(N-1+M)*BN+2(N-2+M)*B(N-1)+....+2(1+M)*B2+2M*B1-2M*BRN+2(M-1)*BLM+...+20*BL1 .....(式33)

0130

同様に誤差補正値ADERRは次のように表すことができる。
ADERR=εN*BN+ε(N-1)*B(N-1)+....+ε2 *B2+ε1*B1-εRN*BRN+ε0*(BLSB) ....(式34)

0131

容量C0基準の誤差εを求めると、実施の形態1と同様に(式8.1〜8.5、8.7)で表すことができる。なお、εRPの項は必要ないため実施の形態1と相違する。
ε1 = C0 - C1 = -E1 ....(式8.1)
ε2 = 2C0 - C2 = -(E1 + E2) ....(式8.2)
ε3 = 4C0 - C3 = -(2E1 + E2 + E3) ....(式8.3)
ε4 = 8C0 - C4 = -(4E1 + 2E2 + E3 + E4) ....(式8.4)
....
εN = 2(N-1)*C0 - CN = -(2(N-2)E1+2(N-3)E2+2(N-4)E3+...+2E(N-2)+E(N-1)+EN)....(式8.5)
εRN = C0 - CRN = -ERN ....(式8.7)

0132

以上の式より誤差εを求めてレジスタ9に格納し、図8の回路でAD変換結果の補正をすることが可能となる。この時、(式34)を次のように変形する。
ADERR=εN*BN+ε(N-1)*B(N-1)+....+ε2 *B2+ε1*B1-εRN*BRN ....(式35)

0133

また、フルスケール基準で誤差を計算する場合は実施の形態1と同様に計算できる。誤差補正値ADERRは(式34)と同じとなる。この場合、εRPが必要ないだけであり、(式13.3)と(式16.3)の計算が不要になる。

0134

なお、実施の形態1及び図14と同様、図16のように、図15のADCを完全差動構成で実現してもよい。図16の例では、図14と同様に、ローカルDAC110a、下位DAC120a、ローカルDAC110b、下位DAC120b、比較器130、逐次比較論理140を備えており、下位DAC120a及び下位DAC120bが、図15と同様に拡張DACと結合されている。

0135

以上のように、実施の形態1のADCを、縦続結合容量構成を用いて構成した場合でも、実施の形態1と同様に、高精度かつ処理速度の向上を可能とすることができる。なお、図13〜16の例は縦続結合容量構成を用いたADCの一例であり、拡張DACの配置や回路構成は他の実施の形態と同様に変更することが可能である。

0136

(実施の形態3)
本実施の形態では、誤差導入時の比較器のオフセットキャンセルの構成例について説明する。オフセットキャンセル以外の構成については、実施の形態1及び2と同様である。

0137

図17は、比較器のオフセットキャンセル回路としてチョッピング回路を用いた例である。例えば、誤差導入時の比較器のオフセットキャンセルは図17に示したチョッピング回路を用いることでも実現可能である。偶数回、奇数回でそれぞれチョッピングスイッチにより入力と出力の極性を入れ替えることでオフセットを相殺することが可能である。

0138

図17の例では、オフセットキャンセル回路として、チョッピングスイッチ131、乗算器132を備えている。チョッピングスイッチ131は、スイッチ131a〜131dを備えている。チョッピングスイッチ131のスイッチ131a〜131dを切り替えることで、比較器130の2つの入力端子とノードNP及び基準電圧との接続を切り替え、切り替えに応じて乗算器132で極性を反転させる。

0139

図18は、比較器のオフセットキャンセル回路としてオートゼロ回路を用いた例である。図18に示すように、例えば、オフセットキャンセル回路として、プリアンプ133、プリアンプの前段の容量素子134、スイッチSC1及びSC2を備えている。サンプリング時、スイッチSC1及びSC2をONし、オフセットを容量素子134にチャージする。逐次比較時、スイッチSC1及びSC2をOFFし、比較器130がプリアンプ133を介して、容量素子134の電圧を含めて比較することでオフセットを補正する。

0140

図19は、比較器のオフセットキャンセル回路としてアウトプットオフセットストレージ回路を用いた例である。図19に示すように、例えば、オフセットキャンセル回路として、プリアンプ133、プリアンプの後段の容量素子134及び135、スイッチSC1及びSC2を備えている。サンプリング時、スイッチSC1及びSC2をONし、オフセットを容量素子134及び135にチャージする。逐次比較時、スイッチSC1及びSC2をOFFし、比較器130がプリアンプ133を介して、容量素子134及び135の電圧を含めて比較することでオフセットを補正する。

0141

このように、実施の形態1及び2の構成に対して、比較器のオフセットキャンセル回路を備えることで、比較器のオフセットを低減することができるため、さらにAD変換の精度を向上することができる。

0142

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

0143

1 MCU
2 CPU
3 RAM
4 Flash−ROM
5 I/Oポート
6周辺回路
7バス
8コントローラ
9レジスタ
10キャリブレーションエンジン
11アナログポート
81誤差補正値計算回路
82減算器
83ゲイン補正回路
84乗算器
85 減算器
86加算器
87ラッチ回路
100AD変換器
110ローカルDAC
111 上位DAC
112拡張DAC
120 下位DAC
130比較器
131チョッピングスイッチ
132 乗算器
133プリアンプ
134、135容量素子
140逐次比較論理
C0〜CN、CRP、CRN 容量素子
CL0〜CLM、CRNL容量素子
S0〜SN、SRP、SRN スイッチ
SL0〜SLM、SLN スイッチ
SC、SC2、SC3 スイッチ

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