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技術 窒化物半導体装置の製造方法

出願人 富士電機株式会社
発明者 田中亮高島信也上野勝典江戸雅晴
出願日 2015年8月25日 (5年3ヶ月経過) 出願番号 2015-166010
公開日 2017年3月2日 (3年8ヶ月経過) 公開番号 2017-045799
状態 特許登録済
技術分野 半導体の電極 CVD ダイオード 再結晶化技術 アニール
主要キーワード 内部組織構造 GaNダイオード 二層積層体 形成フロー スパッタリング膜 熱処理段階 除去領域 GaN領域
関連する未来課題
重要な関連分野

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図面 (20)

課題

イオン注入後GaN層の表面が荒れているので、キャップ層としての効果が十分に発揮できる程度の厚みを有するAlN層を形成できない。また、AlN層及びGaN層の二層積層体をキャップ層として形成した後に、当該キャップ層を貫通してイオン注入することは困難である。

解決手段

基板上に、第1の窒化物半導体層と、第2の窒化物半導体層と、第3の窒化物半導体層とをこの順で積層した第1の積層体を形成する段階と、形成する段階の後、第3の窒化物半導体層の一部の領域を除去する段階と、除去する段階の後、第3の窒化物半導体層が除去された一部の領域から少なくとも第2の窒化物半導体層を介して第1の窒化物半導体層にイオン注入する段階と、イオン注入する段階の後、第1の積層体を熱処理する段階とを備える窒化物半導体装置の製造方法を提供する。

概要

背景

概要

イオン注入後GaN層の表面が荒れているので、キャップ層としての効果が十分に発揮できる程度の厚みを有するAlN層を形成できない。また、AlN層及びGaN層の二層積層体をキャップ層として形成した後に、当該キャップ層を貫通してイオン注入することは困難である。基板上に、第1の窒化物半導体層と、第2の窒化物半導体層と、第3の窒化物半導体層とをこの順で積層した第1の積層体を形成する段階と、形成する段階の後、第3の窒化物半導体層の一部の領域を除去する段階と、除去する段階の後、第3の窒化物半導体層が除去された一部の領域から少なくとも第2の窒化物半導体層を介して第1の窒化物半導体層にイオン注入する段階と、イオン注入する段階の後、第1の積層体を熱処理する段階とを備える窒化物半導体装置の製造方法を提供する。C

目的

本発明の第1の態様においては、基板上に、第1の窒化物半導体層と、第2の窒化物半導体層と、第3の窒化物半導体層とをこの順で積層した第1の積層体を形成する段階と、形成する段階の後、第3の窒化物半導体層の一部の領域を除去する段階と、除去する段階の後、第3の窒化物半導体層が除去された一部の領域から少なくとも第2の窒化物半導体層を介して第1の窒化物半導体層にイオン注入する段階と、イオン注入する段階の後、第1の積層体を熱処理する段階とを備える窒化物半導体装置の製造方法を提供する

効果

実績

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請求項1

基板上に、第1の窒化物半導体層と、第2の窒化物半導体層と、第3の窒化物半導体層とをこの順で積層した第1の積層体を形成する段階と、前記形成する段階の後、前記第3の窒化物半導体層の一部の領域を除去する段階と、前記除去する段階の後、前記第3の窒化物半導体層が除去された前記一部の領域から少なくとも前記第2の窒化物半導体層を介して前記第1の窒化物半導体層にイオン注入する段階と、前記イオン注入する段階の後、前記第1の積層体を熱処理する段階とを備える窒化物半導体装置の製造方法。

請求項2

前記第1の窒化物半導体層はAlxGa1−xN(0≦x<0.5)であり、前記第2の窒化物半導体層はAlyGa1−yN(0.5≦y≦1)であり、前記第3の窒化物半導体層はAlzGa1−zN(0≦z<0.5)であり請求項1に記載の窒化物半導体装置の製造方法。

請求項3

前記第3の窒化物半導体層は、前記第2の窒化物半導体層の2倍以上の厚みを有し、前記第1の窒化物半導体層の厚みは、前記第3の窒化物半導体層の厚みよりも大きい請求項1または2に記載の窒化物半導体装置の製造方法。

請求項4

前記第2の窒化物半導体層は3nm以上100nm以下の厚みを有する請求項1から3のいずれか一項に記載の窒化物半導体装置の製造方法。

請求項5

前記形成する段階において、前記第2の窒化物半導体層は前記第1の窒化物半導体層上にエピタキシャル形成する請求項1から4のいずれか一項に記載の窒化物半導体装置の製造方法。

請求項6

前記形成する段階において、前記第1の窒化物半導体層、前記第2の窒化物半導体層および前記第3の窒化物半導体層をエピタキシャル成長法により前記基板上に連続成膜する請求項1から5のいずれか一項に記載の窒化物半導体装置の製造方法。

請求項7

前記除去する段階において、前記第2の窒化物半導体層が露出するまで前記第3の窒化物半導体層の前記一部の領域を除去する請求項1から6のいずれか一項に記載の窒化物半導体装置の製造方法。

請求項8

前記熱処理する段階の前に、前記基板の下に前記第2の窒化物半導体層と前記第3の窒化物半導体層とをこの順で形成する段階をさらに備える請求項1から7のいずれか一項に記載の窒化物半導体装置の製造方法。

請求項9

前記除去する段階において、前記第2の窒化物半導体層が露出するまで前記第3の窒化物半導体層の前記一部の領域を除去し、前記第2の窒化物半導体層が露出しないように前記第3の窒化物半導体層の他の領域を除去する請求項1から8のいずれか一項に記載の窒化物半導体装置の製造方法。

請求項10

前記形成する段階において、前記第2の窒化物半導体層と前記第3の窒化物半導体層とをこの順で積層した第2の積層体を前記第1の積層体上に1以上さらに形成し、前記除去する段階において、前記一部の領域上の前記第2の積層体を全て除去した後に、前記第3の窒化物半導体層の前記一部の領域を除去する請求項1から8のいずれか一項に記載の窒化物半導体装置の製造方法。

請求項11

前記熱処理する段階の後に、活性領域における全ての前記第2の窒化物半導体層および前記第3の窒化物半導体層を除去する段階をさらに備える請求項1から10いずれか一項に記載の窒化物半導体装置の製造方法。

技術分野

0001

本発明は、窒化物半導体装置の製造方法に関する。

0002

従来、MOCVD(Metal Organic Chemical Vapor Deposition)によりp型窒化ガリウム(p型GaN)層を形成していた。このp型GaN層上にAlN層などのキャップ層を設けた後に、p型GaN層を400℃〜1,000℃の高温熱処理することにより不純物元素活性化していた(例えば、特許文献1および2参照)。また、従来、熱処理時にSiC(炭化珪素基板破砕することを防ぐべく、グラファイト等から成り内部組織構造が異なる二層積層体をキャップ層として用いていた(例えば、特許文献3参照)。
先行技術文献]
[特許文献]
[特許文献1] 特許第2540791号公報
[特許文献2] 特開平08−186332号公報
[特許文献3] 特開2009−290160号公報

発明が解決しようとする課題

0003

n型窒化ガリウム(n型GaN)層にp型不純物イオン注入して不純物領域を形成する場合にも、キャップ層を用いた熱処理が必要となる。p型不純物をイオン注入した後においては、n型GaN層の表面が荒れている。それゆえ、キャップ層としての効果が十分に発揮できる程度の厚みを有するAlN層を、n型GaN層上に形成できない。また、AlN層およびGaN層の二層積層体をキャップ層としてn型GaN層上に形成した場合に、当該キャップ層を貫通してイオン注入を制御することは困難な場合がある。

課題を解決するための手段

0004

本発明の第1の態様においては、基板上に、第1の窒化物半導体層と、第2の窒化物半導体層と、第3の窒化物半導体層とをこの順で積層した第1の積層体を形成する段階と、形成する段階の後、第3の窒化物半導体層の一部の領域を除去する段階と、除去する段階の後、第3の窒化物半導体層が除去された一部の領域から少なくとも第2の窒化物半導体層を介して第1の窒化物半導体層にイオン注入する段階と、イオン注入する段階の後、第1の積層体を熱処理する段階とを備える窒化物半導体装置の製造方法を提供する。

0005

第1の窒化物半導体層はAlxGa1−xN(0≦x<0.5)であってよい。第2の窒化物半導体層はAlyGa1−yN(0.5≦y≦1)であってよい。第3の窒化物半導体層はAlzGa1−zN(0≦z<0.5)であってよい。

0006

第3の窒化物半導体層は、第2の窒化物半導体層の2倍以上の厚みを有してよい。第1の窒化物半導体層の厚みは、第3の窒化物半導体層の厚みよりも大きくてよい。

0007

第2の窒化物半導体層は3nm以上100nm以下の厚みを有してよい。

0008

形成する段階において、第2の窒化物半導体層は第1の窒化物半導体層上にエピタキシャル形成する。

0009

形成する段階において、第1の窒化物半導体層、第2の窒化物半導体層および第3の窒化物半導体層をエピタキシャル成長法により基板上に連続成膜してよい。

0010

除去する段階において、第2の窒化物半導体層が露出するまで第3の窒化物半導体層の一部の領域を除去してよい。

0011

熱処理する段階の前に、基板の下に第2の窒化物半導体層と第3の窒化物半導体層とをこの順で形成する段階をさらに備えてよい。

0012

除去する段階において、第2の窒化物半導体層が露出するまで第3の窒化物半導体層の一部の領域を除去し、第2の窒化物半導体層が露出しないように第3の窒化物半導体層の他の領域を除去してよい。

0013

形成する段階において、第2の窒化物半導体層と第3の窒化物半導体層とをこの順で積層した第2の積層体を第1の積層体上に1以上さらに形成してよい。除去する段階において、一部の領域上の第2の積層体を全て除去した後に、第3の窒化物半導体層の一部の領域を除去してよい。

0014

熱処理する段階の後に、活性領域における全ての第2の窒化物半導体層および第3の窒化物半導体層を除去する段階をさらに備えてよい。

0015

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群サブコンビネーションもまた、発明となりうる。

図面の簡単な説明

0016

第1実施形態におけるGaNダイオード100の活性領域110の断面を示す概要図である。
第1実施形態における活性領域110の製造フロー200を示す図である。
n+型GaN基板12上に積層体10を形成する段階(S10)を示す図である。
GaN層18の一部の領域19を除去する段階(S20)を示す図である。
イオン注入する段階(S30)を示す図である。
熱処理する段階(S40)を示す図である。
AlN層16及びGaN層18を除去する段階(S50)を示す図である。
絶縁膜42、アノード電極44およびカソード電極46を形成する段階(S60)を示す図である。
第2実施形態における活性領域110の製造フロー220を示す図である。
n+型GaN基板12の下に積層体30を形成する段階(S15)を示す図である。
第1変形例におけるp型不純物領域形成フロー240を示す図である。
GaN層18の一部の領域19‐1および他の領域19‐2を除去する段階(S22)を示す図である。
イオン注入する段階(S30)を示す図である。
AlN層16およびGaN層18を除去する段階(S50)を示す図である。
第3実施形態における活性領域110の製造フロー260を示す図である。
n+型GaN基板12上に積層体10および積層体20をこの順で形成する段階(S12)を示す図である。
積層体20の一部の領域29を除去し、積層体10の一部の領域19を除去する段階(S14)を示す図である。
イオン注入する段階(S30)を示す図である。
第4実施形態における活性領域110の製造フロー280を示す図である。
GaNダイオード100を上面視した概要図である。
活性領域110および周辺領域120の断面を示す概要図である。

実施例

0017

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

0018

本明細書において、X方向とY方向とは互いに垂直な方向であり、Z方向はX‐Y平面に垂直な方向である。X方向、Y方向およびZ方向は、いわゆる右手系を成す。なお、本明細書において、「上に」および「上方に」とは「+Z方向の位置に」という意味であり、「下に」および「下方に」とは「−Z方向の位置に」という意味である。また、層または膜の厚みとは、Z方向の長さを意味する。Z方向は、必ずしも地面に垂直な鉛直方向を意味する方向ではない。

0019

図1は、第1実施形態におけるGaNダイオード100の活性領域110の断面を示す概要図である。窒化物半導体装置としてのGaNダイオード100は、n+型GaN基板12、n−型GaN層14、絶縁膜42、アノード電極44およびカソード電極46を有する。なお、図面においては、多数キャリアの型をハイフン「‐」により示す。例えばn+‐GaNは、n+型GaNを意味する。ただし、明細書中ではハイフンを用いずに、n+型GaNと記載する。

0020

n−型GaN層14は、上方にp型GaN領域25を有する。p型GaN領域25とn−型GaN層14とはpn接合を形成する。GaNダイオード100は、p型GaN領域25上にアノード電極44を有し、n+型GaN基板12の下にカソード電極46を有する。

0021

図2は、第1実施形態における活性領域110の製造フロー200を示す図である。本例では段階S10〜S60をこの順で実行する。本例の段階S10では、n+型GaN基板12上に、第1の窒化物半導体層としてのn−型GaN層14と、第2の窒化物半導体層としてのAlN層16と、第3の窒化物半導体層としてのGaN層18とをこの順で積層した第1の積層体10を形成する。

0022

段階S20では、GaN層18の一部の領域19を除去する。段階S30では、GaN層18が除去された一部の領域19から少なくともAlN層16を介してn−型GaN層14にp型不純物イオン注入する。段階S40では、第1の積層体10を熱処理して、イオン注入したp型不純物を活性化する。

0023

段階S50では、活性領域110における全てのAlN層16およびGaN層を除去する。最後に、段階S60では、絶縁膜42、アノード電極44およびカソード電極46を形成して、GaNダイオード100の活性領域110を完成する。

0024

図3Aは、n+型GaN基板12上に積層体10を形成する段階(S10)を示す図である。なお、本例においてはn+型GaN基板12を用いたが、製造フロー200をプラナーMOSFETに適用する場合には、n+型GaN基板12に代えてサファイア基板としてもよい。まず、n−型GaN層14、AlN層16およびGaN層18をこの順で積層形成する理由について述べる。

0025

n−型GaN層14のキャップ層としてAlN層16を設ける場合、AlN層16をスパッタリングにより形成する場合がある。しかしながら、スパッタリングにより形成したAlN層16は、エピタキシャル成長法により形成したAlN層16と比較して粗い。それゆえ、熱処理時にGaN層からのN(窒素)抜けを防止する効果が十分ではない。したがって、n−型GaN層14の熱処理時にAlN層16をエピタキシャル成長法により形成することが考えられる。

0026

n−型GaN層14上にエピタキシャル形成したAlN層16は、スパッタリング形成したAlN層と比較して緻密である。ただし、n−型GaN層14上にAlN層16のみをエピタキシャル形成するだけでは、GaNとAlNとの格子定数違いに起因して、AlN層16にクラックが発生する。AlN層16を厚くするほどクラックが発生しやすくなる。それゆえ、キャップ層としての効果を十分に発揮する程度の十分な厚みのAlN層16を形成することができない。

0027

そこで、AlN層16上にさらにGaN層18を設けることにより、AlN層16の上下をGaNで挟むことが考えられる。これにより、AlN層16にクラックが発生することを防ぐことができるので、AlN層16をキャップ層としての効果が十分に発揮できる程度の厚みとすることができる。したがって、AlN層16およびGaN層18の積層をキャップ層とするとよい。それゆえ、本例では積層体10を形成する。

0028

第1の窒化物半導体層としてのn−型GaN層14は、AlxGa1−xN(0≦x<0.5)であってよい。また、第2の窒化物半導体層としてのAlN層16は、AlyGa1−yN(0.5≦y≦1)であってよく、第3の窒化物半導体層としてのGaN層18は、AlzGa1−zN(0≦z<0.5)であってよい。なお、クラック発生防止効果を考慮すると、第1の窒化物半導体層と第3の窒化物半導体層との組成は同じであるか(x=z)、または、近い値である(x≒z)であることが望ましい。

0029

AlN層16は、3nm以上100nm以下の厚みを有する。3nmは、AlN層16に転位が発生し始める臨界膜厚である。100nmは、後工程において注入されるイオンを透過し得る上限の膜厚である。それゆえ、AlN層16の厚みは、3nm以上100nm以下とする。

0030

本例において、AlN層16はMOCVDによりn−型GaN層14上にエピタキシャル形成する。なお、AlN層16をエピタキシャル形成するべく、ハライド気相成長法HVPE)または分子線エピタキシー法(MBE)を用いてもよい。AlN層16をエピタキシャル形成するので、AlN層16をスパッタリング膜と比較して緻密にすることができる。これにより、後続熱処理段階においてn−型GaN層14のN抜けを防止する効果が向上する。

0031

GaN層18は、AlN層16の2倍以上の厚みを有する。本例のGaN層18は、30nm〜500nmの厚みを有しする。n−型GaN層14の厚みは、GaN層18の厚みよりも大きい。本例のn−型GaN層14は、2μm以上の厚みを有する。これにより、AlN層16のクラックを防止することができ、n−型GaN層14のN抜けを防止することができる程度にAlN層16の厚みを十分厚くすることができる。

0032

本例では、n−型GaN層14、AlN層16およびGaN層18をエピタキシャル成長法によりn+型GaN基板12上に連続成膜する。本明細書において、エピタキシャル成長法とは、上述のMOCVD、HVPEおよびMBEによる層形成を指す。連続成膜とは、n+型GaN基板12を同一チャンバに載置したまま、時間に応じてガス種を変更することにより、異なる組成の層を順次形成することを指す。連続成膜により、n−型GaN層14とAlN層16との界面の汚染を防止することができる。

0033

具体的には、TMA(Trimethylaluminium)ガスおよびTMGa(Trimethylgalium)ガスの少なくとも一方と、NH3(アンモニア)ガスとを含む混合ガスをチャンバ内に導入する。800℃〜1,200℃、および、雰囲気圧力5kPa〜20kPaの条件とし、n−型GaN層14、AlN層16およびGaN層18を順次形成する。n−型GaNを形成するためには、例えばSi(シリコン)、Ge(ゲルマニウム)、S(硫黄)またはO(酸素)を含有するガスを導入する。例えば、SiH4を用いてSiを不純物ドープしたn−型GaNを形成する。

0034

本例では、第1の窒化物半導体層としてn−型GaN層14を、第2の窒化物半導体層としてAlN層16を、第3の窒化物半導体層としてのGaN層18をそれぞれ用いる。しかしながら、TMA、TMGaおよびNH3の流量を適宜調節することにより、AlxGa1−xN(0≦x<0.5)、AlyGa1−yN(0.5≦y≦1)およびAlzGa1−zN(0≦z<0.5)の組成を適宜調節することができる。

0035

図3Bは、GaN層18の一部の領域19を除去する段階(S20)を示す図である。まず、GaN層18の一部の領域19を除去する理由について述べる。n−型GaN層14にp型不純物をイオン注入して不純物領域を形成する場合に、キャップ層を用いた熱処理が必要となる。ここで、n−型GaN層14にp型不純物をイオン注入した後においては、n−型GaN層14の表面が荒れているので、n−型GaN層上にAlN層16をエピタキシャル成長させることができない。また、AlN層16およびGaN層18を積層してキャップ層とした場合に、当該キャップ層を貫通してイオン注入を制御することは困難である場合がある。

0036

そこで、本例では、n−型GaN層14のイオン注入領域に対応する部分において、AlN層16が露出するまでGaN層18の一部の領域19を除去する。本例では、まず、フォトレジスト膜22を既知エッチング法によりパターニングして領域19上に開口を形成する。その後、フォトレジスト膜22をエッチングマスクとして、GaN層18の領域19をエッチングする。GaN層18は塩素系のガス(例えばCl2、BCl3、SiCl4およびCHCl3など)を用いてエッチングすることができる。GaN層18をエッチングするガスによってAlN層16はエッチングされないので、AlN層16はn−型GaN層14に対するエッチングストップ層として機能する。なお、一部の領域19において、GaN層18は完全に除去されなくてもよく、Z方向において厚みを残していてもよい。

0037

図3Cは、イオン注入する段階(S30)を示す図である。斜線は注入されたイオンが存在する領域を示す。本例ではMgイオンを100keVおよび1×1013cm−2で注入する。MgイオンはAlN層16を貫通し、n−型GaN層14まで達する。フォトレジスト膜22およびGaN層18は、n−型GaN層14にMgイオンが到達することを防ぐ。また、イオン注入する領域を、GaN層18の除去領域により規定することができるので、イオン注入の制御性が向上する。加えて、キャップ層とは別途イオン注入用マスクを形成する必要が無い。また、イオン注入前にAlN層16およびGaN層18を形成しているので、イオン注入後の荒れた表面にキャップ層を再成長しなくてよい。

0038

図3Dは、熱処理する段階(S40)を示す図である。フォトレジスト膜22をエッチング除去後に、n+型GaN基板12および積層体10をアニール炉50において熱処理する。熱処理温度は、下限を800℃以上、より好ましくは1,200℃以上、さらに好ましくは1,500℃以上とし、上限を2,000℃とする。雰囲気圧力は0.1Mpa〜1,000MPaとするのが望ましい。雰囲気ガスとしては、N2(窒素)またはNH3を用いてよい。なお、熱処理前のAlN層16およびGaN層18の+Z方向における表面に、スパッタ法等を用いて新たなAlN膜を形成してもよい。

0039

図3Eは、AlN層16及びGaN層18を除去する段階(S50)を示す図である。前段の熱処理する段階(S40)においてp型GaN領域25が形成されたので、次に、AlN層16およびGaN層18を除去する。例えば、GaN層18を上述の塩素系のガスでエッチング除去し、AlN層16をKOHaq(水酸化カリウム水溶液)によりエッチング除去する。KOHaqはAlN層16をエッチングするものの、GaN層18はほとんどエッチングしない。

0040

図3Fは、絶縁膜42、アノード電極44およびカソード電極46を形成する段階(S60)を示す図である。絶縁膜42をパターニング形成する。絶縁膜42はCVDにより形成した酸化シリコンであってよい。その後、p型GaN領域25上にアノード電極44を形成する。アノード電極44は、Ni(ニッケル)、Pt(白金)、Pd(パラジウム)およびAu(金)のいずれかまたはこれらの積層膜であってよい。カソード電極46は、Ti(チタン)およびAl(アルミニウム)の積層膜、または、Ti、Al、NiおよびAuの積層膜であってよい。

0041

図4は、第2実施形態における活性領域110の製造フロー220を示す図である。本例では、段階(S10)と段階(S20)との間において、n+型GaN基板12の下に第3の積層体30を形成する段階(S15)をさらに備える。また、第1実施形態の段階(S50)に代えて、第1の積層体10および第3の積層体30を除去する段階(S52)を有する。この点において、第1実施形態と異なる。他の点は、第1実施形態と共通である。

0042

図5は、n+型GaN基板12の下に積層体30を形成する段階(S15)を示す図である。段階(S15)において、n+型GaN基板12の下にAlN層36とGaN層38とをこの順で形成した第3の積層体30を形成する。これにより、熱処理する段階(S40)の後において、n+型GaN基板12の−Z方向の表面(いわゆる、裏面)からのN抜けを防止できる。これにより、例えば製造フロー220により縦型MOSFETを形成する場合に、ドレイン電極となるn+型GaN基板12の裏面を、表面荒れまたは界面準位密度の少ない表面とすることができる。

0043

図6は、第1変形例におけるp型不純物領域の形成フロー240を示す図である。本例では、第1実施形態の段階(S20)に代えて、段階(S22)において、GaN層18の一部の領域19‐1を完全に除去し、かつ、GaN層18の他の領域19‐2を部分的に除去する。この点において第1実施形態と異なる。

0044

図7Aは、GaN層18の一部の領域19‐1および他の領域19‐2を除去する段階(S22)を示す図である。段階(S22)では、AlN層16が露出するまでGaN層18の一部の領域19‐1を除去する。これに対して、他の領域19‐2においては、AlN層16が露出しないようにGaN層18を除去する。本例では、2回のフォトリソグラフィー工程を適用することにより、図7Aの状態を実現する。

0045

図7Bは、イオン注入する段階(S30)を示す図である。本例の領域19‐1においては、AlN層16のみを介してイオン注入する。これに対して、領域19‐2においてはAlN層16に加えて、ハーフエッチングされたGaN層18を介してイオン注入する。これにより、AlN層16のみを介してイオン注入した部分の注入深さを、AlN層16およびGaN層18を介してイオン注入した部分の注入深さよりも深くすることができる。

0046

図7Cは、AlN層16およびGaN層18を除去する段階(S50)を示す図である。GaN層18の厚さを反映して、p型GaN領域25‐1の注入深さはp型GaN領域25‐2の注入深さよりも深い。このように、GaN層18の厚みに応じて、p型不純物領域の深さを制御することができる。

0047

図8は、第3実施形態における活性領域110の製造フロー260を示す図である。本例では、段階(S12)において、第2の積層体20を第1の積層体10上に1以上さらに形成する。本例では、第2の積層体20を1つ形成するが2つ以上形成してもよい。また、段階(S24)において、一部の領域19上の第2の積層体20の一部の領域29を全て除去した後に、積層体20の下におけるGaN層18の一部の領域19を除去する。

0048

図9Aは、n+型GaN基板12上に積層体10および積層体20をこの順で形成する段階(S12)を示す図である。第2の積層体20では、AlN層26とGaN層28とをこの順で積層されている。本例では第1の積層体10および第2の積層体20をエピタキシャル成長法により連続成膜する。AlN層16およびAlN層26は同じ組成としてよく、GaN層18およびGaN層28も同じ組成としてよい。

0049

図9Bは、積層体20の一部の領域29を除去し、積層体10の一部の領域19を除去する段階(S14)を示す図である。本例では、GaN層18およびGaN層28は塩素系ガスドライエッチングし、AlN層26をKOHaqでウェットエッチングする。フォトレジスト膜22のパターニングをして、第1の積層体10におけるGaN層18の領域19‐1と、第2の積層体20におけるGaN層28の領域Cとを同じタイミングでドライエッチングする。

0050

図9Cは、イオン注入する段階(S30)を示す図である。領域19‐1下のn−型GaN層14にはp型不純物が深くドープされ。これに対して、領域C下のn−型GaN層14にはp型不純物が浅くドープさる。このように、積層体10および積層体20のいずれにおけるAlN層を露出させるかに応じて不純物注入深さの異なる領域を選択形成することができる。

0051

図10は、第4実施形態における活性領域110の製造フロー280を示す図である。本例では、AlN層16およびGaN層18を除去する段階において、活性領域110では両者を除去するが周辺領域120ではいずれも除去しない。これにより、周辺領域120におけるAlN層16およびGaN層18を表面保護膜パッシベーション膜)として利用することができる。

0052

図11は、GaNダイオード100を上面視した概要図である。周辺領域120は、活性領域110を囲んで設けられる。図12は、活性領域110および周辺領域120の断面を示す概要図である。図12の左側は、図11におけるA‐A'断面であり、活性領域110を示す。図12の右側は、図11におけるB‐B'断面であり、周辺領域120を示す。活性領域110は、ダイオードまたはトランジスタ等の素子が形成される領域である。周辺領域120は、活性領域110の周囲に位置する補助的な領域であり、フィールドプレートまたはガードリングを有してもよい。

0053

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

0054

本明細書において、nまたはpは、それぞれ電子または正孔が多数キャリアであることを意味する。また、nまたはpの右肩に記載した+または−について、+はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。

0055

特許請求の範囲、明細書、および図面中において示した装置、システムプログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。

0056

10・・積層体、12・・n+型GaN基板、14・・n−型GaN層、16・・AlN層、18・・GaN層、19・・領域、20・・積層体、22・・フォトレジスト膜、25・・p型GaN領域、26・・AlN層、28・・GaN層、29・・領域、30・・積層体、36・・AlN層、38・・GaN層、42・・絶縁膜、44・・アノード電極、46・・カソード電極、50・・アニール炉、100・・GaNダイオード、110・・活性領域、120・・周辺領域、200・・フロー、220・・フロー、240・・フロー、260・・フロー、280・・フロー

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