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技術 半導体装置

出願人 ルネサスエレクトロニクス株式会社
発明者 桂洋介田沼祐輔
出願日 2015年8月21日 (5年9ヶ月経過) 出願番号 2015-163959
公開日 2017年2月23日 (4年3ヶ月経過) 公開番号 2017-041603
状態 特許登録済
技術分野 半導体または固体装置の組立体 半導体または固体装置のマウント ボンディング 半導体又は固体装置の封緘,被覆構造と材料
主要キーワード 許容マージン 電極配置面 接続面側 アンダフィル樹脂 ピラーバンプ 押圧治具 配置方式 製品形成領域
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図面 (20)

課題

半導体装置信頼性を向上させる。

解決手段

半導体装置PKG1は、配線基板10の上面10tに搭載される半導体デバイス半導体チップまたは半導体パッケージ)であるメモリデバイスMCを含んでいる。また、上面10tにおいて、メモリデバイスMCと上面10tが有する基板辺10s1との間隔SP1は、メモリデバイスMCと上面10tが有する基板辺10s2との間隔SP2よりも小さい。また、上面10tにおいて、メモリデバイスM1と基板辺10s1との間には、ダムDMが形成されている。

概要

背景

特開2003−92374号公報(特許文献1)および米国特許第6853089号明細書(特許文献2)には、配線基板上に搭載される半導体チップと、配線基板の主面に形成された電極との間に溝を形成して、接着材の流出を抑制することが記載されている。

概要

半導体装置信頼性を向上させる。半導体装置PKG1は、配線基板10の上面10tに搭載される半導体デバイス(半導体チップまたは半導体パッケージ)であるメモリデバイスMCを含んでいる。また、上面10tにおいて、メモリデバイスMCと上面10tが有する基板辺10s1との間隔SP1は、メモリデバイスMCと上面10tが有する基板辺10s2との間隔SP2よりも小さい。また、上面10tにおいて、メモリデバイスM1と基板辺10s1との間には、ダムDMが形成されている。

目的

効果

実績

技術文献被引用数
0件
牽制数
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請求項1

第1面、前記第1面に形成された第1絶縁膜、および前記第1絶縁膜に形成されたダム部を有する配線基板と、前記配線基板の前記第1面上に搭載された第1半導体デバイスと、前記第1絶縁膜と前記第1半導体デバイスとの間に位置する第1樹脂と、を含み、前記第1面は、第1辺と、前記第1辺の反対側に位置する第2辺と、を有し、前記第1半導体デバイスと前記第1辺との間隔は、前記第1半導体デバイスと前記第2辺との間隔より小さく、前記ダム部は、前記第1半導体デバイスと前記第1辺との間に形成され、かつ、前記第1半導体デバイスと前記第2辺との間には形成されていない、半導体装置

請求項2

請求項1において、前記第1面の平面形状は、前記第1辺と、前記第2辺と、前記第1辺および前記第2辺のそれぞれと交差する第3辺と、前記第3辺の反対側に位置し、かつ、前記第1辺および前記第2辺のそれぞれと交差する第4辺と、を有する四角形から成り、前記第1半導体デバイスと前記第3辺との間隔は、前記第1半導体デバイスと前記第2辺との間隔より小さく、前記配線基板は、前記第1絶縁膜に形成され、かつ、前記第1半導体デバイスと前記第1辺との間に形成された第1ダム部と、前記第1絶縁膜に形成され、かつ、前記第1半導体デバイスと前記第3辺との間に形成された第2ダム部と、を有し、前記第2ダム部は、前記第1ダム部と繋がっている、半導体装置。

請求項3

請求項2において、前記第1面のうち、前記第1半導体デバイスと前記第1辺との間に位置する領域の全ておよび前記第1半導体デバイスおよび前記第3辺との間に位置する領域の全ては、前記第1絶縁膜で覆われている、半導体装置。

請求項4

請求項2において、前記第1半導体デバイスと前記第3辺との間隔は、前記第1半導体デバイスと前記第1辺との間隔と同じである、半導体装置。

請求項5

請求項1において、前記第1面の平面形状は、前記第1辺と、前記第2辺と、前記第1辺および前記第2辺のそれぞれと交差する第3辺と、前記第3辺の反対側に位置し、かつ、前記第1辺および前記第2辺のそれぞれと交差する第4辺と、を有する四角形から成り、前記第1半導体デバイスと前記第1辺との間隔は、前記第1半導体デバイスと前記第3辺との間隔、および前記第1半導体デバイスと前記第4辺との間隔のそれぞれより小さい、半導体装置。

請求項6

請求項5において、前記第1面のうち、前記第1半導体デバイスと前記第1辺との間に位置する領域の全ておよび前記第1半導体デバイスおよび前記第3辺との間に位置する領域の全ては、前記第1絶縁膜で覆われている、半導体装置。

請求項7

請求項1において、前記第1面の平面形状は、前記第1辺と、前記第2辺と、前記第1辺および前記第2辺のそれぞれと交差する第3辺と、前記第3辺の反対側に位置し、かつ、前記第1辺および前記第2辺のそれぞれと交差する第4辺と、を有する四角形から成り、前記第1半導体デバイスと前記第1辺との間隔は、前記第1半導体デバイスと前記第3辺との間隔より小さく、前記ダム部は、前記第1半導体デバイスと前記第3辺との間には形成されていない、半導体装置。

請求項8

請求項1において、前記配線基板の前記第1面上には、前記第2辺と前記第1辺との間に第2半導体デバイスが搭載され、前記第1半導体デバイスと前記第1辺との間隔は、前記第2半導体デバイスと前記第1辺との間隔、および前記第2半導体デバイスと前記第2辺との間隔のそれぞれよりも小さい、半導体装置。

請求項9

請求項8において、前記第2半導体デバイスは、前記第1半導体デバイスと前記第2辺との間に搭載され、前記第1半導体デバイスと前記第1辺との間隔は、前記第1半導体デバイスと前記第2半導体デバイスとの間隔よりも小さい、半導体装置。

請求項10

請求項9において、前記第1半導体デバイスは第1回路を有し、前記第2半導体デバイスは前記第1回路の動作を制御する第2回路を有する、半導体装置。

請求項11

請求項8において、前記第1半導体デバイスと前記第1面との隙間は、前記第2半導体デバイスと前記第1面との隙間よりも大きい、半導体装置。

請求項12

請求項1において、前記第1面の平面形状は、前記第1辺と、前記第2辺と、前記第1辺および前記第2辺のそれぞれと交差する第3辺と、前記第3辺の反対側に位置し、かつ、前記第1辺および前記第2辺のそれぞれと交差する第4辺と、を有する四角形から成り、前記第1半導体デバイスと前記第3辺との間には、第2半導体デバイスが搭載され、平面視において、前記第2半導体デバイスと前記第3辺との間隔は、前記第1半導体デバイスと前記第2辺との間隔より小さく、前記配線基板は前記第1絶縁膜に形成され、かつ、前記第1半導体デバイスと前記第1辺との間に形成された第1ダム部と、前記第1絶縁膜に形成され、かつ、前記第2半導体デバイスと前記第3辺との間に形成された第2ダム部と、を有する、半導体装置。

請求項13

請求項1において、前記第1面の平面形状は、前記第1辺と、前記第2辺と、前記第1辺および前記第2辺のそれぞれと交差する第3辺と、前記第3辺の反対側に位置し、かつ、前記第1辺および前記第2辺のそれぞれと交差する第4辺と、を有する四角形から成り、前記第1半導体デバイスと前記第3辺との間には、第2半導体デバイスが搭載され、平面視において、前記第2半導体デバイスと前記第1辺との間隔は、前記第1半導体デバイスと前記第2辺との間隔より小さく、前記配線基板は、前記第1絶縁膜に形成され、かつ、前記第1半導体デバイスと前記第1辺との間に形成された第1ダム部と、前記第1絶縁膜に形成され、かつ、前記第2半導体デバイスと前記第1辺との間に形成された第2ダム部と、を有する、半導体装置。

請求項14

請求項13において、前記第1ダム部と前記第2ダム部とは繋がっている、半導体装置。

請求項15

請求項1において、配線基板の前記第1面上には、前記第1半導体デバイスの全体を覆っている第1部材が配置され、前記第1面のうち、前記ダム部と前記第1辺との間に位置する領域には、前記第1部材を支持する支持部が接着されている、半導体装置。

請求項16

第1面、前記第1面に形成された第1絶縁膜、前記第1絶縁膜上に形成された第2絶縁膜、および前記第2絶縁膜に形成されたダム部を有する配線基板と、前記配線基板の前記第1面上に搭載された第1半導体デバイスと、前記第1絶縁膜と前記第1半導体デバイスとの間に位置する第1樹脂と、を含み、前記第1面は、第1辺と、前記第1辺の反対側に位置する第2辺と、を有し、前記第1半導体デバイスと前記第1辺との間隔は、前記第1半導体デバイスと前記第2辺との間隔より小さく、前記ダム部は、前記第1半導体デバイスと前記第1辺との間に形成され、かつ、前記第1半導体デバイスと前記第2辺との間には形成されていない、半導体装置。

技術分野

0001

本発明は、半導体装置に関し、例えばダム部を有する配線基板を含む半導体装置に関する。

背景技術

0002

特開2003−92374号公報(特許文献1)および米国特許第6853089号明細書(特許文献2)には、配線基板上に搭載される半導体チップと、配線基板の主面に形成された電極との間に溝を形成して、接着材の流出を抑制することが記載されている。

先行技術

0003

特開2003−92374号公報
米国特許第6853089号明細書

発明が解決しようとする課題

0004

配線基板は、半導体デバイスを含む複数の電子部品電気的に接続され、これらの電子部品の間を電気的に接続して、回路を動作させるための配線材である。このため、配線基板上に半導体デバイスが搭載される場合、半導体デバイスが備える電極と、配線基板が備える端子とが電気的に接続される。そして、半導体デバイスの電極と配線基板の端子とを電気的に接続する接続部分を保護するためには、この接続部分を例えば樹脂などで封止することが好ましい。

0005

ところで、配線基板のデバイス搭載面において、半導体デバイスは半導体装置の様々な仕様に対応して、様々な位置に搭載される。したがって、半導体装置の仕様によっては、配線基板のデバイス搭載面の周縁端の近くに半導体デバイスが搭載される場合も考えられる。

0006

ところが、デバイス搭載面の周縁端の近くに半導体デバイスが搭載されている場合、上記した接続部分を封止する樹脂が、デバイス搭載面の周縁端まで、あるいはデバイス搭載面の周縁端を超えて広がってしまう場合がある。

0007

そこで、配線基板のデバイス搭載領域の近傍に樹脂の流れを止めるダム部(例えば壁や溝)を設けておくことが好ましい。これにより、このデバイス搭載領域(または樹脂配置領域)に配置された樹脂の一部がデバイス搭載領域の外側にはみ出たとしても、このはみ出た樹脂がデバイス搭載面の周縁端まで流出するのを食い止めることができる。

0008

しかしながら、上記のように、半導体デバイスのレイアウトや、半導体装置の仕様は様々である。そのため、上記のダム部を配線基板に設ける際、これらの点にも配慮することが好ましい。

0009

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

0010

一実施の形態による半導体装置は、配線基板の第1面上に搭載される半導体デバイスを含んでいる。上記第1面において、上記半導体デバイスと上記第1面が有する第1辺との間隔は、上記半導体デバイスと上記第1面が有する第2辺との間隔よりも小さい。また、上記第1面において、上記半導体デバイスと上記第1辺との間には、ダム部が形成されている。

発明の効果

0011

上記一実施の形態によれば、半導体装置の信頼性を向上させることができる。

図面の簡単な説明

0012

一実施の形態の半導体装置が有する回路の構成例を示す説明図である。
図1に示す半導体装置のデバイス搭載面側の平面図である。
図2に示す半導体装置のA−A線に沿った断面図である。
図2に示す半導体装置の下面側の構造を示す平面図である。
図2に示すロジックデバイスの表面側の平面図である。
図2に示すメモリデバイスの表面側の平面図である。
図6のA−A線に沿った断面図である。
図2に示す配線基板のデバイス搭載面のうち、ロジックデバイスと配線基板の辺の間に配置されるメモリデバイスの周辺を強調して示す平面図である。
図8のA−A線の拡大断面図である。
図2に示す配線基板のデバイス搭載面のうち、配線基板の角部に配置されるメモリデバイスの周辺を強調して示す平面図である。
ロジックデバイスと配線基板の辺の間に配置されるメモリデバイス、およびロジックデバイスの周辺を強調して示す平面図である。
ロジックデバイスと配線基板の辺の間に配置されるメモリデバイス、およびそのメモリデバイスの隣に配置されるメモリデバイスの周辺を強調して示す平面図である。
図1図12を用いて説明した半導体装置の製造工程の概要を示す説明図である。
図13に示す配線基板準備工程で準備する配線基板のデバイス搭載面側を示す平面図である。
図13に示す接続部封止工程で、半導体デバイスと配線基板の間に樹脂を配置して半導体デバイスの電極と配線基板の端子の接続部分を封止した状態を示す拡大断面図である。
図13に対する変形例である半導体装置の製造工程の概要を示す説明図である。
図16に示す封止材配置工程において、デバイス搭載領域に樹脂材料を配置した状態を示す平面図である。
図16に示すデバイス搭載工程において、半導体デバイスを裏面側から押圧して配線基板上に搭載している状態を示す拡大断面図である。
図9に対する変形例である半導体装置の拡大断面図である。
図2に対する変形例である半導体装置の平面図である。
図2に対する変形例である半導体装置の上面図である。
図21のA−A線に沿った断面図である。

実施例

0013

(本願における記載形式・基本的用語・用法の説明)
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。

0014

同様に実施の態様等の記載において、材料、組成等について、「AからなるX」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、A以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Aを主要な成分として含むX」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe(シリコン・ゲルマニウム合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Cu層ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Cu、ニッケル等を主要な成分とする部材を含むものとする。

0015

さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。

0016

また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。

0017

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。

0018

また、本願では、例えばシリコン(Si)などから成る半導体基板集積回路を形成した後、複数の個片に分割することで得られる半導体装置を、半導体チップと呼ぶ。また、上記半導体チップ、上記半導体チップが搭載された基材(例えば、配線基板やリードフレーム)、および上記半導体チップと電気的に接続された複数の外部端子を有する半導体装置を、半導体パッケージと呼ぶ。また、半導体チップおよび半導体パッケージの事を、半導体デバイスまたは半導体装置と呼ぶ場合がある。半導体デバイスまたは半導体装置は、半導体チップおよび半導体パッケージの総称である。また、半導体デバイスまたは半導体装置には、複数の半導体デバイスが配線基板などの基材に搭載されたものも含まれる。例えば、以下の実施の形態では、複数の半導体デバイスが配線基板に搭載されたものを半導体装置と呼ぶ。したがって、以下の実施の形態において、半導体デバイスとは、半導体チップまたは半導体パッケージであることを意味する。

0019

<半導体装置の回路構成例>
まず、半導体装置PKG1の回路構成例を説明した後、半導体装置PKG1の構造について説明する。図1は、本実施の形態の半導体装置が有する回路の構成例を示す説明図である。

0020

なお、図1では、ロジックデバイスLCが有する複数の回路のうちメモリデバイスMCが備えるメモリ回路RAMの動作を制御する制御回路TL、および例えば画像表示システムなどの演算処理を行う、演算処理回路PRCを代表例として図示している。また、図1では、メモリデバイスMCが有する複数の回路のうち、データ信号入出力動作を行う、入出力回路CACと、データ信号を記憶するメモリ回路RAMとを代表的に示している。また、図1では、見易さのため、多数の配線経路信号伝送経路電力供給経路)のうちの一部を代表的に示している。

0021

図1に示すように、本実施の形態の半導体装置PKG1は、配線基板10と、配線基板10の上面10tに搭載される複数の半導体デバイスを有する。図1に示す例では、複数の半導体デバイスは、記憶回路(メモリ回路)が形成された2個のメモリデバイスMC(メモリデバイスM1、M2)と、4個のメモリデバイスMCのそれぞれの動作を制御する制御回路を備えたロジックデバイスLCと、で構成される。なお、複数の半導体デバイスの数は、上記には、限定されず、種々の変形例が適用できる。特に、メモリデバイスMCの数は、半導体装置PKG1に設けられたシステムに応じて必要な記憶容量が異なる。記憶容量の値は、メモリデバイスMCの数に比例して大きくなるので、例えば、メモリデバイスMCの数は、1個でも複数でも良い。また、上面10t上に複数のロジックデバイスLCを搭載しても良い。また、ロジックデバイスLCおよびメモリデバイスMC以外の機能を備える半導体デバイスを搭載しても良い。さらに、メモリデバイスMCまたはロジックデバイスLCのうちのどちらかの半導体デバイスを1個搭載しても良い。

0022

図1に示す複数のメモリデバイスMCのそれぞれは、DRAM(Dynamic Random Access Memory)と呼ばれる記憶回路(以下、メモリ回路RAMと記載する)と、メモリ回路RAMに対するデータ信号の入出力動作を行う、入出力回路CACを備える。また、複数のメモリデバイスMCのそれぞれと電気的に接続されるロジックデバイスLCには、メモリデバイスMCのメモリ回路RAMの動作を制御する制御回路CTL、およびデータ信号に対して演算処理を行う演算処理回路PRCを備える。

0023

また、複数のメモリデバイスMCのそれぞれには、ロジックデバイスLCとの間で、電気信号伝送する複数の信号伝送経路SGP1が接続されている。複数の信号伝送経路SGP1には、例えば、データ信号を伝送するデータ信号伝送経路動作タイミングを同期するためのクロック信号を伝送するクロック信号伝送経路、および入出力動作(読み出し動作書き込み動作を含む)を制御する制御信号を伝送する制御信号伝送経路が含まれる。複数の信号伝送経路SGP1のそれぞれは、ロジックデバイスLCと接続される。

0024

また、複数のメモリデバイスMCのそれぞれには、入出力回路CACや、メモリ回路RAMを駆動するための電力を供給する電力供給経路PWR1が接続されている。電力供給経路PWR1には、電源電位を供給する経路および基準電位を供給する経路が含まれる。なお、入出力回路CACとメモリ回路RAMとの駆動電圧が異なる場合には、複数種類の異なる電源電位を供給する電力供給経路PWR1を複数のメモリデバイスMCのそれぞれに接続しても良い。

0025

また、ロジックデバイスLCには、複数のメモリデバイスMCのそれぞれとの間で、電気信号を伝送する複数の信号伝送経路SGP1が接続されている。複数の信号伝送経路SGP1には、メモリデバイスMCとの間で、データ信号を伝送するデータ信号伝送経路、動作タイミングを同期するためのクロック信号を伝送するクロック信号伝送経路、および入出力動作を制御する制御信号を伝送する制御信号伝送経路が含まれる。

0026

また、ロジックデバイスLCには、半導体装置PKG1の外部機器との間で、電気信号を伝送する複数の信号伝送経路SGP2が接続されている。信号伝送経路SGP2には、例えば、外部機器との間でデータ信号を伝送するデータ信号伝送経路、動作タイミングを同期するためのクロック信号を伝送するクロック信号伝送経路、および外部機器またはロジックデバイスLCが備える回路の動作を制御する制御信号を伝送する制御信号伝送経路が含まれる。

0027

また、ロジックデバイスLCには、演算処理回路PRCや制御回路CTLを駆動するための電力を供給する電力供給経路PWR2が接続されている。また、ロジックデバイスLCには、メモリデバイスMCの入出力動作を制御する回路を駆動するための電力を供給する電力供給経路PWR1が接続されている。電力供給経路PWR1および電力供給経路PWR2には、電源電位を供給する経路および基準電位を供給する経路が含まれる。なお、ロジックデバイスLCは複数の回路を備えている。ロジックデバイスLCが備える複数の回路のそれぞれが要求する電圧が互いに異なる場合、複数種類の異なる電源電位を供給する電力供給経路PWR1、PWR2をロジックデバイスLCに接続しても良い。

0028

上記のように、ロジックデバイスLCには、メモリデバイスMCと接続される信号伝送経路SGP1の他、外部機器と接続される信号伝送経路SGP2も接続される。このため、後述するように、ロジックデバイスLCの周辺には、メモリデバイスMCの周囲と比較して数多くの配線密集して形成されることになる。

0029

<半導体装置の構造>
次に、図1に示す半導体装置PKG1の構造について説明する。図2は、図1に示す半導体装置のデバイス搭載面側の平面図である。図3は、図2に示す半導体装置のA−A線に沿った断面図である。また、図4は、図2に示す半導体装置の下面側の構造を示す平面図である。また、図5は、図2に示すロジックデバイスの表面側の平面図である。また、図6は、図2に示すメモリデバイスの表面側の平面図である。また、図7は、図6のA−A線に沿った断面図である。

0030

なお、図2は平面図であるが、配線基板10の周縁部に設けられたダム部DMの位置を判り易くするため、ダム部DMに模様を付して示している。以下の平面図においても、ダム部DMには同様の模様を付して示す。また、図3は断面図であるが、図の見易さのため、絶縁層13、絶縁膜17t、絶縁膜17bおよび樹脂UFに対するハッチングを省略している。また、図3および図7では、見易さのため、電極の数を減らして示している。このため、図5および図6に示す半導体デバイスの電極の数と、図3図7に示す半導体デバイスの電極の数は異なっている。ただし、半導体デバイスは、図3図5図6、あるいは図7に示す例には限定されず、種々の変形例がある。

0031

図3に示すように、配線基板10は、ロジックデバイスLCおよびメモリデバイスMCが搭載された上面(面、主面、デバイス搭載面)10t、上面10tとは反対側の下面(面、主面、実装面)10b、および上面10tと下面10bの間に配置された複数の側面10sを有し、図2に示すように平面視において四角形外形形状を成す。図2に示す例では、配線基板10の平面サイズ(平面視における寸法、上面10tおよび下面10bの寸法、外形サイズ)は、例えば一辺の長さが30mm〜100mm程度であって、四角形の平面形状を成す。

0032

図2に示すように、平面視において、配線基板10の上面10t(および図3に示す下面10b)は、基板辺10s1、および基板辺10s1の反対側に位置する基板辺10s2を備えている。また、配線基板10の上面10t(および図3に示す下面10b)は、基板辺10s1および基板辺10s2のそれぞれと交差する基板辺10s3、および基板辺10s3の反対側に位置し、かつ、基板辺10s1および基板辺10s2のそれぞれと交差する基板辺10s4を有する。

0033

図2に示す例では、基板辺10s1および基板辺10s2は、それぞれY方向に沿って延びる。また、基板辺10s3および基板辺10s4は、それぞれY方向と直交するX方向に沿って延びる。

0034

配線基板10は、上面10t側に搭載されたロジックデバイスLCを含む複数の半導体デバイスと図示しないマザーボード実装基板)とを、電気的に接続するためのインタポーザ中継基板)である。また、配線基板10は、上面10t側に搭載されたロジックデバイスLCと、複数のメモリデバイスMCと、を電気的に接続する伝送経路の一部を構成する。

0035

また、図3に示すように、配線基板10は、デバイス搭載面である上面10t側と実装面である下面10b側を電気的に接続する複数の配線層を有する。図3に示す例では、配線層WL1、WL2、WL3、WL4、WL5、および配線層WL6から成る6層の配線層を備えている。各配線層は、電気信号や電力を供給する経路である配線12WLなどの導体パターンを有し、絶縁層13により覆われている。

0036

また、配線基板10は、例えば、ガラス繊維に樹脂を含浸させたプリプレグからなるコア層コア材コア絶縁層)13cの上面および下面に、それぞれ複数の配線層をビルドアップ工法により積層することで、形成されている。また、コア層13cの最上面側の配線層WL3と最下面側の配線層WL4とは、コア層13cの上面と下面のうちの一方から他方までを貫通するように設けられた複数の貫通孔スルーホール)に埋め込まれた、複数のスルーホール配線12TWを介して電気的に接続されている。

0037

図3に示すように、配線基板10の上面10tには、ロジックデバイスLCまたはメモリデバイスMCと電気的に接続される複数のボンディングパッドボンディングリード、半導体デバイス接続用端子)14が形成されている。また、配線基板10の下面10bには、半導体装置PKG1の外部入出力端子である複数の端子(ランド外部接続端子)15が形成されている。複数のボンディングパッド14と複数の端子15は、配線基板10に形成された配線12WL、ビア配線12VW、およびスルーホール配線12TWを介して、それぞれ電気的に接続されている。

0038

また、複数の配線層のうち、最も上面10t側に配置される配線層WL1の大部分は、絶縁膜17tに覆われる。また、複数の配線層のうち、最も下面10b側に配置される配線層WL6の大部分は、絶縁膜17bに覆われる。

0039

なお、図3に示す例では、配線基板10はコア材であるコア層13cの上面側および下面側にそれぞれ複数の配線層を積層した配線基板を示している。しかし、図3に対する変形例としては、プリプレグ材などの硬い材料からなるコア層13cを有さず、絶縁層13と配線12WLなどの導体パターンを順に積層して形成する、所謂、コアレス基板を用いても良い。コアレス基板を用いた場合、スルーホール配線12TWは形成せず、各配線層は、ビア配線12VWを介して電気的に接続される。また、図3では、6層の配線層を有する配線基板10を例示的に示しているが、変形例としては、例えば、7層以上、あるいは5層以下の配線層を有する配線基板を用いても良い。

0040

また、図3に示す複数の端子15は、配線基板10が有する複数の配線層のうち、最下層(図3に示す例では第6層目の配線層WL6)に形成された導体パターンである。詳しくは、最下層に形成された導体パターンは、配線基板10の下面10bを覆うように形成された絶縁膜17bにより覆われる。また、絶縁膜17bには複数の開口部が形成され、複数の開口部のそれぞれにおいて、最下層の配線層WL6に形成された導体パターンの一部が露出する。この絶縁膜17bから露出した部分が、半導体装置PKG1の外部端子として機能する。

0041

また、図3に示す例では、複数の端子15のそれぞれには、半田ボール半田材、外部端子、電極、外部電極)SB1が接続されている。半田ボールSB1は、半導体装置PKG1を図示しない実装基板に実装する際に、実装基板側の複数の端子と複数の端子15を電気的に接続する、導電性部材である。半田ボールSB1は、例えば、鉛(Pb)入りのSn−Pb半田材、あるいは、Pbを実質的に含まない、所謂、鉛フリー半田からなる半田材である。鉛フリー半田の例としては、例えば錫(Sn)のみ、錫−ビスマス(Sn−Bi)、または錫−銅−銀(Sn−Cu−Ag)、錫−銅(Sn−Cu)などが挙げられる。ここで、鉛フリー半田とは、鉛(Pb)の含有量が0.1wt%以下のものを意味し、この含有量は、RoHS(Restriction of Hazardous Substances)指令の基準として定められている。

0042

また、図4に示すように複数の端子15は、配線基板10の下面10bの外周に沿って複数列で(規則的に)配列されている。また、複数の端子15に接合される複数の半田ボールSB1(図3参照)も配線基板10の下面10bの外周に沿って複数列で(規則的に)配列されている。言い換えれば、配線基板10の下面10b側に配置された複数の端子15、および複数の端子15に接続された複数の半田ボールSB1は、マトリクス状に配列されている。このように、配線基板10の実装面側に、複数の外部端子(半田ボールSB1、端子15)が複数列で配列されている半導体装置は、エリアアレイ型の半導体装置と呼ばれる。エリアアレイ型の半導体装置は、配線基板10の実装面(下面10b)側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。

0043

また、図2に示すように、半導体装置PKG1は、配線基板10上に搭載されるロジックデバイスLCおよび複数のメモリデバイスMCを有している。ロジックデバイスLCおよび複数のメモリデバイスMCは、配線基板10上に並べて搭載されている。言い換えれば、ロジックデバイスLCと複数のメモリデバイスMCとは、積層されず、平面視において、互いに重なる部分がない。

0044

なお、本実施の形態の例では、ロジックデバイスLCは、半導体チップである。また、メモリデバイスMCは、図7に示すように、メモリ回路RAM(図1参照)を有する半導体チップ(メモリチップ)22が配線基板(パッケージ基板)22WSに搭載され、配線基板22WSに設けられた電極22Pと電気的に接続された半導体パッケージである。ただし、図3に示す配線基板10に搭載される半導体デバイスは、半導体チップおよび半導体パッケージのどちらでも良い。例えばロジックデバイスLCが半導体パッケージであっても良い。また、複数のメモリデバイスMCのそれぞれが半導体チップであっても良い。

0045

また、以下の説明において、半導体デバイスの面(側面を除く)について説明する時には、各半導体デバイスの複数の電極が配置されている面を表面(または上面)、表面の反対側の面を裏面として説明する。例えば、図5に示す本実施の形態のロジックデバイスLCは、半導体チップ(ロジックチップ)の複数の電極21Pが配置されている面が表面LCtである。また例えば、図6に示すメモリデバイスMCは、配線基板22WSに設けられた複数の端子である電極22Pが配置されている面が表面MCtである。したがって、メモリデバイスMCは、表面MCtと裏面MCb図3参照)との間に、半導体チップ(メモリチップ)が内蔵されている。そして、メモリデバイスMCに内蔵される半導体チップの電極は、メモリデバイスMCの表面MCtに配置された複数の電極22Pと電気的に接続されている。

0046

また、ロジックデバイスLCは、平面視において配線基板10よりも平面積が小さい四角形の平面状を成す。詳しくは、平面視において、ロジックデバイスLCは、デバイス辺21s1、デバイス辺21s1の反対側に位置するデバイス辺21s2、デバイス辺21s1およびデバイス辺21s2のそれぞれと交差するデバイス辺21s3、およびデバイス辺21s3の反対側に位置するデバイス辺21s4を有する。

0047

図2に示す例では、ロジックデバイスLCは、デバイス辺21s1と基板辺10s1とが、対向した状態で配線基板10上に搭載される。詳しくは、ロジックデバイスLCは、デバイス辺21s1と基板辺10s1、デバイス辺21s2と基板辺10s2、デバイス辺21s3と基板辺10s3、およびデバイス辺21s4と基板辺10s4、がそれぞれ互いに対向した状態で、配線基板10上に搭載される。なお、上記した「対向した状態」には、各辺の間に他の半導体デバイスが配置されている場合も含む。

0048

また、複数のメモリデバイスMCのそれぞれは、平面視において配線基板10よりも平面積が小さい四角形の外形形状を成す。図2に示す例では、複数のメモリデバイスMCのそれぞれは長方形を成す。詳しくは、図2に示すように、平面視において、メモリデバイスMCは、デバイス辺22s1、デバイス辺22s1の反対側に位置するデバイス辺22s2、デバイス辺22s1およびデバイス辺22s2のそれぞれと交差するデバイス辺22s3、およびデバイス辺22s3の反対側に位置するデバイス辺22s4を有する。また、図2および図6に示す例では、デバイス辺22s1とデバイス辺22s2とが、それぞれ長辺であり、デバイス辺22s3とデバイス辺22s4とが、それぞれ短辺である。

0049

また、図2に示す例では、複数のメモリデバイスMCのそれぞれの面積は、ロジックデバイスLCの面積よりも大きい。メモリデバイスMCの記憶容量は、メモリ回路RAM(図1参照)の形成領域の面積に比例して大きくなる。このため、複数のメモリデバイスMCのそれぞれの面積は、ロジックデバイスLCの面積よりも大きくすることで、メモリデバイスMCの記憶容量を増大させることができる。

0050

図2に示す例では、複数のメモリデバイスMCのそれぞれは、デバイス辺22s1と基板辺10s1、デバイス辺22s2と基板辺10s2、デバイス辺22s3と基板辺10s3、およびデバイス辺22s4と基板辺10s4、がそれぞれ互いに対向した状態で、配線基板10上に搭載される。なお、上記した「対向した状態」には、各辺の間に他の半導体デバイスが配置されている場合も含む。

0051

また、複数のメモリデバイスMCのうち、メモリデバイスM1は、ロジックデバイスLCのデバイス辺21s1と配線基板10の基板辺10s1との間に搭載されている。また、複数のメモリデバイスMCのうち、メモリデバイスM2、メモリデバイスM3、およびメモリデバイスM4のそれぞれは、メモリデバイスM1のデバイス辺22s3を延長した仮想線と配線基板10の基板辺10s3との間に、互いに隣り合った状態で並んで配置されている。詳しくは、複数のメモリデバイスMCのうち、メモリデバイスM2は、メモリデバイスM1のデバイス辺22s3と配線基板10の基板辺10s3との間に搭載されている。また、複数のメモリデバイスMCのうち、メモリデバイスM3は、メモリデバイスM2のデバイス辺22s2と配線基板10の基板辺10s2との間に搭載されている。また、複数のメモリデバイスMCのうち、メモリデバイスM4は、メモリデバイスM3のデバイス辺22s2と配線基板10の基板辺10s2との間に搭載されている。

0052

図2に示すように、ロジックデバイスLCが有する四辺のうち、デバイス辺21s1と対向する位置、およびデバイス辺21s3と対向する位置に、複数のメモリデバイスMCを集約して配置することで、メモリデバイスMCとロジックデバイスLCとを電気的に接続する配線の配置スペースを広く確保することができる。

0053

なお、図2に示す例では、複数の半導体デバイスの各デバイス辺は、配線基板10の各基板辺に対してほぼ平行になるように配置されている。しかし、半導体デバイスのレイアウトには種々の変形例があり、例えば、半導体デバイスのデバイス辺の延在方向と配線基板10の基板辺とが交差しても良い。

0054

また、図3に示すように、ロジックデバイスLCは、表面(主面、上面)LCt、および表面LCtとは反対側の裏面(主面、下面)LCbを有する。

0055

ロジックデバイスLCの表面LCt側には、複数の電極(チップ端子、ボンディングパッド)21Pが形成されている。複数の電極21Pは、ロジックデバイスLCの表面LCtにおいてロジックデバイスLCの表面LCtに形成された絶縁膜から露出している。本実施の形態では、図5に示すように、複数の電極21Pは、ロジックデバイスLCの表面LCtに、表面LCtの外周に沿って複数列で(アレイ状に)に配列されている。ロジックデバイスLCの電極である複数の電極21Pを複数列でアレイ状に配列することで、ロジックデバイスLCの表面LCtを電極の配置スペースとして有効活用することができるので、ロジックデバイスLCの電極数が増大しても平面積の増大を抑制することが出来る点で好ましい。ただし、図示は省略するが、本実施の形態に対する変形例としては、複数の電極21Pが表面LCtの周縁部(周縁端に近い領域)に形成されるタイプの半導体デバイスに適用することもできる。

0056

また、図示は省略するが、ロジックデバイスLCの主面(詳しくは、ロジックデバイスLCの基材である半導体基板の素子形成面に設けられた半導体素子形成領域)には、複数の半導体素子回路素子)が形成されている。複数の電極21Pは、ロジックデバイスLCの内部(詳しくは、表面LCtと図示しない半導体素子形成領域の間)に配置される配線層に形成された配線(図示は省略)を介して、この複数の半導体素子と、それぞれ電気的に接続されている。

0057

ロジックデバイスLC(詳しくは、ロジックデバイスLCの基材)は、例えばシリコン(Si)から成る。また、表面LCtには、ロジックデバイスLCの基材および配線を覆う絶縁膜が形成されており、複数の電極21Pのそれぞれの一部は、この絶縁膜に形成された開口部において、絶縁膜から露出している。また、複数の電極21Pは、それぞれ金属からなり、本実施の形態では、例えばアルミニウム(Al)から成る。なお、電極21Pを構成する材料は、アルミニウム(Al)に限らず、銅(Cu)であっても良い。

0058

また、図3に示す例では、ロジックデバイスLCは、電極配置面である表面LCtと配線基板10の上面10tとが対向した状態で、配線基板10上に搭載されている。このような搭載方式は、フェイスダウン実装方式、あるいはフリップチップ接続方式と呼ばれる。なお、図示は省略するが、電極配置面である表面LCtの反対側の裏面LCbと配線基板10の上面10tとが対向した状態で、配線基板10上に搭載されている場合、複数の電極と配線基板10の端子とはワイヤを介して接続される。このような接続方式は、ワイヤ接続方式と呼ぶ。

0059

フリップチップ接続方式は、上記したワイヤ接続方式とは異なり、図3に示すように複数の電極21Pと配線基板10の複数のボンディングパッド14とは、複数の突起電極バンプ電極)SB2を介してそれぞれ電気的に接続されている。突起電極SB2は、ロジックデバイスLCの表面LCt上に突出するように形成された金属部材(導電性部材)である。突起電極SB2は、本実施の形態では、電極21P上に、下地金属膜アンダーバンプメタル)を介して半田材が積層された、所謂、半田バンプである。下地金属膜は、例えば、電極21Pとの接続面側からチタン(Ti)、銅(Cu)、ニッケル(Ni)が積層された積層膜ニッケル膜上にさらに金(Au)膜を形成する場合もある)を例示することができる。

0060

また、半田バンプを構成する半田材としては、上記した半田ボールSB1と同様に、鉛入りの半田材や鉛フリー半田を用いることができる。ロジックデバイスLCを配線基板10に搭載する際には、複数の電極21Pおよび複数のボンディングパッド14の双方に、予め半田バンプを形成しておき、半田バンプ同士を接触させた状態で加熱処理リフロー処理)を施すことで、半田バンプ同士が一体化して、突起電極SB2が形成される。また、本実施の形態に対する変形例としては、銅(Cu)やニッケル(Ni)からなる導体柱の先端面に半田膜を形成したピラーバンプ柱状電極)を突起電極SB2として用いても良い。

0061

また、図3に示すように、メモリデバイスMCのそれぞれは、表面(主面、上面)MCt、および表面MCtとは反対側の裏面(主面、下面)MCbを有する。

0062

メモリデバイスMCの表面MCtには、複数の電極(チップ端子、ボンディングパッド)22Pが配置されている。複数の電極22Pは、メモリデバイスMCの表面MCtにおいてメモリデバイスMCの表面MCtを保護する保護膜から露出している。本実施の形態では、図6に示すように、複数の電極22Pは、メモリデバイスMCの表面MCtに、表面MCtの外周に沿って複数列で(アレイ状に)に配列されている。

0063

また、図3に示す例では、メモリデバイスMCは、電極配置面である表面MCtが配線基板10の上面10tと対向した状態で、配線基板10上に搭載されている。すなわち、ロジックデバイスLCの場合と同様に、メモリデバイスMCが備える複数の電極22Pは、フリップチップ接続方式で配線基板10のボンディングパッド14とそれぞれ接続されている。

0064

なお、本実施の形態のメモリデバイスMCは、図7に示すように、半導体チップ22が配線基板(パッケージ基板)22WSに搭載された半導体パッケージである。詳しくは、半導体チップ22は、複数の電極(パッド)PDを有し、複数の電極PDは、複数のワイヤ(導電性部材)BWおよび配線基板22WSの複数の配線22WLを介して、配線基板22WSの表面MCtに形成された複数の電極22Pとそれぞれ電気的に接続されている。また、半導体チップ22および複数のワイヤBWは、配線基板22WSの一方の面に形成された封止体(樹脂、封止材)MRにより封止されている。封止体MRは、配線基板22WSの表面MCtの反対側に位置する面に形成されている。

0065

なお、図7に示すメモリデバイスMCは一例であって、種々の変形例がある。例えば、図7に示す例では、半導体チップ22と配線基板22WSは、ワイヤ接続方式で接続されているが、図3に示すロジックデバイスLCと同様に、フリップチップ接続方式で接続されていても良い。また例えば、図7に示す例では、メモリデバイスMCには、メモリ回路RAM(図1参照)を備える1個の半導体チップ22が内蔵されている。しかし、変形例として、複数の半導体チップ22が積層されて、メモリデバイスが形成されていても良い。さらに、メモリデバイスMCは、上記したロジックデバイスLCと同様に、半導体チップであっても良い。

0066

また、図3に示すように、複数の電極22Pにはそれぞれ突起電極SB2が接続され、メモリデバイスMCの複数の電極22Pと、配線基板10の複数のボンディングパッド14とは、複数の突起電極SB2を介して、それぞれ電気的に接続されている。突起電極SB2、および突起電極SB2と電極22Pとの間に配置される下地金属膜は、上記した通りなので重複する説明は省略する。

0067

また、ロジックデバイスLCと配線基板10の間、およびメモリデバイスMCと配線基板10の間には、樹脂(アンダフィル樹脂絶縁性樹脂)UFがそれぞれ配置されている。樹脂UFは、ロジックデバイスLCの表面LCtと配線基板10の上面10tの間の隙間、およびメモリデバイスMCの表面MCtと配線基板10の上面10tの間の隙間を塞ぐように配置される。

0068

また、樹脂UFは、絶縁性非導電性)の材料(例えば樹脂材料)から成り、半導体デバイス(ロジックデバイスLCおよびメモリデバイスMC)と配線基板10の電気的接続部分(複数の突起電極SB2の接合部)を封止するように配置される。このように、複数の突起電極SB2と複数のボンディングパッド14との接合部を樹脂UFで覆うことで、半導体デバイスと配線基板10の電気的接続部分に生じる応力緩和させることができる。また、ロジックデバイスLCの複数の電極21Pと複数の突起電極SB2との接合部に生じる応力についても緩和させることができる。さらには、ロジックデバイスLCの半導体素子(回路素子)が形成された主面を保護することもできる。樹脂UFの詳細については後述する。

0069

部品搭載レイアウトの詳細>
次に、図2に示す配線基板10の上面10tにおける複数の半導体デバイスのレイアウトの詳細について説明する。図2に示すように、本実施の形態の配線基板10の上面10tに搭載される複数の半導体デバイスのうち、ロジックデバイスLCは、他の半導体デバイス(メモリデバイスMC)との間隔(離間距離)、および配線基板10の上面10tの周縁端との間隔(離間距離)が大きい。

0070

例えば、図2に示す例では、ロジックデバイスLCとメモリデバイスM1との間隔(離間距離)SPL1、およびロジックデバイスLCとメモリデバイスM3との間隔SPL3のそれぞれは、互いに隣り合った状態で配置されるメモリデバイスM1とメモリデバイスM2との間隔SPMM1より大きい。

0071

また、ロジックデバイスLCと配線基板10の基板辺10s2との間隔(離間距離)SPLs2、およびロジックデバイスLCと配線基板10の基板辺10s4との間隔SPLs4のそれぞれは、メモリデバイスM1とメモリデバイスM2との間隔SPMM1より大きい。

0072

言い換えれば、ロジックデバイスLCは、配線基板10の上面10tの中心に付近に搭載され、他の複数のメモリデバイスMCは、ロジックデバイスLCとの間隔が大きくなるように、上面10tの周縁部(周縁端の近傍の領域)に搭載されている。

0073

上記したように、ロジックデバイスLCには、メモリデバイスMCと接続される信号伝送経路SGP1(図1参照)の他、外部機器と接続される信号伝送経路SGP2(図1参照)も接続される。このため、ロジックデバイスLCの周辺には、メモリデバイスMCの周囲と比較して数多くの配線が密集して形成されることになる。また、ロジックデバイスLCはメモリデバイスMCと比較して消費電力が大きい。このため、消費電力の増大による瞬間的な電圧降下を回避するため、ロジックデバイスLCに電力を供給する経路の断面積を大きくすることが好ましい。このため、ロジックデバイスLCの周辺には、幅が太い電力供給用の配線が配置されることがある。

0074

このように、ロジックデバイスLCの周囲の配線密度が高い場合、ロジックデバイスLCと他のデバイスとの間隔を大きくすることが好ましい。また、配線の引き回しスペースを確保する観点から、ロジックデバイスLCと配線基板10の上面10tの周縁端との間隔を大きくすることが好ましい。

0075

一方、メモリデバイスMCの場合も、上面10tの中央付近に搭載できれば良いが、ロジックデバイスLCと比較すると、中央付近に搭載する優先度は低い。また、上面10tの面積を大きくすると、半導体装置のパッケージサイズが大きくなってしまう。このため、複数のメモリデバイスMCのそれぞれは、配線基板10の上面10tの周縁部に搭載されている。

0076

ところが、上面10tの周縁端の近くにメモリデバイスMCが搭載されている場合、図2に示す樹脂UFが上面10tの周縁端まで、あるいは上面10tの周縁端を超えて広がってしまう場合がある。

0077

そこで、本願発明者は、メモリデバイスMCと周縁端との間に樹脂UFの広がりを抑制するダム部DMを設け、樹脂UFが上面10tの周縁端まで広がることを抑制する技術について検討した。

0078

<ダム部の詳細>
図8は、図2に示す配線基板のデバイス搭載面のうち、ロジックデバイスと配線基板の辺の間に配置されるメモリデバイスの周辺を強調して示す平面図である。図9は、図8のA−A線の拡大断面図である。

0079

なお、図2に示すダム部DMの構成のうち、特徴的な部分を判り易く示すため、図8および図9では、基板辺10s1と基板辺10s2との間隔を図2よりも小さくして示している。また、図8では上記に加え、基板辺10s3と基板辺10s4との間隔を図2よりも小さくして示している。また、同様の理由から、図8では、図2に示すロジックデバイスLC、メモリデバイスM2、M3、およびメモリデバイスM4は図示を省略している。

0080

また、図2に示すメモリデバイスM1の近傍に形成されたダム部DMと、他のメモリデバイスM2、M3およびメモリデバイスM4の近傍に形成されたダム部DMとを区別するため、図8では、メモリデバイスM1の近傍に形成されたダム部DMを特にダム部DM1として示している。ただし、本実施の形態では、ダム部DMの構造は同様なので、ダム部DM1と他のダム部DMを区別する必要がある場合のみダム部DMとして説明し、特に区別の必要がない場合には、ダム部DMとして説明する。

0081

図8に示すように、本実施の形態の半導体装置PKG1は、上面10t、上面10tに形成された絶縁膜17t、および絶縁膜17tに形成されたダム部DMを有する配線基板10を備えている。また、半導体装置PKG1は、配線基板10の上面10t上に搭載されたメモリデバイス(半導体デバイス)M1を備えている。また、半導体装置PKG1は、絶縁膜17tとメモリデバイスM1との間に位置する樹脂UFを備えている。上面10tは、基板辺10s1と、基板辺10s1の反対側に位置する基板辺10s2と、を有している。また、メモリデバイスM1と基板辺10s1との間隔SP1は、メモリデバイスM1と基板辺10s2との間隔SP2より小さい。そして、ダム部DMは、メモリデバイスM1と基板辺10s1との間に形成され、かつ、メモリデバイスM1と基板辺10s2との間には形成されていない。

0082

すなわち、図8に示すダム部DMは、半導体デバイスから周縁端までの間隔SP1が小さい領域に配置され、かつ、半導体デバイスから周縁端までの間隔SP2が大きい領域には配置されていない。

0083

後述する半導体装置PKG1の製造工程において、液状、あるいはペースト状の樹脂UF(図9参照)をメモリデバイスM1(図9参照)と配線基板10(図9参照)との間に供給すると、メモリデバイスM1と配線基板10の間の隙間から溢れた樹脂UFが、メモリデバイスM1の周囲に広がる。この時、上記したように、半導体デバイスから周縁端までの間隔SP1が小さい領域では、広がった樹脂UFが上面10tの周縁端まで到達し、配線基板10の側面にまで付着する場合がある。

0084

図8および図9に示すダム部DMは、樹脂UFの広がりを抑制し、き止める機能を備える部材である。図9に示す例では、ダム部DMは、絶縁膜17t上に突出するように形成した壁(凸部)である。本実施の形態では、図9に示すように、間隔SP1が小さいメモリデバイスM1と配線基板10の基板辺10s1との間にダム部DMが形成されているので、樹脂UFはダム部DMに堰き止められる。この結果、樹脂UFが上面10tの基板辺10s1まで広がって、配線基板10の側面に付着することを抑制できる。

0085

また、図8に示すように、メモリデバイスM1と基板辺10s2との間隔SP2は間隔SP1より大きい。このため、メモリデバイスM1と基板辺10s2との間にはダム部DMが配置されていない。樹脂UFの広がりを抑制する観点からは、平面視において、メモリデバイスM1の周囲を連続的に囲むように、ダム部DMを配置する構成も考えられる。

0086

しかし、平面視において、メモリデバイスM1の周囲を連続的に囲むようにダム部DMが配置されている場合、樹脂UFの供給量マージンが小さくなる。詳しくは、半導体装置PKG1の製造工程において、樹脂UFの供給量が多くなると、ダム部DMの一部を樹脂UFが乗り越えてしまう可能性がある。

0087

一方、本実施の形態によれば、メモリデバイスM1と上面10tの周縁端との間隔SP1が小さい領域に選択的にダム部DMを形成している。したがって、仮に樹脂UFの供給量が多くなった場合でも、ダム部DMが配置されていない領域に広がるため、樹脂UFがダム部DMを乗り越えるのを抑制できる。このため、本実施の形態によれば、メモリデバイスM1の周囲を連続的に囲むようにダム部DMが配置されている場合と比較して、樹脂UFがダム部DMを乗り越える可能性を低減できるので、樹脂UFが上面10tの基板辺10s1まで広がることを抑制できる。

0088

また、上記のように、本実施の形態によれば、仮に樹脂UFの供給量が多くなった場合でも、樹脂UFはダム部DMを乗り越えず、ダム部DMが配置されていない領域に広がる。したがって、本実施の形態によれば、半導体装置PKG1の製造工程において、樹脂UFの供給量に関し、許容されるマージン(以下許容マージンと記載する)が大きくなる。

0089

この樹脂UFの供給量の許容マージンは、設計上必要な樹脂UFの量に比例して大きくなる。つまり、メモリデバイスM1と配線基板10との隙間の空間の体積が大きくなれば、設計上必要な樹脂UFの量が大きくなる。そして、樹脂UFの供給量が多くなれば、樹脂UFの供給量のブレ量も大きくなる。

0090

例えば、図9に示すメモリデバイスM1と上面10tとの隙間CG1は、図3に示すロジックデバイスLCと上面10tとの隙間CG2よりも大きい。また、図2に示すように、メモリデバイスM1の平面積(図6に示す表面MCtの面積)は、ロジックデバイスLCの平面積(図5に示す表面LCtの面積)より大きい。したがって、図3に示すメモリデバイスM1と配線基板10との隙間の空間の体積は、ロジックデバイスLCと配線基板10との隙間の空間の体積よりも大きい。したがって、メモリデバイスM1と配線基板10との間に供給される樹脂UFは、ロジックデバイスLCと配線基板10との間に供給される樹脂UFと比較して、供給量がバラつき易い。このため、樹脂UFの供給量が多くなった場合に、樹脂UFが周囲に広がり易くなる。

0091

しかし、本実施の形態によれば、上記したようにメモリデバイスM1と基板辺10s2との間にはダム部DMが配置されていない。このため、半導体装置PKG1の製造工程において、樹脂UFの供給量に関し、許容マージンが大きくなる。この結果、相対的に樹脂UFが広がり易いメモリデバイスM1の周囲において、樹脂UFが上面10tの基板辺10s1まで広がることを抑制できる。

0092

また、上記したように、図9に示す例では、ダム部DMは、絶縁膜17t上に突出するように形成した壁(凸部)である。絶縁膜17tの上方(上面10tから離れる方向)に向かって突出する壁であるダム部は、例えば、樹脂で形成することができる。

0093

また、樹脂UFの流れを堰き止める効果を高くする観点からは、ダム部DMの高さが高い方が良い。図9に示す例では、ダム部DMの高さは、絶縁膜17tの厚さよりも大きい。ただし、ダム部DMの高さが極端に高くなると、メモリデバイスM1を搭載し難くなる懸念がある。そこで、メモリデバイスMCの裏面MCbと配線基板10の上面10tとの離間距離は、ダム部DMの高さよりも大きいことが好ましい。

0094

なお、上記したダム部DMの高さは、ダム部DMと絶縁膜17tとの接着面と、ダム部DMのうち、絶縁膜17t最も離れた位置までの距離として定義される。また、上記した絶縁膜17tの厚さは、絶縁膜17tとダム部DMとの接着面と、絶縁膜17tの下地層(例えば9に示す例では、絶縁膜17tの下地の絶縁層13の上面)までの距離として定義される。

0095

また、図8に示す例では、ダム部DMは、メモリデバイスM1が備える四辺のうち、デバイス辺22s1に沿って延びる。また平面視において、樹脂UFは、メモリデバイスM1(詳しくはメモリデバイスM1の裏面MCb)の周囲を連続的に囲むように広がっている。この場合、ダム部DMの長さが短いと、ダム部DMを回り込んで樹脂UFが基板辺10s1に到達する場合も考えられる。そこで、ダム部DMの長さは、メモリデバイスM1のデバイス辺21s1よりも長い方が好ましい。また、デバイス辺21s1の全てにおいて、デバイス辺21s1と基板辺10s1との間には、ダム部DMが設けられていることが好ましい。

0096

また、樹脂UFの広がりを抑制する機能を備えたダム部DMには変形例がある。詳細は後述するが、絶縁膜17t上にさらに別の絶縁膜を積層し、該絶縁膜形成された溝をダム部DMとして利用しても良い。

0097

また、上記したように、メモリデバイスM1と基板辺10s1との間隔SP1は小さい。このため、メモリデバイスM1と基板辺10s1との間には、例えばボンディングパッド14などの端子は形成されていない。また、図8および図9に示すように、上面10tのうち、メモリデバイスM1と基板辺10s1との間に位置する領域(周縁領域PR1)の全ては、絶縁膜17tに覆われている。

0098

また、図8に示す例では、メモリデバイスM1は、配線基板10の基板辺10s1側に配置されているが、上面10tの角部には搭載されていない。言い換えれば、図8に示すように、メモリデバイスM1と基板辺10s1との間隔SP1は、メモリデバイスM1と基板辺10s2との間隔SP2だけでなく、メモリデバイスM1と基板辺10s3との間隔SP3、およびメモリデバイスM1と基板辺10s4との間隔SP4のそれぞれよりも小さい。

0099

上記の通り、樹脂UFがダム部DMを乗り越えないようにするためには、メモリデバイスM1と上面10tの周縁端との間隔SP1が小さい領域に選択的にダム部DMが形成され、他の領域にはダム部DMが形成されていないことが好ましい。

0100

そこで、本実施の形態では、メモリデバイスM1と基板辺10s4との間には、ダム部DMは配置されていない。また、メモリデバイスM1と基板辺10s1との間には、例えばボンディングパッド14などの端子は形成されていない。このため、図8に示すように、上面10tのうち、メモリデバイスM1と基板辺10s4との間に位置する領域(周縁領域PR4)の全ては、絶縁膜17tに覆われている。

0101

ただし、図2に示すように、メモリデバイスM1と基板辺10s3との間にはダム部DMが配置されている。これは、メモリデバイスM1と基板辺10s3との間にメモリデバイスM2が搭載されており、メモリデバイスM2と基板辺10s3との間隔が小さいからである。図2に示すメモリデバイスM2と基板辺10s3との間に配置されているダム部DMは、メモリデバイスM2の周囲に広がる樹脂UFの広がりを抑制するために設けられている。したがって、本実施の形態に対する変形例として、図8に示すように、メモリデバイスM1と基板辺10s3との間に他のデバイス(半導体デバイスなどの電子部品)が配置されていない場合には、メモリデバイスM1と基板辺10s3との間にダム部DMが配置されていなくて良い。

0102

次に、図2に示すメモリデバイスM2に着目した平面図を用いて、半導体デバイスが、上面10tの角部に配置されている場合のダム部DMの好ましい構成について、説明する。図10は、図2に示す配線基板のデバイス搭載面のうち、配線基板の角部に配置されるメモリデバイスの周辺を強調して示す平面図である。

0103

なお、図2に示すメモリデバイスM2の周囲に設けられたダム部DMの特徴的な部分を判り易く示すため、図10では、基板辺10s1と基板辺10s2との間隔、および基板辺10s3と基板辺10s4との間隔を、図2より小さくして示している。また、同様の理由から、図10では、図2に示すロジックデバイスLC、メモリデバイスM1、M3、およびメモリデバイスM4は図示を省略している。

0104

図10に示すように、本実施の形態の半導体装置PKG1は、配線基板10の上面10t上に搭載されたメモリデバイス(半導体デバイス)M2を備えている。また、半導体装置PKG1は、絶縁膜17tとメモリデバイスM2との間に位置する樹脂UFを備えている。また、メモリデバイスM2と基板辺10s1との間隔SP5は、メモリデバイスM2と基板辺10s2との間隔SP6よりも小さい。また、メモリデバイスM2と基板辺10s3との間隔SP7は、メモリデバイスM2と基板辺10s2との間隔SP6よりも小さい。

0105

そして、メモリデバイスM2と基板辺10s1との間にはダム部DM2が形成されている。また、メモリデバイスM2と基板辺10s3との間にはダム部DM3が形成されている。また、メモリデバイスM2と基板辺10s2との間にはダム部DMは形成されていない。

0106

図10に示すように、メモリデバイスM2は、配線基板10の上面10tにおいて、基板辺10s1と基板辺10s3との交点である角の近傍の領域(角部)に搭載されている。この場合、メモリデバイスM2から基板辺10s1に向かうX方向およびメモリデバイスM2から基板辺10s3に向かうY方向のうち、いずれか一方、あるいは両方において、樹脂UFが上面10tの周縁端まで広がる可能性がある。

0107

このため、本実施の形態では、基板辺10s1に沿って延びるダム部DM2および基板辺10s3に沿って延びるダム部DM3がそれぞれ配置されている。図10に示す例では、メモリデバイスM2のデバイス辺22s1は基板辺10s1に沿って延びる。また、メモリデバイスM2のデバイス辺22s3は、基板辺10s3に沿って延びる。そして、ダム部DM2は、デバイス辺22s1に沿って延びている。また、ダム部DM3は、デバイス辺22s3に沿って延びている。

0108

また、図10に示すように、ダム部DM3はダム部DM2と繋がっている。詳しくは、平面視において、メモリデバイスM2のデバイス辺22s1およびデバイス辺22s3と、配線基板10の基板辺10s1および基板辺10s3との間には、連続的に繋がったダム部DM2およびダム部DM3が配置されている。このため、樹脂UFが上面10tの周縁端まで広がることを抑制できる。

0109

また、メモリデバイスM2と基板辺10s2との間にはダム部DMは形成されていない。さらに、メモリデバイスM2と基板辺10s4との間にはダム部DMは形成されていない。したがって、樹脂UFがダム部DM2やダム部DM3を乗り越えることを抑制できる。

0110

また、メモリデバイスM2と基板辺10s1との間隔SP5、およびメモリデバイスM2と基板辺10s3との間隔SP7は小さい。このため、メモリデバイスM2と基板辺10s1との間、およびメモリデバイスM2と基板辺10s3との間には、例えばボンディングパッド14などの端子は形成されていない。また、図10に示すように、上面10tのうち、メモリデバイスM2と基板辺10s1との間に位置する領域(周縁領域PR1)の全て、および、メモリデバイスM2と基板辺10s3との間に位置する領域(周縁領域PR3)の全て、は、絶縁膜17tに覆われている。

0111

なお、本実施の形態では、図2に示すロジックデバイスLCの周囲において、他のデバイスが搭載されていない領域を広く確保するため、複数のメモリデバイスMCのそれぞれは、出来る限り、配線基板10の上面10tの周縁端に近づくように配置されている。このため、図10に示す間隔SP5と間隔SP7とは等しい(同じである)。また、図8に示す間隔SP1は、図10に示す間隔SP5と等しい(同じである)。

0112

次に、図2に示すロジックデバイスLCとメモリデバイスM1の関係に着目した平面図を用いて、複数の半導体デバイスのうちの一部が、上面10tの中央部(周縁端から十分に離れた位置)に配置されている場合のダム部DMの好ましい構成について、説明する。図11は、ロジックデバイスと配線基板の辺の間に配置されるメモリデバイス、およびロジックデバイスの周辺を強調して示す平面図である。

0113

なお、図2に示すメモリデバイスM1とロジックデバイスLCの関係を判り易く示すため、図11では、基板辺10s1と基板辺10s2との間隔、および基板辺10s3と基板辺10s4との間隔を、図2より小さくして示している。また、同様の理由から、図11では、図2に示すメモリデバイスM2、M3、およびメモリデバイスM4は図示を省略している。

0114

図11に示すように、配線基板10の上面10t上には、基板辺10s2と基板辺10s1との間にロジックデバイスLCが搭載されている。また、メモリデバイスM1と基板辺10s1との間隔SP1は、ロジックデバイスLCと基板辺10s1との間隔SPLs1、およびロジックデバイスLCと基板辺10s2との間隔SPLs2のそれぞれよりも小さい。

0115

つまり、平面視において、ロジックデバイスLCは、基板辺10s1および基板辺10s2から離れた位置に搭載されている。このため、X方向において、ロジックデバイスLCの近傍には、ダム部DMが設けられていない。

0116

また、ロジックデバイスLCは、メモリデバイスM1と基板辺10s2との間に搭載されている。また、メモリデバイスM1と基板辺10s1との間隔SP1は、メモリデバイスM1とロジックデバイスLCとの間隔SPL1よりも小さい。

0117

つまり、ロジックデバイスLCは他の半導体デバイスとの間隔が広くなるように配置されている。このため、ロジックデバイスLCと他の半導体デバイスとの間には、ダム部DMは設けられていない。特に、メモリデバイスM1とロジックデバイスLCとの間にダム部DMが設けられていない場合、メモリデバイスM1と配線基板10との間に供給される樹脂UFがダム部DM1を乗り越えることを抑制し易くなる。したがって、メモリデバイスM1とロジックデバイスLCとの間にダム部DMが設けられていないことで、メモリデバイスM1と配線基板10との間に供給される樹脂UFが基板辺10s1に到達することを抑制することができる。

0118

また、同様に、メモリデバイスM1と基板辺10s1との間隔SP1は、ロジックデバイスLCと基板辺10s4との間隔SPLs4、およびロジックデバイスLCと基板辺10s3との間隔SPLs3のそれぞれよりも小さい。さらに、図2に示すように、メモリデバイスM1と基板辺10s1との間隔SP1は、メモリデバイスM3とロジックデバイスLCとの間隔SPL3よりも小さい。

0119

したがって、ロジックデバイスLCは、配線基板10の周縁端または他の半導体デバイスから離れた位置に搭載されているので、ロジックデバイスLCの周囲には、ダム部DMは配置されていない。

0120

次に、図2に示すメモリデバイスM1とメモリデバイスM2の関係に着目した平面図を用いて、複数の半導体デバイスのそれぞれが、上面10tの周縁端の近くに配置されている場合のダム部DMの好ましい構成について、説明する。図12は、ロジックデバイスと配線基板の辺の間に配置されるメモリデバイス、およびそのメモリデバイスの隣に配置されるメモリデバイスの周辺を強調して示す平面図である。

0121

なお、図2に示すメモリデバイスM1とメモリデバイスMCの近くのダム部を判り易く示すため、図12では、基板辺10s1と基板辺10s2との間隔、および基板辺10s3と基板辺10s4との間隔を、図2より小さくして示している。また、同様の理由から、図12では、図2に示すロジックデバイスLC、メモリデバイスM3、およびメモリデバイスM4は図示を省略している。

0122

図12に示すように、メモリデバイスM1と基板辺10s3との間には、メモリデバイスM2が搭載されている。また、平面視において、メモリデバイスM1と基板辺10s1との間隔SP1、およびメモリデバイスM2と基板辺10s3との間隔SP7のそれぞれは、メモリデバイスM1と基板辺10s2との間隔SP2より小さい。また、配線基板10は、絶縁膜17tに形成され、かつ、メモリデバイスM1と基板辺10s1との間に形成されたダム部DM1と、絶縁膜17tに形成され、かつ、メモリデバイスM2と基板辺10s3との間に形成されたダム部DM3と、を有している。なお、図12に示す例では、メモリデバイスM2が基板辺10s1および基板辺10s3の両方に寄っている。すなわち、図12に示す間隔SP5が小さい。このため、ダム部DM1とダム部DM3とはダム部DM2を介して繋がっている。しかし、間隔SP5が十分に広い場合には、ダム部DM1とダム部DM3は互いに分離されていても良い。

0123

また、平面視において、メモリデバイスM1と基板辺10s1との間隔SP1、およびメモリデバイスM2と基板辺10s3との間隔SP7のそれぞれは、互いに隣り合った状態で配置されるメモリデバイスM1とメモリデバイスM2との間隔SPMM1より小さい。つまり、メモリデバイスM1と配線基板10との間に供給される樹脂UFと、メモリデバイスM2と配線基板10との間に供給される樹脂UFとは、接触し難い程度の離間距離を有している。このため、メモリデバイスM1とメモリデバイスM2との間には、ダム部DMは配置されていない。

0124

また、図12に示すように、平面視において、メモリデバイスM1と基板辺10s1との間隔SP1、およびメモリデバイスM2と基板辺10s1との間隔SP5のそれぞれは、メモリデバイスM1と基板辺10s2との間隔SP2より小さい。また、配線基板10は、絶縁膜17tに形成され、かつ、メモリデバイスM1と基板辺10s1との間に形成されたダム部DM1と、絶縁膜17tに形成され、かつ、メモリデバイスM2と基板辺10s1との間に形成されたダム部DM2と、を有している。

0125

ここで、図12に示す間隔SPMM1が十分に大きければ、ダム部DM1とダム部DM2とが互いに分離していても良い。しかし、樹脂UFが、ダム部DM1とダム部DM2との間から回り込んで基板辺10s1に到達するのを避ける観点からは、図12に示すように、ダム部DM1とダム部DM2とが繋がっていることが好ましい。

0126

<半導体装置の製造方法>
次に、図1図12を用いて説明した半導体装置PKG1の製造工程について説明する。以下の説明では、製造工程の流れを示すフロー図と、図1図12を必要に応じて参照しながら説明する。図13は、図1図12を用いて説明した半導体装置の製造工程の概要を示す説明図である。なお、本実施の形態では、説明を単純化するために、図2に示す配線基板10に半導体デバイスを搭載する実施態様について説明する。しかし、変形例としては、配線基板10に相当する複数の製品形成領域を備える、所謂多数個取り基板を準備して、複数の半導体装置を一括して組立てた後、製品形成領域毎に個片化する方法もある。この場合、組立工程を効率化することができる。

0127

<配線基板準備>
まず、配線基板準備工程では、図14に示す配線基板10を準備する。図14は、図13に示す配線基板準備工程で準備する配線基板のデバイス搭載面側を示す平面図である。本工程で準備する配線基板10には、上面10t側に複数のデバイス搭載領域DBR図3に示す半導体デバイスが搭載される予定領域)が設けられ、複数のデバイス搭載領域DBRのそれぞれの内側には、開口部において絶縁膜17tから露出する複数のボンディングパッド14が形成されている。

0128

また、図3に示すように、配線基板10の上面10tとは反対側の下面(裏面、実装面)10b(図3参照)には、複数の端子15が形成されている。本工程で準備する配線基板10には、複数の端子15には、図3に示す半田ボールSB1は接続されず、複数の端子15のそれぞれが開口部において、絶縁膜(ソルダレジスト膜)17bから露出している。

0129

また、本工程で準備する配線基板10の上面10tは、絶縁膜(ソルダレジスト膜)17tに覆われ、絶縁膜17t上にはダム部DMが形成されている。ダム部DMの詳細は、既に説明した通りなので、重複する説明は省略する。

0130

<デバイス搭載>
次に、デバイス搭載工程では、図2に示すように配線基板10のデバイス搭載領域DBR(図14参照)にロジックデバイスLCおよび複数のメモリデバイスMCのそれぞれを搭載する。

0131

デバイス搭載工程では、図2に示すように配線基板10の上面10t上に複数の半導体デバイスを搭載する。本工程では、図3に示すようにロジックデバイスの表面LCtと配線基板10の上面10t(詳しくは、絶縁膜17tの上面)、および複数のメモリデバイスMCの表面MCtと配線基板10の上面10tのそれぞれが対向するように、配線基板10上に複数の半導体デバイスを搭載する。

0132

また、本工程では、図3に示すように、ロジックデバイスLCの複数の電極21Pと配線基板10の複数のボンディングパッド14とは、複数の突起電極(バンプ電極、導電性部材)SB2を介してそれぞれ電気的に接続される。また、複数のメモリデバイスMCのそれぞれが有する複数の電極22Pと配線基板10の複数のボンディングパッド14とは、複数の突起電極SB2を介してそれぞれ電気的に接続される。

0133

<接続部封止>
次に、接続部封止工程では、複数の突起電極SB2により半導体デバイスと配線基板とが電気的に接続された接続部分の周囲を、樹脂などの絶縁材料で封止する。図15は、図13に示す接続部封止工程で、半導体デバイスと配線基板の間に樹脂を配置して半導体デバイスの電極と配線基板の端子の接続部分を封止した状態を示す拡大断面図である。なお、図15では、樹脂の供給方向の一例を幅が広い矢印で示している。

0134

本工程では、半導体デバイスの四辺のうち、いずれかの辺に樹脂UFの供給口を配置して、その反対側の辺に向かって樹脂を充填する。平面形状が長方形である場合には、例えば、いずれかの短辺に樹脂UFの供給口を配置して、他方の短辺に向かって樹脂を充填する。

0135

また、本工程において、上記したように樹脂UFがダム部DMを乗り越えることを防止するためには、ダム部DMと反対側の辺からダム部に近い辺に向かって樹脂UFを供給することが好ましい。

0136

図15に示す例では、メモリデバイスM2、M3、およびメモリデバイスM4のそれぞれに対しては、基板辺10s3から最も遠くに位置するデバイス辺22s4側から、デバイス辺22s4の反対側に位置するデバイス辺22s3に向かって樹脂UFを供給する。また、メモリデバイスM1に対しては、デバイス辺22s3からデバイス辺22s4に向かって樹脂UFを供給している。ただし、変形例として、デバイス辺22s1からデバイス辺22s2に向かって樹脂を供給しても良い。この場合、長辺側から樹脂UFを供給することになるので、供給口の移動距離は長くなるが、ダム部DMに向かって樹脂UFを供給することで、樹脂UFの広がりをダム部DMで堰き止め易くなる。

0137

なお、上記したようにロジックデバイスLCは他の半導体デバイスとの離間距離が十分に大きい。このため、ロジックデバイスLCに対しては、樹脂UFの供給方向は特に限定されない。

0138

また、図13に示す例では、複数の半導体デバイスのそれぞれを配線基板10に搭載した後で、半導体デバイスと配線基板10との間に樹脂UFを供給する(この方法を後注入方式と呼ぶ)。また、図9に示すメモリデバイスM1と上面10tとの隙間CG1は、図3に示すロジックデバイスLCと上面10tとの隙間CG2よりは大きいが、隙間CG1および隙間CG2のそれぞれは例えば1mmよりも小さい。このため、樹脂UFとしては、硬化前の粘性が低い材料が用いられる場合が多く、液体表面張力を利用して充填される。

0139

したがって、図9に示すダム部DMは、樹脂UFを堰き止める半導体デバイス側の側面DMsの上端が、っていることが好ましい。側面DMsの上端が尖っている場合、液状の樹脂の表面張力効果により、ダム部DMの尖っている部分で樹脂UFを堰き止め易くなる。

0140

例えば、図9に示す絶縁膜17tのうち、隣り合うボンディングパッド14の間の部分のように、下地層の導体パターンの形状に倣って、窪んだような形状の場合、堰き止める面の上端が尖らずに丸くなる。この場合、表面張力が生じ難い。一方、本実施の形態によれば、ダム部DMは絶縁膜17tとは別に形成された部材である。例えば、絶縁膜17t上の樹脂膜を積層し、樹脂膜の一部を残すようにエッチング処理を施すことによりダム部DMを形成している。この場合、ダム部DMの側面DMsの上端が尖り易く、硬化前の樹脂UFの進展を抑制し易くなる点で好ましい。

0141

また、本実施の形態のように後注入方式で樹脂UFを配置する場合、樹脂UFが充填された後、例えば樹脂UFを加熱することにより硬化させる。これにより、複数の突起電極SB2が封止される。複数の突起電極SB2の周囲を覆うように樹脂UFを配置した後に硬化させることで、突起電極SB2による接続部分を保護することができる。

0142

ボールマウント
次に、ボールマウント工程では、図3に示すように、配線基板10の下面10bに形成された複数の端子15に、外部端子になる複数の半田ボールSB1を接合する。

0143

本工程では、配線基板10の下面10bが上方を向くようにした後、配線基板10の下面10bにおいて露出する複数の端子15のそれぞれの上に半田ボールSB1を配置する。その後、複数の半田ボールSB1を加熱することで複数の半田ボールSB1と端子15を接合する。本工程により、複数の半田ボールSB1は、配線基板10を介して半導体デバイスと電気的に接続される。

0144

ただし、本実施の形態で説明する技術は、アレイ状に半田ボールSB1を接合した、所謂BGA(Ball Grid Array)型の半導体装置に限って適用させるものではない。例えば、本実施の形態に対する変形例としては、半田ボールSB1を形成せず、端子15を露出させた状態、あるいは端子15に半田ボールSB1よりも薄く半田ペーストを塗布した状態で出荷する、所謂LGA(Land Grid Array)型の半導体装置に適用することができる。LGA型の半導体装置の場合には、ボールマウント工程は省略することができる。

0145

検査
次に、検査工程では、半導体装置PKG1(図1参照)の外観検査など、必要な検査を行う。ここで、上記した接続部封止工程で使用した樹脂UFが配線基板10の周縁端を超えて広がり、例えば一部が配線基板10の側面に付着した場合、外観検査工程において、不良品と判定される場合がある。

0146

この不良品の中には、側面への付着の程度が小さく、修正等により製品化可能なものが含まれる場合がある。しかし、その場合でも、不良と判定された検査体を例えば目視で確認し、付着の程度を判断しなければならず、製造効率低下の原因になる。

0147

一方、本実施の形態によれば、上記したように樹脂UFの広がりをダム部DMにより抑制するので、本工程において、不良品と判定される頻度は大幅に低下する。この結果、半導体装置の製造効率を向上させることができる。

0148

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

0149

<変形例1>
例えば、上記実施の形態では、接続部封止工程で、半導体デバイスと配線基板10とを電気的に接続する接続部分を封止する樹脂UFの配置方法として、デバイス搭載工程の後で、樹脂UFを供給する、後注入方式の実施態様について説明した。しかし、接続部分の封止方法には種々の変形例がある。図16は、図13に対する変形例である半導体装置の製造工程の概要を示す説明図である。図17は、図16に示す封止材配置工程において、デバイス搭載領域に樹脂材料を配置した状態を示す平面図である。また、図18は、図16に示すデバイス搭載工程において、半導体デバイスを裏面側から押圧して配線基板上に搭載している状態を示す拡大断面図である。

0150

図16に示す半導体装置の製造方法では、デバイス搭載工程の前に、封止材配置工程が含まれている点で、図13に示す製造方法とは相違する。本変形例では、封止材配置工程において、図17に示すように、複数のデバイス搭載領域DBRのそれぞれの上に、図3に示す樹脂UFに相当する封止材NCLを配置する。封止材NCLは、絶縁性の樹脂材料であって、デバイス搭載領域DBR上に配置された後に、形状を維持できる程度の粘性を有する。また、封止材NCLはエネルギーを加えることで硬さ(硬度)が硬くなる(高くなる)樹脂材料で構成され、本変形例では、例えば熱硬化性樹脂を含んでいる。

0151

また、本変形例では、図16に示すデバイス搭載工程において、図18に示すように半導体デバイス(図18に示す例ではメモリデバイスMC)の裏面MCbに押圧治具30を接触させて、半導体デバイスを配線基板10に向かって押し込む。言い換えれば、本変形例のデバイス搭載工程では、半導体デバイスを介して封止材NCLに対して荷重印加することで、半導体デバイスの複数の突起電極SB2と配線基板10の複数のボンディングパッド14とを電気的に接続する。

0152

また、本変形例では、図16に示す接続部封止工程で、封止材NCLを硬化させて、複数の突起電極SB2による接続部分を封止する樹脂UFを形成する。

0153

本変形例のように、デバイス搭載領域DBRに封止材NCLを配置した後で、封止材NCL上から半導体デバイスを押し込んで搭載する方式は、上記した後注入方式とは区別され、先塗布方式(あるいは先配置方式)と呼ぶ。

0154

また、硬化前の封止材NCLは、ハンドリング方法の違いから、以下の2通りに大別される。一つは、NCP(Non-Conductive Paste)と呼ばれるペースト状の樹脂(絶縁材ペースト)から成り、図示しないノズルからデバイス搭載領域DBRに塗布する方式がある。もう一つは、NCF(Non-Conductive Film)と呼ばれる、予めフィルム状に成形された樹脂(絶縁材フィルム)から成り、フィルム状態のままデバイス搭載領域DBRに搬送し、貼り付ける方法がある。

0155

絶縁材ペースト(NCP)を使用する場合、図16に示すデバイス搭載工程において、封止材NCLに対して荷重を印加すると、ペースト状の封止材NCLが周囲に広がる。このため、上記実施の形態で説明した樹脂UFと同様に、配線基板10の上面10tの周縁端の近傍において、封止材NCLが広がりすぎると、配線基板10の上面10tの周縁端を超えて、側面にまで到達する可能性がある。

0156

そこで、上記実施の形態で説明した技術を適用することにより、ペースト状の封止材NCLの広がりを抑制することができる。

0157

一方、絶縁材フィルム(NCF)を使用する場合、絶縁材ペースト(NCP)よりも保形性が高い(すなわち、粘度が高い)。このため、ペースト状の封止材NCLを利用する場合に比べて、デバイス搭載工程における広がりの程度は低い。しかし、上記したように、先塗布方式の場合、デバイス搭載工程において、硬化前の封止材NCLに対して荷重が印加される。このため、絶縁材フィルム(NCF)を使用する場合であっても、上記実施の形態で説明した技術を適用し、樹脂UFの広がりをダム部DMにより抑制することが好ましい。

0158

<変形例2>
また、上記実施の形態では、ダム部DMの例として、図19に示すように、絶縁膜17t上に突出するように形成した壁(凸部)であるダム部DMを用いて説明した。しかし、図19に示す変形例のダム部DMTのように、絶縁膜17t上に配置された絶縁膜18に形成された溝パターンをダム部DMとして用いても良い。図19は、図9に対する変形例である半導体装置の拡大断面図である。

0159

図19に示す半導体装置PKG2は、配線基板10の絶縁膜17t上に形成された絶縁膜18、および絶縁膜18に形成された溝パターンであるダム部DMTを有している点で、図9に示す半導体装置PKG1と相違する。溝パターンであるダム部DMTの場合、溝パターンのエッジ(溝パターンの縁部分)で、表面張力により留まりきれずに樹脂UFが溝内に流出したとしても、ダム部DMTの内壁がその樹脂UFの更なる流出(外側への進展)を抑制することができる。

0160

ダム部DMTの形成方法は、例えば、まず、絶縁膜17t上に、樹脂膜である絶縁膜18を積層する。絶縁膜18は絶縁膜17tと同じ、ソルダレジスト膜であっても良いし、絶縁膜17tとは異なる組成の樹脂膜であっても良い。

0161

また、図19に対する他の変形例として、絶縁膜17tに溝パターンを形成し、これをダム部DMTとして利用しても良い。ただし、この場合、溝パターンと厚さ方向に重なる位置に配線12WLなどの導体パターンが配置された場合、この導体パターンが絶縁膜17tから露出する。したがって、導体パターンを保護する観点からは、絶縁膜18を積層する方法が好ましい。

0162

<変形例3>
また例えば、上記実施の形態で説明した図2に示す半導体装置PKG1の半導体デバイスのレイアウトは、幾つかの半導体デバイスが配線基板10の周縁端の近傍に配置される場合の一例である。したがって、半導体デバイスのレイアウトには、種々の変形例がある。例えば、半導体デバイスが1個だけの場合であっても、他の電子部品との接続の関係などの理由により、配線基板の周縁部に寄せて半導体デバイスを搭載する場合が考えられる。この場合、上記実施の形態で説明した技術を適用することにより、樹脂UFが配線基板の周縁端にまで広がることを抑制できる。

0163

また、例えば、ロジックデバイスLCと4個のメモリデバイスMCとを有する半導体装置の変形例として、図20に示す変形例が考えられる。図20は、図2に対する変形例である半導体装置の平面図である。

0164

図20に示す半導体装置PKG3は、4個のメモリデバイスMCのそれぞれが、四角形の平面形状を有する配線基板10の角に寄せて搭載されており、ロジックデバイスLCが上面10tの中央部に搭載されている。また、複数のメモリデバイスMCのそれぞれと、配線基板10の上面10tの周縁端を構成する各基板辺との間は、図10を用いて説明したメモリデバイスM2の周囲に設けられたダム部DMと同様な構造になっている。すなわち、複数のメモリデバイスMCのそれぞれと、配線基板10の上面10tの周縁端を構成する各基板辺との間には、基板辺10s1および基板辺10s2に沿って延びる、言い換えると、Y方向に沿って延びる第1部分(図10に示すダム部DM2)と、基板辺10s3および基板辺10s4に沿って延びる、言い換えると、X方向に沿って延びる第2部分(図10に示すダム部DM3)と、を有するダム部DMが配置されている。ダム部DMの上記第1部分と上記第2部分とは互いに繋がれており、L字型の平面形状になっている。なお、平面視において、各部分(第1部分、第2部分)の長さは、各部分の隣に位置する各メモリデバイスMCの各辺の長さよりも長くなっている。これにより、デバイス領域から流出した樹脂が配線基板の周縁部に到達するのを、より確実に食い止めることができる。

0165

また、半導体装置PKG3の場合、基板辺10s1と基板辺10s2との間に、メモリデバイスM1およびメモリデバイスM3が、基板辺10s4に沿って並んだ状態で配置されている。また、基板辺10s1と基板辺10s2との間に、メモリデバイスM2およびメモリデバイスM4が、基板辺10s3に沿って並んだ状態で配置されている。また、基板辺10s3と基板辺10s4との間に、メモリデバイスM1およびメモリデバイスM2が、基板辺10s1に沿って並んだ状態で配置されている。基板辺10s3と基板辺10s4との間に、メモリデバイスM3およびメモリデバイスM4が、基板辺10s2に沿って並んだ状態で配置されている。

0166

また、複数のメモリデバイスMCのそれぞれの間隔は、複数のメモリデバイスMCのそれぞれと、各メモリデバイスMCに最も近い基板辺との間隔よりも大きい。このため、複数のメモリデバイスMCの間には、ダム部DMが設けられていない。このため、各メモリデバイスMCと配線基板10との間に配置される樹脂UFがダム部DMのそれぞれを乗り越えることを抑制できる。

0167

また、ロジックデバイスLCと各基板辺との間には、メモリデバイスMCは配置されていない。このため、ロジックデバイスLCの周囲には、ロジックデバイスLCに接続される配線経路を配置するスペースが確保されている。

0168

また、図20に示す半導体装置PKG3の構成は、以下のように表現することができる。すなわち、半導体装置PKG3が有する配線基板10の上面10tにおいて、メモリデバイスM1は、基板辺10s1と基板辺10s2との間に搭載され、かつ、メモリデバイスM3は、メモリデバイスM1と基板辺10s2との間に搭載されている。また、メモリデバイスM1と基板辺10s1との間隔は、メモリデバイスM1とメモリデバイスM3との間隔より小さい。また、メモリデバイスM3と基板辺10s2との間隔は、メモリデバイスM1とメモリデバイスM3との間隔より小さい。また、ダム部DMは、メモリデバイスM1と基板辺10s1との間、およびメモリデバイスM3と基板辺10s2の間にそれぞれ形成され、かつ、メモリデバイスM1とメモリデバイスM3との間には形成されていない。

0169

図20に示す半導体装置PKG3の構成は、以下のように表現することができる。すなわち、半導体装置PKG3が有する配線基板10の上面10tにおいて、メモリデバイスM1およびメモリデバイスM3のそれぞれは、基板辺10s4と基板辺10s3との間に搭載されている。また、メモリデバイスM1と基板辺10s4との間隔は、メモリデバイスM1と基板辺10s3との間隔より小さい。また、メモリデバイスM3と基板辺10s4との間隔は、メモリデバイスM3と基板辺10s3との間隔より小さい。また、メモリデバイスM1と基板辺10s4との間にはダム部DMのうちのダム部DM11が形成されている。また、メモリデバイスM3と基板辺10s4との間にはダム部DMのうちのダム部DM12が形成されている。さらに、上記のように、互いに隣り合う2つのメモリデバイスM1、M3同士の間隔は、メモリデバイス1つ分の大きさ(具体的には、「長辺」の長さ)よりも大きいため、ダム部DM11とダム部DM12とは分離されている。言い換えると、ダム部DM11とダム部DM12を互いに繋ぐ必要はない。なお、メモリデバイスM1、M3を例として説明したが、上記レイアウトは、メモリデバイスM1とメモリデバイスM2との関係、メモリデバイスM2とメモリデバイスM4との関係、さらには、メモリデバイスM3とメモリデバイスM4との関係においても共通することから、説明は省略する。

0170

<変形例4>
また、上記実施の形態では、半導体デバイスを配線基板に搭載して、半導体デバイスと配線基板とを電気的に接続する方法として、フリップチップ接続方式を取り上げて説明した。しかし、変形例として、半導体デバイスの電極配置面の反対側に位置する裏面と配線基板の上面とを対向させた状態で、配線基板上に半導体デバイスを搭載しても良い。

0171

このような搭載方法は、フェイスアップ実装方式とよばれ、例えば図7に示す例のように、ワイヤBWを介して配線基板22WSと半導体デバイス(半導体チップ22)とを電気的に接続する。また、フェイスアップ実装方式の場合、半導体デバイスは、接着材22DBを介して配線基板22WS上に搭載される。この接着材22DBは、例えば熱硬化性樹脂を含む、ペースト状の樹脂材料を硬化させたものである。したがって、図7に示す半導体チップ22(半導体デバイス)を配線基板22WSの周縁端の近傍に搭載する場合、接着材22DBが配線基板22WSの周囲に広がる場合が考えられる。

0172

この場合、上記実施の形態で説明した技術を適用することにより、接着材22DBが配線基板22WSの側面にまで広がることを抑制できる。

0173

<変形例5>
また、上記実施の形態および各変形例では、配線基板10の上面10t上に搭載された複数の半導体デバイスは、カバー部材放熱部材などの他の部材に覆われず、露出している実施態様について説明した。しかし、図21に示す半導体装置PKG4のように、半導体デバイスが、他の部材で覆われていても良い。図21図2に対する変形例である半導体装置の上面図である。また、図22図21のA−A線に沿った断面図である。

0174

なお、図21では、半導体デバイス、樹脂UF、ダム部DM、および部材31の相互の平面的な位置関係を示すため、半導体デバイス、樹脂UF、ダム部DM、および部材31の支持部31SUの輪郭点線で示している。また、図22は断面図であるが、図の見易さのため、絶縁層13、絶縁膜17t、絶縁膜17bおよび樹脂UFに対するハッチングを省略している。

0175

図21および図22に示す半導体装置PKG4は、複数の半導体デバイスのそれぞれの裏面の全体を覆うように、部材31が貼り付けられている点で図2および図3に示す半導体装置PKG1と相違する。

0176

図21および図22に示す部材31は、半導体デバイス(ロジックデバイスLCおよびメモリデバイスMC)に蓄積された熱を外部に放出する放熱部材(放熱フィン)である。部材31は、接着層32(図22参照)を介してロジックデバイスLCの裏面LCbおよびメモリデバイスMCの裏面MCbに貼り付けられている。部材31の放熱効率は、放熱フィンの面積が大きい程高い。このため、図21に示す例では、部材31は、複数の半導体デバイスのそれぞれの裏面の全体を覆い、かつ、平面視において、部材31の面積は複数の半導体デバイスそれぞれの裏面の面積よりも大きい。図21に示す例では、部材31の面積は配線基板10の上面10t(図22参照)の面積と等しく、複数の半導体デバイスそれぞれの裏面の面積の合計よりも大きい。なお、図22に示すように、メモリデバイスMCと配線基板10の上面10tとの隙間は、ロジックデバイスLCと配線基板10の上面10tとの隙間よりも大きい。言い換えると、メモリデバイスMCの実装高さ(配線基板10の上面10tからメモリデバイスMCの裏面MCbまでの距離)は、ロジックデバイスLCの実装高さ(配線基板10の上面10tからロジックデバイスLCの裏面LCbまでの距離)よりも大きい。そのため、接着層32を介してメモリデバイスMCの裏面MCbにのみ、部材31を貼り付けてもよい。

0177

このように配線基板10上に配線基板と同程度の面積を有する部材を搭載する場合、部材31の固定強度を向上させる観点からは、部材31が支持部31SUを有していることが好ましい。図21に示す例では、支持部31SUは、部材31の周縁部に設けられた枠状の部分であって、複数の半導体デバイスを覆う部分(本体部)と一体に形成されている。ただし、支持部31SUは、上記本体部とは別部材として形成されていても良い。

0178

また、部材31は、配線基板10の上面10t(図22参照)の中央部付近では、半導体デバイスに支持されるので、支持部31SUは、部材31の周縁部に取り付けることが好ましい。本変形例の場合、図22に示すように、支持部31SUは、配線基板10の上面10tの周縁端を構成する各基板辺を含む周縁部に、接着材33を介して接着されている。上記周縁部には、ダム部DMと基板辺10s1との間に位置する領域BR1が含まれる。

0179

ここで、上記実施の形態で説明したように、樹脂UFが配線基板10の上面10t(図22参照)の周縁端まで広がっている場合。領域BR1の平坦度が低下する。この場合、支持部31SUの接着面の平坦度が低下するので、部材31を配線基板10に対して平行に固定することが困難になる。

0180

なお、図22に示すように、部材31は、接着層32(図22参照)を介してロジックデバイスLCの裏面LCbおよびメモリデバイスMCの裏面MCbに貼り付けられている。接着層32は、例えば多数の金属粒子などの高熱伝導粒子を含有させることで、熱伝導特性を向上させた樹脂フィルムであって、部材31よりも弾性が低い。このため、部材31が配線基板10と完全な平行になっていない場合でも、半導体デバイスと部材31との間に接着層32を介在させることで、接続できる。

0181

しかし、樹脂UFが支持部31SUの接着領域まで広がって、平坦性が低下した場合、部材31の配線基板10に対する傾きが大きくなるので、部材31と接着層32、あるいは半導体デバイスと接着層32が接触しない懸念がある。

0182

この場合、半導体デバイスの放熱性低下の原因になる。特に、ロジックデバイスLCは、メモリデバイスMCと比較して消費電力が大きいため、発熱量も大きい。そして、ロジックデバイスLC、接着層32、および部材31を経由する放熱経路分断されて、放熱効率が低下すると、ロジックデバイスLCの動作が不安定になる可能性がある。

0183

しかし、上記実施の形態で説明した技術を適用すれば、図22に示す領域BR1を含む、配線基板10の上面10tの周縁部に樹脂UFが広がることを抑制できる。この結果、支持部31SUの接着面の平坦性が向上するので、ロジックデバイスLCを含む複数の半導体デバイスと部材31とを確実に接続することができる。

0184

ところで、本変形例のように部材31を配線基板上に搭載する場合、図13図16に示す接続部封止工程とボールマウント工程の間、あるいはボールマウント工程と検査工程の間に行う。

0185

ここで、図21に示す配線基板10の上面10t(図22参照)の周縁端を構成する四つの基板辺のそれぞれに沿って、連続的にダム部DMが形成されている場合、部材31の支持部31SUと配線基板10とを高精度で位置合わせしなければ、ダム部DMと支持部31SUとが接触してしまう。

0186

本変形例によれば、基板辺10s2と半導体デバイスとの間、および基板辺10s4と半導体デバイスとの間には、ダム部DMが設けられていない。このため、部材31を配線基板10に取り付ける際、部材31の支持部31SUがダム部DMに接触することを容易に回避できる。

0187

また、必要以上にダム部DMを設けていない分、部材31の支持部31SUと配線基板10との接着面積を向上させることができる。これにより、配線基板10を経由した各デバイスから部材31までの放熱経路を広くすることができ、この結果、放熱効率をより向上させることができる。特に、接着層32を介してロジックデバイスLCに部材31を貼り付けず、また、ロジックデバイスLCで発生した熱を部材31にできるだけ伝えたい(移動させたい)場合には、部材31に大きな支持部31SUを設けておき、配線基板10と支持部31SUとの接着面積を向上させることが好ましい。

0188

<変形例6>
また、例えば、上記の通り種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。

0189

その他、上記実施の形態に記載された内容の一部を以下に記載する。

0190

〔付記1〕
以下の工程を含むことを特徴とする半導体装置の製造方法:
(a)第1面、前記第1面に形成された第1絶縁膜、および前記第1絶縁膜に形成された第1ダム部を有する配線基板を準備する工程、
(b)前記配線基板の前記第1面上に第1半導体デバイスを搭載する工程、
(c)前記第1絶縁膜と前記第1半導体デバイスとの間に第1樹脂を配置する工程、
ここで、
前記第1面は、第1辺と、前記第1辺の反対側に位置する第2辺と、を有し、
前記(b)工程では、平面視において、前記第1半導体デバイスが、前記第1半導体デバイスと前記第1辺との間隔が前記第1半導体デバイスと前記第2辺との間隔より小さくなるように、前記配線基板の前記第1面に搭載され、
前記第1ダム部は、前記第1半導体デバイスと前記第1辺との間に形成されている一方、前記第1半導体デバイスと前記第2辺との間には形成されていない。

0191

〔付記2〕
以下の工程を含むことを特徴とする半導体装置の製造方法:
(a)第1面、前記第1面に形成された第1絶縁膜、および前記第1絶縁膜に形成された第1ダム部を有する配線基板を準備する工程、
(b)前記配線基板の前記第1面上に第1樹脂を配置する工程、
(c)前記第1樹脂に第1半導体デバイスを押し付けて、前記第1半導体デバイスを前記配線基板上に搭載する工程、
ここで、
前記第1面は、第1辺と、前記第1辺の反対側に位置する第2辺と、を有し、
前記(b)工程では、平面視において、前記第1半導体デバイスが、前記第1半導体デバイスと前記第1辺との間隔が前記第1半導体デバイスと前記第2辺との間隔より小さくなるように、前記配線基板の前記第1面に搭載され、
前記第1ダム部は、前記第1半導体デバイスと前記第1辺との間に形成されている一方、前記第1半導体デバイスと前記第2辺との間には形成されていない。

0192

〔付記3〕
第1面、前記第1面に形成された第1絶縁膜、および前記第1絶縁膜に形成されたダム部を有する配線基板と、
前記配線基板の前記第1面上に搭載された第1半導体デバイスおよび第2半導体デバイスと、
前記第1絶縁膜と前記第1半導体デバイスとの間に位置する第1樹脂と、
前記第1絶縁膜と前記第2半導体デバイスとの間に位置する第2樹脂と、
を含み、
前記第1面は、第1辺と、前記第1辺の反対側に位置する第2辺と、を有し、
前記第1面において、前記第1半導体デバイスは、前記第1辺と前記第2辺との間に搭載され、かつ、前記第2半導体デバイスは、前記第1半導体デバイスと前記第2辺との間に搭載され、
前記第1半導体デバイスと前記第1辺との間隔は、前記第1半導体デバイスと前記第2半導体デバイスとの間隔より小さく、
前記第2半導体デバイスと前記第2辺との間隔は、前記第1半導体デバイスと前記第2半導体デバイスとの間隔より小さく、
前記ダム部は、前記第1半導体デバイスと前記第1辺との間、および前記第2半導体デバイスと前記第2辺の間にそれぞれ形成され、かつ、前記第1半導体デバイスと前記第2半導体デバイスとの間には形成されていない、半導体装置。

0193

〔付記4〕
第1面、前記第1面に形成された第1絶縁膜、および前記第1絶縁膜に形成されたダム部を有する配線基板と、
前記配線基板の前記第1面上に搭載された第1半導体デバイスおよび第2半導体デバイスと、
前記第1絶縁膜と前記第1半導体デバイスとの間に位置する第1樹脂と、
前記第1絶縁膜と前記第2半導体デバイスとの間に位置する第2樹脂と、
を含み、
前記第1面は、第1辺と、前記第1辺の反対側に位置する第2辺と、を有し、
前記第1面において、前記第1半導体デバイスおよび前記第2半導体デバイスのそれぞれは、前記第1辺と前記第2辺との間に搭載され、
前記第1半導体デバイスと前記第1辺との間隔は、前記第1半導体デバイスと前記第2辺との間隔、および前記第1半導体デバイスと前記第2半導体デバイスとの間隔のそれぞれより小さく、
前記第2半導体デバイスと前記第1辺との間隔は、前記第2半導体デバイスと前記第2辺との間隔、および前記第1半導体デバイスと前記第2半導体デバイスとの間隔のそれぞれより小さく、
前記第1半導体デバイスと前記第2半導体デバイスの間隔は、前記第1半導体デバイスおよび前記第2半導体デバイスのうちの1つ分の大きさよりも大きく、
前記第1半導体デバイスと前記第1辺との間には前記ダム部のうちの第1ダム部が形成され、
前記第2半導体デバイスと前記第1辺との間には前記ダム部のうちの第2ダム部が形成され、
前記第1ダム部と前記第2ダム部とは分離されている、半導体装置。

0194

10配線基板
10b 下面(面、主面、実装面)
10s 側面
10s1、10s2、10s3、10s4基板辺
10t 上面(面、主面、デバイス搭載面)
12TWスルーホール配線
12VWビア配線
12WL配線
13絶縁層
13cコア層(コア材、コア絶縁層)
14ボンディングパッド(ボンディングリード、半導体デバイス接続用端子)
15端子(ランド、外部接続端子)
17b、17t、18絶縁膜(ソルダレジスト膜)
21P電極(チップ端子、ボンディングパッド)
21s1、21s2、21s3、21s4、22s1、22s2、22s3、22s4 デバイス辺(辺)
22半導体チップ(メモリチップ)
22DB、33接着材
22P 電極(チップ端子、ボンディングパッド)
22WL 配線
22WS 配線基板(パッケージ基板)
30押圧治具
31 部材(放熱部材)
31SU 支持部
32接着層
BWワイヤ(導電性部材)
BR1 領域
CAC入出力回路
CG1、CG2 隙間
CTL制御回路
DBRデバイス搭載領域
DM、DM1、DM11、DM12、DM2、DM3、DMTダム部
DMs 側面
LCロジックデバイス(半導体デバイス)
LCb裏面(主面、下面)
LCt 表面(主面、上面)
M1、M2、M3、M4、MCメモリデバイス(半導体デバイス)
MCb 裏面(主面、下面)
MCt 表面(主面、上面)
MR封止体(樹脂、封止材)
NCL 封止材
PD 電極(パッド)
PKG1、PKG2、PKG3、PKG4半導体装置
PR1、PR3、PR4周縁領域
PRC演算処理回路
PWR1、PWR2電力供給経路
RAMメモリ回路
SB1半田ボール(半田材、外部端子、電極、外部電極)
SB2突起電極(バンプ電極、導電性部材)
SGP1、SGP2信号伝送経路
SP1、SP2、SP3、SP4、SP5、SP6、SP7、SPL1、SPL3、SPLs1、SPLs2、SPLs3、SPLs4、SPMM1 間隔(離間距離)
UF 樹脂(アンダフィル樹脂、絶縁性樹脂)
WL1、WL2、WL3、WL4、WL5、WL6 配線層

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