図面 (/)

技術 DC−DCコンバータ

出願人 ダイヤモンド電機株式会社
発明者 池辺隆史中原将吾
出願日 2015年8月7日 (4年7ヶ月経過) 出願番号 2015-156606
公開日 2017年2月16日 (3年1ヶ月経過) 公開番号 2017-038428
状態 特許登録済
技術分野 DC‐DCコンバータ
主要キーワード OFF動作状態 Nチャンネル 出力制御素子 D動作 位相シフト方式 リンギング成分 回生制御回路 引用記号
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2017年2月16日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (5)

課題

電源ラインノイズの低減と、更なる電源効率の向上を実現するDC−DCコンバータを提供する。

解決手段

同期整流回路を構成する一対のスイッチング素子Q5,Q6に、ダイオードD1/D2及びコンデンサC1/C2の直列回路並列接続すると共に、コンデンサC1/C2の充電電荷を電源ラインLNに供給する回生制御回路TLを設けた。

概要

背景

HEV(Hybrid Electric Vehicle)式の電気自動車の普及や、EV(Electric Vehicle)式の電気自動車の実用化に伴い車載用DC−DCコンバータの研究が盛んであり、本発明者も各種の構成を提案している(例えば、特許文献1〜特許文献7)。

概要

電源ラインノイズの低減と、更なる電源効率の向上を実現するDC−DCコンバータを提供する。同期整流回路を構成する一対のスイッチング素子Q5,Q6に、ダイオードD1/D2及びコンデンサC1/C2の直列回路並列接続すると共に、コンデンサC1/C2の充電電荷を電源ラインLNに供給する回生制御回路TLを設けた。

目的

特開2013−258789号公報
特開2011−250598号公報
特開2011−172423号公報
特開2011−172422号公報
特開2011−120389号公報
特開2011−120388号公報
特開2011−030335号公報






しかし、電源ラインに重畳する高周波ノイズの低減や、変換効率の更なる向上が望まれている

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

直流電圧を受けて所定のスイッチング周波数交流信号に変換する上流側の交流変換回路(1)と、前記交流信号を直流電圧に変換する下流側の同期整流回路(2)とが、出力巻線センタタップを設けた高周波トランス(TR)で結合されて構成され、前記同期整流回路(2)は、高周波トランスの出力巻線の両端に接続されるON/OFF制御可能な第1と第2の一対のスイッチング素子(Q5,Q6)と、前記一対のスイッチング素子の一方又は双方のON動作時に、高周波トランスの出力巻線に流れる電流流通するコイル素子(L2)を配置して構成された電源ライン(LN)と、前記一対のスイッチング素子(Q5,Q6)の各々に、並列接続されるダイオード(D1/D2)及びコンデンサ(C1/C2)の直列回路と、前記一対のスイッチング素子(Q5,Q6)の各々の動作に関連してON/OFF制御される一対の出力制御素子(Q7,Q8)を有して構成され、前記出力制御素子(Q7,Q8)の一方のON動作に対応して、前記コンデンサ(C1/C2)の一方の充電電荷を前記電源ライン(LN)に供給する回生制御回路(CTL)と、を設けたことを特徴とするDC−DCコンバータ

請求項2

第1スイッチング素子(Q5)をON/OFF制御する第1制御信号(S1)と、第2スイッチング素子(Q6)をON/OFF制御する第2制御信号(S2)は、互いのOFF制御期間が重複しない一方、互いのON制御期間が重複するよう構成されている請求項1に記載のDC−DCコンバータ。

請求項3

第1スイッチング素子(Q5)のOFF遷移時からON遷移時まのでOFF期間に、第1スイッチング素子(Q5)に対応する第1コンデンサ(C1)に充電された電荷が、第1スイッチング素子(Q5)のON遷移時まで放電しないよう制御する第1遅延回路(DY1)が、前記回生制御回路(CTL)に設けられて、第1の出力制御素子(Q7)は、第1遅延回路(DY1)の出力を受けているON動作するよう構成されている請求項1又は2に記載のDC−DCコンバータ。

請求項4

第2スイッチング素子(Q6)のOFF遷移時からON遷移時まのでOFF期間に、第2スイッチング素子(Q6)に対応する第2コンデンサ(C2)に充電された電荷が、第2スイッチング素子(Q6)のON遷移時まで放電しないよう制御する第2遅延回路(DY2)が、前記回生制御回路(CTL)に設けられて、第2の出力制御素子(Q8)は、第2遅延回路(DY2)の出力を受けているON動作するよう構成されている請求項1〜3の何れかに記載のDC−DCコンバータ。

請求項5

第1遅延回路は、第1コンデンサ(C1)の両端電圧基準電圧(Vr)と比較する第1コンパレータと、第1コンパレータの出力と第1制御信号(S1)の論理積論理出力する第1ゲート回路とを有して構成されている請求項3に記載のDC−DCコンバータ。

請求項6

第2遅延回路は、第2コンデンサ(C2)の両端電圧を基準電圧(Vr)と比較する第2コンパレータと、第2コンパレータの出力と第2制御信号(S2)の論理積を論理出力する第2ゲート回路とを有して構成されている請求項4に記載のDC−DCコンバータ。

請求項7

ダイオード(D1/D2)及びコンデンサ(C1/C2)の直列回路には、抵抗(R1/R2)とコンデンサ(C3/C4)が直列接続されたスナバ回路が並列接続されている請求項1〜6の何れか記載のDC−DCコンバータ。

請求項8

前記電源ライン(LN)は、センタタップ(Tc)を設けた高周波トランス(TR)のセンタタップに設けられている請求項1〜7の何れかに記載のDC−DCコンバータ。

技術分野

0001

本発明は、ノイズの発生を抑制すると共に、変換効率を高めたDC−DCコンバータに関する。

背景技術

0002

HEV(Hybrid Electric Vehicle)式の電気自動車の普及や、EV(Electric Vehicle)式の電気自動車の実用化に伴い車載用DC−DCコンバータの研究が盛んであり、本発明者も各種の構成を提案している(例えば、特許文献1〜特許文献7)。

先行技術

0003

特開2013−258789号公報
特開2011−250598号公報
特開2011−172423号公報
特開2011−172422号公報
特開2011−120389号公報
特開2011−120388号公報
特開2011−030335号公報

発明が解決しようとする課題

0004

しかし、電源ライン重畳する高周波ノイズの低減や、変換効率の更なる向上が望まれている。ここで、車載用コンバータ配置スペースや、昨今の電子素子高集積化及び高性能化に鑑みると、多少の部品点数の増加は問題にならない。

0005

本発明は、上記の実情を踏まえて完成されたものであって、電源ラインのノイズの低減と、更なる電源効率の向上を実現するDC−DCコンバータを提供することを目的とする。

課題を解決するための手段

0006

上記の目的を達成するため、本発明に係るDC−DCコンバータは、直流電圧を受けて所定のスイッチング周波数交流信号に変換する上流側の交流変換回路(1)と、前記交流信号を直流電圧に変換する下流側の同期整流回路(2)とが、出力巻線センタタップを設けた高周波トランス(TR)で結合されて構成され、前記同期整流回路(2)は、高周波トランスの出力巻線の両端に接続されるON/OFF制御可能な第1と第2の一対のスイッチング素子(Q5,Q6)と、前記一対のスイッチング素子の一方又は双方のON動作時に、高周波トランスの出力巻線に流れる電流流通するコイル素子(L2)を配置して構成された電源ライン(LN)と、前記一対のスイッチング素子(Q5,Q6)の各々に、並列接続されるダイオード(D1/D2)及びコンデンサ(C1/C2)の直列回路と、前記一対のスイッチング素子(Q5,Q6)の各々の動作に関連してON/OFF制御される一対の出力制御素子(Q7,Q8)を有して構成され、前記出力制御素子(Q7,Q8)の一方のON動作に対応して、前記コンデンサ(C1/C2)の一方の充電電荷を前記電源ライン(LN)に供給する回生制御回路(CTL)と、を設けて構成されている。

0007

本発明では、構成の明確化のため、便宜上、ダイオードなる用語を使用するが、一方向電流素子を総称する意味で使用しており、具体的な電子素子としてのダイオードを意味しない。コンデンサについても同様であり、蓄電機能を有する電子素子を意味するに過ぎない。なお、カッコ書きした引用記号は、構成の明確化のため、実施例の回路素子を例示しているに過ぎず、権利範囲を何ら限定するものではない。

0008

本発明において、第1スイッチング素子(Q5)をON/OFF制御する第1制御信号(S1)と、第2スイッチング素子(Q6)をON/OFF制御する第2制御信号(S2)は、互いのOFF制御期間が重複しない一方、互いのON制御期間が重複するよう構成されているのが好適である。

0009

また、第1スイッチング素子(Q5)のOFF遷移時からON遷移時まのでOFF期間に、第1スイッチング素子(Q5)に対応する第1コンデンサ(C1)に充電された電荷が、第1スイッチング素子(Q5)のON遷移時まで放電しないよう制御する第1遅延回路(DY1)が、前記回生制御回路(CTL)に設けられて、第1の出力制御素子(Q7)は、第1遅延回路(DY1)の出力を受けているON動作するよう構成されているのが好ましい。

0010

一方、第2スイッチング素子(Q6)のOFF遷移時からON遷移時まのでOFF期間に、第2スイッチング素子(Q6)に対応する第2コンデンサ(C2)に充電された電荷が、第2スイッチング素子(Q6)のON遷移時まで放電しないよう制御する第2遅延回路(DY2)が、前記回生制御回路(CTL)に設けられて、第2の出力制御素子(Q8)は、第2遅延回路(DY2)の出力を受けているON動作するよう構成されているのも好ましい。

0011

第1遅延回路は、好適には、第1コンデンサ(C1)の両端電圧基準電圧(Vr)と比較する第1コンパレータと、第1コンパレータの出力と第1制御信号(S1)の論理積論理出力する第1ゲート回路とを有して構成されている。同様に、第2遅延回路は、好適には、第2コンデンサ(C2)の両端電圧を基準電圧(Vr)と比較する第2コンパレータと、第2コンパレータの出力と第2制御信号(S2)の論理積を論理出力する第2ゲート回路とを有して構成されている。

0012

好ましくは、ダイオード(D1/D2)及びコンデンサ(C1/C2)の直列回路には、抵抗(R1/R2)とコンデンサ(C3/C4)が直列接続されたスナバ回路が並列接続されているべきである。また、前記電源ライン(LN)は、センタタップ(Tc)を設けた高周波トランス(TR)のセンタタップに設けられているべきである。

発明の効果

0013

上記した本発明によれば、電源ラインのノイズの低減と、更なる電源効率の向上を実現するDC−DCコンバータを実現することができる。

図面の簡単な説明

0014

実施例に係るDC−DCコンバータを説明する図面である。
動作フェーズPH1時の動作内容を説明する図面である。
動作フェーズPH3時の動作内容を説明する図面である。
動作フェーズPH2時や動作フェーズPH4時の動作内容を説明する図面である。

実施例

0015

以下、実施例に基づいて本発明を更に詳細に説明する。図1は、実施例に係るDC−DCコンバータを説明する図面であり、全体回路構成図1(a))と、遅延回路の回路構成(図1(b))と、回路動作を説明するタイムチャート図1(c)〜図1(g))と、を示している。

0016

図1(a)に示す通り、実施例のDC−DCコンバータは、直流電圧を受けて所定のスイッチング周波数の交流信号を生成する交流変換回路1と、交流変換回路1が生成した交流信号を直流電圧に変換する同期整流回路2とが、高周波トランスTRで電磁結合されて構成されている。図示の通り、高周波トランスTRは、出力巻線にセンタタップTcを設けて構成されている。

0017

交流変換回路1は、各々、IGBT(Insulated Gate Bipolar Transistor)などで実現される4個のスイッチング素子Q1〜D4が、フルブリッジ型に接続されて構成されている。そして、各スイッチング素子Q1〜D4が、所定のスイッチング周波数でON/OFF制御されることで交流信号が生成され、生成された交流信号が、チョークコイルL1を経由して、高周波トランスTRの一次巻線に供給されるよう構成されている。

0018

特に限定されるものではないが、本実施例では、第1群のスイッチング素子Q1,Q4のゲート端子には、第1の駆動制御信号UT1が供給され、第2群のスイッチング素子Q2,Q3には、第2の駆動制御信号OUT2が供給されることにする。

0019

そのため、以下の説明では、交流変換回路1は、(1)第2群のスイッチング素子Q2,Q3のOFF動作状態で、第1群のスイッチング素子Q1,Q4がON動作する第1動作フェーズPH1と、(2)第1群のスイッチング素子Q1,Q4がON動作からOFF動作移行する第2動フェーズPH2と、(3)第1群のスイッチング素子Q1,Q4のOFF動作状態で、第2群のスイッチング素子Q2,Q3がON動作する第3動作フェーズPH3と、(4)第2群のスイッチング素子Q2,Q3がON動作からOFF動作に移行する第4動作フェーズPH4と、がこの順番で繰り返されることになる(図1(c)及び図1(d)参照)。

0020

次に、同期整流回路2は、高周波トランスTRの二次巻線の一方端子T1に接続される第1スイッチング素子Q5と、二次巻線の他方端子T2に接続される第2スイッチング素子Q6と、高周波トランスTRのセンタタップTcに接続されるチョークコイルL2を有する電源ラインLNと、電源ラインLNに回生電流を供給する回生制御回路CTLとを有して構成されている。

0021

図示の通り、チョークコイルL2の一方端子が、二次巻線のセンタタップTcに接続される一方、チョークコイルL2の他方端子とグランド間平滑コンデンサC5が接続されることで、DC−DCコンバータの電源ラインLNを形成している。

0022

第1と第2のスイッチング素子Q5,Q6は、本実施例では、例えば、NチャンネルMOSで構成され、各スイッチング素子Q5,Q6のソース端子ドレイン端子の間には、抵抗R1/R2とコンデンサC3/C4が直列接続された第1と第2のRCスナバ回路と、ダイオードD1/D2とコンデンサC1/C2が直列接続された第1と第2の充電回路とが各々接続されている。

0023

特に限定されるものではないが、実施例の場合、第1と第2のスイッチング素子Q5,Q6だけでなく、第1と第2のスナバ回路及び充電回路についても、同一特性の回路素子で構成されている。

0024

図1(a)に示す通り、スイッチング素子Q5,Q6のゲート端子には、位相の異なる2つの動作制御信号S1,S2が、ドライバ回路Drを経由して供給されている。ここで、ドライバ回路Drとしては、好適には、過電流制限機能を有する高耐圧のドライバIC(例えば、AUIRS21271S)が使用される。なお、この点は、他のドライバ回路Drについても同様である。

0025

位相の異なる2つの動作制御信号S1、S2は、適宜に選択されるが、ここでは、第1の駆動制御信号OUT1を論理反転させた第1動作制御信号S1と、第2の駆動制御信号OUT2を論理反転させた第2動作制御信号S2を使用している(図1(e)及び図1(f)参照)。

0026

回生制御回路CTLは、第1充電回路のコンデンサC1の出力Vinを受ける第1遅延回路DY1と、第2充電回路のコンデンサC2の出力Vinを受ける第2遅延回路DY2と、NチャンネルMOSで構成された第1と第2の出力制御素子Q7,Q8と、各出力制御素子Q7,Q8を駆動するドライバDr,Drと、一方向電流素子たるダイオードD3と、チョークコイルL3と、を有して構成されている。

0027

ダイオードD3は、出力制御素子Q7,Q8のソース端子からグランドに向かう電流を阻止する方向に接続されている。そして、2つの出力制御素子Q7,Q8のソース端子は、チョークコイルL3を経由して電源ラインLNに接続されている。

0028

第1と第2の遅延回路DY1,DY2は同一構成であり、図1(b)に示す通り、コンデンサC1/C2から受ける入力電圧Vinを分圧する分圧抵抗R3,R4と、分圧抵抗R3,R4で分圧された分圧電圧Vs(=Vin*R4/(R3+R4))を基準電圧Vrと比較するコンパレータCMと、コンパレータCMの出力Vmを受けて論理AND動作をするゲート回路GTと、を有して構成されている。

0029

図示の通り、基準電圧Vrは、コンパレータCMの反転入力端子(−)に供給される一方、分圧電圧Vsは、コンパレータCMの非反転入力端子(+)に供給されている。そのため、分圧電圧Vsが基準電圧Vrを上回る場合に限り、コンパレータ出力VmがHレベルとなる。

0030

また、遅延回路のゲート回路GTには、コンパレータ出力Vmと共に、動作制御信号S1/S2が供給されており、2つの信号の論理積が出力されるよう構成されている。そのため、Hレベルのコンパレータ出力Vmは、動作制御信号S1/S2がHレベルの場合に限り、Hレベル出力Voとして、ドライバDrに供給されることになる。

0031

ここで、ドライバDrは入力信号同相の信号を、出力制御素子Q7/Q8のゲート端子に出力するよう構成されているので、結局、出力制御素子Q7/Q8は、コンパレータ出力VmがHレベルであって、且つ、動作制御信号S1/S2がHレベルの場合に限りON動作することになる。

0032

図1(a)に示す通り、出力制御素子Q7/Q8のドレイン端子には、コンデンサC1/C2の両端電圧Vinが供給されているので、出力制御素子Q7/Q8のON動作時には、コンデンサC1/C2の充電電荷が、出力制御素子Q7/Q8を経由して放電して、チョークコイルL3に供給されることになる。そして、動作状態では、チョークコイルL3が、出力制御素子Q7/Q8を経由して、LC直列共振回路を構成しており、コンデンサC1/C2の放電終了時に出力制御素子Q7/Q8がOFF遷移することになる。

0033

続いて、以上の回路構成を有する実施例のDC−DCコンバータについて、その回路動作を確認的に説明する。先に説明した通り、交流変換回路1は、第1動作フェーズPH1→第2動作フェーズPH2→第3動作フェーズPH3→第4動作フェーズPH4の順番で内部動作を遷移させている(図1(c)、図1(d)参照)。

0034

<第1動作フェーズPH1>
先ず、第1動作フェーズPH1時の動作から説明すると、第1動作フェーズPH1では、第1群のスイッチング素子Q1,Q4がON状態であり、図2に示す通り、高周波トランスTRに図示下向きの一次電流が流れる。

0035

図1(f)に示す通り、第1動作フェーズPH1では、第2スイッチング素子Q6がON状態であるので、高周波トランスTRの二次側には、その出力端子T2からセンタタップTcに向う二次電流Ioが流れ、これがチョークコイルL2の充電電流Ioとして電源ラインLNに流れる(図2及び図1(g)参照)。

0036

ところで、第1動作フェーズPH1の初期タイミングにおいて、それまでON状態であった第1スイッチング素子Q5がOFF遷移するので(図1(e))、この急変に対応して、第1スイッチング素子Q5のドレイン端子(A点)には、少なからず振動するサージ電圧が発生することになる(図2(b)参照)。

0037

但し、このサージ電圧は、本実施例の構成では、ダイオードD1を経由してコンデンサC1を充電すると共に、抵抗R1とコンデンサC3で構成された第1スナバ回路で適宜に吸収される。そして、コンデンサC1が充電されることに対応して(図4(d)参照)、遅延回路DY1のコンパレータCMの出力Vmは、Hレベルとなる(図4(e)参照)。

0038

しかし、この第1動作フェーズPH1時には、動作制御信号S1がLレベルであるので(図4(c))、遅延回路DY1のゲート回路GTの出力VoはLレベルを維持し(図4(f)参照)、これに対応して、出力制御素子Q7がOFF状態を維持する。そのため、コンデンサC1の充電電荷が放電されることはなく、コンデンサC1の両端電圧Vinは、サージ電圧の最高レベルにほぼ維持されることなる。

0039

<第3動作フェーズPH3>
続いて、第3動作フェーズPH3時の動作について図3に基づいて説明する。交流変換回路1の第3動作フェーズPH3では、第2群のスイッチング素子Q2,Q3がON状態であり、図3に示す通り、高周波トランスTRの一次側には、図示上向きの一次電流が流れる。

0040

一方、同期整流回路2では、この第3動作フェーズPH3時、第1スイッチング素子Q5がON状態であるので(図1(e)参照)、高周波トランスTRの二次側には、その出力端子T1からセンタタップTcに向う二次電流Ioが流れ、これがチョークコイルL2の充電電流Ioとして電源ラインLNに流れる(図3及び図1(g)参照)。

0041

この第3動作フェーズPH3の初期タイミングでは、それまでON状態であった第2スイッチング素子Q6がOFF遷移するので(図1(f)参照)、第2スイッチング素子Q6のドレイン端子(B点)には、少なからず振動するサージ電圧が発生することになる(図3(b)参照)。

0042

但し、このサージ電圧は、本実施例の構成では、ダイオードD2を経由してコンデンサC2を充電すると共に、抵抗R2とコンデンサC4で構成された第2スナバ回路で適宜に吸収される。そして、コンデンサC2が充電されることに対応して、遅延回路DY2のコンパレータCMの出力Vmは、Hレベルとなる。

0043

しかし、この第3動作フェーズPH3のタイミングでは、動作制御信号S2がLレベルであるので(図1(f)参照)、遅延回路DY2のゲート回路GTの出力VoはLレベルを維持し、これに対応して、出力制御素子Q8がOFF状態を維持する。そのため、コンデンサC2の充電電荷が放電されることはなく、コンデンサC2の両端電圧Vinは、サージ電圧(図3(b))の最高レベルにほぼ維持されることなる。

0044

なお、図4には、遅延回路DY2のコンパレータCM出力やANDゲートの出力Voを図示していないが、動作制御信号S2と各部の電圧との位置関係は、動作制御信号S1(図4(c))に対する、コンデンサC1の充電電圧Vin(図4(d))や、コンパレータCMの出力Vm(図4(e))や、ゲート回路GTの出力Vo(図4(f))と同じである。

0045

<第2動作フェーズPH2、第4動作フェーズPH4>
続いて、第2動作フェーズPH2と、第4動作フェーズPH4における同期整流回路2の動作を説明する。図4(a)に示す通り、これらの動作タイミングでは、交流変換回路1のスイッチング素子Q1〜Q4は全てOFF状態である。

0046

一方、同期整流回路2における第1と第2のスイッチング素子Q5,Q6は、共にON状態であるので、グランドから高周波トランスTRのセンタタップTcに向かう電流経路が形成され、チョークコイルL2の放電電流が、図示の向きに流れることになる(図4及び図1(g)参照)。

0047

そして、図4(c)に示す通り、第2動作フェーズPH2は、動作制御信号S1がHレベルに立上ることで開始される。そのため、動作制御信号S1の立上りタイミングに同期して、第1遅延回路DY1のゲート回路GTの出力VoがHレベルとなり、これに対応して第1出力制御素子Q7がON遷移することで、コンデンサC1の充電電荷の放電が開始される。

0048

充電電荷の放電経路は、コンデンサC1→第1出力制御素子Q7→チョークコイルL3→電源ラインLNであり、この放電動作は、コンデンサC1の両端電圧Vinが基準電圧Vrを下回るまで継続される。そして、コンデンサC1の両端電圧Vinが基準電圧Vrを下回った後は、第1出力制御素子Q7がOFF状態となるので、その後は、遅延回路DY1が、他の回路に影響を与えるおそれがない。

0049

以上の関係は、動作制御信号S2がHレベルに立上ることで開始される第4動作フェーズPH4の場合も基本的に同じである。すなわち、第4動作フェーズPH4では、コンデンサC2の充電電荷が、コンデンサC2→第2出力制御素子Q8→チョークコイルL3→電源ラインLNの経路で放電され、この放電動作は、コンデンサC2の両端電圧Vinが基準電圧Vrを下回るまで継続される。

0050

このように、本実施例では、第1動作フェーズPH1でコンデンサC1に充電された静電エネルギーが、第2動作フェーズPH2で電源ラインLNに回生され、第3動作フェーズPH3でコンデンサC2に充電された静電エネルギーが、第4動作フェーズPH4で電源ラインLNに回生されるので、余分なエネルギー回収することで、変換効率を効果的に改善することができる。

0051

また、エネルギー回収タイミングを敢えて一動作フェーズ遅らせることで、サージ電圧に重畳されるノイズ成分リンギング成分)を、コンデンサC1/C2で吸収することでき、電源ラインにノイズ成分が重畳することも確実に解消される。

0052

また、エネルギー回収タイミングを敢えて一動作フェーズ遅らせることで、増加傾向コイル充電電流Io(図1(g)参照)に、回生電流を付加するのではなく、減少傾向のコイル放電電流コンデンサIo(図1(g)参照)に、回生電流を付加するので、出力電流Ioの変動分を抑制することができ、この意味でも効果的である。

0053

以上、本発明の実施例について具体的に説明したが、具体的な記載内容は特に本発明を限定するものではない。すなわち、実施例では、説明の便宜上、フルブリッジ型の交流変換回路1が、基本動作するよう説明したが、基本動作に代えて、位相シフト方式制御動作を採っても良いことは勿論である。また、上流側の交流変換回路1は、直流電圧を受けて高周波信号に変換するものであれば、如何なる回路構成であっても良い。

0054

1交流変換回路
2同期整流回路
TR高周波トランス
Q5 第1スイッチング素子
Q6 第2スイッチング素子
L2コイル素子
LN電源ライン
Q7出力制御素子
Q8 出力制御素子
CTL回生制御回路

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

該当するデータがありません

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

  • ブラザー工業株式会社の「 スイッチング電源」が 公開されました。( 2019/09/12)

    【課題】構成を複雑にすることなく、軽負荷、一定負荷のいずれの状態であっても、二次側の過電圧に対する保護機能を適切に実行する。【解決手段】スイッチング電源1は、トランス11の二次側の出力電圧が目標電圧と... 詳細

  • シャープ株式会社の「 内部電圧発生回路」が 公開されました。( 2019/09/12)

    【課題】ノイズの抑制機能を向上する。【解決手段】内部電圧発生回路は、負電圧発生回路(P,N)を備え、負電圧発生回路(P,N)は、並列接続され、駆動信号が信号駆動回路(21)から互いに逆位相にてチャージ... 詳細

  • ニチコン株式会社の「 電気機器用筐体」が 公開されました。( 2019/09/12)

    【課題】錆の発生を抑制しつつ、電気的な接続状態を確保し得る電気機器用筐体を安価に提供する。【解決手段】第1のパネルに形成された第1のネジ孔に螺合されるネジタップ部を有する第1のネジ部材と、前記第1のネ... 詳細

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

該当するデータがありません

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ