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技術 半導体装置

出願人 株式会社ソシオネクスト
発明者 鈴木輝夫
出願日 2015年8月11日 (4年6ヶ月経過) 出願番号 2015-158995
公開日 2017年2月16日 (3年0ヶ月経過) 公開番号 2017-037991
状態 特許登録済
技術分野 半導体集積回路
主要キーワード 人体帯電 パワーレール 入出力信号端子 順方向ダイオード 電源間容量 レシーバ側 マクロ回路 静電気帯電
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図面 (8)

課題

複数のドメインを有し、ESD保護回路が小さく、より良好なESD保護が行われる半導体装置の実現。

解決手段

第1高電源線12、第1低電源線11および第1パワークランプ回路23を含む第1ドメインと、分離した第2高電源線14および第2低電源線13および第2パワークランプ回路23を含み、電源間容量が第1ドメインより小さい第2ドメインと、双方向ダイオード15と、を有し、第1ドメインのクロスドメイン回路22は、信号用PMOSトランジスタCPTr1と信号用NMOSトランジスタCNTr1を含むインバータと、第1高電源線とCPTr1間に接続された遮断用PMOSトランジスタCPTr11と、CPTr11のゲートと第1低電源線間に接続され、ゲートがドレインに接続された制御用NMOSトランジスタCNTr12と、を有し、CNTr12のドレイン−ソース間容量は、CPTr11のソース−ゲート間の寄生容量より小さい半導体装置。

概要

背景

半導体装置では、電源電圧の異なる回路混載することが行われる。電源電圧の異なる複数の回路を搭載する場合、電源線を分離する必要がある。この場合、低(電位)電源線および高(電位)電源線の両方を分離する場合と、低電源線は共通に接続し、高電源線のみを分離する場合がある。また、同じ電源電圧であっても、アナログ回路などのノイズの影響を受けやすい回路については、高電源線と低電源線の両方の電源線を分離することが行われる。低電源線を分離する場合、2つの低電源線は同じ電位であり、2つの低電源線の間に双方向ダイオードを接続する場合がある。これにより、2つの低電源線は実質的に分離され、電位の安定性が向上する。双方向ダイオードを接続した場合でも、2つの低電源線は、分離していると呼ばれるのが一般的である。ここでも、低電源線および高電源線の両方が分離され、低電源線が双方向ダイオードで接続された複数のドメインを有する半導体装置が対象である。低電源線および高電源線の両方が分離された回路部分をドメインと称する。

半導体装置では、静電気放電(Electro Static Discharge:ESD)によって損傷および誤動作が発生するなどの影響を受けることが知られており、放電から半導体装置を保護する保護回路を設けることが行われる。半導体装置を損傷するESDモデルとして、外部静電気帯電物体からの損傷モデル人体帯電モデルなど)、半導体装置自体静電気帯電による損傷モデル(Charged Device Model: CDM)等があり、それらに対する試験方法なども規定されている。保護回路は、これらのESDモデルに対応する放電から半導体装置を保護する。ESDモデルに対応する保護回路は、外部との端子直接接続される配線およびその配線に接続される素子について設けられる。

半導体装置が、1つの共通の高電源線および1つの共通の低電源線を有する場合には、外部端子に接続される部分に保護回路を設ければよい。しかし、半導体装置が複数のドメインを有する場合、ドメイン間の信号経路がESDの影響を受け、信号経路の素子を損傷するという問題がある。そのため、複数のドメインを有する半導体装置では、ドメイン間の信号経路についてもESDを考慮し、保護する必要があることが知られている。

概要

複数のドメインを有し、ESD保護回路が小さく、より良好なESD保護が行われる半導体装置の実現。第1高電源線12、第1低電源線11および第1パワークランプ回路23を含む第1ドメインと、分離した第2高電源線14および第2低電源線13および第2パワークランプ回路23を含み、電源間容量が第1ドメインより小さい第2ドメインと、双方向ダイオード15と、を有し、第1ドメインのクロスドメイン回路22は、信号用PMOSトランジスタCPTr1と信号用NMOSトランジスタCNTr1を含むインバータと、第1高電源線とCPTr1間に接続された遮断用PMOSトランジスタCPTr11と、CPTr11のゲートと第1低電源線間に接続され、ゲートがドレインに接続された制御用NMOSトランジスタCNTr12と、を有し、CNTr12のドレイン−ソース間容量は、CPTr11のソース−ゲート間の寄生容量より小さい半導体装置。

目的

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1高電源線、第1低電源線および前記第1高電源線と前記第1低電源線間に設けられた第1パワークランプ回路を含む第1ドメインと、前記第1高電源線から分離した第2高電源線、前記第1低電源線から分離した第2低電源線および前記第2高電源線と前記第2低電源線間に設けられた第2パワークランプ回路を含み、電源間容量が前記第1ドメインの電源間容量より小さい第2ドメインと、前記第1低電源線と前記第2低電源線間に接続された双方向ダイオードと、を有し、前記第2ドメインへ信号を出力する前記第1ドメインのクロスドメイン回路は、直列に接続され、ゲートに前記第2ドメインへの信号が印加される信号用PMOSトランジスタと信号用NMOSトランジスタを含み、前記信号用NMOSトランジスタが前記第1低電源線に接続されたインバータと、前記第1高電源線と前記信号用PMOSトランジスタ間に接続された遮断用PMOSトランジスタと、前記遮断用PMOSトランジスタのゲートと前記第1低電源線の間に接続され、ゲートがドレインに接続された制御用NMOSトランジスタと、を有し、前記制御用NMOSトランジスタのドレイン−ソース間容量は、前記遮断用PMOSトランジスタのソース−ゲート間の寄生容量より小さいことを特徴とする半導体装置

請求項2

前記信号用NMOSトランジスタに並列に接続された接地用NMOSトランジスタをさらに有する請求項1に記載の半導体装置。

請求項3

前記制御用NMOSトランジスタのドレインと、前記遮断用PMOSトランジスタのゲートとの間に、抵抗をさらに有する請求項1または2に記載の半導体装置。

技術分野

0001

本発明は、半導体装置に関する。

背景技術

0002

半導体装置では、電源電圧の異なる回路混載することが行われる。電源電圧の異なる複数の回路を搭載する場合、電源線を分離する必要がある。この場合、低(電位)電源線および高(電位)電源線の両方を分離する場合と、低電源線は共通に接続し、高電源線のみを分離する場合がある。また、同じ電源電圧であっても、アナログ回路などのノイズの影響を受けやすい回路については、高電源線と低電源線の両方の電源線を分離することが行われる。低電源線を分離する場合、2つの低電源線は同じ電位であり、2つの低電源線の間に双方向ダイオードを接続する場合がある。これにより、2つの低電源線は実質的に分離され、電位の安定性が向上する。双方向ダイオードを接続した場合でも、2つの低電源線は、分離していると呼ばれるのが一般的である。ここでも、低電源線および高電源線の両方が分離され、低電源線が双方向ダイオードで接続された複数のドメインを有する半導体装置が対象である。低電源線および高電源線の両方が分離された回路部分をドメインと称する。

0003

半導体装置では、静電気放電(Electro Static Discharge:ESD)によって損傷および誤動作が発生するなどの影響を受けることが知られており、放電から半導体装置を保護する保護回路を設けることが行われる。半導体装置を損傷するESDモデルとして、外部静電気帯電物体からの損傷モデル人体帯電モデルなど)、半導体装置自体静電気帯電による損傷モデル(Charged Device Model: CDM)等があり、それらに対する試験方法なども規定されている。保護回路は、これらのESDモデルに対応する放電から半導体装置を保護する。ESDモデルに対応する保護回路は、外部との端子直接接続される配線およびその配線に接続される素子について設けられる。

0004

半導体装置が、1つの共通の高電源線および1つの共通の低電源線を有する場合には、外部端子に接続される部分に保護回路を設ければよい。しかし、半導体装置が複数のドメインを有する場合、ドメイン間の信号経路がESDの影響を受け、信号経路の素子を損傷するという問題がある。そのため、複数のドメインを有する半導体装置では、ドメイン間の信号経路についてもESDを考慮し、保護する必要があることが知られている。

0005

特開平09−293832号公報
特開平11−191732号公報
特開2002−246555号公報

先行技術

0006

"ESDProtection Design for Mixed-Power Domains in 90nm CMOS with New Efficient Power Clamp and GND Current Trigger (GCT) Technique" Mototsugu Okushima, EOS/ESD SYMPOSIUM 06-205

発明が解決しようとする課題

0007

前述のように、複数のドメインを設ける場合、各ドメインの端子に接続される部分のESD保護だけでなく、ドメイン間、すなわちクロスドメイン部の信号経路についてもESD保護を行う必要がある。クロスドメイン部の信号線にCDMに対応する保護回路を設ける場合、すべての信号線について保護回路を設ける必要があり、保護回路の個数が非常に多くなる。ESD保護回路は比較的面積の大きな回路であり、多数の保護回路を設けるには大きな回路面積を必要とするという問題があった。近年、半導体装置の設計は、各種の回路について概略の設計が終了している回路ブロックがあらかじめ用意され、その中から仕様を満たす回路ブロックを選択して配置し、ブロック間のインターフェース部を設計するという手法が採用されている。複数のドメインを有する半導体装置を設計する場合には、各ドメインを選択して配置した後、クロスドメイン部の設計を行うが、クロスドメイン部の保護回路があまり大きくなると、想定したエリア内に収めることができず、再設計という事態になることがある。このため、あまり大きな面積の保護回路を設けることを前提として設計を行うことは難しいのが現状である。そのため、クロスドメイン部の保護回路をできるだけ小さくすることが求められている。

0008

実施形態によれば、複数のドメインを有し、ESD保護回路が小さく、より良好なESD保護が行われる半導体装置が実現される。

課題を解決するための手段

0009

本発明の第1の態様の半導体装置は、第1ドメインと、第2ドメインと、双方向ダイオードと、を有する。第1ドメインは、第1高電源線、第1低電源線および第1高電源線と第1低電源線間に設けられた第1パワークランプ回路を含む。第2ドメインは、第1高電源線から分離した第2高電源線、第1低電源線から分離した第2低電源線および第2高電源線と第2低電源線間に設けられた第2パワークランプ回路を含み、電源間容量が第1ドメインの電源間容量より小さい。双方向ダイオードは、第1低電源線と第2低電源線間に接続される。第2ドメインへ信号を出力する第1ドメインのクロスドメイン回路は、インバータと、遮断PMOSトランジスタと、制御用NMOSトランジスタと、を有する。インバータは、直列に接続され、ゲートに第2ドメインへの信号が印加される信号用PMOSトランジスタと信号用NMOSトランジスタを含み、信号用NMOSトランジスタが第1低電源線に接続される。遮断用PMOSトランジスタは、第1高電源線と信号用PMOSトランジスタ間に接続される。制御用NMOSトランジスタは、遮断用PMOSトランジスタのゲートと第1低電源線の間に接続され、ゲートがドレインに接続される。制御用NMOSトランジスタのドレイン−ソース間容量は、遮断用PMOSトランジスタのソース−ゲート間の寄生容量より小さい。

発明の効果

0010

実施形態の半導体装置では、クロスドメイン部における良好なESD保護が、小さな回路で実現される。

図面の簡単な説明

0011

図1は、複数のドメインを有する例示の半導体装置の上面図である。
図2は、半導体デバイスに設ける複数のドメインの例を示す図である。
図3は、第1ドメイン(コア部)と第2ドメイン(機能マクロ部)のクロスドメイン部の構成を示す図であり、(A)がクロスドメイン部における構成を、(B)がトランジスタゲート酸化膜破壊を抑制するCDM保護回路を示す。
図4は、実施形態の半導体装置(デバイス)における第1ドメインおよび第2ドメインに関係するクロスドメイン部の構成を示す図である。
図5は、コアクロスドメイン回路からマクロクロスドメイン回路へ出力される信号に関係する部分の回路構成を示す図である。
図6は、図5において、遮断用PMOSトランジスタのソース−ゲート間の寄生容量、および制御用NMOSトランジスタのドレイン−ソース間容量を示した図である。
図7は、CDM試験時における電荷放電経路を説明する図である。

実施例

0012

実施形態について説明する前に、複数ドメインを有する半導体装置、およびESD保護について説明する。

0013

図1は、複数のドメインを有する例示の半導体装置の上面図である。
半導体装置(デバイス)1は、4辺に沿って配置された複数の端子2と、低(VSS)電源線3と、複数のドメイン6A−6Dと、を有する。複数の端子2は、ドメイン6Aの高電源線に電源を供給する3個の端子2Aと、ドメイン6Bの高電源線に電源を供給する2個の端子2Bと、ドメイン6Cおよび6Dの高電源線に電源を供給するそれぞれ1個の端子2Cおよび2Dと、を含む。

0014

ドメイン6A−6Dは、内部に低電源線、高電源線および回路部分をそれぞれ有し、各ドメインの低電源線は、低電源線3に接続される。したがって、図1の例示の半導体デバイスでは、ドメイン6A−6Dの低(VSS)電源線は相互に接続されている。ドメイン6A−6Dの高(VDD)電源線は、分離している。ドメイン6Aの高電源線には、3個の端子2Aから電源供給ライン4Aを通してVDD1が供給され、ドメイン6Bの高電源線には、2個の端子2Bから電源供給ライン4Bを通してVDD2が供給される。ドメイン6Cの高電源線には、1個の端子2Cから電源供給ライン4Cを通してVDD3が供給され、ドメイン6Cの高電源線には、1個の端子2Dから電源供給ライン4Dを通してVDD4が供給される。電源供給ライン4A−4Dと低(VSS)電源線3の間に電源クランプ回路5が接続される。電源クランプ回路5は、外部静電気帯電物体による放電の影響から半導体デバイスを保護する回路であり、例えば、広く知られているPRC(Power Rail Clamp)回路などで実現される。

0015

なお、後述する実施形態では、低(VSS)電源線は分離され、双方向ダイオードで接続されている。そして、図示していないが、各低電源線は、複数の端子2の残りの端子のいくつかに接続され、それらの端子には低電源VSSが供給される。さらに、複数の端子2のさらに残りの端子は、外部との入出力信号端子として利用され、その信号線と低電源線3または高電源線との間にはCDM保護回路が設けられる。

0016

図2は、半導体デバイスに設ける複数のドメインの例を示す図である。
半導体デバイス1は、コア部(Core Logic Area)11と、アナログ(Analog)部12と、入出力規格に対応した動作を行うための複数のIF部分(SATA, USB3.0,MIPI,PCI-Express)13、15、16、17と、を有する。さらに、半導体デバイス1は、外部クロックとの同期を行うためのPLL部14と、複数の端子18と、を有する。アナログ部12、複数のIF部分(SATA, USB3.0, MIPI, PCI-Express)13、15、16、17およびPLL部14は、設計時に機能マクロとして提供される。複数の部分(SATA, USB3.0, MIPI, PCI-Express)13、15、16、17、アナログ部12およびPLL部14は、コア部11との間で信号の入出力を行う。一般に、コア部11は、他の部分(ドメイン)に比べて大きな規模の回路を有するため、コア部11の電源間容量は、他の部分(ドメイン)の電源間容量に比べて大きくなっている。

0017

アナログ回路のような雑音の影響を受けやすい回路の場合、高電源線だけでなく、低電源線も分離し、低電源線および高電源線を介した雑音の影響を低減することが望ましい。そこで、ドメインごとに高電源線および低電源線を分離し、複数の低電源線の間には双方向ダイオードを接続することが行われる。これにより、低電源線間の雑音の影響を低減すると共に、単に低電源線を分離した場合に比べて、低電源線の電位の安定性が向上する。各低電源線は端子に接続され、端子を通して0Vが供給される。なお、各ドメインの低電源線および高電源線の間にはESD保護回路が接続される。

0018

以下、電源間容量の大きな第1ドメインと、電源間容量の小さな第2ドメインと、を有し、第1ドメインの低電源線と第2ドメインの低電源線を双方向ダイオードで接続した半導体装置における、ドメイン間の信号経路のESD保護回路について説明する。特に、コア部を第1ドメインとし、機能マクロ部を第2ドメインとし、そのクロスドメイン部における第1ドメイン(コア部)から第2ドメイン(機能マクロ部)への信号経路のCDM保護回路を例として説明する。

0019

図3は、第1ドメイン(コア部)と第2ドメイン(機能マクロ部)のクロスドメイン部の構成を示す図であり、(A)がクロスドメイン部における構成を、(B)がトランジスタのゲート酸化膜の破壊を抑制するCDM保護回路を示す。

0020

第1ドメイン(コア部)は、第2ドメイン(機能マクロ部)との間で信号の入出力を行うコアクロスドメイン部を有し、第2ドメイン(機能マクロ部)は、第1ドメイン(コア部)との間で信号の入出力を行うマクロクロスドメイン部を有する。なお、図1および図2に示すように、2つ以上のドメインとの間で信号の入出力を行う場合には、それぞれのドメインに対するクロスドメイン部を有することになる。

0021

図3は、トランジスタのゲート酸化膜が破壊しやすい、電源間容量の大きなコア部から電源間容量の小さな機能マクロ部への信号経路に関係するクロスドメイン部を示している。コア部のコアクロスドメイン部の出力回路は、PMOSトランジスタCPTr1およびNMOSトランジスタCNTr1を含むドライバ(インバータ)を有しており、このドライバから機能マクロ部への信号S1を出力する。機能マクロ部のマクロクロスドメイン部の入力回路は、PMOSトランジスタMPTr1およびNMOSトランジスタMNTr1を含むレシーバ(インバータ)を有しており、このレシーバでコア部からの信号を受け、信号S1として機能マクロ部の内部に出力する。なお、コア部から機能マクロ部へ複数の信号を送信する場合には、図3の(A)の回路が複数個設けられる。また、機能マクロ部からコア部への信号経路についても同様の回路が使用される。

0022

コア部は、コア低(電位)電源線(VSS_core)11と、コア高(電位)電源線(VDD_core)12と、を有する。CPTr1およびCNTr1は、コア高電源線12とコア低電源線11の間に直列に接続され、CPTr1およびCNTr1の接続ノードから、機能マクロ部への信号が出力される。

0023

機能マクロ部は、マクロ低(電位)電源線(VSS_IP)13と、マクロ高(電位)電源線(VDD_IP)14と、を有する。MPTr1およびMNTr1は、マクロ高電源線14とマクロ低電源線13の間に直列に接続され、MPTr1およびMNTr1のゲートにコア部からの信号が入力される。

0024

コア高電源線12とマクロ高電源線14は分離しており、コア低電源線11とマクロ低電源線13は、分離した上で、双方向ダイオード15で接続されている。

0025

ESD試験のうち、CMD(Charged Device Model)試験は、半導体デバイス自体を帯電させて、任意の1端子から充放電させる試験である。前述のように、各ドメインの電源線間には電源(パワークランプ回路が接続されており、CDM試験時にもパワークランプ回路を介して放電が行われ、さらに双方向ダイオード15を通して電荷が移動(充電または放電)する。しかし、コア高電源−コア低電源間の電源間容量が、マクロ高電源−マクロ低電源間の電源間容量よりも大きいことに起因して、電源線間に電位差が生じ、クロスドメイン部のトランジスタのゲートに高電圧が印加され、そのゲート酸化膜が破壊されるという現象が発生する。この問題は、特に電源間容量の小さなドメインの端子を接地するCDM試験時に発生しやすい。例えば、図3の(A)に構成で、デバイスが正電荷に帯電した状態で、マクロ低電源線13を接地すると、電源間容量の大きなコア部のコア高電源線12の電位の低下が遅れ、コア高電源線12はマクロ低電源線13に対して高電位になる。そのため、CPTr1がオンし、コア高電源線12の高電圧がMNTr1のゲートに印加され、MNTr1のゲート酸化膜が破壊される。

0026

上記のCDM試験におけるトランジスタの破壊を回避するため、図3の(B)に示すように、ゲート酸化膜が破壊されるトランジスタMNTR1のゲートへの信号経路に、保護回路を設けることが行われる。保護回路は、信号経路に直列に接続された抵抗R1と、抵抗R1のレシーバ側ノードとマクロ低電源線13の間に接続されたNMOSトランジスタDNTrと、を有する。DNTrは、ゲートおよびチャネルがマクロ低電源線13に接続される。DNTrは、通常動作時にはオフしているが、CDM試験時には寄生バイポーラ動作により電流が流れ、抵抗R1での電圧降下により、MNTr1のゲートへの高電圧の印加を抑制する。

0027

CDM試験に適合するには、例えば抵抗R1の抵抗値は500Ω以上で、保護用のDNTrのサイズは3μm以上であることが求められ、保護回路は、他の要素に比べてサイズが大きい。コア部から機能デバイス部へ複数の信号を送信する場合には、すべての信号経路についてそれぞれ保護回路を設けるため、半導体デバイス全体でクロスドメイン部の全てに保護回路を配置すると相当な数になり、チップサイズが増大するという問題が生じる。

0028

そのため、クロスドメイン部における保護回路のサイズの低減が求められている。
以下に説明する実施形態の半導体装置は、電源間容量の大きなドメインのクロスドメイン回路における回路構成を工夫し、電源間容量の小さなドメインのクロスドメイン回路におけるトランジスタの破壊を抑制する。

0029

図4は、実施形態の半導体装置(デバイス)における第1ドメインおよび第2ドメインに関係するクロスドメイン部の構成を示す図である。

0030

実施形態の半導体デバイスは、第1ドメインおよび第2ドメインを有し、第1ドメインと第2ドメインの間で信号の入出力を行うクロスドメイン部を有する。なお、ここでは、第1ドメインおよび第2ドメインを有する場合を例として説明するが、3個以上のドメインを有してもよく、その場合にはそれぞれのドメイン間にクロスドメイン部が存在する。ここでは、電源間容量の大きなコア部を第1ドメインとし、電源間容量の小さな機能マクロ部を第2ドメインとする例を説明する。

0031

コア部は、コア低(電位)電源線(VSS_core)11と、コア高(電位)電源線(VDD_core)12と、コア回路21と、コアクロスドメイン回路22と、コアパワーレールクランプ(CPRC)23と、を有する。コア回路21およびコアクロスドメイン回路22は、コア低電源線11およびコア高電源線12からの電源供給で動作する。コア回路21は、多数の論理回路を有する大規模な回路であり、大きな電源間容量を有する。コアクロスドメイン回路22は、コア回路21と機能マクロ部との間の信号の入出力を行う回路である。もし、コア部が、図示の機能マクロ部以外のドメインとの間で信号の入出力を行う場合には、そのためのコアクロスドメイン回路が別途設けられる。CPRC23は、コア低電源線11とコア高電源線12の間に接続されるESD保護回路であり、公知のパワーレールクランプ回路等で実現されるので、説明は省略する。

0032

機能マクロ部は、マクロ低(電位)電源線(VSS_IP)13と、マクロ高(電位)電源線(VDD_IP)14と、マクロ回路31と、マクロクロスドメイン回路32と、マクロパワーレールクランプ(MPRC)33と、を有する。マクロ回路31およびマクロクロスドメイン回路32は、マクロ低電源線13およびマクロ高電源線14からの電源供給で動作する。マクロ回路31は、特定の機能を実現する比較的小規模な回路であり、コア回路に比べて電源間容量が小さい。マクロクロスドメイン回路32は、マクロ回路31とコアクロスドメイン回路22との間の信号の入出力を行う回路である。もし、マクロ部が、図示のコア部以外のドメインとの間で信号の入出力を行う場合には、そのためのマクロクロスドメイン回路が別途設けられる。MPRC33は、マクロ低電源線13とマクロ高電源線14の間に接続されるESD保護回路であり、公知のパワーレールクランプ回路等で実現されるので、説明は省略する。

0033

コア高電源線12とマクロ高電源線14は分離しており、コア低電源線11とマクロ低電源線13は、分離した上で、双方向ダイオード15で接続されている。

0034

図5は、コアクロスドメイン回路22からマクロクロスドメイン回路32へ出力される信号に関係する部分の回路構成を示す図である。図5に示した部分は、図3の(A)で説明したように、CDM試験時に、マクロクロスドメイン回路32のトランジスタの破壊が問題になる部分である。

0035

図3の(A)と比較して明らかなように、実施形態のクロスドメイン部は、コアクロスドメイン回路22の出力回路の構成が異なり、マクロクロスドメイン回路32の入力回路の構成は同じである。

0036

コアクロスドメイン回路22の出力回路は、PMOSトランジスタCPTr1と、NMOSトランジスタNPTr1と、を有する。CPTr1およびNPTr1は、図3の(A)のトランジスタに対応し、インバータを形成する。コアクロスドメイン回路22の出力回路は、コア高電源線12とCPTr1の間に接続されたPMOSトランジスタCPTr11と、NPTr1に並列に接続されたNMOSトランジスタCNTr11と、をさらに有する。コアクロスドメイン回路22の出力回路は、さらに、CPTr11およびCNTr11のゲートに接続されるノードAとコア低電源線11の間に接続されたNMOSトランジスタCNTr12を有する。CNTr12のゲートは、ドレイン、すなわちノードAに接続される。したがって、CNTr12は、ダイオード接続され、コア低電源線11からノードAの方向を順方向とするダイオードを形成する。また、CNTr12のドレインとCPTr11のゲートの間に抵抗R2を配置する。CPTr1およびNPTr1のゲートには、コア回路21からマクロ回路31への信号S1が印加され、CPTr1とNPTr1の接続ノードから、マクロクロスドメイン回路32への信号が出力される。

0037

以上の通り、図5のコアクロスドメイン回路22の出力回路は、図3の(A)のCPTr1およびNPTr1からなるインバータに、CPTr11、CNTr11およびCNTr12を追加した構成を有する。なお、CNTr11は、必須ではない。また、抵抗R2は、必須ではない。

0038

図5の構成では、CPTr1、CPTr11、NPTr1およびCNTr11は、信号S1およびノードAの信号を入力とするNOR回路を形成し、CNTr12がノードAの信号を生成する制御部を形成するといえる。

0039

図5の出力回路で、CPTr11のソース−ゲート間の寄生容量が、CNTr12のドレイン−ソース間容量より大きくなるように設定されている。

0040

図6は、図5において、CPTr11のソース−ゲート間の寄生容量C1、およびCNTr12のドレイン−ソース間容量C2を示した図である。容量値は、C1>C2である。

0041

図7は、CDM試験時における電荷の放電経路を説明する図である。
図7では、図6に加えて、コアパワーレールクランプ(CPRC)23およびマクロパワーレールクランプ(MPRC)33が示され、さらにコア部の電源間容量をC11で、マクロ部の電源間容量をC12で示している。
以下、図7を参照して、実施形態の半導体デバイスのクロスドメイン部の動作について説明する。

0042

通常動作時には、コア低電源線11およびマクロ低電源線13に0Vが印加され、コア高電源線12およびマクロ高電源線14に同じまたは異なる高電圧が印加される。容量C1およびC2の容量比の関係で、ノードAは高レベルになり、CNTr12が導通し、ノードAは低レベルになる。これにより、CPTr11はオンし、CNTr11はオフし、出力回路は、信号S1を受けるインバータとして機能する。

0043

次に、MNTr1のゲート酸化膜の破壊が問題になるCDM試験時にマクロ低電源線13を接地した場合を考える。半導体デバイスが正に帯電(例えば、+500V)された状態で、マクロ低電源線13を接地する。これにより、破線で示すように、マクロ部の電荷は、C12の一方の端子からマクロ低電源線13を介してグランドに流れると共に、C12の他方の端子からマクロ高電源線14、MPCR33およびマクロ低電源線13を介してグランドに流れる。これにより、配線抵抗の関係で時間差があるが、マクロ部は最終的には0Vになる。

0044

一方、コア部の電荷は、C11の一方の端子からコア低電源線11を通り、双方向ダイオード15およびマクロ低電源線13を介してグランドに流れる。さらに、コア部の電荷は、C11の他方の端子からコア高電源線12、CPRC23、コア低電源線11、双方向ダイオード15およびマクロ低電源線13を介してグランドに流れる。このように、C11がC12より大きく、コア部の電荷がグランドに流れるまでの経路が長い上、双方向ダイオードのオン抵抗があり、電流量も多いため、コア高電源線12の電圧低下は、マクロ低電源線13に比べて遅延する。これが図3で説明したMNTr1のゲート酸化膜の破壊を発生させていた。

0045

これに対して、実施形態では、上記のように位置による電圧低下の時間差があるため、コア低電源線11はコア高電源線12に比べて電位が先に低下し、コア高電源線12の電位がコア低電源線11の電位より高い状態が生じる。そのため、C1とC2の容量比の関係で、ノードAは高レベルになり、CPTr11はオフする。これにより、コア高電源線12の高電圧が、CPTr11およびCPTr1を介してMNTr1のゲートに印加されるにくくなり、MNTr1のゲート酸化膜の破壊を抑制できる。また、CDMのイベントは短い。そのため、抵抗R2を配置して順方向ダイオードの動作を遅らせることにより、CNTr12が導通してもノードAの電位がコア低電源線11の電位になるまでに、CDMイベントのうちのピーク電流が流れることを終わらせることができる。なお、ノードAの電位がコア低電源線11の電位になるまでにCDMイベントのうちのピーク電流が流れ終わるように、抵抗R2の抵抗値は、C1、C2、CNTr12のサイズとともに、シミュレーション等を用いて設計されてもよい。また、C1、C2、CNTr12のサイズによっては、抵抗R2を配置しなくてもよい。

0046

以上説明したように、実施形態の半導体デバイスのクロスドメイン部の出力回路は、CPTr11およびCNTr12を追加するが(CNTr11は必須でない)、図3の(B)のCDM保護回路に比べて小さな回路面積で実現できる。また、CPTr11がオフして高電圧がゲートに印加される経路自体が生じないので、CDM試験に対して高い耐性を有する。さらに、図3の(B)のCDM保護回路では、500Ω以上の抵抗を信号経路に直列に接続するので、実施形態であれば、このような問題は抑制される。

0047

しかし、実施形態の半導体デバイスのクロスドメイン部の出力回路は、図3の(A)および(B)の出力回路が2個のトランジスタで実現されるのに対して、少なくとも4個のトランジスタを必要とする。さらに、CPTr11が縦積みされ、その抵抗成分動作速度に影響するため、高速動作が必要な回路では、CPTr11およびCPTr1のサイズを大きくする場合がある。そのため、図3の(A)および(B)の出力回路に比べて、トランジスタの個数だけでなく、トランジスタサイズも大きくなる場合がある。それでも、実施形態の出力回路は、図3の(B)のCDM保護回路を使用する場合に比べて回路面積を小さくできる。

0048

なお、上記の実施形態では、第1ドメインからの信号が第2ドメインに直接入力する例を説明した。しかし、例えば、第1ドメインと第2ドメインの電源電圧が大きく異なり、クロスドメイン部にレベルシフタが必要な場合でも、実施形態の出力回路を適用することができる。

0049

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

0050

1半導体装置(デバイス)
11コア部
11 コア低(電位)電源線
12 コア高(電位)電源線
13マクロ低(電位)電源線
14 マクロ高(電位)電源線
15双方向ダイオード
21コア回路
22 コアクロスドメイン回路
23 コアパワーレールクランプ(CPRC)
31マクロ回路
32 マクロクロスドメイン回路
33 マクロパワーレールクランプ(MPRC)
CPTr1、CPTr11、MPTr1PMOSトランジスタ
CNTr1、CNTr11、CNTr12、MNTr1 NMOSトランジスタ

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