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技術 半導体装置

出願人 ルネサスエレクトロニクス株式会社
発明者 五十嵐満彦竹内幹岡垣健
出願日 2015年8月6日 (5年4ヶ月経過) 出願番号 2015-155857
公開日 2017年2月9日 (3年10ヶ月経過) 公開番号 2017-034207
状態 特許登録済
技術分野 半導体集積回路 パルス発生器 電子回路の試験
主要キーワード 劣化寿命 劣化検出回路 信頼性寿命 劣化具合 インバータ群 駆動力比 一定パターン 発振段
関連する未来課題
重要な関連分野

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図面 (13)

課題

簡易な構成でHCIによる半導体素子劣化を検出することができる半導体装置を提供する。

解決手段

半導体装置は、トランジスタで構成される直列に接続された駆動力が異なる複数の論理ゲートを含む発振回路と、発振回路の発振周波数を測定する周波数カウンタと、周波数カウンタで測定された発振回路の発振周波数と所定値とを比較する比較器とを備える。

概要

背景

近年、半導体デバイスは、微細加工プロセス技術の発展に伴い高集積化が進んでいる。しかし、半導体デバイスの微細化に伴い、電源電圧ステムは、低電圧化が進んでいない。したがって、半導体デバイスを構成する内部素子電界強度は、増大傾向にある。特に、MOS(Metal-Oxide-Semiconductor)トランジスタでは、電界強度の増大によって生じたホットキャリア(以下、HCIとも称する)がゲート絶縁膜注入されるホットキャリア現象が生じる。このホットキャリア現象によって、MOSトランジスタ閾値電圧劣化(増大)するという問題があった。

半導体素子劣化検出に関し、たとえば、特開2011−47733号公報(特許文献1)は、小さな回路規模でトランジスタの劣化具合を評価する回路を開示している。具体的には、特許文献1に開示された技術は、測定対象のトランジスタと電源との間に抵抗を備え、トランジスタとの抵抗分圧特性劣化を抵抗分圧で評価する回路を開示している。

特開平5−157799号公報(特許文献2)は、HCIによる半導体素子の劣化検出回路を開示している。具体的には、特許文献2に開示された技術は、直流電気特性測定用電極端子の影響を除去し、実回路動作に近い交流ストレス被測定トランジスタ印加する。

特開平11−118874号公報(特許文献3)は、リングオシレータを用いたMOSトランジスタのHCI劣化量を検出する回路を開示している。具体的には、特許文献3に開示された技術は、昇圧回路によってリングオシレータの発振周波数変動を大きくすることによって、HCI劣化を検出する。

概要

簡易な構成でHCIによる半導体素子の劣化を検出することができる半導体装置を提供する。半導体装置は、トランジスタで構成される直列に接続された駆動力が異なる複数の論理ゲートを含む発振回路と、発振回路の発振周波数を測定する周波数カウンタと、周波数カウンタで測定された発振回路の発振周波数と所定値とを比較する比較器とを備える。

目的

本開示は、上記のような問題を解決するためになされたものであって、ある局面における目的は、簡易な構成でHCIによる半導体素子の劣化を検出することである

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

トランジスタで構成される直列に接続された駆動力が異なる複数の論理ゲートを含む発振回路と、前記発振回路の発振周波数を測定する周波数カウンタと、前記周波数カウンタで測定された前記発振回路の発振周波数と所定の値とを比較する比較器とを備える、半導体装置

請求項2

前記発振回路は、第1の駆動力を有する複数の第1論理ゲートと、前記第1の駆動力より大きい第2の駆動力を有する複数の第2論理ゲートとを含み、各前記第1論理ゲートと各前記第2論理ゲートとは一定パターンで直列に接続される、請求項1に記載の半導体装置。

請求項3

前記第2論理ゲートの前記第2の駆動力は、前記第1論理ゲートの前記第1の駆動力の4倍以上である、請求項2に記載の半導体装置。

請求項4

各前記第1論理ゲートと各前記第2論理ゲートとは交互に直列に接続される、請求項2に記載の半導体装置。

請求項5

複数の前記第1論理ゲートと各前記第2論理ゲートとは交互に直列に接続される、請求項2に記載の半導体装置。

請求項6

前記発振回路は、直列に接続される複数の論理ゲートの個数を変更する選択回路を含む、請求項1に記載の半導体装置。

請求項7

前記所定の値は、前記周波数カウンタでカウントする初期値である、請求項1に記載の半導体装置。

請求項8

前記第1論理ゲートは、第1トランジスタを有し、前記第2論理ゲートは、前記第1トランジスタよりゲート長が短い第2トランジスタを有する、請求項2に記載の半導体装置。

請求項9

前記第2トランジスタは、前記第1トランジスタよりゲート幅が長い、請求項8に記載の半導体装置。

請求項10

トランジスタで構成される直列に接続されたファンアウト数が異なる複数の論理ゲートを含む発振回路と、前記発振回路の発振周波数を測定する周波数カウンタと、前記周波数カウンタで測定された前記発振回路の発振周波数と所定値とを比較する比較器とを備える、半導体装置。

請求項11

前記発振回路は、第1ファンアウト数の複数の第1論理ゲートと、前記第1ファンアウト数よりも大きい第2ファンアウト数の複数の第2論理ゲートとを含み、各前記第1論理ゲートと各前記第2論理ゲートとは一定パターンで直列に接続される、請求項10に記載の半導体装置。

請求項12

前記第2ファンアウト数は、前記第1ファンアウト数の4倍以上である、請求項11に記載の半導体装置。

技術分野

0001

この開示は、半導体装置に関し、より特定的には、ホットキャリアによる半導体素子劣化を検出する半導体装置に関する。

背景技術

0002

近年、半導体デバイスは、微細加工プロセス技術の発展に伴い高集積化が進んでいる。しかし、半導体デバイスの微細化に伴い、電源電圧ステムは、低電圧化が進んでいない。したがって、半導体デバイスを構成する内部素子電界強度は、増大傾向にある。特に、MOS(Metal-Oxide-Semiconductor)トランジスタでは、電界強度の増大によって生じたホットキャリア(以下、HCIとも称する)がゲート絶縁膜注入されるホットキャリア現象が生じる。このホットキャリア現象によって、MOSトランジスタ閾値電圧が劣化(増大)するという問題があった。

0003

半導体素子の劣化検出に関し、たとえば、特開2011−47733号公報(特許文献1)は、小さな回路規模でトランジスタの劣化具合を評価する回路を開示している。具体的には、特許文献1に開示された技術は、測定対象のトランジスタと電源との間に抵抗を備え、トランジスタとの抵抗分圧特性劣化を抵抗分圧で評価する回路を開示している。

0004

特開平5−157799号公報(特許文献2)は、HCIによる半導体素子の劣化検出回路を開示している。具体的には、特許文献2に開示された技術は、直流電気特性測定用電極端子の影響を除去し、実回路動作に近い交流ストレス被測定トランジスタ印加する。

0005

特開平11−118874号公報(特許文献3)は、リングオシレータを用いたMOSトランジスタのHCI劣化量を検出する回路を開示している。具体的には、特許文献3に開示された技術は、昇圧回路によってリングオシレータの発振周波数変動を大きくすることによって、HCI劣化を検出する。

先行技術

0006

特開2011−47733号公報
特開平5−157799号公報
特開平11−118874号公報

発明が解決しようとする課題

0007

しかしながら、特許文献1に開示された技術は、被測定トランジスタに交流ストレスを印加することができないため、実回路動作に近い環境で信頼性寿命予測することができない。特許文献2に開示された技術は、被測定トランジスタに交流ストレスを印加できるが、4端子測定が必要である。そのため特許文献2の技術は、製品への搭載およびフィールドでの測定が難しく、テスト用に限定される。特許文献3に開示された技術は、交流ストレス印加時の論理回路動作を模擬できる劣化検出回路である。一方で、単純なリングオシレータは、HCI劣化による周波数変化量が1%に過ぎない。特許文献3に開示された技術は、この問題を解決するために昇圧回路を用いている。しかしながら、昇圧回路は回路面積の増加,消費電力の増加に加え、実回路の動作電圧を反映することができない、という問題があった。

0008

本開示は、上記のような問題を解決するためになされたものであって、ある局面における目的は、簡易な構成でHCIによる半導体素子の劣化を検出することである。

0009

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

0010

半導体装置は、トランジスタで構成される直列に接続された駆動力が異なる複数の論理ゲートを含む発振回路と、発振回路の発振周波数を測定する周波数カウンタと、周波数カウンタで測定された発振回路の発振周波数と所定値とを比較する比較器とを備える。

発明の効果

0011

一実施形態に従う半導体装置によれば、簡易な構成で、半導体素子のHCI劣化を検出することができる。

図面の簡単な説明

0012

半導体装置1の構成を説明する図である。
発振回路の発振周波数の経時変化を表す図である。
従来の発振回路(リングオシレータ)の構成例を示す図である。
図3に示す発振回路の各ノード電圧の経時変化を説明する図である。
実施形態1に従う発振回路の構成例を示す図である。
図5に示す発振回路の各ノード電圧の経時変化を説明する図である。
実施形態1の変形例に従う発振回路の構成例を示す図である。
論理ゲートの駆動力比およびファンアウト数比に対するホットキャリア寿命を説明する図である。
実施形態2に従う発振回路の構成例を示す図である。
図9に示す発振回路の各ノード電圧の経時変化を説明する図である。
実施形態3に従う発振回路の構成例を示す図である。
実施形態3の変形例に従う発振回路の構成例を示す図である。

実施例

0013

以下、この発明の実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。

0014

図1は、半導体装置1の構成を説明する図である。
図1に示されるように、半導体装置1は、論理回路100と、制御回路500と、検出回路10とを含む。論理回路100は、制御回路500からの指示に従って所定の論理演算を実行する。制御回路500は、半導体装置1全体を制御する。検出回路10は、半導体装置1の半導体素子のHCIによる劣化を検出する。

0015

検出回路10は、発振回路200と、カウンタ300と、比較器400とを備える。
本例においては、発振回路200は、一例として、リングオシレータを用いる場合について説明する。発振回路200は、奇数個の論理ゲートから構成されることで発振する。カウンタ300は、発振回路200の発振信号の入力をカウントし、発振回路200の発振周波数を計測する。比較器400は、カウンタ300が出力する発振回路200の発振周波数と、所定値とを比較する。比較器400には、発振回路200の発振周波数の初期値(所定値)が予め格納されているとする。たとえば、不揮発性メモリ(不図示)に格納するようにしてもよい。比較器400は、所定値と、発振回路200の発振周波数との値との差が所定差となった場合に制御回路500にその結果を出力する。制御回路500は、比較器400からの結果を受けて半導体装置1の劣化寿命を判断する。

0016

制御回路500は、論理回路100と発振回路200とに接続される。制御回路500は、発振回路200の発振制御を行う。制御回路500は、比較器400からの比較結果に基づく信号(発振回路200の発振周波数が所定の値よりも低いとする信号)に従って半導体装置1の劣化寿命に達したとするアラーム表示装置(不図示)などに出力する。別の局面において、制御回路500は、検出回路10あるいは論理回路100等に含まれていてもよい。

0017

発振回路200の回路動作に伴い、発振回路200を構成するトランジスタは、HCIによって劣化し、動作速度が遅くなる。よって、発振回路200の発振周波数は、低下する。

0018

図2は、発振回路の発振周波数の経時変化を表す図である。
図2に示されるように、発振回路200の回路が動作している間、発振回路200の発振周波数は低下する。したがって、検出回路10は、発振回路200の発振周波数と初期値(所定値)とを比較することで、発振回路200を構成するトランジスタの劣化具合を判断することができる。

0019

検出回路10は、論理回路100が動作している間のみ発振回路200が動作するように構成することで、論理回路100を構成するトランジスタの劣化具合を判断するようにしてもよい。

0020

[従来の発振回路によるHCI劣化検出]
図3は、従来の発振回路(リングオシレータ)の構成例を示す図である。図3を参照して、発振回路201は、NANDゲート10と、偶数個インバータG10,G11,G12・・・Gn1とを備える。

0021

インバータG10〜Gn1の駆動力は等しい。NANDゲート10の一方の入力には、発振回路201の最後段のインバータG11の出力ノードが入力される。NANDゲート10の他方の入力には、制御回路500からの制御信号が論理回路100を介して入力される。制御回路500は、制御信号によって発振回路201を発振させるか否かを制御することができる。

0022

図4は、図3に示す発振回路の各ノード電圧の経時変化を説明する図である。以下、電圧の単位[V]は省略することもある。

0023

時刻T11において、ノード電圧V11の入力側インバータG10からの出力信号を受け、ノード電圧V11は、0(Low)からV11_MAX(High)に切り替わりはじめる。所定時間経過後、時刻T14において、入力側インバータG10からの出力信号を受け、ノード電圧V11は、HighからLowに切り替わりはじめる。ノード電圧V11のHighからLowへの、またはLowからHighへの切り替わりは、瞬時に行われるものではなく、遅延時間が存在する。

0024

時刻T12において、ノード電圧V12は、時刻T11から遅延時間だけ遅れてV12_MAX(High)から0(Low)に切り替わりはじめる。所定時間経過後の時刻T15において、ノード電圧V12は、LowからHighに切り替わりはじめる。

0025

インバータの入力側のノード電圧、および出力側のノード電圧がともに高いときに、インバータを構成するトランジスタのHCI劣化は、最も進む。たとえば、NMOSトランジスタの場合は、入力側のノード電圧がVgs(ゲートソース間電圧)に相当し、出力側のノード電圧がVdsドレイン−ソース間電圧)に相当する。

0026

入力側のノード電圧V11および出力側のノード電圧V12がともに高いとき、インバータG11のHCI劣化は進む。したがって、インバータG11のHCI劣化はインバータG11がスイッチング動作を行う時間領域Aで生じる。

0027

時刻T12において、インバータG11の出力側のノード電圧は、最大値のV12_MAXである。一方、入力側のノード電圧V11_T12は、0とV11_MAXとの中央レベルに留まっている。よって、時刻T12において、インバータG11のHCI劣化は小さい。

0028

時刻T13において、インバータG11の入力側のノード電圧は、最大値のV11_MAXである。一方、出力側のノード電圧V12_T13は、0とV12_MAXの中央レベルに留まっている。よって、時刻T13においても、インバータG11のHCI劣化は小さい。

0029

上記のように従来の発振回路201では、スイッチング動作毎(時間領域A)のインバータのHCI劣化は小さい。トランジスタが信頼性上問題となる水準まで劣化した時点においても、図2における発振周波数の変動は1%程度である。したがって、従来の発振回路201は、トランジスタのHCI劣化に対する感度(単位時間あたりのHCI劣化量)が低い。

0030

[実施形態1]
図5は、実施形態1に従う発振回路の構成例を示す図である。図5を参照して、発振回路202は、NANDゲート10と、駆動力の小さいインバータG21,G23,・・・G2n−1と、駆動力の大きいインバータG22,G24,・・・G2nとが直列に配置されている。インバータの駆動力は、インバータを構成するトランジスタによって変動する。具体的には、トランジスタのゲート長が短く、ゲート幅が長いほどインバータの駆動力は大きくなる。

0031

発振回路202において、駆動力の小さいインバータと駆動力の大きいインバータの配置位置は入れ替えてもよい。

0032

発振回路202を構成する論理ゲートは、インバータの代わりにNANDゲートまたはNORゲートで構成されてもよい。

0033

NANDゲートを用いる場合、NANDゲートの一方の入力は、前段のNANDゲートの出力を受ける。NANDゲートの他方の入力は、共通する電源線に接続され、Highの入力を受ける。

0034

NORゲートを用いる場合、NORゲートの一方の入力は、前段のNORゲートの出力を受ける。NORゲートの他方の入力は、共通するGND線に接続され、Lowの入力を受ける。

0035

これら発振回路を構成する論理ゲートの例は、以下の実施例に示される発振回路にも適用できる。

0036

図6は、図5に示す発振回路の各ノード電圧の経時変化を説明する図である。
時刻T21において、入力側インバータG22からの出力信号を受け、ノード電圧V23は、0(Low)からV23_MAX(High)に切り替わり(立ち上がり)はじめる。所定時間経過後、時刻T24において、入力側インバータG22からの出力信号を受け、ノード電圧V23は、HighからLowに切り替わり(立ち下がり)はじめる。

0037

ノード電圧V23の立ち上がりまたは立ち下がりは、従来の発振回路201のノード電圧(例えば図4に示されるV11)の立ち上がりまたは立ち下がりに比べて急である。その理由は、駆動力の大きいインバータG22によって駆動力の小さいインバータG23を駆動させるためである。

0038

時刻T22において、ノード電圧V24は、V24_MAX(High)から0(Low)に立ち下がりはじめる。所定時間経過後、時刻T25において、ノード電圧はLowからHighに立ち上がりはじめる。

0039

ノード電圧V24の立ち上がりまたは立ち下がりは、従来の発振回路201のノード電圧の立ち上がりまたは立ち下がりに比べて緩やかである。その理由は、駆動力の小さいインバータG23によって駆動力の大きいインバータG24を駆動させるためである。

0040

時刻T22において、インバータG23の出力側のノード電圧は、最大値のV24_MAXである。一方、インバータG23の入力側のノード電圧V23_T22は、V23_MAXに近い値となる。ノード電圧V23_T22は、対応する従来の発振回路201のノード電圧V11_T12よりも高い。その理由は、ノード電圧V23の立ち上がりが従来の発振回路201のノード電圧の立ち上がりに比べて急だからである。したがって、時刻T22において、インバータG23のHCI劣化は、対応する時刻T12における従来の発振回路201のインバータ(例えばインバータG11)のHCI劣化よりも大きい。

0041

時刻T23において、インバータG23の入力側のノード電圧は、最大値のV23_MAXである。一方、インバータG23の出力側のノード電圧V24_T23は、V24_MAXに近い値となる。ノード電圧V24_T23は、対応する従来の発振回路201のノード電圧V12_T13よりも高い。ノード電圧V24の立ち下がりが従来の発振回路201のノード電圧の立ち下がりに比べて緩勾配だからである。したがって、時刻T23において、インバータG23のHCI劣化は、対応する時刻T13における従来の発振回路201のインバータのHCI劣化よりも大きい。

0042

駆動力の小さいインバータの前段および後段に駆動力の大きいインバータを配置することによって、スイッチング動作毎(時間領域B)の、駆動力の小さいインバータのHCI劣化は、従来の発振回路201におけるHCI劣化よりも大きくなる。したがって、実施形態1に従う発振回路は、従来の発振回路に比べてHCI劣化に対する感度が高い。

0043

なお、発振回路202において、駆動力の小さいインバータと駆動力の大きいインバータとが交互に配置されているが、発振回路202の一部に、駆動力の小さいインバータの前段と後段に駆動力の大きいインバータが配置される構成を有していればよい。

0044

発振回路202において、インバータG21,G23,・・・G2n−1の駆動力は同じであってもよいし、異なっていてもよい。同様に、インバータG22,G24,・・・G2nの各駆動力は、同じであってもよいし、異なっていてもよい。

0045

図1に示される発振回路200として実施形態1に従う発振回路202を用いることによって、論理回路100を構成するトランジスタのHCI劣化を高感度に検出することができる。

0046

さらに、実施形態1に従う発振回路202を用いた検出回路10は、2端子測定でHCI劣化を検出できるため、製品への実装およびフィールドでの測定が容易である。加えて、実施形態1に従う発振回路202を用いた検出回路10は、昇圧回路を用いる構成ではないため、消費電力を抑え、かつ、論理回路100の実動作を実現することができる。

0047

次に、図7を参照して実施形態1の変形例について説明する。図7は、実施形態1の変形例に従う発振回路の構成例を示す図である。図7を参照して、発振回路203は、NANDゲート10と、インバータG31,G33,・・・G3n−1と、少なくとも1つのインバータを含む複数個の論理ゲートが並列に接続された論理ゲート群R32,R34・・・R3nとを備える。

0048

論理ゲート群R32は、m個のインバータが並列に接続される。論理ゲート群R34は、インバータG341および複数個の4入力NANDゲートN342,・・・N34kが並列に接続され、合計k個の論理ゲートを備える。4入力NANDゲートN342,・・・N34kの3つの入力端子には、前段のインバータからの出力が入力される。残り1つの入力端子は、制御回路500から出力される制御信号Sigが入力される。

0049

本実施形態において、論理ゲート群R34を構成する4入力NANDゲートN342,・・・N34kは、出力側が開放されている。これらのNANDゲートを並列に接続する理由は、論理ゲート群R34の合計容量を大きくすることが目的である。したがって、これらのNANDゲートの出力側は、開放されていてもよいし、後段のインバータG35に接続されていてもよい。

0050

なお、これらのNANDゲートの出力側が後段のG35に接続されている場合は、各NANDゲートN342,・・・N34kは、制御回路500から出力されるHighの制御信号Sigが入力される。

0051

論理ゲート群R32を構成する各インバータG321,G322・・・G32nの出力は1つのインバータG33に接続される。したがって、論理ゲート群R32を構成する各インバータのファンアウト数は1である。「ファンアウト数」とは、論理ゲートの出力が接続される論理ゲートの個数をいう。インバータG33の出力は論理ゲート群R34を構成するk個の論理ゲートに接続されるため、インバータG33のファンアウト数はkである。

0052

論理ゲート群R32,R34,・・・R3nの容量は、並列に接続される論理ゲートの数に比例して増える。論理ゲートの駆動力は当該論理ゲートを構成するトランジスタの容量に比例する。したがって、インバータG31,G33,・・・Gn3−1は、駆動力の小さいインバータに相当する。一方、インバータを含む論理ゲート群R32,R34,・・・R3nは、駆動力の大きいインバータに相当する。

0053

したがって、駆動力の異なる論理ゲートを交互に配置する発振回路202に代えて、ファンアウト数が異なる論理ゲートを交互に配置する発振回路203を用いても、発振回路202と同等の効果が得られる。

0054

発振回路203において、ファンアウト数が異なる論理ゲートが交互に配置されているが、発振回路203の構成は図示された構成に限られない。少なくとも発振回路203の一部に、ファンアウト数が多いインバータの前段と後段とにファンアウト数が小さい論理ゲート群が配置される構成を含んでいればよい。したがって、論理ゲート群R32,R34,・・・R3nに含まれるインバータのファンアウト数は1でなくとも、インバータG31,G33,・・・G3n−1のファンアウト数より少なければよい。

0055

また、論理ゲート群R32,R34,・・・R3nに並列に接続されるインバータの数は同じでもよいし、異なってもよい。各論理ゲート群を構成する各論理ゲートの駆動力は同じでもよいし、異なってもよい。

0056

好ましくは、各論理ゲート群を構成する各論理ゲートは、インバータG31,G33・・・G3n−1よりも駆動力を大きい。その理由は、論理ゲート群と前段および後段のインバータとの駆動力比をより大きくすることができるためである。その結果、駆動力が小さいインバータのスイッチング動作毎のHCI劣化が大きくなる。

0057

本実施形態では、当該駆動力比を大きくするために、インバータG341,・・・G34nのように、インバータG31,G33・・・G3n−1よりも駆動力を大きいインバータを用いている。また、駆動力比を大きくするために、4入力のNANDゲートを用いている。その理由は、入力数の多いNANDゲートは入力数の少ないNANDゲートに比べて、面積に対する容量(駆動力)が大きいためである。したがって、駆動力比を大きくするためには、2入力のNANDゲートよりも3入力以上のNANDゲートを用いることが好ましい。

0058

別の局面において、NANDゲートではなくNORゲートを用いても同等の効果を得ることができる。なお、NORゲートを用いる場合、NORゲートの少なくとも1つの入力端子は、制御回路500から出力されるLowの制御信号Sigが入力される。

0059

図8は、論理ゲートの駆動力比およびファンアウト数比に対するホットキャリア寿命を説明する図である。

0060

駆動力比とは、図5に示される発振回路202において、インバータG21,G23,・・・G2n−1の駆動力に対するインバータG22,G24,・・・G2nの駆動力の比率をいう。ファンアウト数比とは、図7に示される発振回路203において、G31,G33,・・・G3n−1の出力が接続される論理ゲートの数をいう。ホットキャリア寿命とは、トランジスタのHCI劣化が所定量に達する時間のことをいう。本実施例において、所定量とは、たとえば、発振回路の発振周波数が初期値より1%低下することをいう。図8では、縦軸にホットキャリア寿命をログスケールプロットする。

0061

駆動力比が増えるほど、またはファンアウト数比が増えるほどホットキャリア寿命は短くなる。従来の発振回路201を用いた場合のホットキャリア寿命を1とすると、駆動力比を4倍に、またはファンアウト数比を4倍にすることによって、ホットキャリア寿命は1/k倍となる。したがって、駆動力比を増やすこと、およびファンアウト数比を増やすことによって、発振回路を構成するトランジスタのHCI劣化に対する感度を高めることができる。

0062

[実施形態2]
図9は、実施形態2に従う発振回路の構成例を示す図である。図9を参照して、発振回路204では、NANDゲート10と、駆動力の小さいインバータG41,G43,G44,・・・G4n−1と、駆動力の大きいインバータG42,G45,・・・G4nとを備える。図9に示されるように、発振回路204では、駆動力の小さい2つのインバータと駆動力の大きい1つのインバータとから構成される組み合わせを繰り返し配置される。

0063

図10は、図9に示す発振回路の各ノード電圧の経時変化を説明する図である。ノード電圧V43,V45は、それぞれ図6におけるノード電圧V23,V24と同じなので、その詳細については説明は繰り返さない。

0064

時刻T41において、ノード電圧V44は、0(Low)からV44_MAX(High)に立ち上がりはじめる。所定時間経過後、時刻T44において、ノード電圧V44は、HihgからLowに立ち下がりはじめる。

0065

論理ゲートを構成するトランジスタの特性として、論理ゲートの出力側のノード電圧は、入力側のノード電圧の影響を受ける、という点がある。たとえば、論理ゲートの入力側のノード電圧の時間変化(傾き)が緩やかである場合、出力側のノード電圧の傾きもやや緩やかとなる。

0066

インバータG42において、出力側のノード電圧V43の傾きは従来の発振回路201のノード電圧の傾きよりも急である。しかし、インバータG42の入力側のノード電圧V42の傾きが緩勾配であるため、ノード電圧V43の傾きは、やや緩やかとなっている。

0067

インバータG43において、入力側のノード電圧V43の傾きは急である。さらに、後段のインバータG44は駆動力(容量)が小さいため、インバータG43の出力側のノード電圧V44の傾きも急となる。出力側のノード電圧V44は、傾きが急である入力側のノード電圧V43の影響を受ける。したがって、ノード電圧V44の傾きはノード電圧V43の傾きよりも急となる。

0068

時刻T42〜T43において、インバータG44の入力側のノード電圧は、最大値のV44_MAXである。さらに、インバータG44の出力側のノード電圧も、最大値のV45_MAXである。したがって、時刻T42〜T43において、インバータG44を構成するトランジスタのHCI劣化は最大となる。したがって、時刻T42〜T43において、インバータG44のHCI劣化は、対応する実施形態1の時刻T22〜T23におけるインバータG23のHCI劣化よりも大きい。

0069

図10において、2つの駆動力の小さいインバータと1つの駆動力の大きいインバータとから構成される組み合わせが、繰り返し配置されるが、発振回路204の構成は、これに限定されない。具体的には、発振回路204は、少なくとも一部に、一段目に駆動力の大きいインバータ、二,三段目に駆動力の小さいインバータ、四段目に駆動力の大きいインバータの順で配置される構成(以下、実施形態2に従う構成とも称する)を含んでいればよい。

0070

発振回路204は、実施形態2に従う構成を含むことによって、当該構成の三段目に配置されるインバータ(たとえばインバータG43)のスイッチング動作毎(時間領域C)のHCI劣化は、実施形態1に従うインバータのHCI劣化よりも大きくなる。

0071

発振回路204において、インバータG41,G43,G44,・・・G4n−1の各駆動力は、同じであってもよいし、異なっていてもよい。同様にインバータG42,G45,・・・G4nの各駆動力は、同じであってもよいし、異なっていてもよい。ただし、実施形態2に従う構成の二段目のインバータ(たとえばインバータG43)の駆動力は、当該構成の三段目のインバータ(たとえばインバータG44)の駆動力以上とする。

0072

別の局面において、駆動力の大きいインバータG42,G45,・・・G4nに代えて、図7に示されるようなインバータを含む論理ゲート群R32,R34,・・・R3nを用いてもよい。

0073

図1に示される発振回路200として、実施形態2に従う発振回路204を用いることによって、論理回路100を構成するトランジスタのHCI劣化をより高感度に検出することができる。

0074

さらに、実施形態2に従う発振回路204を用いた検出回路10は、2端子測定でHCI劣化を検出できるため製品への実装およびフィールドでの測定が容易である。加えて、実施形態2に従う発振回路204を用いた検出回路10は、昇圧回路を用いる構成ではないため、消費電力を抑え、かつ、論理回路100の実動作を実現することができる。

0075

[実施形態3]
図11は、実施形態3に従う発振回路の構成例を示す図である。図11を参照して、発振回路205は、図5に示される発振回路202にセレクタS0を追加した発振回路である。その他の部分については発振回路202と同じであるので、同じ部分の説明は繰り返さない。

0076

図11に示されるように、セレクタS0の一方の入力には、最終段のインバータG2nの出力であるノードL1が接続される。セレクタS0の他方の入力には、中間段のインバータG24とG25とを接続するノードL2が接続される。セレクタS0は、制御回路500から入力される制御信号fsel0に基づいて、ノードL1,L2のいずれか一方の入力を選択する。

0077

セレクタS0がノードL2を選択した場合、発振回路205は、NANDゲート10およびインバータG21〜G24を用いて発振する。セレクタS0がノードL2を選択した場合は、セレクタS0がノードL1を選択した場合に比べて発振に用いる論理ゲートの数が少なくなる。リングオシレータ型発振回路の発振周期は、発振する各論理ゲートの遅延時間と、発振する論理ゲートの段数とに応じて定まる。よって、セレクタS0がノードL2を選択した場合は、合計の遅延時間が短くなるため、発振回路は高速に発振する。したがって、各インバータの単位時間あたりのスイッチング回数が増えるため、発振回路205のHCI劣化に対する感度は、発振に用いる論理ゲートの数が少ない方が高くなる。

0078

なお、セレクタS0がノードL2を選択した場合、後段のインバータG25〜G2nは、インバータG21〜G24と同じ周波数でスイッチング動作を行うため、インバータG21〜G24と同様にHCI劣化を生じる。

0079

本例では、インバータG24とG25とを接続するノードL2がセレクタS0の入力に接続されているが、このような構成に限られない。発振回路205は、発振に用いるインバータの中に、HCI劣化が大きいインバータ(たとえば、実施形態1では駆動力の大きいインバータに挟まれた駆動力の小さいインバータ)を少なくとも1つ含んでいればよい。

0080

一方で、発振回路205を構成する各インバータのHCI劣化は、駆動力が等しいインバータ間であってもばらつく。したがって、発振回路205のHCI劣化を検出する場合、発振に用いるインバータの数が多いほど、発振回路205は、各インバータ間のHCI劣化ばらつきの影響を抑えることができる。よって、発振回路205のHCI劣化を検出する場合、セレクタS0はノードL1を選択し、発振回路205は、発振回路205を構成する全ての論理ゲートを用いて発振する。

0081

上記のように、発振段数を調整可能な構成を有する発振回路は、ストレス印加モードとHCI劣化検出モードとを切り替えることができる。ストレス印加モードとは、短段数発振によってHCI劣化感度を高めるモードのことをいう。HCI劣化検出モードとは、長段数発振によってHCI劣化ばらつきの影響を抑えてHCI劣化を検出するモードをいう。

0082

本例では発振回路205として、発振回路202がセレクタを備える構成を示しているが、他の局面において、発振回路203,発振回路204がセレクタを備え、発振回路203,発振回路204が発振段数を調整可能な構成にしてもよい。

0083

実施形態3に従う発振回路は、HCI劣化を加速させるときは、ストレス印加モードに設定され、HCI劣化を検出するときは、HCI劣化検出モードに設定される。当該構成によれば、実施形態3に従う発振回路のHCI劣化に対する感度は高くなり、かつHCI劣化の検出結果のばらつきを抑えることができる。

0084

図12は、実施形態3の変形例に従う発振回路の構成例を示す図である。図12を参照して、発振回路206は、NANDゲート11,12,・・・1nと、セレクタS1,S2,・・・Snと、インバータ群g1,g2,・・・gnとを備える。各インバータ群では、駆動力の小さいインバータG21と駆動力の大きいインバータG22とが交互に配置される。

0085

セレクタS1の一方の入力は、インバータ群g1の最終段のインバータの出力ノードに接続される。セレクタS1の他方の入力は、インバータ群gnの最終段のインバータの出力ノードに接続される。

0086

セレクタS2,・・・Snの一方の入力は、それぞれNANDゲート1213、・・・1nの出力ノードに接続される。セレクタS2,・・・Snの他方の入力は、それぞれ前段のインバータ群g1,・・・gn−1の最終段のインバータの出力ノードに接続される。

0087

発振回路206のストレス印加モードにおいて、セレクタS1,S2,・・・Snは、制御回路500から入力される制御信号fsel1,fsel2,・・・fselnによって、それぞれノードL12,L22,・・・Ln2を選択する。ストレス印加モードにおいて、発振回路206は、NANDゲート11およびインバータ群g1と、各インバータ群g2,・・・gnとがそれぞれ独立して発振する。ストレス印加モード時における発振回路206がカウンタ300に出力する発振周波数は、インバータ群gnの発振周波数と等しくなる。

0088

発振回路206のHCI劣化検出モードにおいて、セレクタS1,S2,・・・Snは、それぞれ、制御回路500から入力される制御信号fsel1,fsel2,・・・fselnによってノードL11,L21,・・・Ln1を選択する。HCI劣化検出モードにおいて、発振回路206は、全てのインバータ群,およびNAND11を用いて発振する。

0089

なお、制御信号fsel1,fsel2,・・・fselnは、全て共通の信号であって、制御回路500から出力される1つの信号であってもよい。

0090

上記のように、発振回路は、発振段数を調整可能な構成にすることによって、ストレス印加モードとHCI劣化検出モードとを切り替えることができる。

0091

本例では発振回路206の各インバータ群g1,g2,・・・gnの構成として、発振回路202に示されるインバータの配置構成が示されているが、インバータ配置構成はこれに限られない。発振回路203または発振回路204に示されるインバータの配置構成が用いられてもよい。

0092

別の局面において、駆動力の大きいインバータG22に代えて、図7に示されるようなインバータを含む論理ゲート群R32,R34,・・・R3nを用いてもよい。

0093

実施形態3の変形例に従う発振回路は、HCI劣化を加速させるときはストレス印加モードに設定され、HCI劣化を検出するときはHCI劣化検出モードに設定される。当該構成によれば、発振回路のHCI劣化に対する感度が高くなり、かつHCI劣化の検出結果のばらつきを抑えることができる。

0094

図1に示される発振回路200として、実施形態3に従う発振回路205または発振回路206を用いることによって、論理回路100を構成するトランジスタのHCI劣化を高感度、かつ高精度に検出することができる。

0095

さらに、実施形態3に従う発振回路205または発振回路206を用いた検出回路10は、2端子測定でHCI劣化を検出できるため実製品への実装およびフィールドでの測定が容易である。加えて、実施形態2に従う発振回路205または発振回路206を用いた検出回路10は、昇圧回路を用いないため、消費電力を抑え、かつ、論理回路100の実動作を実現することができる。

0096

以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明者は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

0097

1半導体装置、10検出回路、100論理回路、200,201,202,203,204,205,206発振回路、300カウンタ、400比較器、500制御回路、Gインバータ、R論理ゲート群、gインバータ群、Sセレクタ。

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