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図面 (15)

課題

サイズが大きくなるのを抑制することが可能な半導体装置を提供する。

解決手段

半導体装置は、第1主面と第1主面とは反対側の第2主面SAFC2とを備えた半導体チップCHと、半導体チップの第2主面が、その第1主面に対向するように、半導体チップを搭載する配線基板とを備えている。半導体チップの第2主面には、第1回路に接続された複数の第1端子と、第2回路に接続された複数の第2端子とが配置されており、複数の第1端子の配列パターンと複数の第2端子の配列パターンとは、同一の配列パターンを含んでいる。半導体チップの第1主面側から見たとき、第1回路が第2回路に近くなる領域で、第1回路へ電源電圧を供給する電圧配線が、配線基板に形成され、第2回路が第1回路に近くなる領域で、第2回路へ電源電圧を供給する電圧配線が、配線基板に形成されている。

概要

背景

複数の半導体チップ半導体パッケージを、1つのパッケージ集約する技術として、SiP(Silicon in Package)がある。SiPの一例として、複数の半導体チップや半導体パッケージが、配線基板上に搭載され、半導体装置として提供されるものがある。この場合、配線基板は、搭載される半導体チップに対向する主面(第1主面)と、当該半導体装置が搭載されるユーザー(顧客)の基板に対向する主面(第2主面)とを備えている。第1主面には、半導体チップと接続される複数の外部端子(第1外部端子)が設けられ、第2主面には、ユーザーの基板と接続される複数の外部端子(第2外部端子)が設けられる。配線基板は、第1主面と第2主面との間に挟まれた配線層を備えており、第1外部端子間および/または第1外部端子と第2外部端子間が、配線層内金属配線によって電気的に接続される。

例えば、第1外部端子間を金属配線によって接続することにより、ユーザーの基板において、半導体チップ間を接続する配線を省略することが可能となり、ユーザーの負担を低減することが可能となる。また、高速化を図ることも可能となる。

一方、半導体チップは、例えば互いに異なる機能を有する複数のハードマクロを組み合わせて構成することが行われる。

ハードマクロを組み合わせて、半導体チップを構成する技術は、例えば特許文献1〜3に記載されている。

概要

サイズが大きくなるのを抑制することが可能な半導体装置を提供する。半導体装置は、第1主面と第1主面とは反対側の第2主面SAFC2とを備えた半導体チップCHと、半導体チップの第2主面が、その第1主面に対向するように、半導体チップを搭載する配線基板とを備えている。半導体チップの第2主面には、第1回路に接続された複数の第1端子と、第2回路に接続された複数の第2端子とが配置されており、複数の第1端子の配列パターンと複数の第2端子の配列パターンとは、同一の配列パターンを含んでいる。半導体チップの第1主面側から見たとき、第1回路が第2回路に近くなる領域で、第1回路へ電源電圧を供給する電圧配線が、配線基板に形成され、第2回路が第1回路に近くなる領域で、第2回路へ電源電圧を供給する電圧配線が、配線基板に形成されている。

目的

一実施の形態によれば、外形サイズが大きくなることを抑制することが可能な半導体装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1回路と、第2回路と、第1主面と、前記第1主面とは反対側の面であって、前記第1主面と対向する第2主面と、前記第2主面に、2次元的に形成され、前記第1回路に接続された複数の第1端子と、前記第2主面に、2次元的に形成され、前記第2回路に接続された複数の第2端子とを備え、平面形状が四角形状の半導体チップと、複数の第1外部端子が配置された第1主面と、配線層と、前記配線層を挟んで、前記複数の第1外部端子が配置された前記第1主面とは反対側に配置され、複数の第2外部端子が配置された第2主面とを備えた配線基板と、前記半導体チップの前記第2主面が、前記配線基板の前記第1主面と対向するように搭載され、前記複数の第1端子と前記複数の第2端子とを、前記複数の第1外部端子に接続する導電性部材と、を備え、前記半導体チップの前記第1主面側から見たとき、前記複数の第1端子による配列パターンと、前記複数の第2端子による配列パターンは、同一の配列パターンを含み、前記半導体チップの前記第1主面側から見たとき、前記第1回路は、前記第2回路よりも前記半導体チップの第1辺に近くなるように配置され、前記複数の第1端子は、前記第1回路に電源電圧を供給する第1電源端子を含み、前記複数の第2端子は、前記第2回路に電源電圧を供給する第2電源端子を含み、前記半導体チップの第1主面側から見たとき、前記第1回路において、前記第2回路に近い領域で、前記第1電源端子に電源電圧を供給する第1電源配線が、前記配線層に形成され、前記第2回路において、前記第1回路に近い領域で、前記第2電源端子に電源電圧を供給する第2電源配線が、前記配線層に形成されている、半導体装置

請求項2

請求項1に記載の半導体装置において、前記第1電源端子は、前記第1回路と前記第1電源配線とが重なる領域に配置され、前記第2電源端子は、前記第2回路と前記第2電源配線とが重なる領域に配置されている、半導体装置。

請求項3

請求項2に記載の半導体装置において、前記半導体チップは、第3回路と、第4回路と、前記半導体チップの第2主面に、2次元的に形成され、前記第3回路に接続された複数の第3端子と、前記半導体チップの第2主面に、2次元的に形成され、前記第4回路に接続された複数の第4端子とを備え、前記半導体チップの第1主面側から見たとき、前記複数の第3端子による配列パターンと、前記複数の第4端子による配列パターンとは、同じ配列パターンを含み、前記半導体チップの第1主面側から見たとき、前記第3回路は、前記第4回路よりも前記半導体チップの前記第1辺に近くなるように配置され、前記複数の第3端子は、前記第3回路に電源電圧を供給する第3電源端子を含み、前記複数の第4端子は、前記第4回路に電源電圧を供給する第4電源端子を含み、前記半導体チップの第1主面側から見たとき、前記第3回路において、前記第4回路に近い領域で、前記第3電源端子が、前記第1電源配線と重なるように配置され、前記第4回路において、前記第3回路に近い領域で、前記第4電源端子が、前記第2電源配線と重なるように配置され、前記第1電源配線と前記第2電源配線とによって、前記第3回路と前記第4回路とに電源電圧が供給される、半導体装置。

請求項4

請求項3に記載の半導体装置において、前記第1端子による配列パターンと、前記第3端子による配列パターンとは、同一であり、前記第2端子による配列パターンと、前記第4端子による配列パターンとは、同一である、半導体装置。

請求項5

請求項4に記載の半導体装置において、前記半導体チップは、前記第1辺に対向する第2辺と、前記第1辺および前記第2辺と交差する第3辺と、前記第3辺に対向し、前記第1辺および前記第2辺と交差する第4辺と、前記第1辺、前記第2辺、前記第3辺および前記第4辺のそれぞれが交差することにより形成される複数の角部と、を備え、前記第1回路、前記第2回路、前記第3回路および前記第4回路は、前記複数の角部のうち、前記第1辺と前記第3辺により形成される角部に近い領域に配置されている、半導体装置。

請求項6

請求項5に記載の半導体装置において、前記第1回路、前記第2回路、前記第3回路および前記第4回路は、同じ機能を有する、半導体装置。

請求項7

請求項1に記載の半導体装置において、前記複数の第1端子は、基準信号が供給される第1基準端子を有し、前記第1回路は、前記第1基準端子に供給される基準信号によって特性が設定され、前記複数の第2端子は、基準信号が供給される第2基準端子を有し、前記第2回路は、前記第2基準端子に供給される基準信号によって特性が設定され、前記配線層は、前記第1電源配線および前記第2電源配線が形成される配線層よりも、前記配線基板の前記第2主面に近い配線層に形成された第1信号配線と、第2信号配線と、所定の電圧が供給される第1電圧配線と、所定の電圧が供給される第2電圧配線とを備え、前記第1信号配線と前記第2信号配線は、前記第1電圧配線と前記第2電圧配線とに挟まれるように配置され、前記第1基準端子に、前記第1信号配線が接続され、前記第2基準端子に前記第2信号配線が接続され、前記第1電圧配線と前記第2電圧配線との間には、基準信号を伝達する信号配線以外は配置されていない、半導体装置。

請求項8

第1回路と、第2回路と、第1主面と、前記第1主面とは反対側の面であって、前記第1主面と対向する第2主面と、前記第2主面に、2次元的に形成され、前記第1回路に接続された複数の第1端子と、前記第2主面に、2次元的に形成され、前記第2回路に接続された複数の第2端子とを備えた半導体チップと、複数の第1外部端子が配置された第1主面と、複数の導電性配線層を有する配線層と、前記配線層を挟んで、前記複数の第1外部端子が配置された前記第1主面とは反対側に配置され、複数の第2外部端子が配置された第2主面とを備えた配線基板であって、前記半導体チップの前記第2主面が、前記配線基板の前記第1主面に対向するように搭載され、前記複数の第1端子と前記第2端子が、前記複数の第1外部端子に接続される配線基板と、を備え、前記半導体チップの前記第1主面側から見たとき、前記複数の第1端子は、互いに対向する第1領域辺と第2領域辺と、前記第1領域辺と前記第2領域辺のそれぞれと交差し、互いに対向する第3領域辺と第4領域辺とを備えた第1端子領域内に配置され、前記半導体チップの前記第1主面側から見たとき、前記複数の第2端子は、互いに対向する第5領域辺と第6領域辺と、前記第5領域辺と前記第6領域辺のそれぞれと交差し、互いに対向する第7領域辺と第8領域辺とを備えた第2端子領域内に配置され、前記半導体チップの前記第1主面側から見たとき、前記第1端子領域の第1領域辺と、前記第2端子領域の第2領域辺とが対向するように、前記第1端子領域と前記第2端子領域は配置され、前記半導体チップの前記第1主面側から見たとき、前記第1端子領域の前記第1領域辺に近い領域に、前記第1領域辺に沿って配置された複数の第1端子が、前記第1回路を動作させる電源電圧が供給される複数の第1電源端子とされ、前記第2端子領域の前記第5領域辺に近い領域に、前記第5領域辺に沿って配置された複数の第2端子が、前記第2回路を動作させる電源電圧が供給される複数の第2電源端子とされ、前記半導体チップの前記第1主面側から見たとき、前記配線層は、前記複数の第1電源端子と重なるように配置され、前記複数の第1電源端子へ電源電圧を供給する第1電源配線と、前記複数の第2電源端子と重なるように配置され、前記複数の第2電源端子へ電源電圧を供給する第2電源配線とを備える、半導体装置。

請求項9

請求項8に記載の半導体装置において、前記半導体チップの第1主面側から見たとき、前記半導体チップの第2主面は、互いに対向する第1辺と第2辺と、前記第1辺と第2辺のそれぞれと交差し、互いに対向する第3辺と第4辺とを備え、前記半導体チップの第1主面側から見たとき、前記第1端子領域の第1領域辺と第2領域辺と、前記第2端子領域の第5領域辺と第6領域辺は、前記第2主面の第1辺と第2辺と、平行するように延在し、前記第1端子領域の第3領域辺と第4領域辺と、前記第2端子領域の第7領域辺と第8領域辺は、前記第2主面の第3辺と第4辺と、平行するように延在し、前記半導体チップの第1主面側から見たとき、前記第1端子領域の第1領域辺は、前記第2端子領域の第5領域辺よりも、前記第2主面の第1辺の近くに配置され、前記半導体チップの第1主面側から見たとき、前記第1端子領域の第3領域辺は、第4領域辺よりも、第2主面の第3辺の近くに配置され、前記第2端子領域の第7領域辺は、第8領域辺よりも、前記第2主面の第3辺の近くに配置され、前記第1端子領域の第3領域辺の近くに配置された第1端子が、前記第1回路の特性を設定する基準信号を供給する第1基準端子とされ、前記第2端子領域の第7領域辺の近くに配置された第2端子が、前記第2回路の特性を設定する基準信号を供給する第2基準端子とされ、前記半導体チップの第1主面側から見たとき、前記配線層は、前記複数の導電性配線層のうちの所定の導電性配線層により形成された第1信号配線と、第2信号配線と、前記第1信号配線と前記第2信号配線とを挟むように配置された第1電圧配線と第2電圧配線とを備え、前記第1信号配線は、前記第1基準端子に接続され、前記第2信号配線は、前記第2基準端子に接続され、前記第1電圧配線および前記第2電圧配線には、所定の電圧が供給される、半導体装置。

請求項10

請求項9に記載の半導体装置において、前記第1回路は、前記複数の第1端子のうちの1対の第1端子を介して1対の差動信号が供給される第1差動回路を備え、前記半導体チップの第1主面側から見たとき、前記配線層は、前記所定の導電性配線層により形成された1対の信号配線を備え、前記1対の信号配線と、前記第1信号配線および前記第2信号配線との間に、前記第1電圧配線が配置されている、半導体装置。

請求項11

請求項9に記載の半導体装置において、前記第1回路と前記第2回路は、同じ機能を有する、半導体装置。

請求項12

第1主面と、前記第1主面の反対側であって、その平面形状が四角形状の第2主面と、差動回路を有する第1ハードマクロと、差動回路を有する第2ハードマクロと、前記第1ハードマクロに接続され、前記第2主面に2次元的に配置された複数の第1バンプ電極と、前記第2ハードマクロに接続され、前記第2主面に2次元的に配置された複数の第2バンプ電極とを備える半導体チップと、前記半導体チップの前記第2主面と対向させられるように、前記半導体チップが搭載される第1主面と、配線層と、前記配線層を挟んで、前記半導体チップが搭載される前記第1主面とは反対側の第2主面とを備える配線基板と、を備え、前記半導体チップの前記第1主面側から見たとき、前記第1ハードマクロと前記第2ハードマクロとが、前記半導体チップの前記第2主面において互いに対向する第1辺と第2辺との間に挟まれるように配置され、かつ前記第1ハードマクロが、前記第2ハードマクロよりも、前記第1辺の近くに配置され、前記半導体チップの前記第1主面側から見たとき、前記複数の第1バンプ電極と、前記複数の第2バンプ電極とは、前記第1辺と前記第2辺との間に挟まれるように配置され、かつ前記複数の第1バンプ電極は、前記複数の第2バンプ電極よりも、前記第1辺の近くに配置され、前記半導体チップの前記第1主面側から見たとき、2次元的に配置された前記複数の第1バンプ電極のうち、2次元的に配置された前記複数の第2バンプ電極に近接した複数の第1バンプ電極が、前記第1ハードマクロを動作させる電源電圧を供給する第1バンプ電極とされ、2次元的に配置された前記複数の第2バンプ電極のうち、2次元的に配置された前記複数の第1バンプ電極に近接した複数の第2バンプ電極が、前記第2ハードマクロを動作させる電源電圧を供給する第2バンプ電極とされ、前記半導体チップの前記第1主面側から見たとき、前記配線層は、電源電圧を供給する前記複数の第1バンプ電極と重なるように配置され、前記第1ハードマクロへ供給される電源電圧を伝達する第1電源配線と、電源電圧を供給する前記複数の第2バンプ電極と重なるように配置され、前記第2ハードマクロへ供給される電源電圧を伝達する第2電源配線とを備える、半導体装置。

請求項13

請求項12に記載の半導体装置において、前記半導体チップの前記第1主面側から見たとき、2次元的に配置された前記複数の第1バンプ電極のうち、前記半導体チップの前記第2主面の第3辺の近くに配置された第1バンプ電極は、前記第1ハードマクロに基準信号を供給する第1バンプ電極とされ、2次元的に配置された前記複数の第2バンプ電極のうち、前記半導体チップの前記第2主面の第3辺の近くに配置された第2バンプ電極は、前記第2ハードマクロに基準信号を供給する第2バンプ電極とされ、前記配線層は、基準信号を供給する前記第1バンプ電極に接続される第1信号配線と、基準信号を供給する前記第2バンプ電極に接続される第2信号配線と、所定の電圧が供給される第1電圧配線と、上記所定の電圧が供給される第2電圧配線とを形成する所定の導電性配線層を備え、前記半導体チップの前記第1主面から見たとき、前記配線層において、前記第1電圧配線と前記第2電圧配線は、前記第1信号配線および前記第2信号配線を挟むように、配置されている、半導体装置。

請求項14

請求項13に記載の半導体装置において、前記第1ハードマクロと前記第2ハードマクロは、同一の機能を有する、半導体装置。

技術分野

0001

本発明は、半導体装置に関し、特に複数の半導体チップと、複数の半導体チップが搭載された配線基板とを備える半導体装置に関する。

背景技術

0002

複数の半導体チップや半導体パッケージを、1つのパッケージ集約する技術として、SiP(Silicon in Package)がある。SiPの一例として、複数の半導体チップや半導体パッケージが、配線基板上に搭載され、半導体装置として提供されるものがある。この場合、配線基板は、搭載される半導体チップに対向する主面(第1主面)と、当該半導体装置が搭載されるユーザー(顧客)の基板に対向する主面(第2主面)とを備えている。第1主面には、半導体チップと接続される複数の外部端子(第1外部端子)が設けられ、第2主面には、ユーザーの基板と接続される複数の外部端子(第2外部端子)が設けられる。配線基板は、第1主面と第2主面との間に挟まれた配線層を備えており、第1外部端子間および/または第1外部端子と第2外部端子間が、配線層内金属配線によって電気的に接続される。

0003

例えば、第1外部端子間を金属配線によって接続することにより、ユーザーの基板において、半導体チップ間を接続する配線を省略することが可能となり、ユーザーの負担を低減することが可能となる。また、高速化を図ることも可能となる。

0004

一方、半導体チップは、例えば互いに異なる機能を有する複数のハードマクロを組み合わせて構成することが行われる。

0005

ハードマクロを組み合わせて、半導体チップを構成する技術は、例えば特許文献1〜3に記載されている。

先行技術

0006

特開2000−260949号公報
特開2006−229088号公報
特開2006−269604号公報

発明が解決しようとする課題

0007

例えば、車に搭載される制御用の半導体装置においては、車の電子化に伴い、多くの高速なインタフェース回路を備えることが要求されている。

0008

半導体チップは、平面形状が四角形状の第1主面と、第1主面の反対側であって、同じく平面形状が四角形状の第2主面とを備えている。この第2主面に、2次元的に複数の端子(例えば、バンプ電極)が配置される。半導体チップが配線基板に搭載されたとき、半導体チップの第2主面に配置された複数のバンプ電極は、配線基板の第1外部端子に接続される。第1外部端子に接続されたバンプ電極を介して、半導体チップ内回路ブロックを動作させる電源電圧給電、回路ブロックに含まれるインタフェース回路への入力信号の入力または/およびインタフェース回路からの出力信号の出力が行われることになる。

0009

半導体チップにおいては、半導体チップの外部との間のインタフェース、すなわちインタフェース回路と外部との間の信号の送受信を容易化するために、半導体チップの周辺領域に、インタフェース回路が配置され、外部と電気的な接続を得る外部と電気的な接続を得るためのバンプ電極は、半導体チップの第2主面のそれぞれの辺に沿って配置される場合が多い。これにより、第2主面のそれぞれの辺に沿って配置されたバンプ電極を使って、容易に、半導体チップ内のインタフェース回路と半導体チップの外部との間で、電気的な接続を行うことが可能となる。なお、半導体チップの第2主面の中央部分に配置されているバンプ電極は、例えば、半導体チップ内の複数の回路ブロックに対して電源電圧を供給するのに用いられる。

0010

半導体チップに内蔵されるインタフェース回路としては、例えばハードマクロによって多種類のインタフェース回路が構成される。例えば、アナログ電源電圧動作電圧として動作する差動回路を含む高速なインタフェース回路、半導体チップの外部に設けられたメモリ回路との間で信号の送受信を行うインタフェース回路等が、ハードマクロによって構成される。

0011

このように、インタフェース回路を、半導体チップの周辺領域に配置するようにすると、多くのインタフェース回路を、半導体チップに内蔵させた場合、半導体チップの辺が長くなり、半導体チップのサイズが大きくなることが危惧され、半導体装置の価格(生産コスト)が上昇することが危惧される。

0012

特許文献1〜3のそれぞれには、ハードマクロに関する技術が記載されているが、多くのインタフェース回路を内蔵することにより生じる課題は、認識されていない。

課題を解決するための手段

0013

一実施の形態による半導体装置は、半導体チップと、導電性部材と、配線基板とを備えている。

0014

ここで、半導体装置は、第1回路と、第2回路と、第1主面と、第1主面とは反対側の面であって、第1主面と対向する第2主面と、第2主面に、2次元的(平面的)に形成され、第1回路に接続された複数の第1端子と、第2主面に、2次元的(平面的)に形成され、第2回路に接続された複数の第2端子とを備えている。また、配線基板は、複数の第1外部端子が配置された第1主面と、配線層と、配線層を挟んで、第1主面とは反対側に配置され、複数の第2外部端子が配置された第2主面とを備えている。導電性部材は、半導体チップの第2主面が、配線基板の第1主面と対向するように搭載された状態で、複数の第1端子と複数の第2端子とを、配線基板の複数の第1外部端子に接続する。

0015

半導体チップの第1主面側から見たとき、複数の第1端子による配列パターンと、複数の第2端子による配列パターンは、同一の配列パターンを含んでいる。半導体チップの第1主面側から見たとき、第1回路は、第2回路よりも半導体チップの第1辺に近くなるように配置されている。また、複数の第1端子は、第1回路に電源電圧を供給する第1電源端子を含み、複数の第2端子は、第2回路に電源電圧を供給する第2電源端子を含んでいる。半導体チップの第1主面側から見たとき、第1回路において、第2回路の近くなる領域で、第1電源端子に電源電圧を供給する第1電源配線が、配線層に形成され、第2回路において、第1回路の近くなる領域で、第2電源端子に電源電圧を供給する第2電源配線が、配線層に形成されている。

0016

これにより、半導体チップの第1主面から見たとき、半導体チップの第1辺に対して、第1回路、第2回路の順に配置されることになる。第1回路および第2回路のそれぞれは、インタフェース回路を構成しているため、第1辺に対して、インタフェース回路が複数(2)段で配置されていることになる。その結果、多くのインタフェース回路を半導体チップに内蔵させても、第1辺が長くなるのを抑制することが可能となり、半導体チップのサイズが大きくなるのを防ぐことが可能となる。

0017

半導体チップの第1主面側から見たとき、第1電源端子と、第2電源端子とが近接するため、半導体チップの第1主面側から見たとき、配線層において、第1電源配線と第2電源配線とを近接させることが可能となる。これにより、配線基板のサイズの小型化を図ることが可能となる。

発明の効果

0018

一実施の形態によれば、外形サイズが大きくなることを抑制することが可能な半導体装置を提供することができる。

図面の簡単な説明

0019

実施の形態に係わる半導体装置の構成を示す模式的な平面図である。
実施の形態に係わる半導体装置の構成を示す模式的な断面図である。
実施の形態に係わる配線基板の断面を示す断面図である。
実施の形態に係わる半導体チップの構成を示す平面図である。
実施の形態に係わる半導体チップの構成を示すブロック図である。
実施の形態に係わるMIPI−CSI規格のインタフェース回路の構成を示すブロック図である。
実施の形態に係わるMIPI−CSI規格のインタフェース回路のバンプ電極の配置を示す平面図である。
(A)〜(C)は、実施の形態に係わる半導体チップの回路ブロックの構成を示す図である。
実施の形態に係わるMIPI−CSI規格のインタフェース回路のバンプ電極の配置を示す平面図である。
実施の形態に係わる配線基板の平面図である。
実施の形態に係わる配線基板の詳細な平面図である。
実施の形態に係わる半導体装置の平面図である。
実施の形態に係わる配線基板の部分的な平面図である。
実施の形態に係わる配線基板の部分的な平面図である。

実施例

0020

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。

0021

(実施の形態)
<半導体装置の構成概要
図1は、実施の形態に係わる半導体装置SIPの構成を示す模式的な平面図である。また、図2は、実施の形態に係わる半導体装置SIPの構成を示す模式的な断面図である。先ず、図1および図2を用いて、実施の形態に係わる半導体装置SIPの構成を説明する。

0022

図1において、CHは半導体チップを示し、CH1〜CH5は、半導体パッケージを示している。さらに、ELは、コンデンサーのような電子部品を示しており、SIP−Bは、配線基板を示している。ここで、半導体パッケージCH1〜CH5のそれぞれは、半導体チップを例えば樹脂モールドしたものである。図2には、図1に示した半導体チップCH、半導体パッケージCH1〜CH5および3個の電子部品ELのうち、半導体チップCH、半導体パッケージCH1、CH5および1個の電子部品ELの断面が例示されている。

0023

半導体チップCHは、半導体基板チップ)に、種々の回路ブロックが、周知の製造技術によって形成されている。同様に、半導体パッケージCH1〜CH5のそれぞれは、種々の回路ブロックが、周知の製造技術によって形成された半導体基板(チップ)を備え、半導体基板が樹脂等でモールドされたものである。また、半導体チップCHは、図2に示すように、第1主面SAFC1と第1主面SAFC1に対して反対側の第2主面SAFC2とを備えている。半導体チップCHの第2主面SAFC2(図2)には、複数のバンプ電極(図示しない、以下、バンプ電極は、端子とも称する)が形成されており、種々の回路ブロックは、対応するバンプ電極に接続されている。半導体パッケージCH1〜CH5のそれぞれも、図2に示すように、第1主面SAFC1と、第1主面SAFC1に対して反対側の第2主面SAFC2とを備えている。半導体パッケージCH1〜CH5のそれぞれにおける半導体チップ内の回路ブロックは、第2主面SAFC2に形成された複数のバンプ電極(図示しない)に接続されている。

0024

配線基板SIP−Bは、第1主面SAFS1と、第2主面SAFS2と、配線層とを備えている。図2には、配線基板SIP−Bの第1主面SAFS1と第2主面SAFS2とが示されている。半導体チップCHおよび半導体パッケージCH1〜CH5のそれぞれの第2主面SAFC2が、配線基板SIP−Bの第1主面SAFS1と対向するように、半導体チップCHおよび半導体パッケージCH1〜CH5は、配線基板SIP−Bに搭載されている。図2では、半導体チップCHおよび半導体パッケージCH1、CH5のみが、配線基板SIP−Bに搭載されている状態が示されているが、他の半導体パッケージCH2〜CH4も、同様に配線基板SIP−Bに搭載されている。

0025

配線基板SIP−Bの第1主面SAFS1には、複数の第1外部端子(図示しない)が設けられている。この複数の第1外部端子と、半導体チップCHおよび半導体パッケージCH1〜CH5の第2主面SAFC2に設けられたバンプ電極との間に、○印で示したバンプ(導電性部材)BP、BP1〜BP5が形成され、このバンプBP、BP1〜BP5によって、半導体チップCHおよび半導体パッケージCH1〜CH5の第2主面SAFC2における複数のバンプ電極と、配線基板SIP−Bの第1主面SAFS1における複数の第1外部端子とが電気的に接続されている。なお、図2では、バンプBPとバンプBP1〜BP5のサイズが、異なるように描かれているが、勿論、サイズは同じであってもよい。

0026

配線基板SIP−Bの第2主面SAFS2には、図示しないが、複数の第2外部端子が設けられている。配線基板SIP−Bの第1主面SAFS1と第2主面SAFS2との間には、配線層が挟まれている。後で図3を用いて説明するが、配線層は、複数の金属配線層導電性配線層)と絶縁層とを備えており、配線層内の金属配線層(導電性配線層)によって形成された配線により、第1主面SAFS1に設けられている第1外部端子間または第1主面SAFS1に設けられている第1外部端子と第2主面SAFS2に設けられている第2外部端子との間が電気的に接続されている。すなわち、所望の第1外部端子間または所望の第1外部端子と所望の第2外部端子との間が、配線層内の配線によって電気的に接続されている。

0027

図2において、UR−Bは、ユーザーの基板(以下、ユーザー基板とも称する)を示している。ユーザー基板UR−Bは、第1主面SAFU1と、第2主面SAFU2と、第1主面SAFU1と第2主面SAFU2との間に挟まれた配線層とを備えている。配線基板SIP−Bは、その第2主面SAFS2が、ユーザー基板UR−Bの第1主面SAFU−1と対向するように、ユーザー基板UR−Bに搭載されている。ユーザー基板UR−Bの第1主面SAFU1にも、図示しない複数のユーザー第1外部端子が設けられ、第2主面SAFU2にも、図示しない複数のユーザー第2外部端子が設けられている。所望のユーザー第1外部端子間または所望のユーザー第1外部端子と所望のユーザー第2外部端子との間が、第1主面SAFU1と第2主面SAFU2との間に挟まれた配線層内の導電性配線層によって形成された配線により電気的に接続されている。

0028

ユーザー基板UR−Bの第1主面SAFU1に設けられたユーザー第1外部端子と、配線基板SIP−Bの第2主面SAFS2に設けられた第2外部端子との間は、図2において○印で示された複数のバンプ(導電性部材)BGによって電気的に接続されている。これにより、例えば、半導体チップCHのバンプ電極は、ユーザー基板UR−Bの第2主面SAFU2におけるユーザー第2外部端子に電気的に接続されることになる。

0029

図1および図2において、電子部品ELは、コンデンサーを示している。このコンデンサーの端子BFは、配線基板SIP−Bの第1主面SAFS1に設けられた第1外部端子に電気的に接続されている。特に制限されないが、図1および図2に示したコンデンサー(電子部品EL)のそれぞれは、電源電圧の安定化を図るためバイパスコンデンサーを示している。

0030

図1には、例示として、半導体パッケージCH1〜CH5のそれぞれの第2主面SAFC2に設けられたバンプ電極と、配線基板SIP−Bの第1主面SAFS1に設けられた第1外部端子との間に設けられたバンプが、○印で示されている。図1では示していないが、半導体チップCHにおいても、同様に、半導体チップCHの第2主面SAFC2に設けられたバンプ電極と配線基板SIP−Bの第1主面SAFS1に設けられた第1外部端子との間に、複数のバンプが設けられている。

0031

図1および図2では、半導体チップおよび半導体パッケージの第2主面SAFC2に設けられたバンプ電極と配線基板SIP−Bの第1主面SAFS1に設けられた第1外部端子間を、バンプによって電気的に接続する例を示しているが、電気的に接続することが可能であればよいので、バンプに限定されるものではない。同様に配線基板SIP−Bの第2主面SAFS2における第2外部端子とユーザー基板UR−Bの第1主面SAFU1におけるユーザー第1外部端子との間も、電気的に接続することが可能であれば、バンプに限定されるものではない。

0032

この実施の形態において、特に制限されないが、半導体チップCHは、回路ブロックとして、マイクロプロセッサおよび複数の高速なインタフェース回路を内蔵した半導体チップである。また、半導体パッケージCH1〜CH4は、回路ブロックとして、ダイナミックメモリを内蔵した半導体チップをモールドして形成した半導体パッケージであり、半導体パッケージCH5は、回路ブロックとして、電気的に書換可能な不揮発性メモリフラッシュメモリ)を内蔵し半導体チップをモールドして形成した半導体パッケージである。配線基板SIP−Bの第1主面SAFS1に、複数の半導体チップCH、半導体パッケージCH1〜CH5が、並列的に配置されているため、半導体チップCH、半導体パッケージCH1〜CH5のそれぞれの第2主面SAFC2の面積よりも、配線基板SIP−Bの第1主面SAFS1の面積は大きくなっている。また、配線基板SIP−Bの第2主面SAFS2と第1主面SAFS1とは、平行して延在しているため、配線基板SIP−Bの第2主面SAFS2の面積も、半導体チップCH、半導体パッケージCH1〜CH5のそれぞれの第2主面SAFC2の面積よりも大きい。

0033

図1において、破線で囲んだ領域DARおよび実線で囲んだ領域AARは、配線基板SIP−B内の配線の種類を模式的に示している。領域DARで示されている配線基板SIP−Bの配線層における配線は、主として、半導体チップCH、半導体パッケージCH1〜CH5を動作させるためのデジタル電源電圧の供給と、デジタル信号の伝達に用いられる。これに対して、領域AARで示されている配線基板SIP−Bの配線層における配線は、主として、半導体チップCH内の高速なインタフェース回路を動作させるためのアナログ電源電圧の供給と、アナログ信号の伝達に用いられる。

0034

本明細書においては、図2において、上側から下側を見た場合を、上面視として説明する。また、半導体チップCH、半導体パッケージCH1〜CH5および配線基板SIP−Bを基準として説明する場合、半導体チップCHおよび半導体パッケージCH1〜CH5の第1主面SAFC1および配線基板SIP−Bの第1主面SAFS1を、図2において上側から見た場合を、第1主面側(第1主面)から見た場合として、説明する。同様に、半導体チップCHおよび半導体パッケージCH1〜CH5の第2主面SAFC2および配線基板SIP−Bの第2主面SAFS2を、図2において下側から見た場合を、第2主面側(第2主面)から見た場合として、説明する。

0035

図3は、実施の形態に係わる配線基板SIP−Bの断面を示す断面図である。図3において、TISは、トップ絶縁膜を示し、BISは、ボトム絶縁膜を示し、IS1〜IS9のそれぞれは、絶縁層を示している。また、ML1〜ML10は、金属配線層(導電性配線層)を示している。すなわち、配線基板SIP−Bは、トップ絶縁膜TIS、ボトム絶縁膜BIS、金属配線層ML1〜ML10および絶縁層IS1〜IS9を備えている。複数の金属配線層ML1〜ML10と複数の絶縁膜IS1〜IS9は、トップ絶縁膜TISとボトム絶縁膜BISとの間に挟まれ、金属配線層ML1〜ML10と絶縁層IS1〜IS9が、交互に配置されている。言い換えるならば、金属配線層ML1〜ML10と絶縁層IS1〜IS9が、交互に積み上げられている。これにより、金属配線層ML1〜ML10間は電気的に分離されている。配線基板SIP−Bの第1主面SAFS1は、トップ絶縁膜TIS側であり、配線基板SIP−Bの第2主面SAFS2は、ボトム絶縁膜BIS側である。

0036

図3には、示していないが、配線基板SIP−Bの第1主面SAFS1に設けられた第1外部端子間を接続する場合、トップ絶縁膜TISの所望の部分に開口部が設けられ、第1外部端子となる電極が形成される。また、絶縁膜IS1〜IS9のうちの所望の層(1層あるいは複数層)の所望の部分に開口部が設けられ、設けた開口部に金属を充填することにより、所望の金属配線層が電気的に接続されるようにする。これにより、第1外部端子間を電気的に接続する金属配線が形成されることなる。同様に、第1主面SAFS1に設けられた第1外部端子と第2主面SAFS2に設けられた第2外部端子とを接続する場合、トップ絶縁膜TISおよびボトム絶縁膜BISの所望の部分に開口部が設けられ、第1外部端子および第2外部端子となる電極が形成される。また、絶縁膜IS1〜IS9のうちの所望の層(1層あるいは複数層)の所望の部分に開口部が設けられ、設けた開口部に金属を充填することにより、所望の金属配線が形成される。これにより、第1外部端子と第2外部端子間を電気的に接続することが可能となる。

0037

見方を変えると、トップ絶縁膜TISおよびボトム絶縁膜BISに開口部が設けられたとき、開口部を介して露出された金属配線層の領域が、第1外部端子および第2外部端子に該当すると、見なすこともできる。

0038

図1で示した領域DARにおいては、例えば、第2層目の金属配線層ML2および第4層目の金属配線層ML4が、主にデジタル信号を伝達するための配線として用いられ、残りの金属配線層ML1、ML3およびML5〜ML10は、主にデジタル電源電圧および接地電圧を給電するための配線として用いられる。これに対して、図1で示した領域AARにおいては、例えば、第2層目の金属配線層ML2が、主に高速のインタフェース信号を伝達するための配線として用いられ、残りの金属配線層ML1、ML3〜ML10は、主にアナログ電源電圧および接地電圧を給電するための配線として用いられる。

0039

この実施の形態において、配線基板SIP−Bは、4層のコア基板の両面に、ビルトアップ層を3層積み上げて形成されている。図3を参照にして説明すると、4層のコア基板は、4層の金属配線層ML4〜ML7によって形成されている。ここで、金属配線層ML4が、コア層トップであり、コア基板の第1主面とされ、第1主面である金属配線層ML4と対向する金属配線層ML7が、コア層ボトムであり、コア基板の第2主面とされている。コア基板は、その第1主面(コア層トップ)である金属配線層ML4と、その第2主面(コア層ボトム)である金属配線層ML7との間に、2個の金属配線層ML5およびML6が挟まれて、4層のコア基板となっている。

0040

この4層のコア基板の第1主面である金属配線層ML4上に、ビルドアップ層が、3層積み上げられ、第2主面である金属配線層ML7上に、ビルドアップ層が、3層積み上げられている。図3では、コア基板の第1主面に積み上げられた3層のビルドアップ層が、金属配線層ML3〜ML1として示され、コア基板の第2主面に積み上げられた3層のビルドアップ層が、金属配線層ML8〜ML10として示されている。

0041

コア層およびビルドアップ層の加工精度は、製造工程に依存するが、一般的に、コア層よりも、ビルドアップ層の方が、加工精度が高く、太くて長い貫通スルーホールも使わなくて済む。そのため、高速な信号を伝達する高速信号配線は、ビルドアップ層を用いて形成することが望ましい。そのため、これに限定されるものでないが、この実施の形態においては、ビルドアップ層である第2層目の金属配線層ML2によって、デジタル信号および高速のインタフェース信号を伝達する信号配線が形成されている。

0042

<半導体チップの構成(端子配置)>
図4は、実施の形態に係わる半導体チップの構成を示す平面図である。ここでは、マクロプロセッサおよびインタフェース回路を備えた半導体チップCHの平面図が、図4に示されている。図4は、半導体チップCHを、その第1主面SAFC1側から見たときの半導体チップCHの第2主面SAFC2に配置されているバンプ電極が示されている。言い換えるならば、図4には、半導体チップCHを透過して、半導体チップCHの第2主面SAFC2におけるバンプ電極の配置が、示されている。

0043

半導体チップCHの第2主面SAFC2は、4個の辺EU、ED、ERおよびELを有している。すなわち、4個の辺によって、第2主面SAFC2は囲まれている。ここで、辺EUと辺EDは、互いに平行に延在しており、辺ERと辺ELも互いに平行に延在しており、辺EU、EDと辺ER、ELは、交差している。また、同図において、C−RUは、辺EUと辺ERとが交差することにより形成される角部を示しており、C−DRは、辺ERと辺EDとが交差することにより形成される角部を示している。同様に、C−LDは、辺EDと辺ELとが交差することにより形成される角部を示しており、C−ULは、辺ELと辺EUとが交差することにより形成される角部を示している。

0044

第2主面SAFC2の辺EU、ER、EDおよびELは、半導体チップCHのそれぞれの辺を示していると見なすことができる。同様に、第2主面SAFC2の角部C−RU、C−DR、C−LDおよびC−ULは、半導体チップCHのそれぞれの角部を示していると見なすことができる。また、図4に示すように、半導体チップCHは、第1主面SAFC1側から見たとき、その平面形状が四角形状を有している。

0045

半導体チップCHの第2主面SAFC2には、複数のバンプ電極が、2次元的(平面的)に、規則的に配置されている。第2主面SAFC2に配置された複数のバンプ電極のうち、第2主面SAFC2の中央部に、2次元的に、規則的に配置されたバンプ電極BDは、デジタル電源電圧が給電されるバンプ電極として用いられる。これに対して、辺EU、ED、ERおよびELのそれぞれに沿って配置されたバンプ電極は、インタフェース信号の送受信用のバンプ電極およびインタフェース回路用の電源電圧が給電されるバンプ電極として用いられる。言い換えるならば、それぞれの辺と、デジタル電源電圧が給電されるバンプ電極BDとの間に、インタフェース回路用のバンプ電極が配置されている。図面が複雑になるのを避けるために、図4では、デジタル電源電圧が給電されるバンプ電極BDは、代表として9個が明示されている。なお、図4には、半導体チップCHの第2主面SAFC2の中心にバンプ電極が配置されている例が示されており、中心に配置されたバンプ電極が、バンプ電極BDのうち特にM−BDとして示されている。

0046

半導体チップCHは、インタフェース回路として、互いに異なる種類の複数のインタフェース回路を備えている。例えば、マイクロプロセッサからの制御信号を出力、入力または入出力するデジタル信号用のインタフェース回路、マイクロプロセッサと他の半導体パッケージCH1〜CH5との間でのデータの送受信に用いられるデジタル信号用のインタフェース回路および高速なインタフェース回路等を備えている。

0047

高速なインタフェース回路の構成は、一例を後で説明するが、差動回路を備えており、差動回路は、アナログ電源電圧によって動作する。

0048

この実施の形態に係わる半導体チップCHにおいては、辺EU、ELおよびERのそれぞれに沿って、デジタル信号用のインタフェース回路のバンプ電極が配置されている。また、高速なインタフェース回路のバンプ電極が、辺EDに沿って配置されている。図4では、図面が複雑になるのを避けるために、デジタル信号用のインタフェースのバンプ電極は、個々に示されておらず、複数のバンプ電極が配置された領域を端子(バンプ電極)領域DFとして示されている。同様に、高速なインタフェース回路のバンプ電極も、個々のバンプ電極は示しておらず、複数のバンプ電極が配置された領域を、端子(バンプ電極)領域AF1〜AF6、AF7−0〜AF7−3として示されている。

0049

この実施の形態において、半導体チップCHは、高速なインタフェース回路として、特に制限されないが、次に述べる6種類のインタフェース回路を備えている。すなわち、インタフェース回路として、ユニバーサルシリアルバス(Universal Serial Bus:以下、USBとも称する)規格のインタフェース回路、エイチ・ディー・エムアイ(High−Definition Multimedia Interface:以下、HDMI登録商標)とも称する)規格のインタフェース回路を備えている。また、インタフェース回路として、LVDS(Low Voltage Differential Signaling)技術のインタフェース回路、eSATA(external Serial ATA)技術のインタフェース回路、PCIe(PCI Express)規格のインタフェース回路およびMIPI−CSI規格のインタフェース回路を備えている。

0050

図4には、MIPI−CSI規格のインタフェース回路として、複数レーン分(複数チャンネル分)のインタフェース回路が設けられ、USB規格のインタフェース回路として、2チャンネル分のインタフェース回路が設けられ、残りの高速なインタフェース回路のそれぞれは、1チャンネル分のインタフェース回路が設けられている場合が示されている。すなわち、半導体チップCHは、高速なインタフェース回路のうち、MIPI−CSI規格のインタフェース回路を複数個有し、USB規格のインタフェース回路を2個有し、残りの高速なインタフェース回路を、それぞれ1個有している場合が、示されている。

0051

図4において、辺EDに沿って配置された端子領域AF1〜AF6、AF7−0〜AF7−3のうち、端子領域AF1には、1チャンネル目のUSB規格のインタフェース回路に対応する複数のバンプ電極が配置されており、端子領域AF2には、2チャンネル目のUSB規格のインタフェース回路に対応する複数のバンプ電極が配置されている。同様に、端子領域AF3には、PCIe規格のインタフェース回路に対応する複数のバンプ電極が配置され、端子領域AF4には、eSATA技術のインタフェース回路に対応する複数のバンプ電極が配置され、端子領域AF5には、HDMI規格のインタフェース回路に対応する複数のバンプ電極が配置され、端子領域AF6には、LVDS技術のインタフェース回路に対応する複数のバンプ電極が配置されている。

0052

この実施の形態に係わる半導体チップCHは、MIPI−CSI規格のインタフェース回路を4個有している。後で図5を用いて説明するが、この実施の形態においては、4個のMIPI−CSI規格のインタフェース回路CSI0〜CSI3は、2組に分けられて、配置されている。すなわち、4個のMIPI−CSI規格のインタフェース回路は、辺EDに近接して配置されたMIPI−CSI規格のインタフェース回路CSI0、CSI2(第1回路、第3回路)と、MIPI−CSI規格のインタフェース回路CSI0、CSI2に比べて、辺EDから遠くに配置されたMIPI−CSI規格のインタフェース回路CSI1、CSI3(第2回路、第4回路)に分けられている。言い換えると、MIPI−CSI規格のインタフェース回路CSI0、CSI2は、MIPI−CSI規格のインタフェース回路CSI1、CSI3に比べて、辺EDの近くに配置されている。

0053

見方を変えると、辺EDを基準とした場合、インタフェース回路は、2段に配置されていることになる。この場合、辺EDに近接した配置されたインタフェース回路CSI0、CSI2が1段目に相当する。インタフェース回路CSI0、CSI2よりも、半導体チップの中心部に近接して配置された(あるいはインタフェース回路CSI0、CSI2に比べて辺EDから離れて配置された)インタフェース回路CSI1、CSI3が、2段目に相当する。

0054

これらのインタフェース回路CSI0〜CSI3の配置に合わせて、それぞれに対応するバンプ電極も、第2主面SAFC2に配置されている。すなわち、インタフェース回路CSI0およびCSI2に対応するバンプ電極は、辺EDの近くに配置された端子領域AF7−0およびAF7−2に配置され、インタフェース回路CSI1およびCSI3に対応するバンプ電極は、端子領域AF7−0およびAF7−2よりも、辺EDから遠くに配置された端子領域AF7−1およびAF7−3に配置されている。見方を変えると、MIPI−CSI規格のインタフェース回路に対応するバンプ電極も、辺EDを基準とした場合、2段で配置されていると見なすことができる。

0055

すなわち、インタフェース回路CSI0に対応したバンプ電極は、辺EDに近い1段目の端子領域AF7−0に配置され、インタフェース回路CSI2に対応したバンプ電極も、辺EDに近い1段目の端子領域AF7−2に配置されている。これに対して、インタフェース回路CSI1に対応したバンプ電極は、辺EDから遠い(離れた)2段目の端子領域AF7−1に配置され、インタフェース回路CSI3に対応したバンプ電極も、辺EDから遠い(離れた)2段目の端子領域AF7−3に配置されていることになる。

0056

これにより、辺EDに沿って、全てのインタフェース回路を配置する場合に比べて、半導体チップCHの辺EDが長くなるのを防ぐことが可能となる。その結果、半導体チップCHのサイズが大きくなるのを抑制することが可能となる。

0057

なお、実施の形態に係わる半導体チップCHは、USB規格のインタフェース回路を2個備えている。そのため、半導体チップCHにおいて、USB規格のインタフェース回路を、MIPI−CSI規格のインタフェース回路の代わりに、2段にすることも可能である。しかしながら、USB3.0規格およびUSB2.0規格では、最大データ転送速度が、MIPI−CSI規格のデータ転送速度よりも高速である。データ転送速度が高速であるため、MIPI−CSIのインタフェース回路を2段にする場合に比べて、データを転送する信号配線の配置等を考慮することが要求される。また、USB3.0規格、USB2.0規格およびUSB1.1規格を満たすインタフェース回路を動作させるためには、それぞれの規格に合った3種類のアナログ電源電圧が要求される。これに対して、MIPI−CSI規格のインタフェース回路では、アナログ電源電圧が、例えば1種類で済む。従って、MIPI−CSI規格のインタフェース回路を、辺EDから半導体チップCHの中心部に向けて2段にした方が、アナログ電源電圧配線の配置が容易となる。

0058

そのため、MIPI−CSI規格のインタフェース回路を、図4に示すように2段(多段)にすることが望ましいが、図4に加えて、USB規格のインタフェース回路も、多段に配置するようにしてもよい。

0059

また、インタフェース回路CSI0〜CSI3に対応したバンプ電極が配置されている端子領域AF7−0〜AF7−3は、4個の角部C−RU、C−DR、C−LDおよびC−ULのうち、角部C−LDに近接した部分に配置されている。これにより、後で説明するが、配線基板SIP−Bでの配線の自由度を向上させることが可能となる。

0060

<半導体チップの構成(回路ブロック)>
次に、半導体チップCH内の構成を説明する。図5は、実施の形態に係わる半導体チップCHの構成を示すブロック図である。半導体チップCHは、複数の回路ブロックを備えているが、図5には、マイクロプロセッサCPUと、高速なインタフェース回路のみが、代表として描かれている。

0061

図5は、模式的にではあるが、半導体チップCHを、第1主面SAFC1側から見たときの回路ブロックの配置が、実際の配置に合わせて描かれている。すなわち、図5において、次に説明するインタフェース回路は、半導体チップCHにおけるインタフェース回路の実際の配置に合わせて描かれている。

0062

同図において、マイクロプロセッサCPUは、図示しないメモリに格納されたプログラムに従って動作する。動作の際に、例えば、デジタル用のインタフェース回路、デジタル用のインタフェース回路に対応した端子領域DF(図4)内のバンプ電極および配線層内の配線を介して、半導体パッケージCH1〜CH5との間でデータの送受信を行い、所定の処理を行う。また、マイクロプロセッサCPUは、プログラムに従って、高速のインタフェース回路および高速なインタフェース回路に対応する端子領域AF1〜AF6、AF7−0〜AF7−3(図4)内のバンプ電極を介して、半導体装置SIPの外部との間で信号の送受信を行う。

0063

図5において、US1およびUS2は、USB規格のインタフェース回路を示しており、インタフェース回路US1は、1チャンネル目のUSB規格のインタフェース回路であり、インタフェース回路US2は、2チャンネル目のUSB規格のインタフェース回路である。図5において、PCIは、PCIe規格のインタフェース回路を示しており、SATは、eSATA技術のインタフェース回路を示しており、HDMは、HDMI規格のインタフェース回路を示している。また、LVDSは、LVDS技術のインタフェース回路を示しており、CSI0〜CSI3のそれぞれは、MIPI−CSI規格のインタフェース回路を示している。ここで、インタフェース回路CSI0〜CSI3のそれぞれは、例えば複数のレーンに対応したMIPI−CSI規格のインタフェース回路である。

0064

図5では、インタフェース回路LVDSおよびCSI0〜CSI3の回路ブロックが、他のインタフェース回路よりも大きく描いてあるが、説明の都合上で大きく描いてあるだけで、これに限定されるものではない。

0065

高速なインタフェース回路US1、US2、PCI、SAT、HDM、LVDS、CSI0およびCSI2のそれぞれは、半導体チップCHの辺EDに沿って配置されている。インタフェース回路CSI1およびCSI3も、半導体チップCHの辺EDに沿って配置されているが、辺EDとの間に、インタフェース回路CSI0およびCSI2を挟むように、インタフェース回路CSI1およびCSI3は配置されている。これにより、インタフェース回路CSI0、CSI2に比べて、インタフェース回路CSI1およびCSI3は、辺EDから遠くに配置されている。すなわち、辺EDを基準とした場合、インタフェース回路CSI0〜CSI3は、2段で配置されている。また、4個の角部C−RU、C−DR、C−LDおよびC−ULのうち、角部C−LDに近接した領域において、インタフェース回路CSI0〜CSI3は、2段で配置されている。

0066

これらのインタフェース回路US1、US2、PCI、SAT、HDM、LVDSおよびCSI0〜CSI3の入力または出力は、図4で示した対応する端子領域AF1〜AF6およびAF7−0〜AF7−3内に配置されたバンプ電極に接続されている。

0067

<高速なインタフェース回路の構成>
次に、高速なインタフェース回路の構成を説明する。ここでは、MIPI−CSI規格のインタフェース回路の構成を、図6および図7を用いて説明する。図6は、2レーン分のMIPI−CSI規格のインタフェース回路CSIの構成を示すブロック図である。また、図7は、図6に示すMIPI−CSI規格のインタフェース回路CSIに対応したバンプ電極(端子)の配列を示す平面図である。

0068

先ず、図6を用いて、MIPI−CSI規格のインタフェース回路CSIについて説明する。図6には、MIPI−CSI規格のインタフェース回路CSIのうち、バンプ電極に対応した部分の単位回路部CSI−U0、CSI−U1およびCSI−UCのみが明示されている。これらの単位回路部CSI−U0、CSI−U1およびCSI−UCからの出力信号ON0、OP0、ON1、OP1およびONC、OPCは、図示しない処理回路部に供給され、処理回路部から、インタフェース回路CSIの出力信号が、例えばマイクロプロセッサCPUへ供給される。

0069

特に制限されないが、単位回路部CSI−U0、CSI−U1およびCSI−UCは、互いに同じ構成を有している。そのため、ここでは、単位回路部CSI−U1を代表として、説明する。図6において、SAは、差動回路を示しており、LVCTは、レベル変換回路を示している。差動回路SAには、入力信号として1対の差動信号相補信号)N1、P1が供給される。差動回路SAは、基準信号REXTの値に従って、その特性が定まる差動回路である。差動回路SAによって増幅された1対の差動信号は、レベル変換回路LVCTに供給され、レベル変換された出力信号ON1、OP1が、図示しない処理回路部へ供給される。すなわち、単位回路部CSI−U1は、1対の差動信号N1、P1を入力し、1対の差動信号N1、P1に対応し、レベル変換された出力信号ON1、OP1を出力する。

0070

同様に、単位回路部CSI−U0は、1対の差動信号N0、P0を入力し、入力した差動信号に対応した1対の出力差動信号ON0、OP0を出力する。また、単位回路部CSI−UCが、1対の差動クロック信号NC、PCを入力し、1対の差動クロック信号NC、PCに対応した1対の出力差動クロック信号ONC、OPCを出力する。

0071

MIPI−CSI規格のインタフェース回路CSIには、例えばカメラからの出力信号およびクロック信号が、入力信号およびクロック信号として供給される。例えば、カメラからの出力信号が、1対の差動信号N1、P1として供給され、クロック信号が、1つの差動クロック信号NC、PCとして供給される。

0072

図示していない処理回路部は、1対の出力差動クロック信号ONC、OPCに同期して、1対の出力信号ON1、OP1を取り込み、処理を行い、マイクロプロセッサCPUへ供給する。2レーン目に対応する単位回路CSI−U1を例にして、説明したが、1レーン目に対応する単位回路CSI−U0についても同様である。

0073

1レーン目の入力信号である1対の差動信号N0、P0は、配線基板SIP−B内の信号配線を介して、半導体装置SIPの外部(例えば、図示しないカメラ)から、対応するバンプ電極BD−N0、BD−P0に供給される。同様に、2レーン目の入力信号である1対の差動信号N1、P1も、配線基板SIP−B内の信号配線を介して、半導体装置SIPの外部から、対応するバンプ電極BD−N1、BD−P1へ供給される。また、クロック信号である1対の差動クロック信号NC、PCも、配線基板SIP−B内の信号配線を介して、半導体装置SIPの外部から、対応するバンプ電極BD−NC、BD−PCへ供給される。

0074

単位回路部CSI−U0、CSI−U1およびCSI−UC内のそれぞれの差動回路SAには、バンプ電極BD−Va、BD−VsおよびBD−REが接続されている。ここで、バンプ電極BD−Vaは、アナログ電源電圧Vaが供給されるアナログ電源用バンプ電極(アナログ電源用端子)であり、半導体装置SIPの外部から、アナログ電源電圧Vaが供給される。また、バンプ電極BD−Vsは、接地電源電圧Vsが供給される接地電源用バンプ電極(接地電源用端子)であり、半導体装置SIPの外部から、接地電源電圧Vsが供給される。単位回路部CSI−U0、CSI−U1およびCSI−UC内の差動回路SAは、アナログ電源用バンプ電極BD−Vaに供給されるアナログ電源電圧Vaを、動作電圧として動作する。また、それぞれの差動回路SAの特性は、バンプ電極BD−REへ供給される基準信号REXTによって、特性が設定される。

0075

単位回路部CSI−U0、CSI−U1およびCSI−UC内のレベル変換回路LVCTは、バンプ電極BD−VdおよびBD−Vsに接続されている。ここで、バンプ電極BD−Vdは、半導体装置SIPの外部からデジタル電源電圧Vdが供給されるデジタル電源用バンプ電極である。それぞれのレベル変換回路LVCTは、デジタル電源用バンプ電極BD−Vdに供給されるデジタル電源電圧Vdを動作電圧として、動作する。図6では、レベル変換回路LVCTと、差動回路SAとが、同じバンプ電極BD−Vsに接続されている例が、示されているが、これに限定されるものではない。例えば、レベル変換回路LVCTには、デジタル用の接地電源電圧が供給され、差動回路SAには、アナログ用の接地電源電圧が供給されるようにしてもよい。

0076

図8(A)および(B)は、差動回路SAの構成例を示す回路図である。

0077

差動回路SAは、例えば図8(A)に示すように、1対の差動トランジスタMOSFETNT1、NT2と、定電流回路IOと、負荷回路LDとを備えている。定電流回路Ioを介して、接地電源電圧Vsが、差動トランジスタNT1、NT2のソースに供給され、アナログ電源電圧Vaが、負荷回路LDを介して、差動トランジスタNT1、NT2のそれぞれのドレインに供給される。これにより、1対の差動信号P1、N1の差に従った信号/OUT1、OUT1が形成され、出力される。また、差動回路SAの他の例としては、疑似差動回路がある。疑似差動回路の構成例を図8(B)に示す。疑似差動回路は、それぞれ接地電源電圧Vsとアナログ電源電圧Vaが供給され、アナログ電源電圧Vaにより動作する1対のインバータ回路IV1、IV2を備えている。インバータIV1、IV2に、1対の差動信号P1、N1を供給することにより、差動的に変化する出力信号/OUT1、OUT1が形成され、出力されることになる。

0078

1対の差動信号を、インタフェース信号として用いることにより、信号間の差でデータを判定することが可能となるため、高速なインタフェース回路を実現することが可能となる。すなわち、実施の形態で用いているインタフェース回路は、高速なデータ転送が可能な高速のインタフェース回路となっている。

0079

図5に示したマイクロプロセッサCPUは、ナンド回路オア回路のような論理回路PLL発振回路等を含んでいる。これらの回路は、デジタル電源電圧Vdによって動作する。図8(C)に示した論理回路を例にして説明すると、論理回路LCKTには、接地電源電圧Vsとデジタル電源電圧Vdが供給され、デジタル電源電圧Vdを動作電圧として動作する。図8(C)に示した例で説明すると、論理回路LCKTは、それぞれ単相の入力信号in1〜inpの間で論理演算を行い、演算結果をOUTとして出力する。アナログ電源電圧Vaは、図6に示したバンプ電極BD−Vaを介して供給され、デジタル電源電圧Vdは、図6に示したバンプ電極BD—Vdを介して供給される。

0080

本明細書においては、差動回路およびPLL発振回路を動作させる電源電圧を、アナログ用電源電圧と称し、論理回路を動作させる電源電圧を、デジタル用電源電圧と称している。

0081

図7は、図6で説明したバンプ電極BD−Vd、BD−Vs、BD−Va、BD−N0、BD−P0、BD−N1、BD−P1、BD−NCおよびBD−PCの配列を示している。図7は、半導体チップCHを、第1主面SAFC1側から、第2主面SAFC2を見たとき、第2主面SAFC2に配置されているバンプ電極の配置を示している。図6では、アナログ電源用バンプ電極BD−Va、デジタル電源用バンプ電極BD−Vdおよび接地電源用バンプ電極BD−Vsのそれぞれを、1個のバンプ電極として示していたが、この実施の形態においては、それぞれが複数のバンプ電極によって構成されており、図7には、実際の配列に合わせて、図6に示したバンプ電極の配置が描かれている。

0082

図6に示したインタフェース回路CSIのバンプ電極は、半導体チップCHの第2主面SAFC2において、1個の端子領域CSI−BD内に配置されている。この端子領域CSI−BDは、図7において破線で示されており、互いに平行して延在する辺(領域辺)CS−U、CS−Dと、辺CS−U、CS−Dと交差する辺(領域辺)CS−R、CS−Lを備えている。ここで、辺CS−Rと辺CS−Lも互いに平行して延在している。そのため、端子領域CSI−BDは、辺CS−U、CS−D、CS−RおよびCS−Lによって囲まれた領域であり、その平面形状は四角形状となっている。

0083

図7において、バンプ電極は、○印で示されている。○印で示されたバンプ電極は、図7において「凡例」で示すように、○印に付した線によって、それぞれのバンプ電極の機能が示されている。すなわち、太い横方向の実線で埋められた○印は、デジタル電源用バンプ電極を示し、横方向の実線で埋められた○印は、アナログ電源用バンプ電極を示し、縦方向の実線で埋められた○印は、接地電源用バンプ電極を示している。また、右上がりの破線で埋められた○印は、信号用バンプ電極を示し、黒塗りの◎印は、クロック信号用バンプ電極を示し、ドットで埋められた○印は、基準信号用バンプ電極を示している。図7に示した表記方法(「凡例」参照)は、特に明記しない限り、図6図9図12および図13においても同じである。また、図10図11図13および図14においては、配線基板SIP−Bに配置した外部端子も、図7に示した表記方法と同じ表記方法で表されている。

0084

特に制限されないが、図6に示したインタフェース回路CSIは、図7に示した端子領域CSI−BDに重なるように形成されている。すなわち、第1主面SAFC1側から見たとき、第2主面SAFC2に配置された端子領域CSI−BDの上方(第1主面SAFC1側)の領域に、インタフェース回路CSIが重なるように形成されている。

0085

端子領域CSI−BDにおいて、バンプ電極は、千鳥状に配置されている。千鳥状に配置されているバンプ電極のうち、端子領域CSI−BDの辺CS−Uの近くであって、辺CS−Uに沿って、複数のデジタル電源用バンプ電極BD−Vdが配置されている。言い換えるならば、辺CS−Uの近傍に、この辺CS−Uに沿って、複数のデジタル電源用バンプ電極BD−Vdが配置され、デジタル電源用バンプ電極BD−Vd行が構成されている。

0086

また、辺CS−Uに沿って、複数の接地電源用バンプ電極BD−Vsが配置され、接地電源用バンプ電極BD−Vs行が構成されている。この接地電源用バンプ電極BD−Vs行と、辺CS−Uとの間には、デジタル電源用バンプ電極BD−Vd行が挟まれている。すなわち、この実施の形態においては、接地電源用バンプ電極BD−Vs行は、デジタル電源用バンプ電極BD−Vd行に比べて、辺CS−Uから遠くに配置されている。

0087

辺CS−Uに沿って、接地電源用バンプ電極BD−Vsとアナログ電源用バンプ電極BD−Vaとが交互に配置され、これらのバンプ電極によって、バンプ電極BD−Vs:Va行が構成されている。また、辺CS−Uに沿って、アナログ電源用バンプ電極BD−Vaと接地電源用バンプ電極BD−Vsとが交互に配置され、これらのバンプ電極によって、バンプ電極BD−Va:Vs行が構成されている。

0088

さらに、辺CS−Uに沿って、基準信号REXTが供給される基準信号用バンプ電極BD−REと、差動信号P1が供給される信号用バンプ電極BD−P1と、クロック信号PCが供給されるクロック信号用バンプ電極BD−PCと、差動信号P0が供給される信号用バンプ電極BD−P0が配置され、これらのバンプ電極によって、バンプ電極BD−RE:P行が構成されている。また、辺CS−Uに沿って、差動信号N1が供給される信号用バンプ電極BD−N1と、クロック信号NCが供給されるクロック信号用バンプ電極BD−NCと、差動信号N0が供給される信号用バンプ電極BD−N0が配置され、これらのバンプ電極によって、バンプ電極BD−N行が構成されている。図7から理解されるように、端子領域CSI−BDにおいて、バンプ電極BD−Vs:Va行、バンプ電極BD−Va:Vs行、バンプ電極BD−RE:P行、バンプ電極BD−N行の順に、辺CS−Uから遠くなっている。

0089

また、端子領域CSI−BDにおいて、辺CS−Lの近くであって、辺CS−Lに沿って、デジタル電源用バンプ電極BD−Vdと、接地電源用バンプ電極BD−Vsと、基準信号用バンプ電極BD−REが、配置され、これらのバンプ電極によって、基準信号用バンプ電極BD−RE列が構成されている。同様に、辺CS−Lに沿って配置された3個のバンプ電極によって、バンプ電極BD列が構成され、図7においては、バンプ電極BD列が6列含まれている。

0090

端子領域CSI−BDを、バンプ電極の行で見た場合、端子領域CSI−BDは、6行のバンプ電極行を備えており、辺CS−Uに最も近い行は、デジタル電源用バンプ電極BD−Vd行となり、次に辺CS−Uに近い行は、接地電源用バンプ電極BD−Vs行となる。また、端子領域CSI−BDを、バンプ電極の列で見た場合、端子領域CSI−BDは、6列のバンプ電極列を備えており、辺CS−Lに最も近い列は、基準信号用バンプ電極BD−RE列となる。

0091

このように、端子領域CSI−BDは、辺CS−Uの近くに、デジタル電源用バンプ電極BD−Vd行と接地電源用バンプ電極Vs行とが配置され、辺CS−Lの近くに、基準信号用バンプ電極BD−REを含む基準信号用バンプ電極BD−RE列が配列された配列パターンを有している。

0092

図6に示したインタフェース回路CSIは、ハードマクロによって構成され、図7に示した端子領域CSI−BD内に配置されたバンプ電極から、デジタル電源電圧Vd、接地電源電圧Vs、アナログ電源電圧Va、2対の差動信号、1対の差動クロック信号および基準信号が供給される。

0093

この実施の形態においては、図6および図7に示したインタフェース回路CSIの回路構成および端子領域CSI−BDの配置パターンが、基準とされる。例えば、図6および図7に示した基準のインタフェース回路CSIに対して、2レーン増やす場合には、単位回路部CSI−U1と同じ構成を有する単位回路部が2個追加される。この場合、図7に示したバンプ電極BD列のうち、クロック信号用バンプ電極BD−PCおよびBD−NCを含まないバンプ電極BD列が4個追加され、追加された2個の単位回路部に接続されることになる。

0094

反対に、図6および図7に示した基準のインタフェース回路CSIからレーンを減らす場合には、例えば図6に示した単位回路部CSI−U1を削除し、図7に示したバンプ電極BD列のうち、クロック信号用バンプ電極BD−PCおよびBD−NCを含まないバンプ電極BD列を2個削除すればよい。勿論、削除せずに、信号用バンプ電極に差動信号を供給しないようにしてもよい。

0095

この実施の形態においては、レーン数を増加または減少させる場合でも、辺CS−Uには、デジタル電源用バンプ電極BD−Vd行と接地電源用バンプ電極Vs行が近接して配置されるような、配列パターンを維持する。また、辺CS−Lの近くには、基準信号用バンプ電極BD−REを含む基準信号用バンプ電極BD−RE列が配列されるような配列パターンが維持されるようにする。

0096

図7を参照にして、行と列を説明したが、勿論、見る方向により、行は列となり、列は行となり得る。

0097

<高速なインタフェース回路のバンプ電極(端子)配置>
図9は、図5で説明したMIPI−CSI規格のインタフェース回路CSI0〜CSI3に接続されるバンプ電極の配置を示す平面図である。図9は、半導体チップCHの第1主面SAFC1側から第2主面SAFC2を見たときの平面図である。また、同図には、第2主面SAFC2に配置されている複数のバンプ電極のうち、インタフェース回路CSI0〜CSI3に接続される、すなわち対応するバンプ電極のみが示されている。

0098

図9において、破線の領域CSI0−BDは、インタフェース回路CSI0に対応するバンプ電極が配置されている端子領域を示し、破線の領域CSI1−BDは、インタフェース回路CSI1に対応するバンプ電極が配置されている端子領域を示している。同様に、破線の領域CSI2−BDは、インタフェース回路CSI2に対応するバンプ電極が配置されている端子領域を示し、破線の領域CSI3−BDは、インタフェース回路CSI3に対応するバンプ電極が配置されている端子領域を示している。

0099

この実施の形態では、特に制限されないが、インタフェース回路CSI0およびCSI2のそれぞれは、4レーンであり、インタフェース回路CSI1およびCSI3のそれぞれは、2レーンである。これに伴い、インタフェース回路CSI0およびCSI2のそれぞれは、差動クロック信号に対応した1個の単位回路部CSI−UCと、CSIの入力信号に対応した4個の単位回路部CSI−U0〜U3を備えている。また、インタフェース回路CSI1およびCSI3のそれぞれは、差動クロック信号に対応した1個の単位回路部CSI−UCと、CSIの入力信号に対応した2個の単位回路部CSI−U0〜U1を備えている。ここで、単位回路部CSI−UCと単位回路部CSI−U0〜U3は、図6で説明した単位回路部CSI−U1と同じであるので、説明は省略する。

0100

端子領域CSI0−BDには、4レーンに対応するバンプ電極が配置されている。図7で説明した基準となる端子領域CSI−BDに対して、2レーン分のバンプ電極が追加されている。

0101

図7では、電源電圧および信号の前に符号「BD−」を付加していたが、図9では図面が複雑になるのを避けるために、符号「BD−」は省略されている。すなわち、図9において、デジタル電源用バンプ電極は、Vdで示され、接地電源用バンプ電極は、Vsで示され、アナログ電源用バンプ電極は、Vaで示されている。

0102

また、インタフェース回路CSI0に対応する基準信号用バンプ電極は、RE0で示され、インタフェース回路CSI1に対応する基準信号用バンプ電極は、RE1で示され、インタフェース回路CSI2に対応する基準信号用バンプ電極は、RE2で示され、インタフェース回路CSI3に対応する基準信号用バンプ電極は、RE3で示されている。それぞれのインタフェース回路において、差動回路SAの特性を、個々に設定することが可能となるように、この実施の形態においては、基準信号用バンプ電極が、インタフェース回路に対して1対1で配置されている。

0103

端子領域CSI0−BDにおいて、N00、P00〜N03、P03のそれぞれは、レーンの入力信号が供給され信号用バンプ電極であり、それぞれ1対の差動信号が供給される。また、NC0およびPC0は、クロック信号用バンプ電極であり、1対の差動クロック信号が供給される。図7と比較すると、信号用バンプ電極N02、P02、N03およびP03が追加されている。さらに、これらのバンプ電極が追加されたことにより、これらのバンプ電極を含むバンプ電極列DBが追加されている。追加されたバンプ電極列BDには、信号用バンプ電極以外に、デジタル電源用バンプ電極Vd、接地電源用バンプ電極Vsおよびアナログ電源用バンプ電極Vaが含まれている。

0104

端子領域CSI0−BDに配置されているバンプ電極の数は、基準の端子領域CSI−BDに比べて、増えているが、辺CS−Uに沿って配置されているデジタル電源用バンプ電極BD−Vd行は、デジタル電源用バンプ電極Vdによって構成されている。同様に、辺CS−Uに沿って配置されている接地電源用バンプ電極BD−Vs行は、接地電源用バンプ電極Vsによって構成されている。また、辺CS−Lに沿って配置されている基準信号バンプBD−RE列には、基準信号用バンプ電極RE0が含まれている。

0105

端子領域CSI1−BDは、基準の端子領域CSI−BD(図7)を、その辺CS−Uを中心として、上下でミラー反転した配置を有している。端子領域CSI1−BDにおいても、N10、P10〜N11、P11のそれぞれは、レーンの入力信号が供給され信号用バンプ電極であり、それぞれ1対の差動信号が供給される。また、NC1およびPC1は、クロック信号用バンプ電極であり、1対の差動クロック信号が供給される。

0106

基準の端子領域CSI−BDを、辺CS−Uを中心としてミラー反転しているため、端子領域CSI1−BDの辺CS−Uは、端子領域CSI0−BDの辺CS−Uに近接することになる。言い換えるならば、端子領域CSI1−BDの辺CS−Dは、端子領域CSI0−BDの辺CS−Uから遠ざかるように、端子領域CSI1−BDは配置されることになる。端子領域CSI1−BDの辺CS−Uが、端子領域CSI0−BDの辺CS−Uに近接することにより、端子領域CSI1−BDの辺CS−Uの近くに配置されているデジタル電源用バンプ電極BD−Vd行は、端子領域CSI0−BDの辺CS−Uの近くに配置されているデジタル電源用バンプ電極BD−Vd行に近接することになる。同様に、端子領域CSI1−BDの辺CS−Uの近くに配置されている接地電源用バンプ電極BD−Vs行は、端子領域CSI0−BDの辺CS−Uの近くに配置されている接地電源用バンプ電極BD−Vs行に近接することになる。

0107

また、辺CS−Uを中心にして、上下でミラー反転しているため、端子領域CSI0−BDの辺CS−Lと端子領域CSI1−BDの辺CS−Lとは、ともに、半導体チップCHの辺ELと対向することなる。すなわち、端子領域CSI0−BDの辺CS−Lに沿って配置された基準信号用バンプ電極BD−RE列と端子領域CSI1−BDの辺CS−Lに沿って配置された基準信号用バンプ電極BD−RE列は、ともに半導体チップCHの辺ELに対向することになる。

0108

端子領域CSI2−BDは、基準の端子領域CSI−BD(図7)を、その辺CS−Lを中心として、左右でミラー反転した配置を有している。また、レーンの数が、2レーンから4レーンへ変更されている。見方を変えると、端子領域CSI0−BDを、辺CS−Lを中心として、左右にミラー反転したものが、端子領域CSI2−BDと見なすこともできる。

0109

端子領域CSI2−BDにおいても、N20、P20〜N23、P23のそれぞれは、レーンの入力信号が供給され信号用バンプ電極であり、それぞれ1対の差動信号が供給される。また、NC2およびPC2は、クロック信号用バンプ電極で有り、1対の差動クロック信号が供給される。

0110

基準の端子領域CSI−BDを、辺CS−Lを中心としてミラー反転しているため、端子領域CSI2−BDの辺CS−Lは、端子領域CSI0−BDの辺CS−Lに近接することになる。言い換えるならば、端子領域CSI2−BDの辺CS−Rは、端子領域CSI0−BDの辺CS−Lから遠ざかるように、端子領域CSI2−BDは配置されていることになる。端子領域CSI2−BDの辺CS−Lが、端子領域CSI0−BDの辺CS−Lに近接することにより、端子領域CSI2−BDの辺CS−Lの近くに配置されている基準信号用バンプ電極BD−RE列は、端子領域CSI0−BDの辺CS−Lの近くに配置されている基準信号用バンプ電極BD−RE列に近接することになる。すなわち、端子領域CSI0−BDの辺CS−Lに沿って配置された基準信号用バンプ電極BD−RE0と端子領域CSI2−BDの辺CS−Lに沿って配置された基準信号用バンプ電極BD−RE2とが近接することになる。

0111

端子領域CSI3−BDは、基準の端子領域CSI−BD(図7)を、その辺CS−Uを中心として、上下でミラー反転し、さらに辺CS−Lを中心として左右でミラー反転した配置を有している。見方を変えると、端子領域CSI1−BDを、辺CS−Lを中心として、左右にミラー反転したものが、端子領域CSI3−BDと見なすこともできる。

0112

端子領域CSI3−BDにおいても、N30、P30〜N31、P31のそれぞれは、レーンの入力信号が供給され信号用バンプ電極であり、それぞれ1対の差動信号が供給される。また、NC3およびPC3は、クロック信号用バンプ電極で有り、1対の差動クロック信号が供給される。

0113

基準の端子領域CSI−BDを、辺CS−Lを中心としてミラー反転しているため、端子領域CSI3−BDの辺CS−Lは、端子領域CSI1−BDの辺CS−Lに近接することになる。言い換えるならば、端子領域CSI3−BDの辺CS−Rは、端子領域CSI1−BDの辺CS−Lから遠ざかるように、端子領域CSI3−BDは配置されていることになる。また、辺CS−Uを中心としてミラー反転しているため、端子領域CSI3−BDの辺CS−Uは、端子領域CSI0−BDおよびCSI2−BDのそれぞれの辺CS−Uに近接することになる。

0114

これにより、端子領域CSI3−BDのデジタル電源用バンプ電極BD−Vd行および接地電源用バンプ電極BD−Vs行は、端子領域CSI0−BDおよびCSI2−BDのそれぞれのデジタル電源用バンプ電極BD−Vd行および接地電源用バンプ電極BD−Vs行に近接することになる。また、端子領域CSI3−BDの辺CS−Lの近くに配置されている基準信号用バンプ電極BD−RE列は、端子領域CSI1−BDの辺CS−Lの近くに配置されている基準信号用バンプ電極BD−RE列に近接することになる。すなわち、端子領域CSI1−BDの辺CS−Lに沿って配置された基準信号用バンプ電極BD−RE1と端子領域CSI3−BDの辺CS−Lに沿って配置された基準信号用バンプ電極BD−RE3とが近接することになる。

0115

これにより、半導体チップCHの第2主面SAFC2において、端子領域CSI0−BD〜CSI3−BDのそれぞれにおけるデジタル電源用バンプ電極BD−Vd行および接地電源用バンプ電極BD−Vs行は、互いに近接することになる。また、半導体チップCHの第2主面SAFC2において、端子領域CSI0−BD〜CSI3−BDのそれぞれにおける基準信号用バンプ電極BD−RE列も、互いに近接することになる。

0116

<配線基板SIP−Bの全体配置>
図10は、実施の形態に係わる配線基板SIP−Bの平面図である。図10は、第1主面SAFS1側から、配線基板SIP−Bを見たときの平面図である。

0117

図10において、SIP−U、SIP−Dは、配線基板SIP−Bの辺を示しており、辺SIP−UとSIP−Dは、互いに平行して延在している。また、SIP−R、SIP−Lも、配線基板SIP−Bの辺を示している。辺SIP−RとSIP−Lは、互いに平行して延在し、辺SIP−U、SIP−Dと交差している。配線基板SIP−Bの第1主面SAFS1および第2主面SAFS2は、これらの辺SIP−U、SIP−D、SIP−RおよびSIP−Lによって囲まれ、平面形状が四角形状を有していると見なすことができる。

0118

上記したように、配線基板SIP−Bの第1主面SAFS1および第2主面SAFS2のそれぞれには、第1外部端子と第2外部端子が形成されている。図10には、第1主面SAFS1に形成されている第1外部端子のうち、半導体チップCHの第2主面SAFC2(図4)に形成されたバンプ電極が、バンプによって接続される第1外部端子SB1が、実線の○印で示されている。これに対して、配線基板SIP−Bの第2主面SAFS2に配置されている第2外部端子SB2は、破線の○印で示されている。

0119

図10において、一点鎖線で示した領域SAFS1−SBは、配線基板SIP−Bの第1主面SAFS1の領域を示しており、この領域SAFS1−SBにおいて、第1主面SAFS1と半導体チップCHの第2主面SAFC2とが対向するように、半導体チップCHは、配線基板SIP−Bに搭載される。このとき、一点鎖線で示した領域SAFS1−SB内に形成されているそれぞれの第1外部端子(○印)が、半導体チップCHの第2主面SAFC2に形成されている対応するバンプ電極BDに、バンプを介して電気的に接続される。言い換えると、領域SAFS1−SBは、配線基板SIP−Bの第1主面SAFS1において、半導体チップCHが搭載されている位置を示していると見なすことができる。

0120

なお、半導体チップCHを搭載する際、半導体チップCHの辺EU(図4)と配線基板SIP−Bの辺SIP−Uとが対向し、半導体チップCHの辺ED(図4)と配線基板SIP−Bの辺SIP−Dとが対向するように搭載される。また、このとき、半導体チップCHの辺ER(図4)と配線基板SIP−Bの辺SIP−Rとが対向し、半導体チップCHの辺EL(図4)と配線基板SIP−Bの辺SIP−Lとが対向するように搭載される。

0121

一点鎖線の領域SAFS1−SB内には、複数の第1外部端子SB1が、2次元的(平面的)に、規則的に配置されている。図10では、領域SAFS1−SB内に配置された第1外部端子が、白抜きの○印で示された第1外部端子SB1と、平行した実線で埋められた○印で示された第1外部端子SB1−A1〜SB−A5と、右上がりの斜線またはドットで埋められた○印で示された第1外部端子SB1−I1〜SB1−I5として示されている。ここで、第1外部端子SB1−A1〜SB1−A5は、アナログ電源用第1外部端子を示しており、第1外部端子SB1−I1〜SB1−I3およびSB1−I5は、信号用第1外部端子を示しており、第1外部端子SB1−I4は、基準信号用第1外部端子を示している。また、領域SAFS1−SBは、複数の第1外部端子SB1を備えているが、図10では、例示として1個の第1外部端子に符号SB1が付されている。

0122

図4および図9において説明したように、半導体チップCHの第2主面SAFC2において、辺EDには、これらの辺に沿って高速なインタフェース回路に対応したバンプ電極が配置されている。すなわち、高速なインタフェース回路の信号用バンプ電極と、アナログ電源用バンプ電極が、辺EDに沿って、辺EDの近傍に配置されている。また、特に制限されないが、図9に示すように、アナログ電源用バンプ電極よりも、信号用バンプ電極が、辺に近接するように配置されている。

0123

これに合わせて、半導体チップCHの辺EDに対応する領域SAFS1−SBの下辺EDに沿って、信号用第1外部端子SB1−I1〜SB1−I5(基準信号用第1外部端子を含む)が配置され、信号用第1外部端子SB1−I1〜SB1−I5を挟むようにして、領域SAFS1−SBの下辺EDに沿って、アナログ電源用第1外部端子SB1−A1〜SB1−A5が配置されている。半導体チップCHが、配線基板SIP−Bに搭載されたとき、この信号用第1外部端子SB1−I1〜SB1−I5は、バンプによって、半導体チップCHの辺EDに沿って配置された信号用バンプ電極に接続される。同様に、アナログ電源用第1外部端子SB1−A1〜SB1−A5は、バンプによって、半導体チップCHの辺EDに沿って配置されたアナログ電源用バンプ電極に接続される。また、例示として示した複数の第1外部端子SB1の一部は、図4に示したバンプ電極BDに接続される。これにより、デジタル電源電圧Vdおよび接地電源電圧Vsが、第1外部端子SB1を介して、図4のバンプ電極BDに供給される。

0124

配線基板SIP−Bの第2主面SAFS2には、2次元的(平面的)に、複数の第2外部端子が配置されている。図7には、この第2外部端子を機能で分類し、領域で囲んで、示している。図10において、DF−SBは、デジタル信号のインタフェース回路に対応した複数の第2外部端子が配置されている第2外部端子領域を示している。また、図10において、US1−SB、US2−SB1、US2−SB2、PCI−SB、SAT—SB、HDM−SB1、HDM−SB2、LV−SBおよびCS−SBのそれぞれは、高速なインタフェース回路の信号用第2外部端子が配置されている第2外部端子領域を示している。高速なインタフェース回路の信号用第2外部端子は、図10においては、右上がりの斜線で埋められた破線の○印で示されている。高速なインタフェース回路に対応する第2外部端子領域US1−SB、US2−SB1、US2−SB2、PCI−SB、SAT—SB、HDM−SB1、HDM−SB1およびLV−SBのそれぞれが、複数の第2外部端子を備えていることを示すために、図10では、それぞれに、2個の信号用第2外部端子SB2−Iが配置されているように描かれている。また、第2外部端子領域CS−SBについては、3個の信号用第2外部端子が例示されている。勿論、インタフェース回路の種類によって、第2外部端子領域内に含まれる信号用第2外部端子の個数は変わる。

0125

ここで、第2外部端子領域DF−SBに含まれる信号用第2外部端子(図示しない)は、図4に示した端子領域DF内に配置されたバンプ電極に対応している。第2外部端子領域US1−SB、US2−SB1、US2−SB2、PCI−SB、SAT—SB、HDM−SB1、HDM−SB2、LV−SBおよびCS−SBのそれぞれに配置されている第2外部端子SB2−Iは、図4に示した端子領域AF−1〜AF−6およびAF7−0〜AF7−3内のそれぞれの信号用バンプ電極に対応している。第2外部端子領域DF−SB、US1−SB、US2−SB1、US2−SB2、PCI−SB、SAT—SB、HDM−SB1、HDM−SB2、LV−SBおよびCS−SBのそれぞれにおける信号用第2外部端子SB2−Iは、配線基板SIP−B内の信号配線を介して、領域SAFS1−SB内に配置されている第1外部端子に電気的に接続され、第1外部端子を介して、対応するバンプ電極に接続されている。

0126

例として、図10には、第2外部端子領域CS−SB内に配置されている2個の第2外部端子SB2−Iが、信号配線を介して、第1外部端子SB1−I3とSB1−I5に電気的に接続されていることが示されている。この第1外部端子SB1−I3およびSB1−I5は、バンプによって、対応するバンプ電極に接続されている。他の第2外部端子領域に配置されている第2外部端子SB2−Iも、同様に、配線基板SIP−B内に配置された適切な信号配線によって、領域SAFS1−SB内に配置された信号用第1外部端子に電気的に接続され、対応するバンプ電極に接続される。

0127

特に制限されないが、図5に示したUSB規格のインタフェース回路US2は、2チャンネルを有している。また、ここでは、説明の都合上、HDMI規格のインタフェース回路HDMも2チャンネルを有している場合を説明する。

0128

図5に示したUSB規格のインタフェース回路US1の信号は、図4に示した端子領域AF1に配置されたバンプ電極に接続され、端子領域AF1に配置されたバンプ電極は、第1外部端子を介して、第2外部端子領域USB1−SB内に配置された第2外部端子SB2−Iに接続されている。USB規格のインタフェース回路USB2の1チャンネル目の信号および2チャンネル目の信号は、図4に示した端子領域AF2内のバンプ電極に接続され、端子領域AF2内において、1チャンネル目の信号は、第1外部端子を介して第2外部端子領域US2−SB1内の第2外部端子SB2−Iに接続され、2チャンネル目の信号は、第1外部端子を介して第2外部端子領域US2−SB2内の第2外部端子SB2−Iに接続されている。また、図5に示したインタフェース回路PCIの信号は、端子領域AF3内のバンプ電極に接続され、さらに第1外部端子を介して、第2外部端子領域PCI−SB内の第2外部端子SB2−Iに接続されている。さらに、インタフェース回路SATの信号は、端子領域AF4内のバンプ電極に接続され、さらに第1外部端子を介して、第2外部端子領域SAT−SB内の第2外部端子SB2−Iに接続されている。

0129

さらに、図5に示したインタフェース回路HDMの信号は、端子領域AF5内のバンプ電極に接続され、1チャンネル目の信号は、第1外部端子を介して、第2外部端子領域HDM−SB1内の第2外部端子SB2−Iに接続され、2チャンネル目の信号は、第1外部端子を介して、第2外部端子領域HDM−SB2内の第2外部端子SB2−Iに接続されている。図5に示したインタフェース回路LVDSの信号は、端子領域AF6内のバンプ電極に接続され、さらに第1外部端子を介して、第2外部端子領域LV−SB内の第2外部端子SB2−Iに接続されている。

0130

図5に示したインタフェース回路CSI0の信号は、端子領域AF7−0において、信号用バンプ電極(図9の信号N00、P00〜N03、P03)に接続され、クロック信号は、端子領域AF7−0において、クロック信号用バンプ電極(NC0、PC0)に接続され、基準信号は、端子領域AF7−0において、基準用バンプ電極(RE0)に接続される。また、インタフェース回路CSI1の信号は、端子領域AF7−1において、信号用バンプ電極(図9の信号N10、P10〜N11、P11)に接続され、クロック信号は、端子領域AF7−1において、クロック信号用バンプ電極(NC1、PC1)に接続され、基準信号は、端子領域AF7−1において、基準用バンプ電極(RE1)に接続される。

0131

さらに、図5に示したインタフェース回路CSI2の信号は、端子領域AF7−2において、信号用バンプ電極(図9の信号N20、P20〜N23、P23)に接続され、クロック信号は、端子領域AF7−2において、クロック信号用バンプ電極(NC2、PC2)に接続され、基準信号は、端子領域AF7−2において、基準用バンプ電極(RE2)に接続される。また、インタフェース回路CSI3の信号は、端子領域AF7−3において、信号用バンプ電極(図9の信号N30、P30〜N31、P31)に接続され、クロック信号は、端子領域AF7−3において、クロック信号用バンプ電極(NC3、PC3)に接続され、基準信号は、端子領域AF7−3において、基準用バンプ電極(RE3)に接続される。

0132

端子領域AF7−0〜AF7−3のそれぞれにおける信号用バンプ電極は、第1外部端子を介して、第2外部端子領域CS−SB内に配置されている第2外部端子SB2−Iに接続されている。同様、端子領域AF7−0〜AF7−3のそれぞれにおけるクロック信号用バンプ電極は、第1外部端子を介して、第2外部端子領域CS−SB内に配置されている第2外部端子SB2−Iに接続されている。

0133

この実施の形態においては、配線基板SIP−Bの辺SIP−D、SIP−RおよびSIP−Lの一部に沿って、それぞれの辺に近接して、高速なインタフェース回路の信号を出力または入力する第2外部端子SB2−Iが配置されていることになる。これにより、ユーザーは、ユーザー基板UR−B(図2)において、インタフェース回路の信号を、半導体装置SIPから容易に受信あるいは送信することが可能となる。特に、高速なインタフェース回路については、データ転送速度が高い信号を、比較的短い配線で送信または受信することが可能となる。

0134

図10において、RE−SB1、RE−SB2およびRE−SB3のそれぞれは、半導体装置SIPの外部から基準電圧または基準信号が供給される基準信号用第2外部端子SB2−Rが配置された第2外部端子領域を示している。図10において、基準信号用第2外部端子SB2−Rは、ドットで埋められた破線の○印で示されている。この基準信号用第2外部端子SB2−Rも、配線基板内の適切な金属配線層を介して、第1外部端子領域SAFS1−SB内の第1外部端子に電気的に接続されている。

0135

図10では、一例として、第1外部端子領域SAFS1−SB内の第1外部端子SB1−I4が、第2外部端子領域RE−SB1内の第2外部端子SB2−Rに接続されていることが示されている。図10に示した第1外部端子SB1−I4は、例えば、図9に示した基準信号用バンプ電極RE2に接続される。また、第1外部端子領域SAFS1−SB内の第1外部端子SB1−I3は、例えば図9の信号用バンプ電極N03に接続され、第1外部端子領域SAFS1−SB内の第1外部端子SB1−I5は、例えば図9の信号用バンプ電極N23に接続される。このようにすることにより、差動回路SAは、第2外部端子SB2−Rに供給される基準信号を受け、その特性が設定されることになる。

0136

図10において、AV−SBは、高速なインタフェース回路を動作させるためのアナログ電源電圧が供給されるアナログ電源用第2外部端子(SB2−A1〜SB2−A5)を備えた第2外部端子領域を示している。図10では、アナログ電源用第2外部端子は、平行な実線で埋められた破線の○印によって示されている。アナログ電源用第2外部端子は、配線基板SIP−B内の適切な電源電圧配線によって、領域SAFS1−SB内の第1外部端子SB1−A1〜SB1−A5に電気的に接続されている。図10では、例示として、アナログ電源用第2外部端子が、配線基板SIP−B内の電源電圧配線によって、領域SAFS1—SB内に配置されたアナログ電源用第1外部端子SB1−A3に電気的に接続されていることが示されている。残りのアナログ電源用第2外部端子も、配線基板SIP−B内の電源電圧配線によって、アナログ電源用第1外部端子SB1−A1〜SB1−A5に電気的に接続されている。

0137

半導体チップCHが、領域SAFS1−SBに搭載されることにより、バンプによって、アナログ電源用第1外部端子SB1−A1〜SB1−A5は、半導体チップCH内の高速なインタフェース回路のアナログ電源電圧用バンプ電極に接続される。図9を参照にして、一例を述べると、アナロ電源電圧用の第1外部端子SB1−A3は、図9に示したアナログ電源用バンプ電極BD−Vaに接続される。これにより、アナロブ電源電圧Vaが、第2外部端子領域AV−SBに配置された第2外部端子に供給されることにより、インタフェース回路に供給されることになる。

0138

このように、この実施の形態においては、高速なインタフェース回路の信号が出力あるいは入力される信号用第2外部端子と、高速なインタフェース回路を動作させるアナログ電源電圧が供給されるアナログ電源用第2外部端子が、配線基板SIP−Bの第2主面SAFS2において、物理的に分離されている。すなわち、高速なインタフェース回路の信号用第2外部端子と、この高速なインタフェース回路を動作させる電源電圧を供給するアナログ電源電圧用第2外部端子とが、配線基板SIP−Bの第2主面にSAFS2において、セットとして、互いに近接して配置されているのではなく、互いに分離して配置されている。

0139

<配線基板の詳細配置>
図11は、実施の形態に係わる配線基板SIP−Bの平面図である。図11は、配線基板SIP−Bを、その第1主面SAFS1から見たときの、第2主面SAFS2の平面を示している。すなわち、配線基板SIP−Bを透過して、第1主面SAFS1から第2主面SAFS2を見たときの平面図である。

0140

配線基板SIP−Bの第2主面SAFS2には、複数の第2外部端子SB2が、2次元的(平面的)に形成され、配置されている。特に制限されないが、この実施の形態において、第2主面SAFS2は、3個の部分に分けられている。すなわち、第2主面SAFS2の中央部に配置された中央部SAFS2−SBと、中央部SAFS2−SBを囲むように配置された空白部N−SBと、空白部N−SBと辺SIP−U、SIP−D、SIP−RおよびSIP−Lとの間の第2外部端子部とに分けられている。

0141

配線基板SIP−Bの第2主面SAFS2に配置された第2外部端子SB2は、図1および図2において説明したように、バンプによって、ユーザー基板UR−Bの第1主面SAFU1に配置されたユーザー第1外部端子に接続される。中央部SAFS2−SBに配置された第2外部端子SB2は、例えばデジタル電源電圧Vdと接地電源電圧Vsが供給される電源用第2外部端子とされる。すなわち、ユーザー基板UR−Bのユーザー第1外部端子に接続されたとき、ユーザー第1外部端子からデジタル電源電圧Vdと接地電源電圧Vsが、中央部SAFS2−SBに配置された第2外部端子SB2に供給される。この中央部SAFS2−SBに配置された第2外部端子は、配線基板SIP−B内の配線層を介して、図10で説明した領域SAFS1−SB内に配置された第1外部端子のうち、デジタル電源用第1外部端子および接地電源用第1外部端子(図10において白抜きの○印)に接続される。これにより、半導体チップCHには、中央部SAFS2−SBに配置された第2外部端子からも、デジタル電源電圧と接地電源電圧が給電されるようになる。

0142

中央部SAFS2−SBを取り囲むように配置された空白部N−SBには、第2外部端子が配置されていない。このようにすることにより、配線基板SIP−Bが、ユーザー基板UR−Bに搭載されたとき、ユーザー基板UR−Bにおいて、空白部N−SBと対向する第1主面SAFU1および第2主面SAFU2の領域には、ユーザー第1外部端子およびユーザー第2外部端子を配置する必要がなくなる。そのため、空白部N−SBに対向する領域に、ユーザー部品を搭載することが可能となり、ユーザーの自由度を向上させることが可能となる。

0143

空白部N−SBと配線基板SIP−Bの辺SIP−U、SIP−D、SIP−RおよびSIP−Lとの間の第2外部端子部には、複数の第2外部端子が、2次元的に配置されている。この第2外部端子部に配置された複数の第2外部端子のうちの所定の第2外部端子によって、図10で説明した第2外部端子領域DF−SB、US1−SB、US2−SB1、US2−SB2、PCI−SB、SAT−SB、HDM−SB1、HDM−SB2、LV−SB、CS−SB、AV−SBおよびRE−SB1〜RE−SB3が構成される。また、第2外部端子部に配置された所定の第2外部端子SB2は、デジタル電源電圧および接地電源電圧を給電する第2外部端子として用いられる。

0144

なお、図11において、一点鎖線は、配線基板SIP−Bに半導体チップCHを搭載したときの、半導体チップCHの位置を示している。

0145

図11には、空白部N−SBと配線基板SIP−Bの辺SIP−DおよびSIP−Lとの間に配置された第2外部端子部が、詳しく示されている。すなわち、図10で示した第2外部端子領域LV−SBおよびCS−SBの部分が詳しく示されている。

0146

第2外部端子領域CS−SB(図10)は、図11においては、MIPI−CSI規格のインタフェース回路CSI0〜CSI3のそれぞれに対応する第2外部端子領域CSI0−SB〜CSI3−SBに分けられている。言い換えるならば、インタフェース回路CSI0〜CSI3のそれぞれに対応する4個の第2外部端子領域CSI0−SB〜CSI3−SBによって、図10に示した第2外部端子領域CS−SBが構成されている。

0147

図11では、第2外部端子領域CSI0−SB〜CSI3−SBのそれぞれが、破線によって囲まれた領域として示されている。この実施の形態においては、第2外部端子領域CSI0−SB〜CSI3−SBは、2組に分けられ、配線基板SIP−Bの辺SIP−Lを基準にして、2段で配置されている。すなわち、第2外部端子領域CSI0−SBとCSI2−SBが、組とされ、配線基板SIP−Bの辺SIP−Lに沿って、かつ辺SIP−Lに近接するように延在して、配置されている。また、第2外部端子領域CSI1−SBとCSI3−SBが、組とされ、配線基板SIP−Bの辺SIP−Lに沿って、延在して、配置されている。第2外部端子領域CSI1−SB、CSI3−SBと、辺SIP−Lとの間に、第2外部端子領域CSI0−SB、CSI2−SBを挟むように、第2外部端子領域CSI1−SB、CSI3−SBは配置されている。言い換えるならば、第2外部端子領域CSI0−SB、CSI2−SBは、第2外部端子領域CSI1−SB、CSI3−SBよりも、辺SIP−Lに近くなるように配置されている。これにより、辺SIP−Lを基準としたとき、第2外部端子領域CSI0−SB、CSI2−SBは、1段目の第2外部端子領域となり、第2外部端子領域CSI1−SB、CSI3−SBは、2段目の第2外部端子領域となる。

0148

第2外部端子領域CSI0−SBには、配線基板SIP−B内の配線層によって形成された信号配線を介してインタフェース回路CSI0の信号用バンプ電極N00、P00〜N03、P03(図9)に接続される信号用第2外部端子と、配線基板SIP−B内の配線層によって形成された信号配線を介してインタフェース回路CSI0のクロック信号用バンプ電極NC0、PC0(図9)に接続されるクロック信号用第2外部端子が配置されている。また、第2外部端子領域CSI2−SBには、配線基板SIP−B内の配線層によって形成された信号配線を介してインタフェース回路CSI2の信号用バンプ電極N20、P20〜N23、P23(図9)に接続される信号用第2外部端子と、配線基板SIP−B内の配線層によって形成された信号配線を介してインタフェース回路CSI2のクロック信号用バンプ電極NC2、PC2(図9)に接続されるクロック信号用第2外部端子が配置されている。

0149

同様に、第2外部端子領域CSI1−SBには、配線基板SIP−B内の配線層によって形成された信号配線を介してインタフェース回路CSI1の信号用バンプ電極N10、P10〜N11、P11(図9)に接続される信号用第2外部端子と、配線基板SIP−B内の配線層によって形成された信号配線を介してインタフェース回路CSI1のクロック信号用バンプ電極NC1、PC1(図9)に接続されるクロック信号用第2外部端子が配置されている。また、第2外部端子領域CSI3−SBには、配線基板SIP−B内の配線層によって形成された信号配線を介してインタフェース回路CSI3の信号用バンプ電極N30、P30(図9)に接続される信号用第2外部端子と、配線基板SIP−B内の配線層によって形成された信号配線を介してインタフェース回路CSI3のクロック信号用バンプ電極NC3、PC3(図9)に接続されるクロック信号用第2外部端子が配置されている。

0150

図11において、第2外部端子領域CSI0−SB〜CSI3−SBに配置されている第2外部端子のうち、右上がりの斜線が付された○印の第2外部端子は、信号用バンプ電極が接続される第2外部端子を示している。また、黒塗りの◎印の第2外部端子は、クロック信号用バンプ電極が接続される第2外部端子を示している。図11では、図面が複雑になるのを避けるために、インタフェース回路CSI0のバンプ電極が接続される第2外部端子が配置された第2外部端子領域CSI0−SBについてのみ、第2外部端子に符号が付されており、残りの第2外部端子領域CSI1−SB〜CSI3−SB内に配置されている第2外部端子については、符号が省略されている。

0151

次に、インタフェース回路CSI0に対応する第2外部端子領域CSI0−SBを例にして、第2外部端子領域における第2外部端子の配置を説明する。第2外部端子領域CSI0−SBには、2列、5行で、第2外部端子SB2が、2次元的に配置されている。第2外部端子領域CSI0−SBの中央部(3行目)に、クロック信号用第2外部端子NC0−SB、PC0−SBが配置され、このクロック信号用第2外部端子NC0−SB、PC0−SBを中心として、図11では、その上下の行に、信号用第2外部端子が配置されている。

0152

中央行に配置されたクロック信号用第2外部端子NC0−SBおよびPC0−SBは、配線層により形成された信号配線を介して、図9に示した端子領域CSI0−BD内のクロック信号用バンプ電極NC0およびPC0に接続されている。図11において、クロック信号用第2外部端子NC0−SBおよびPC0−SBの下側の行に配置された信号用第2外部端子N00−SB、P00−SBは、配線層内の信号配線を介して、図9に示した端子領域CSI0−BD内の信号用バンプ電極N00、P00に接続されている。クロック信号用第2外部端子NC0−SBおよびPC0−SBの上側の行に配置された信号用第2外部端子N01−SB、P01−SBは、配線層内の信号配線を介して、図9に示した端子領域CSI0−BD内の信号用バンプ電極N01、P01に接続されている。

0153

同様にして、信号用第2外部端子N00−SB、P00−SBの下側の行に配置された信号用第2外部端子N02−SB、P02−SBは、図9に示した端子領域CSI0−BD内の信号用バンプ電極N02、P02に接続され、信号用第2外部端子N01−SB、P01−SBの上側の行に配置された信号用第2外部端子N03−SB、P03−SBは、図9に示した端子領域CSI0−BD内の信号用バンプ電極N03、P03に接続されている。

0154

第2外部端子領域CSI1−SBおよびCSI2−SBにおいても、中央行に、クロック信号用第2外部端子が配置され、その上下の行に、信号用第2外部端子が配置されている。第2外部端子領域CSI1−SBおよびCSI2−SBのそれぞれに配置されているクロック信号用第2外部端子は、図9において対応する端子領域CSI1−BDおよびCSI2−BD内のクロック信号用バンプ電極NC1、PC1およびNC2、PC2に接続されている。また、第2外部端子領域CSI1−SBおよびCSI2−SBのそれぞれにおいて、クロック信号用第2外部端子の上下の行に配置されている信号用第2外部端子は、対応する端子領域CSI1−BDおよびCSI2−BDにおける信号用バンプ電極に接続されている。

0155

この実施の形態において、第2外部端子領域CSI3−SBは、1レーンのみが使用されるようになっている。すなわち、第2外部端子領域CSI3−SBは、1対のクロック信号用第2外部端子と、1対の信号用第2外部端子のみを有している。第2外部端子領域CSI3に配置された1対のクロック信号用第2外部端子は、図9に示した端子領域CSI3−BD内のクロック信号用バンプ電極NC3およびPC3に接続され、第2外部端子領域CSI3に配置された1対の信号用第2外部端子は、図9に示した端子領域CSI3−BD内の信号用バンプ電極N30およびP30に接続されている。勿論、第2外部端子領域CSI3−SBに、1対の信号用第2外部端子を配置し、この1対の信号用第2外部端子を、図9に示したバンプ電極N31およびP31に接続して、2レーンとなるようにしてもよい。

0156

図11において、破線で囲んだ第2外部端子領域RE−SB1は、図10で示した第2外部端子領域RE−SB1に対応する。この実施の形態においては、図5で示したMIPI−CSI規格のインタフェース回路CSI0〜CSI3のそれぞれの特性を定める基準信号が、ユーザー基板UR−Bから、第2外部端子領域RE−SB1内に配置された第2外部端子に供給される。図11では、第2外部端子領域RE−SB1に配置された第2外部端子は、基準信号用第2外部端子であることを明示するために、ドットで埋められた○印で描かれている。

0157

この実施の形態において、インタフェース回路CSI0の差動回路が接続された基準信号用バンプ電極RE0(図9)は、配線層内の信号配線を介して、第2外部端子領域RE−SB1内に配置された基準信号用第2外部端子RE0−SBに接続されている。また、インタフェース回路CSI1の差動回路が接続された基準信号用バンプ電極RE1(図9)は、配線層内の信号配線を介して、第2外部端子領域RE−SB1内に配置された基準信号用第2外部端子RE1−SBに接続され、インタフェース回路CSI2の差動回路が接続された基準信号用バンプ電極RE2(図9)は、配線層内の信号配線を介して、第2外部端子領域RE−SB1内に配置された基準信号用第2外部端子RE2−SBに接続されている。同様に、インタフェース回路CSI3の差動回路が接続された基準信号用バンプ電極RE3(図9)は、配線層内の信号配線を介して、第2外部端子領域RE−SB1内に配置された基準信号用第2外部端子RE3−SBに接続されている。

0158

図11において、LV0−SBおよびLV1−SBは、図5に示したインタフェース回路LVDSからの信号とクロック信号が、供給される第2外部端子領域を示している。インタフェース回路LVDSについても、インタフェース回路CSI0〜CSI3と同様に、インタフェース回路LVDSからの信号とクロック信号は、半導体チップCHの第2主面SAFC2に配置された所定のバンプ電極に供給される。所定のバンプ電極に供給された信号とクロック信号は、配線基板SIP−Bにおける所定の第1外部端子および信号配線を介して、第2外部端子領域LV0−SBおよびLV1−SB1内に配置されている第2外部端子に供給される。図10では、インタフェース回路LVDSに対応する第2外部端子領域LV−SBは、1個の領域として示されているが、インタフェース回路CSI0〜CSI3に対応する第2外部端子領域CS−BSと同様に、2段の第2外部端子領域LV0−SB、LV1−SBによって構成されている。

0159

第2外部端子領域LV0−SBおよびLV1−SBにおいて、右下がりの斜線で埋められた○印は、インタフェース回路LVDS(図5)から信号が供給される信号用第2外部端子NV0、PV0〜NV3、PV3を示しており、黒塗りの◎印で示された第2外部端子は、インタフェース回路LVDSからクロック信号が供給されるクロック信号用第2外部端子NVC、PVCを示している。

0160

この実施の形態においては、第2外部端子領域LV0−SBは、辺SIP−Lに沿って、辺SIP−Lに近接するように、配置されている。また、第2外部端子領域LV1−SBも、辺SIP−Lに沿って、配置されているが、辺SIP−Lとの間に、第2外部端子領域LV0−SBの一部の領域と、第2外部端子領域CSI0−SBの一部の領域とが挟まるように、配置されている。すなわち、辺SIP−Lを基準とした場合、第2外部端子領域LV0−SBが1段目となり、第2外部端子領域LV1−SBが2段目となるように配置されている。言い換えるならば、第2外部端子領域LV1−SBは、第2外部端子領域LV0−SBよりも、辺SIP−Lから遠くなるように配置されている。

0161

図11において、差動対のクロック信号が供給されるクロック信号用第2外部端子NVCおよびPVCは、辺SIP−Lの近くに配置された第2外部端子領域LV0−SBの最上列に配置されている。このクロック信号用第2外部端子NVC、PVCの下側に、対となる差動信号が供給される信号用第2外部端子NV0、PV0が配置され、さらに下側に、対となる差動信号が供給される信号用第2外部端子NV2、PV2が配置されている。また、辺SIP−Lに対して、第2外部端子領域LV0−SBに比べて遠くに配置された第2外部端子領域LV1−SB内には、対となる差動信号が供給される信号用第2外部端子NV3、PV3が1行に配置され、さらにこの信号用第2外部端子NV3、PV3の行の下側の行に、対となる差動信号が供給される信号用第2外部端子NV1、PV1が配置されている。

0162

図11において、平行した縦線で埋められた○印は、ユーザー基板UR−Bに搭載されたとき、接地電源電圧が供給される接地電源用第2外部端子の例を示している。また。図11には、配線基板SIP−Bの第2主面SAFS2に複数の第2外部端子は配置されていることを示すために、複数の白抜きの○印で、第2主面SAFS2に配置された第2外部端子が例示されている。

0163

この実施の形態においては、配線基板SIP−Bの辺SIP−Lを基準とした場合、MIPI−CSI規格のインタフェース回路CSI0〜CSI3に対応した第2外部端子領域CSI0−SB〜CSI3−SBが2組に分けられ、2段で配置されている。同様に、LVDS技術のインタフェース回路LVDSに対応した第2外部端子領域も第2外部端子領域LV0−SBとLV1−SBとに分けられ、2段で配置されている。辺SIP−Lから配線基板SIP−Bの中心部あるいは半導体チップCHが搭載される領域(図11の一点鎖線)に向けて、1段目の第2外部端子領域(CSI0−SB、CSI2−SB、LV0−SB)、2段目の第2外部端子領域(CSI1−SB、CSI3−SB、LV1−SB)の順に配置されていると見なすことができる。言い換えるならば、1段目の第2外部端子領域の方が、2段目の外部端子領域に比べて、辺SIP−Lに近接して配置されていることになる。

0164

この実施の形態においては、図5で述べたように、インタフェース回路CSI0〜CSI3は、半導体チップCHの4個の角部のうち角部C−LDに近接して配置されている。これに合わせて、インタフェース回路CSI0〜CSI3に対応する端子領域CSI0−BD〜CSI3−BDも、4個の角部のうち角部C−LDに近接して配置されている。

0165

半導体チップCHを配線基板SIP−Bに搭載したとき、半導体チップCHの第1主面SAFC1側から見た場合、半導体チップCHの辺EDと交差する配線基板SIP−B内の信号配線を、端子領域CSI0−BD〜CSI3−BDに配置されている信号用バンプ電極、クロック信号用バンプ電極および基準信号用バンプ電極と接続し、この辺EDと交差する信号配線に、第2外部端子領域CSI0−SB〜CSI3−SBからの信号が伝達されるようにすることが考えられる。しかしながら、端子領域CSI0−BD〜CSI3−BDを、辺EDから半導体チップCHの中心方向に向けて2段に配置したため、辺EDを交差する信号配線の数が増えることが考えられ、全ての信号配線を配置することが困難となることが危惧される。例えば、互いに異なる配線層によって、辺EDと交差する信号配線を形成することが考えられるが、この場合には配線基板SIP−Bの層変更や信号配線の交差による信号品質劣化が考えられる。

0166

この実施の形態においては、2段に配置された端子領域CSI0−BD〜CSI3−BDが、角部C−LDに近接して配置されている。そのため、例えば、辺EDと交差する信号配線を用いて、1段目の端子領域CSI0−BDおよびCSI2−BDにおける信号用バンプ電極、クロック信号用バンプ電極および基準信号用バンプ電極へ、信号を供給するようにし、辺ELと交差する信号配線を用いて、2段目の端子領域CSI1−BDおよびCSI3−BDにおける信号用バンプ電極、クロック信号用バンプ電極および基準信号用バンプ電極へ、信号を供給する。これにより、辺EDと交差する信号配線の数を減らすことが可能となるので、信号品質を改善することができる。勿論、2段目の端子領域CSI1−BDおよびCSI3−BDにおける信号用バンプ電極、クロック信号用バンプ電極および基準信号用バンプ電極の一部へ供給する信号を、辺ELと交差する信号配線によって供給するようにしてもよい。このように、2段配置の端子領域を、角部に近接させることにより、配線基板SIP−Bでの配線の自由度を向上させることが可能となる。

0167

ユーザーの利便性から、配線基板SIP−Bの辺SIP−U、SIP−D、SIP−RおよびSIP−Lに沿って、インタフェース回路に対応した第2外部端子領域を配置することが望ましい。一方、配線基板SIP−Bのサイズが大きくなることにより、配線基板SIP−Bの製造価格が上昇する。この実施の形態においては、インタフェース回路CSI0〜CSI3およびインタフェース回路LVDSに対応する第2外部端子領域が、配線基板SIP−Bにおいて、2段で配置されている。そのため、インタフェース回路の数が増加することにより、第2外部端子領域の数が増えても、配線基板SIP−Bの辺が長くなるのを抑制することが可能となり、配線基板のサイズの大型化を抑制することが可能となる。その結果、配線基板の製造価格の上昇を抑制することが可能となる。

0168

また、この実施の形態においては、インタフェース回路CSI0〜CSI3のそれぞれに対応して、第2外部端子領域CSI0−SB〜CSI3−SBが、配線基板SIP−Bの辺SIP−Lに沿って、2段で配置されている。そのため、例えばユーザー基板UR−Bの所定の配線層に形成した信号配線を用いて、辺SIP−Lに近接して配置されたインタフェース回路CSI0およびCSI2のそれぞれのレーンに信号を供給することが可能となる。このとき、上記した所定の配線層とは異なる配線層によって形成した信号配線を用いて、辺SIP−Lから離れて配置されたインタフェース回路CSI1およびCSI3のそれぞれのレーンに信号を供給することが可能となる。このようにすることにより、インタフェース回路を単位として、ユーザーは取り扱うことが可能となり、利便性の向上を図ることが可能となる。

0169

<配線基板内の電源配線>
図12は、実施の形態に係わる半導体装置SIPの平面図である。図12は、半導体チップCHを配線基板SIP−Bに搭載した半導体装置SIPを、半導体チップCHの第1主面SAFC1側から見たときの平面図である。同図には、半導体チップCHの第2主面SAFC2に配置されているバンプ電極と、配線基板SIP−B内のデジタル電源電圧配線と、接地電源電圧配線とが描かれている。

0170

図12には、端子領域CSI0−BD〜CSI3−BDにおけるバンプ電極の配置が、示されている。図12に示したバンプ電極の配置は、既に図9で説明したバンプ電極の配置と同じである。そのため、端子領域CSI0−BD〜CSI3−BDにおけるバンプ電極の配置に関する説明は省略する。また、図面が複雑になるのを避けるために、図12では、図9で付していた符号が省略されている。なお、図12においても、バンプ電極の表示形式は、図9と同様に図7で説明した「凡例」に従っている。

0171

図12において、実線Vd−Lは、配線基板SIP−B内の所定の導電性配線層によって形成されたデジタル電源電圧配線を示しており。一点鎖線Vs−L1およびVs−L2は、配線基板SIP−B内の所定の導電性配線層によって形成された接地電源電圧配線を示している。所定の導電性配線層は、例えば、図3に示した第1層目の金属配線層ML1である。

0172

第1主面SAFC1側から見たとき、デジタル電源電圧配線Vd−Lは、端子領域CSI0−BD〜CSI3−BDのそれぞれと重なった領域(電源電圧配線の領域)Vd−L0〜Vd−L3を備えている。また、接地電源電圧配線Vs−L1は、端子領域CSI0−BD、CSI2−BDと重なった領域(接地電源電圧配線の領域)Vs−L10、Vs−L12を備えている。同様に、接地電源電圧配線Vs−L2は、端子領域CSI1−BD、CSI3−BDと重なった領域(接地電源電圧配線の領域)Vs−L21、Vs−L23を備えている。

0173

それぞれの端子領域CSI0−BD〜CSI3−BDにおけるデジタル電源用バンプ電極BD−Vd行(図9)が、デジタル電源電圧配線Vd−Lのうち、デジタル電源電圧配線の領域Vd−L0〜Vd−L3において重なるように、デジタル電源電圧配線Vd−Lは配置されている。同様に、それぞれの端子領域CSI0−BD〜CSI3−BDにおける接地電源用バンプ電極BD−Vs行(図9)が、接地電源電圧配線Vs−L1、Vs−L2のうち、接地電源電圧配線の領域Vs−L10、Vs−L12、Vs−L21、Vs−L23において重なるように、接地電源電圧配線Vs−L1、Vs−L2は配置されている。

0174

半導体チップCHを配線基板SIP−Bに搭載するとき、トップ絶縁膜TIS(図3)の所定の部分に開口部が設けられ、デジタル電源用バンプ電極BD−Vd行に配置されているそれぞれのデジタル電源用バンプ電極Vd(図9)は、電源電圧配線の領域Vd−L0〜Vd−L3において、デジタル電源電圧配線Vd−Lに電気的に接続される。また、接地電源用バンプ電極BD−Vs行に配置されている接地電源用バンプ電極Vs(図9)を含む接地電源用バンプ電極Vsは、接地電源電圧配線の領域Vs−L10、Vs−L12、Vs−L21、Vs−L23において、接地電源電圧配線Vs−L1、Vs−L2に電気的に接続される。

0175

図12では示していないが、アナログ電源用バンプ電極、信号用バンプ電極、基準信号用バンプ電極およびクロック信号用バンプ電極も、トップ絶縁膜TISに設けられた開口部を介して。適切な導電性配線層により形成された信号配線に接続されている。

0176

図12において、符号Vd−SB2が付された破線の大きな○印は、配線基板SIP−Bの第2主面SAFS2に配置されたデジタル電源用第2外部端子Vd−SB2を示し、符号Vs−SB2が付された破線の大きな○印は、配線基板SIP−Bの第2主面SAFS2に配置された接地電源用第2外部端子Vs−SB2を示している。第1金属配線層ML1により形成されたデジタル電源電圧配線Vd−Lは、スルーホールを介して、例えばデジタル電源電圧配線Vd−L(領域Vd−L0、Vd−L2)の直下に配置されたデジタル電源用第2外部端子Vd−SB2に電気的に接続される。同様に、第1金属配線層ML1により形成された接地電源電圧配線Vs−L1、Vs−L2は、スルーホールを介して、例えば接地電源電圧配線Vs−L1(領域Vs−L10、Vs−L12)の直下に配置された接地電源用第2外部端子Vs−SB2に電気的に接続される。

0177

この実施の形態においては、端子配列CSI1−BDおよびCSI3−BDと重なっているデジタル電源電圧配線の領域が、端子配列CSI0−BDおよびCSI2−BDに近接しており、端子配列CSI0−BDおよびCSI2−BDと重なっているデジタル電源電圧配線の領域が、端子配列CSI1−BDおよびCSI3−BDに近接している。すなわち、インタフェース回路CSI0およびCSI2を動作させるデジタル電源電圧Vdを供給するデジタル電源電圧配線と、インタフェース回路CSI1およびCSI3を動作させるデジタル電源電圧Vdを供給するデジタル電源電圧配線とが、配線基板SIP−Bにおいて、近接して配置されることになる。

0178

同様に、端子配列CSI1−BDおよびCSI3−BDと重なっている接地電源電圧配線の領域が、端子配列CSI0−BDおよびCSI2−BDに近接しており、端子配列CSI0−BDおよびCSI2−BDと重なっている接地電源電圧配線の領域が、端子配列CSI1−BDおよびCSI3−BDに近接している。すなわち、インタフェース回路CSI0およびCSI2に接地電圧を供給する接地電源電圧配線と、インタフェース回路CSI1およびCSI3に接地電圧を供給する接地電源電圧配線とが、配線基板SIP−Bにおいて、近接して配置されることになる。

0179

そのため、デジタル電源用第2外部端子Vd−SB2および接地電源用第2外部端子Vs−SB2を、配線基板SIP−Bの第2主面SAFS2において、集中して配置することが可能となる。デジタル電源用第2外部端子Vd−SB2および接地電源用第2外部端子Vs−SB2が集中することにより、半導体装置SIPをユーザー基板UR−Bに搭載するとき、ユーザー基板UR−Bの第1主面SAFU1において、強い電源配線に、第2外部端子Vd−SB2およびVs−SB2を効率よく接続することが可能となる。

0180

また、端子領域CSI0−BD〜CSI3−BDのそれぞれの電源用パッド電極Vdと第2外部端子Vd−SB2との間の経路および端子領域CSI0−BD〜CSI3−BDのそれぞれの接地用パッド電極Vsと第2外部端子Vs−SB2との間の経路を短くすることが可能となるため、寄生インダクタンスを低減することが可能となる。

0181

図12において、例えば、端子領域CSI0−BDに配置された複数のバンプ電極が、第1端子と見なされ、端子領域CSI1−BDに配置された複数のバンプ電極が、第2端子と見なされる。この場合、第1端子は、インタフェース回路CSI0(第1回路)に接続され、第2端子は、インタフェース回路CSI1(第2回路)に接続されている。ここで、第1端子および第2端子のそれぞれは、図7に示した基準のパターン(配列パターン)に従って配置されている。レーンの追加あるいは削除または/およびミラー反転等の変更を加えても、端子領域において、電源用バンプ電極BD−Vd行、BD−Vs行および基準信号用バンプ電極を含む列が、端子領域の互いに交差する辺に沿って、近接して配置されていれば、同一の配列パターンである。そのため、端子領域CSI0−BDと端子領域CSI1−BDのそれぞれにおけるバンプ電極は、同一の配列パターンを含んでいることになる。

0182

インタフェース回路CSI0は、インタフェース回路CSI1よりも、半導体チップCHの辺ED(第1辺)に近く配置されている。また、端子領域CSI0−BDは、端子領域CSI1−BDよりも、辺EDに近く配置されている。インタフェースCSI0が、インタフェースCSI1に近くなる領域、言い換えるならば端子領域CSI0が、端子領域CSI1に近くなる領域において、図12に示すように、配線層には、第1の電源配線Vd−L(Vd−L0)、Vs−L1(Vs−L10)が形成される。また、インタフェースCSI1が、インタフェースCSI0に近くなる領域、言い換えるならば端子領域CSI1が、端子領域CSI0に近くなる領域において、図12に示すように、配線層には、第2の電源配線Vd−L(Vd−L1)、Vs−L2(Vs−L21)が形成される。この場合、端子領域CSI0に配置されたバンプ電極Vd、Vsは、電源配線(Vd−L0)、(Vs−L10)から電源電圧が供給されるバンプ電極(第1電源端子)であり、端子領域CSI1−BDに配置されたバンプ電極Vd、Vsは、電源配線(Vd−L1)、(Vs−L21)から電源電圧が供給されるバンプ電極(第2電源端子)である。

0183

また、図12において、端子領域CSI2−BDに配置された複数のバンプ電極が、第3端子と見なされ、端子領域CSI3−BDに配置された複数のバンプ電極が、第4端子と見なされる。この場合、第3端子は、インタフェース回路CSI2(第3回路)に接続され、第4端子は、インタフェース回路CSI3(第4回路)に接続されている。ここで、第3端子および第4端子のそれぞれは、図7に示した基準のパターン(配列パターン)に従って配置されている。そのため、端子領域CSI2−BDと端子領域CSI3−BDのそれぞれにおけるバンプ電極は、同一の配列パターンを含んでいることになる。

0184

インタフェース回路CSI2は、インタフェース回路CSI3よりも、半導体チップCHの辺ED(第1辺)に近く配置されている。また、端子領域CSI2−BDは、端子領域CSI3−BDよりも、辺EDに近く配置されている。インタフェースCSI2が、インタフェースCSI3に近くなる領域、言い換えるならば端子領域CSI2が、端子領域CSI3に近くなる領域において、図12に示すように、配線層には、第1の電源配線Vd−L(Vd−L2)、Vs−L1(Vs−L12)が形成される。また、インタフェースCSI3が、インタフェースCSI2に近くなる領域、言い換えるならば端子領域CSI3が、端子領域CSI2に近くなる領域において、図12に示すように、配線層には、第2の電源配線Vd−L(Vd−L3)、Vs−L2(Vs−L23)が形成される。この場合、端子領域CSI2に配置されたバンプ電極Vd、Vsは、電源配線(Vd−L2)、(Vs−L12)から電源電圧が供給されるバンプ電極(第3電源端子)であり、端子領域CSI3−BDに配置されたバンプ電極Vd、Vsは、電源配線(Vd−L3)、(Vs−L23)から電源電圧が供給されるバンプ電極(第4電源端子)である。

0185

図12において、端子領域CSI2−BDに配置されたバンプ電極は、端子領域CSI0−BDに配置されたバンプ電極をミラー反転したものと見なすことができるため、端子領域CSI0−BDにおけるバンプ電極の配列パターンと端子領域CSI2−BDにおけるバンプ電極の配列パターンとは、同じ配列パターンであると見なすことができる。同様に、端子領域CSI1−BDにおけるバンプ電極の配列パターンと端子領域CSI3−BDにおけるバンプ電極の配列パターンとは、同じ配列パターンであると見なすことができる。

0186

実施の形態において、図5に示したインタフェース回路CSI0〜CSI3のそれぞれは、ハードマクロによって構成されており、互いに同じ機能、すなわちMIPI−CSI規格のインタフェースの機能を有している。

0187

図9に示すように、端子領域CSI0−BD〜CSI3−BDのそれぞれは、辺CS−U、CS−D、CS−RおよびCS−Lを有している。半導体チップCHの辺との関係を述べると、端子領域CSI0−BD〜CSI3−BDのそれぞれの辺CS−U、CS−Dは、半導体チップCHの辺EU、EDに対向し、これらの辺EU、EDと平行するように延在している。また、端子領域CSI0−BD〜CSI3−BDのそれぞれの辺CS−U、CS−Dは、半導体チップCHの辺EU、EDと平行するように延在している。また、端子領域CSI0−BD〜CSI3−BDのそれぞれの辺CS−L、CS−Rは、半導体チップCHの辺EL、ERと平行するように延在している。

0188

<基準信号のシールド
図13は、端子領域CSI0−BD〜CSI3−BDと第2外部端子領域CSI0−SB、CSI2−SB、RE−SB1との接続を模式的に示した平面図である。図13は、半導体チップCHを、配線基板SIP−Bに搭載した状態で、半導体チップCHの第1主面SAFC1側から、半導体装置SIPを見たときの模式的な平面図である。同図には、特に半導体チップCHの第2主面SAFC2における端子領域CIS0−BD〜CIS3−BDと、配線基板SIP−Bの第2主面SAFS2における第2外部端子領域CSI0−SB、CSI2−SBおよびRE−SB1との間を接続する信号配線が描かれている。

0189

図13においては、説明の容易化を図るために、端子領域CIS0−BD〜CIS3−BDに配置されているバンプ電極のうちの一部と、第2外部端子領域CSI0−SBおよびCSI2−SBに配置されている第2外部端子のうちの一部のみが示されている。すなわち、端子領域CIS0−BD〜CIS3−BDには、図9で説明したように、それぞれ複数のバンプ電極が配置されているが、図13では、基準信号用バンプ電極RE0〜RE3と、1対の差動信号が供給される信号用バンプ電極N03、P03、N11、P11、N23,P23およびN31、P31と、接地電源用バンプ電極Vsのみが示されている。同様に、第2外部端子領域CSI0−SBおよびCSI2−SBには、図11で説明したように、複数の第2外部端子が配置されているが、図13では、これらの第2外部端子のうち、半導体装置SIPの外部から1対の差動信号が供給される信号用第2外部端子N03−SB、P03−SBと信号用第2外部端子N23−SB、P23−SBのみが示されている。

0190

半導体チップCHは、配線基板SIP−Bに搭載され、半導体チップのバンプ電極と配線基板SIP−Bの第1主面SAFS1に配置された第1外部端子に接続される。これにより、端子領域CSI0−BD〜CSI3−BDのそれぞれに配置された基準信号用バンプ電極RE0〜RE3は、配線基板SIP−B内の信号配線によって、配線基板SIP−Bの第2主面SAFS2に配置された第2外部端子領域RE−SB1内の第2外部端子RE0−SB〜RE3−SBに接続される。基準信号が、半導体装置SIPの外部から、第2外部端子領域RE−SB1内に配置された第2外部端子RE0−SB〜RE3−SBに供給されることによって、インタフェース回路CSI0〜CSI3のそれぞれに含まれた差動回路SA(図6)の特性が、基準信号によって設定される。

0191

また、端子領域CSI0−BDに配置された信号用バンプ電極N03、P03は、配線基板SIP−B内の信号配線によって、対応する第2外部端子領域CSI0−SB内に配置された信号用第2外部端子N03−SB、P03−SBに接続されている。同様に、端子領域CSI2−BDに配置された信号用バンプ電極N23、P23は、配線基板SIP−B内の信号配線によって、対応する第2外部端子領域CSI2−SB内に配置された信号用第2外部端子N23−SB、P23−SBに接続されている。また、図13では省略しているが、端子領域CSI1−BDに配置された信号用バンプ電極N11、P11は、配線基板SIP−B内の信号配線によって、対応する第2外部端子領域CSI1−SB内に配置された信号用第2外部端子に接続されている。同様に、図示しないが、端子領域CSI3−BDに配置された信号用バンプ電極N31、P31は、配線基板SIP−B内の信号配線によって、対応する第2外部端子領域CSI3−SB内に配置された信号用第2外部端子に接続されている。

0192

特に制限されないが、この実施の形態においては、端子領域CSI1−BDおよびCSI3−BD内に配置された接地電源用バンプ電極Vsは、配線基板SIP−B内の接地電源電圧配線によって、接地電源電圧Vsが供給される接地電源用第2外部端子Vs−SB2に接続されている。

0193

この実施の形態においては、基準信号用バンプ電極RE0〜RE3のそれぞれに対応する第1外部端子、すなわちバンプによって、基準信号用バンプ電極RE0〜RE3に接続される第1外部端子(図10に示した例では、第1外部端子SB1−I4)は、配線層内の第2金属配線層ML2(図3)によって形成された信号配線RE0−L2〜RE3−L2に接続されている。信号配線RE0−L2〜RE3−L2は、第2外部端子領域RE−SB1の近傍まで延在しており、第2外部端子領域RE−SB1の近傍において、層間絶縁膜(例えば、図3のIS2)に開口部CNが設けられ、開口部CNを介して、第2金属配線層とは異なる金属配線層により形成された信号配線RE0−L〜RE3−L(一点鎖線)に電気的に接続されている。これらに信号配線RE0−L〜RE3−Lは、第2外部端子領域RE−SB1内に配置された基準信号用第2外部端子RE0−SB〜RE3−SBに電気的に接続されている。

0194

また、信号用バンプ電極N03、P03、N23、P23のそれぞれに対応する第1外部端子、すなわちバンプによって、基準信号用バンプ電極N03、P03、N23、P23に接続される第1外部端子(図10に示した例では、第1外部端子SB1−I3、SB1−I5)は、配線層内の第2金属配線層ML2(図3)によって形成された信号配線N03−L2、P03−L2、N23−L2、P23−L2に接続されている。信号配線N03−L2、P03−L2、N23−L2、P23−L2は、第2外部端子領域CSI0−SB、CSI2−SBの近傍まで延在しており、第2外部端子領域CSI0−SB、CSI2−SBの近傍において、層間絶縁膜(例えば、図3のIS2)に開口部CNが設けられ、開口部CNを介して、第2金属配線層とは異なる金属配線層により形成された信号配線N03−L、P03−L、N23−L、P23−L(一点鎖線)に電気的に接続されている。これらの信号配線N03−L、P03−L、N23−L、P23−Lは、第2外部端子領域CSI0−SB、CSI2−SB内に配置された信号用第2外部端子N03−SB、P03−SB、N23−SB、P23−SBに電気的に接続されている。

0195

端子領域CSI0−BD〜CSI3−BD内の他の信号用バンプ電極も、信号用バンプ電極N03、P03、N23、P23と同様にして、対応する信号用第2外部端子に電気的に接続されている。

0196

この実施の形態においては、端子領域CSI1−BDに配置された接地電源用バンプ電極Vsおよび端子領域CSI1−BDに配置された接地電源用バンプ電極Vsのそれぞれに対応する第1外部端子は、配線層内の第2金属配線層ML2(図3)によって形成された接地電源配線Vs−PL1、Vs−PL2(太い実線)に接続されている。接地電源配線Vs−PL1、Vs−PL2は、例えば第2外部端子領域RE−SB1の近傍まで延在しており、第2外部端子領域RE−SB1の近傍において、層間絶縁膜(例えば、図3のIS2)に開口部CNが設けられ、開口部CNを介して、第2金属配線層とは異なる金属配線層により形成された接地電源配線(太い一点鎖線)に電気的に接続されている。この接地電源配線は、第2外部端子領域RE−SB1に近接して配置された接地電源用第2外部端子Vs−SB2に電気的に接続されている。

0197

図13は、模式的ではあるが、第2金属配線層によって形成された信号配線RE0−L2〜RE3−L2、N03−L2、P03−L2、N23−L2、P23−L2および接地電源配線Vs−PL1、Vs−Pl2の配置は、実際の配置に合わせて描かれている。すなわち、半導体チップCHの第1主面SAFC1側から、第2金属配線層ML2を見たとき、対となる差動信号を伝達する信号配線N03−L2、P03−L2、N23−L2、P23−L2と、基準信号を伝達する信号配線RE0−L2〜RE3−L2との間に、接地電源配線Vs−PL1、Vs−PL2(第1電圧配線、第2電圧配線)が配置されている。言い換えるならば、第2金属配線層ML2における信号配線と接地電源配線とを、平面視で見た場合、基準信号を伝達する信号配線を、差動信号を伝達する信号配線から分離するように、基準信号を伝達する信号配線は、接地電源電圧(所定の電圧)を供給する接地電源配線によって挟まれている。この場合、接地電源電圧を供給する接地電源配線Vs−PL1と接地電源配線Vs−PL2との間には、基準信号を伝達する信号配線のみが配置され、差動信号等の信号を伝達する信号配線は配置されていない。

0198

これにより、差動信号が変化しても、基準信号が変化することを防ぐことが可能となる。すなわち、接地電源配線Vs−PL1、Vs−PL2によって、基準信号を伝達する信号配線がシールドされる。

0199

また、この実施の形態においては、半導体チップCHの第1主面SAFC1側から見たとき、第1金属配線層ML1において、基準信号を伝達する信号配線RE0−L2〜RE3−L2と重なる領域には、接地電源配線が形成されている、また、第3金属配線層ML3においても、基準信号を伝達する信号配線RE0−L2〜RE3−L2と重なる領域には、接地電源配線が形成されている。これらの接地電源配線には、接地電源が供給されるように、接地電源用第2外部端子Vs−SB2に接続されている。これにより、上層および下層からの信号変化に対しても、基準信号を伝達する信号配線RE0−L2〜RE3−L2はシールドされている。

0200

図面を見易くするために、一点鎖線で示した信号配線および接地電源配線が、図13では、比較的長く描かれているが、上記したように、実際には、開口部CNが、第2外部端子領域の近傍に配置されているため、一点鎖線で示した信号配線および接地電源配線は、短い。

0201

この実施の形態においては、端子領域CSI0−BD〜CSI3−BDのそれぞれにおいて、基準信号用バンプ電極が配置されている基準信号用バンプ電極BD−RE列が、互いに近接する。そのため、基準信号用バンプ電極RE0〜RE3が、半導体チップCHの第2主面SAFC2において集中することになる。その結果、配線基板SIP−Bにおいて、基準信号を伝達する信号配線RE0−L2〜RE3−L2を互いに近接して配置することが可能となる。そのため、信号配線RE0−L2〜RE3−L2を、纏めて、2本の接地電源配線Vs−PL1、Vs−PL2の間に配置することが可能となる。これにより、インタフェース回路の特性が変化してしまうのを防ぎながら、配線基板SIP−Bのサイズが大きくなるのを防ぐことが可能となる。

0202

なお、図13では、接地電源配線Vs−PL1およびVs−PL2が、端子領域CSI1−BDおよびCSI3−BDに配置された接地電源用バンプ電極Vsに接続されている例を示したが、これに限定されるものではない。

0203

<インタフェース回路LVDS>
図14は、端子領域LV0−SB、LV1−SBと半導体チップCHとの接続を模式的に示した平面図である。図14は、半導体チップCHを、配線基板SIP−Bに搭載した状態で、半導体チップCHの第1主面SAFC1側から、半導体装置SIPを見たときの模式的な平面図である。同図には、特に半導体チップCHに形成されているインタフェース回路LVDSと、配線基板SIP−Bにおける第2外部端子領域LV0−SB、LV1−SB内の信号用第2外部端子およびクロック信号用第2外部端子との間の信号配線が描かれている。

0204

この実施の形態においては、図11で示したように、配線基板SIP−Bの辺SIP−Lを基準として、配線基板SIP−Bの中央部(内側部)へ向けて、インタフェース回路LVDSに対応する第2外部端子領域が、2段で配置されている。図11では、第2外部端子領域LV0−SBに、2組の信号用第2外部端子NV0、PV0とNVC、PVCが配置されている例が示されているが、図14では、図面を見易くするために、1組の信号用第2外部端子NV1、PV1は、省略されている。

0205

半導体チップCHに形成されたインタフェース回路LVDSに対応するバンプ電極は、バンプによって、配線基板SIP−Bの第1主面SAFS1における対応する第1外部端子に接続されている。インタフェース回路LVDSのバンプ電極に接続された第1外部端子は、開口部を介して、第2金属配線層によって形成された信号配線に接続され、この信号配線は、第2外部端子領域LV0−SBおよびLV1−SBの近傍に配置された開口部を介して、他の金属配線層によって形成された信号配線を介して、対応する第2外部端子領域LV0−SB、LV1−SB内に配置されたクロック信号用第2外部端子PVC、NVCおよび信号用第2外部端子PV0、NV0、PV1、NV1、PV3、NV3に電気的に接続されている。

0206

図14には、インタフェース回路LVDSと第2外部端子PV0、NV0、PV1、NV1、PV3、NV3とを接続する信号配線のうち、第2金属配線層ML2によって形成された信号配線が、PVC−L2、NVC−L2、PV0−L2、NV0−L2、PV1−L2、NV1−L2、PV3−L2、NV3−L2として示されている。すなわち、クロック信号を伝達する信号配線のうち、第2金属配線層ML2によって形成された信号配線が、PVC−L2、NVC−L2として示されている。また、3組の差動信号を伝達する信号配線のうち、第2金属配線層ML2によって形成された信号配線が、PV0−L2、NV0−L2、PV1−L2、NV1−L2、PV3−L2、NV3−L2として示されている。

0207

図14は、模式的な図面ではあるが、第2金属配線層ML2によって形成された信号配線PVC−L2、NVC−L2、PV0−L2、NV0−L2、PV1−L2、NV1−L2、PV3−L2、NV3−L2は、実際に合わせて描かれている。

0208

インタフェース回路LVDSとクロック信号用第2外部端子PVC、NVCとを接続する信号配線PVC−L2と信号配線NVC−L2は、直線的に接続するように配置されている。同様に、インタフェース回路LVDSと信号用第2外部端子PV0、NV0とを接続する信号配線PV0−L2、NV0−L2も、直線的に接続するように配置されている。これに対して、インタフェース回路LVDSと信号用第2外部端子PV1、NV1、PV3、NVとを接続する信号配線PV1−L2、NV1−L2、PV3—L2、NV3−L2のそれぞれは、折り返して部CTを備えている。すなわち、信号配線PV1−L2、NV1−L2、PV3—L2、NV3−L2のそれぞれは、折り返し部を経由して、インタフェース回路と信号用第2外部端子との間は接続されている。

0209

半導体チップCHに第1主面SAFC1側から見たとき、信号用第2外部端子PV1、NV1、PV3およびNV3は、信号用第2外部端子PV0、NV0およびクロック信号用第2外部端子PVC、NVCが配置された第2外部端子領域LV0−SBに比べて、半導体チップCHの近くに配置されている。そのため、信号配線PV1−L2、NV1−L2、PV3−L2およびNV3−L2を、信号配線PV0−L2、NV1−L2、PVC−L2、NVC−L2と同様に、直線的に配置した場合、伝達する信号に対する信号配線による遅延時間がほぼ等しくなる。例えば、インタフェース回路LVDSから、クロック信号に同期して、差動信号を、第2外部端子から出力する場合を考えると、クロック信号用第2外部端子PVC、NVCにおいて、クロック信号が変化するよりも前の時刻に、第2外部端子PV1、NV1、PV3、NV3において、信号が変化することになる。

0210

これに対して、この実施の形態においては、信号配線PV1−L2、NV1−L2、PV3−L2およびNV3−L2のそれぞれが、折り返し部CTを備えているため、第2外部端子PV1、NV1、PV3、NV3において、信号の変化するタイミングを遅くすることが可能となる。これにより、インタフェース回路LVDSに対応する第2外部端子を、2段に分けて配置しても、クロック信号用第2外部端子PVC、NVCにおけるクロック信号の変化に合わせて、第2外部端子PV0、NV0、PV1、NV1、PV3、NV3のそれぞれで、信号が変化するようにすることが可能となり、誤動作の発生を低減することが可能となる。

0211

なお、基準信号用第2外部端子RE0−SB〜RE3−SBに供給される基準信号は、時間の経過に伴って変化しない静的な信号である。基準信号は、例えばユーザー基板UR−Bの第2主面SAFU2に、それぞれの基準信号用第2外部端子RE0−SB〜RE3−SBに対応した抵抗素子を設け、これらの抵抗素子に、半導体チップCHあるいはユーザー基板UR−B上でバイアス電流を発生し、抵抗素子に供給することによって、形成する。図13で示したようにして、シールドを行うことにより、静的な信号が変動するのを抑制することが可能となり、サイズの増加も抑制することが可能となる。

0212

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、配線基板SIP−Bに搭載されるCH1〜CH5は、半導体パッケージを例として説明したが、CH1〜CH5も、CHと同様に半導体チップであってもよい。

0213

CH半導体チップ
CH1〜CH5半導体パッケージ
CSI0〜CSI3インタフェース回路
CSI0−BD〜CSI3−BD端子領域
SAFC1、SAFS1、SAFU1 第1主面
SAFC2、SAFS2、SAFU2 第2主面
SIP半導体装置
SIP−B配線基板
Vd−Lデジタル電源電圧配線
Vs−L1、Vs−L2接地電源電圧配線

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