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技術 半導体装置

出願人 ルネサスエレクトロニクス株式会社
発明者 別井隆文森越信之羽田哲士
出願日 2015年7月31日 (5年5ヶ月経過) 出願番号 2015-151553
公開日 2017年2月9日 (3年10ヶ月経過) 公開番号 2017-034052
状態 特許登録済
技術分野 半導体または固体装置のマウント 半導体または固体装置の組立体
主要キーワード バイパスコンデンサー LSモード チャンネル目 アナログ接地 寄生回路 インピーダンス曲線 外部端子群 マクロプロセッサ
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図面 (15)

課題

誤動作の発生を低減することが可能な半導体装置を提供する。

解決手段

半導体装置は、半導体チップ配線基板SIP−Bとを備える。半導体チップの主面は、第1電源電圧、第1電源電圧で動作する第1回路から出力する第1信号、第2電源電圧、第2電源電圧で動作する第2回路から出力する第2信号が供給されるバンプ電極を備える。配線基板SIP−Bの第1主面には、第1外部端子が設けられ、第1外部端子に接続されるように、半導体チップが搭載される。配線基板SIP−Bの第2主面SAF2には複数の第2外部端子が設けられる。第2主面から見たとき、第1信号が供給される第2外部端子SB2−I1および第2信号が供給される第2外部端子SB2−I2は、第1電源電圧が供給される第2外部端子SB2−A1および第2電源電圧が供給される第2外部端子SB2−A2よりも、半導体チップに近い位置に配置されている。

概要

背景

複数の半導体チップ半導体パッケージを、1つのパッケージ封止する技術として、SiP(Silicon in Package)がある。例えば、SiPにおいては、複数の半導体チップが、配線基板に搭載され、半導体装置として提供される。この場合、配線基板は、搭載される半導体チップに対向する主面(第1主面)と、当該半導体装置が搭載されるユーザー(顧客)の基板に対向する主面(第2主面)とを備えている。第1主面には、半導体チップと接続される複数の外部端子(第1外部端子)が設けられ、第2主面には、ユーザーの基板と接続される複数の外部端子(第2外部端子)が設けられる。配線基板は、第1主面と第2主面との間に挟まれた配線層を備えており、第1外部端子間および/または第1外部端子と第2外部端子間が、配線層内金属配線によって電気的に接続される。

例えば、第1外部端子間を金属配線によって接続することにより、ユーザーの基板において、半導体チップ間を接続する配線を省略することが可能となり、ユーザーの負担を低減することが可能となる。また、高速化を図ることも可能となる。

ユーザーの基板に半導体装置を搭載すると言う観点で見た場合、ボールグリッドアレイ(BGA)パッケージの構造を有する半導体装置を、ユーザーの基板であるプリント基板に搭載する技術が、特許文献1および特許文献2に記載されている。

概要

誤動作の発生を低減することが可能な半導体装置を提供する。半導体装置は、半導体チップと配線基板SIP−Bとを備える。半導体チップの主面は、第1電源電圧、第1電源電圧で動作する第1回路から出力する第1信号、第2電源電圧、第2電源電圧で動作する第2回路から出力する第2信号が供給されるバンプ電極を備える。配線基板SIP−Bの第1主面には、第1外部端子が設けられ、第1外部端子に接続されるように、半導体チップが搭載される。配線基板SIP−Bの第2主面SAF2には複数の第2外部端子が設けられる。第2主面から見たとき、第1信号が供給される第2外部端子SB2−I1および第2信号が供給される第2外部端子SB2−I2は、第1電源電圧が供給される第2外部端子SB2−A1および第2電源電圧が供給される第2外部端子SB2−A2よりも、半導体チップに近い位置に配置されている。

目的

一実施の形態によれば、誤動作の発生を低減することが可能な半導体装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1電源電圧により動作し、第1信号を出力する第1回路と、前記第1電源電圧とは異なる第2電源電圧により動作し、第2信号を出力する第2回路とを備え、前記第1電源電圧、前記第2電源電圧、前記第1信号および前記第2信号が、それぞれ供給されるべきバンプ電極を含む複数のバンプ電極が、その主面に形成された半導体チップと、前記半導体チップの前記主面に対向し、前記主面よりも面積が大きい第1主面と、配線層と、前記配線層を挟んで、前記第1主面と対向し、前記半導体チップの主面よりも面積の大きい第2主面と、前記第1主面に設けられた複数の第1外部端子と、前記配線層内配線によって、前記複数の第1外部端子に接続され、前記第2主面に設けられた複数の第2外部端子とを備え、前記複数のバンプ電極が、前記複数の第1外部端子に接続されるように、前記半導体チップは、その主面が前記第1主面に対向するように搭載された配線基板と、を備え、前記第2主面から見たとき、前記第1電源電圧が供給される第2外部端子および前記第2電源電圧が供給される第2外部端子は、前記第1信号が供給される第2外部端子および前記第2信号が供給される第2外部端子よりも、前記半導体チップに近い位置に配置された第2外部端子である、半導体装置

請求項2

請求項1に記載の半導体装置において、前記第2主面から見たとき、前記第2電源電圧が供給される第2外部端子は、前記第1信号が供給される第2外部端子および前記第2信号が供給される第2外部端子のいずれよりも、前記第1電源電圧が供給される第2外部端子に近い第2外部端子である、半導体装置。

請求項3

請求項2に記載の半導体装置において、前記第1信号は、第1データ転送速度で変化する信号であり、前記第2信号は、前記第1データ転送速度よりも早い第2データ転送速度で変化する信号であり、前記第2主面から見たとき、前記第1電源電圧が供給される第2外部端子は、前記第2電源電圧が供給される第2外部端子よりも、前記半導体チップの近くに配置された第2外部端子である、半導体装置。

請求項4

請求項3に記載の半導体装置において、前記半導体チップは、前記第1電源電圧および前記第2電源電圧とは異なる第3電源電圧により動作し、第3信号を出力する第3回路を備え、前記第2主面から見たとき、前記第3電源電圧を供給する第2外部端子は、前記第1信号が供給される第2外部端子および前記第2信号が供給される第2外部端子よりも、前記半導体チップから遠くに配置された第2外部端子である、半導体装置。

請求項5

請求項4に記載の半導体装置において、前記第3信号は、前記第1データ転送速度よりも遅いデータ転送速度で変化し、前記第2主面から見たとき、前記第3電源電圧が供給される第2外部端子は、前記第2電源電圧が供給される第2外部端子よりも、前記半導体チップから遠くに配置された第2外部端子である、半導体装置。

請求項6

請求項5に記載の半導体装置において、前記第1信号は、USB規格2.0に従った信号であり、前記第2信号は、USB規格3.0に従った信号であり、前記第3信号は、USB規格1.1に従った信号である、半導体装置。

請求項7

請求項6に記載の半導体装置において、前記半導体チップの主面は、4辺を有し、前記第1回路、前記第2回路および前記第3回路は、前記半導体チップの辺に沿って配置されている、半導体装置。

請求項8

請求項7に記載の半導体装置において、前記第1信号、前記第2信号および前記第3信号のそれぞれは、差動信号である、半導体装置。

請求項9

請求項1に記載の半導体装置において、前記半導体チップは、その主面の中心部が、前記配線基板の第1主面の中心部とは、異なるように、前記配線基板に搭載されている、半導体装置。

請求項10

請求項9に記載の半導体装置において、前記半導体チップは、前記複数のバンプ電極のうちの所定のバンプ電極からの電源電圧により動作する論理回路を備え、前記第2主面は、第1領域と、前記第1領域を囲むように配置された第2領域と、前記第2領域によって、前記第1領域から分離された第3領域とを備え、前記第2主面から見たとき、前記複数の第2外部端子は、前記第1領域に2次元的に配置された複数の第2外部端子と、前記第3領域に2次元的に配置された複数の第2外部端子とを備え、前記半導体チップは、前記第2主面から見たとき、前記第2領域を横断して、前記第1領域および前記第3領域のそれぞれの一部に重なるように、前記配線基板に搭載され、前記第2主面から見たとき、前記第3領域において、前記半導体チップと重なる領域に配置されている複数の第2外部端子には、前記論理回路へ供給される電源電圧が供給される、半導体装置。

請求項11

請求項10に記載の半導体装置において、前記第1電源電圧が供給される第2外部端子および前記第2電源電圧が供給される第2外部端子は、前記第3領域に配置された第2外部端子であって、前記論理回路へ供給される電源電圧が供給される第2外部端子とは異なる第2外部端子である、半導体装置。

請求項12

請求項11に記載の半導体装置において、前記第2領域には、第2外部端子が配置されていない、半導体装置。

請求項13

請求項12に記載の半導体装置において、前記配線基板は、その第2主面と対向する第3主面を備え、前記第3主面に設けられた複数の外部端子が、前記複数の第2外部端子に接続されるように前記配線基板が搭載され、前記第3主面の反対側の第4主面において、前記第4主面から見たとき、前記第2領域に対向する前記第4主面の領域に、電子部品が搭載される、半導体装置。

請求項14

請求項11に記載の半導体装置において、前記論理回路へ供給される電源電圧は、デジタル電源電圧であり、前記第1回路および第2回路は、差動回路を備え、前記第1電源電圧および第2電源電圧は、前記差動回路を動作させるアナログ電源電圧である、半導体装置。

請求項15

請求項1に記載の半導体装置において、前記半導体チップは、前記複数のバンプ電極のうちの所定のバンプ電極からの電源電圧により動作する論理回路を備え、前記第2主面は、第1領域と、前記第1領域を囲むように配置された第2領域と、前記第2領域によって、前記第1領域から分離された第3領域とを備え、前記第2主面から見たとき、前記複数の第2外部端子は、前記第1領域に2次元的に配置された複数の第2外部端子と、前記第3領域に2次元的に配置された複数の第2外部端子とを備え、前記半導体チップは、前記第2主面から見たとき、その主面の中心部が、前記第1領域の中心部とは異なるように、配線基板に搭載され、前記第2主面から見たとき、前記半導体チップは、前記第2領域を横断して、前記第1領域および前記第3領域のそれぞれの一部に重なり、前記論理回路へ供給される電源電圧は、前記第2主面から見たとき、前記第2領域において、前記半導体チップと重なっている領域に配置されている複数の第2外部端子と、前記第1領域に配置された第2外部端子とを介して供給される、半導体装置。

請求項16

請求項15に記載の半導体装置において、前記第1電源電圧が供給される第2外部端子および前記第2電源電圧が供給される第2外部端子は、前記第3領域に配置される第2外部端子であって、前記論理回路へ供給される電源電圧が供給される第2外部端子とは異なる第2外部端子である、半導体装置。

技術分野

0001

本発明は、半導体装置に関し、特に複数の半導体チップと、複数の半導体チップが搭載された配線基板とを備える半導体装置に関する。

背景技術

0002

複数の半導体チップや半導体パッケージを、1つのパッケージ封止する技術として、SiP(Silicon in Package)がある。例えば、SiPにおいては、複数の半導体チップが、配線基板に搭載され、半導体装置として提供される。この場合、配線基板は、搭載される半導体チップに対向する主面(第1主面)と、当該半導体装置が搭載されるユーザー(顧客)の基板に対向する主面(第2主面)とを備えている。第1主面には、半導体チップと接続される複数の外部端子(第1外部端子)が設けられ、第2主面には、ユーザーの基板と接続される複数の外部端子(第2外部端子)が設けられる。配線基板は、第1主面と第2主面との間に挟まれた配線層を備えており、第1外部端子間および/または第1外部端子と第2外部端子間が、配線層内金属配線によって電気的に接続される。

0003

例えば、第1外部端子間を金属配線によって接続することにより、ユーザーの基板において、半導体チップ間を接続する配線を省略することが可能となり、ユーザーの負担を低減することが可能となる。また、高速化を図ることも可能となる。

0004

ユーザーの基板に半導体装置を搭載すると言う観点で見た場合、ボールグリッドアレイ(BGA)パッケージの構造を有する半導体装置を、ユーザーの基板であるプリント基板に搭載する技術が、特許文献1および特許文献2に記載されている。

先行技術

0005

特開2006−128633号公報
特開2009−4628号公報

発明が解決しようとする課題

0006

例えば、車に搭載される制御用の半導体装置においては、車の電子化に伴い、多くの高速なインタフェース回路を備えることが要求されている。この場合、インタフェース回路の種類が異なれば、それぞれのインタフェース回路は、互いに異なる値の電圧電源電圧として動作することになる。

0007

半導体チップに、多数のインタフェース回路を内蔵した場合、半導体チップにおいては、例えば、多数のインタフェース回路が、半導体チップの1つの辺に沿って配置される。1つの辺に沿って配置された多数のインタフェース回路のそれぞれの電源電圧と、インタフェースの信号とは、セットとされ、配線基板の第1外部端子に接続され、配線層内の金属配線を介して、互いに近接して配置された第2外部端子に接続される。このようにすることにより、セットとされた、インタフェース信号と、それに対応した電源電圧とは、互いに近接して配置された第2外部端子に接続され、ユーザーの基板に接続されることになる。

0008

しかしながら、インタフェース回路が多数であり、インタフェース信号と対応する電源電圧とがセットとされているため、インタフェース回路によっては、例えば、配線基板において電源電圧を供給(給電)する電源配線が長くなることが発生する。すなわち、インタフェース回路の電源電圧に接続された第1外部端子と、この第1外部端子に接続される第2外部端子との間の電源配線が長くなることが発生する。

0009

電源配線が長くなることによって、インダクタンスが大きくなる。インタフェース回路は、例えば出力あるいは入力するインタフェース信号に従って、電源配線を流れる動作電流が変化する。そのため、特に高速なインタフェース回路においては、電源配線が長くなり、インダクタンスが大きくなると、ノイズの発生または/および電源電圧の低下が大きくなり、誤動作の発生が危惧される。

0010

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

0011

特許文献1および2には、高速なインタフェース回路である差動回路が記載されているが、インタフェース信号と電源電圧をセットとして配置するようにした場合に発生する課題は、記載も示唆もされていない。

課題を解決するための手段

0012

一実施の形態による半導体装置は、主面を有する半導体チップと、半導体チップの主面と対向し、半導体チップの主面よりも面積の大きな第1主面を有する配線基板とを備えている。

0013

ここで、半導体チップは、第1電源電圧により動作し、第1信号を出力する第1回路と、第1電源電圧とは異なる第2電源電圧により動作し、第2信号を出力する第2回路とを備え、第1電源電圧、第2電源電圧、第1信号および第2信号のそれぞれが供給されるべきバンプ電極を含む複数のバンプ電極が、半導体チップの主面に形成されている。また、配線基板は、配線層と、配線層を挟んで、第1主面と対向し、半導体チップの主面よりも面積の大きい第2主面と、第1主面に設けられた複数の第1外部端子と、配線層内の配線によって、複数の第1外部端子に接続され、第2主面に設けられた複数の第2外部端子とを備えている。半導体チップは、複数のバンプ電極が、複数の第1外部端子に接続されるように、その主面が第1主面に対向するように搭載される。

0014

第2主面から見たとき、第1電源電圧が供給される第2外部端子および第2電源電圧が供給される第2外部端子が、第1信号が供給される第2外部端子および第2信号が供給される第2外部端子よりも、半導体チップに近い位置に配置された第2外部端子とされる。

0015

第1電源電圧および第2電源電圧が供給される第2外部端子が、第1信号および第2信号が供給される第2外部端子とは、位置的に分離され、半導体チップに近い位置に配置される。そのため、第1電源電圧および第2電源電圧を給電する配線を短くすることが可能となり、インダクタンスが大きくなるのを防ぐことが可能となる。その結果、誤動作の発生を低減することが可能となる。

発明の効果

0016

一実施の形態によれば、誤動作の発生を低減することが可能な半導体装置を提供することができる。

図面の簡単な説明

0017

実施の形態1に係わる半導体装置の構成を示す模式的な平面図である。
実施の形態1に係わる半導体装置の構成を示す模式的な断面図である。
実施の形態1に係わる配線基板の断面を示す断面図である。
実施の形態1に係わる半導体チップの構成を示す平面図である。
実施の形態1に係わる半導体チップの構成を示すブロック図である。
(A)〜(D)は、実施の形態1に係わる回路の構成を示す図である。
実施の形態1に係わる配線基板の平面図である。
実施の形態1に係わる配線基板の詳細構成を示す平面図である。
USB規格のインタフェース回路の等価回路を示す回路図である。
インタフェース回路の特性を示す特性図である。
インタフェース回路の特性を示す特性図である。
実施の形態1に係わる配線基板の平面図である。
(A)および(B)は、実施の形態2に係わる半導体装置の平面図および断面図である。
実施の形態2に係わる配線基板の平面図である。

実施例

0018

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。

0019

(実施の形態1)
<半導体装置の構成概要
図1は、実施の形態1に係わる半導体装置SIPの構成を示す模式的な平面図である。また、図2は、実施の形態1に係わる半導体装置SIPの構成を示す模式的な断面図である。先ず、図1および図2を用いて、実施の形態1に係わる半導体装置SIPの構成を説明する。

0020

図1において、CH、CH1〜CH5は、半導体チップを示しており、ELは、コンデンサーのような電子部品を示しており、SIP−Bは、配線基板を示している。図2には、図1において、半導体チップCH、CH1およびCH5と、電子部品ELの部分の断面が、例示されている。

0021

半導体チップCH,CH1〜CH5のそれぞれは、半導体基板チップ)に、種々の回路ブロックが、周知の製造技術によって形成されている。また、半導体チップの主面SAF図2)には、複数のバンプ電極(図示しない)が形成されており、種々の回路ブロックは、対応するバンプ電極に接続されている。

0022

配線基板SIP−Bは、第1主面SAF1と、第2主面SAF2と、配線層とを備えている。図2には、配線基板SIP−Bの第1主面SAF1と第2主面SAF2とが示されている。半導体チップCH、CH1〜CH5のそれぞれの主面SAFが、配線基板SIP−Bの第1主面SAF1と対向するように、半導体チップCH、CH1〜CH5は、配線基板SIP−Bに搭載されている。図2では、半導体チップCH、CH1およびCH5のみが、配線基板SIP−Bに搭載されている状態が示されているが、他の半導体チップCH2〜CH4も、同様に配線基板SIP−Bに搭載されている。

0023

配線基板SIP−Bの第1主面SAF1には、複数の第1外部端子(図示しない)が設けられている。この複数の第1外部端子と、半導体チップCH、CH1〜CH5の主面に設けられたバンプ電極との間に、○印で示したバンプBP、BP1〜BP5が形成され、このバンプBP、BP1〜BP5によって、半導体チップCH、CH1〜CH5の複数のバンプ電極と、配線基板SIP−Bの第1主面SAF1における複数の第1外部端子とが電気的に接続されている。なお、図2では、バンプBPとバンプBP1〜BP5のサイズが、異なるように描かれているが、勿論、サイズは同じであってもよい。

0024

配線基板SIP−Bの第2主面SAF2には、図示しないが、複数の第2外部端子が設けられている。配線基板SIP−Bの第1主面SAF1と第2主面SAF2との間には、配線層が挟まれている。後で図3を用いて説明するが、配線層は、複数の金属配線層絶縁配線層とを備えており、配線層内の金属配線層によって形成された配線(金属配線)により、第1主面SAF1に設けられている第1外部端子間または第1主面SAF1に設けられている第1外部端子と第2主面SAF2に設けられている第2外部端子との間が電気的に接続されている。すなわち、所望の第1外部端子間または所望の第1外部端子と所望の第2外部端子との間が、配線層内の金属配線によって電気的に接続されている。

0025

図2において、UR−Bは、ユーザーの基板(以下、ユーザー基板とも称する)を示している。ユーザー基板UR−Bは、第1主面SAFU1と、第2主面SAFU2と、第1主面SAFU1と第2主面SAFU2との間に挟まれた配線層とを備えている。配線基板SIP−Bは、その第2主面SAF2が、ユーザー基板UR−Bの第1主面SAFU−1と対向するように、ユーザー基板UR−Bに搭載されている。ユーザー基板UR−Bの第1主面SAFU1にも、図示しない複数のユーザー第1外部端子が設けられ、第2主面SAFU2にも、図示しない複数のユーザー第2外部端子が設けられている。所望のユーザー第1外部端子間または所望のユーザー第1外部端子と所望のユーザー第2外部端子との間が、第1主面SAFU1と第2主面SAFU2との間に挟まれた配線層内の金属配線層によって形成された配線により電気的に接続されている。

0026

ユーザー基板UR−Bの第1主面SAFU1に設けられたユーザー第1外部端子と、配線基板SIP−Bの第2主面SAF2に設けられたユーザー第2外部端子との間は、図2において○印で示された複数のバンプBGによって電気的に接続されている。これにより、例えば、半導体チップCHのバンプ電極は、ユーザー基板UR−Bの第2主面SAFU2におけるユーザー第2外部端子に電気的に接続されることになる。

0027

図1および図2において、電子部品ELは、コンデンサーを示している。このコンデンサーの端子BFは、配線基板SIP−Bの第1主面SAF1に設けられた第1外部端子に電気的に接続されている。特に制限されないが、図1および図2に示したコンデンサー(電子部品EL)のそれぞれは、電源電圧の安定化を図るためバイパスコンデンサーを示している。

0028

図1には、例示として、半導体チップCH1〜CH5のそれぞれの主面SAFに設けられたバンプ電極と、配線基板SIP−Bの第1主面に設けられた第1外部端子との間に設けられたバンプが、○印で示されている。図1では示していないが、半導体チップCHにおいても、同様に、半導体チップCHの主面FASに設けられたバンプ電極と配線基板SIP−Bの第1主面に設けられた第1外部端子との間に、複数のバンプが設けられている。

0029

図1および図2では、半導体チップの主面SAFに設けられたバンプ電極と配線基板SIP−Bの第1主面SAF1に設けられた第1外部端子間を、バンプによって電気的に接続する例を示しているが、電気的に接続することが可能であればよいので、バンプに限定されるものではない。同様に配線基板SIP−Bの第2主面SAF2における第2外部端子とユーザー基板UR−Bの第1主面SAFU1におけるユーザー第1外部端子との間も、電気的に接続することが可能であれば、バンプに限定されるものではない。

0030

この実施の形態1において、特に制限されないが、半導体チップCHは、回路ブロックとして、マイクロプロセッサおよび複数の高速なインタフェース回路を内蔵した半導体チップである。また、半導体チップCH1〜CH4は、回路ブロックとして、ダイナミックメモリを内蔵した半導体チップであり、半導体チップCH5は、回路ブロックとして、電気的に書換可能な不揮発性メモリフラッシュメモリ)を内蔵した半導体チップである。配線基板SIP−Bの第1主面SAF1に、複数の半導体チップCH、CH1〜CH5が、並列的に配置されているため、半導体チップCH、CH1〜CH5のそれぞれの主面の面積よりも、配線基板SIP−Bの第1主面SAF1の面積は大きくなっている。また、配線基板SIP−Bの第2主面SFA2と第1主面SAF1とは、平行して延在しているため、配線基板SIP−Bの第2主面SAF2の面積も、半導体チップCH、CH1〜CH5のそれぞれの主面の面積よりも大きい。

0031

図1において、破線で囲んだ領域DARおよび実線で囲んだ領域AARは、配線基板SIP−B内の配線の種類を模式的示している。領域DARで示されている配線基板SIP−Bの配線層における配線は、主として、半導体チップCH、CH1〜CH5を動作させるためのデジタル電源電圧の供給と、デジタル信号の伝達に用いられる。これに対して、領域AARで示されている配線基板SIP−Bの配線層における配線は、主として、半導体チップCH内の高速なインタフェース回路を動作させるためのアナログ電源電圧の供給と、アナログ信号の伝達に用いられる。

0032

本明細書においては、図2において、上側から下側を見た場合を、上面視として説明する。また、配線基板SIP−Bを基準として説明する場合、配線基板SIP−Bの第1主面SAF1を、図2において上側から見た場合を、第1主面側(第1主面)から見た場合として、説明する。同様に、配線基板SIP−Bの第2主面SAF2を、図2において下側から見た場合を、第2主面側(第2主面)から見た場合として、説明する。

0033

図3は、実施の形態1に係わる配線基板SIP−Bの断面を示す断面図である。図3において、TISは、トップ絶縁膜を示し、BISは、ボトム絶縁膜を示し、IS1〜IS9のそれぞれは、絶縁層を示している。また、ML1〜ML10は、金属配線層を示している。すなわち、配線基板SIP−Bは、トップ絶縁膜TIS、ボトム絶縁膜BIS、金属配線層ML1〜ML10および絶縁層IS1〜IS9を備えている。複数の金属配線層ML1〜ML10と複数の絶縁膜IS1〜IS9は、トップ絶縁膜TISとボトム絶縁膜BISとの間に挟まれ、金属配線層ML1〜ML10と絶縁層IS1〜IS9が、交互に配置されている。言い換えるならば、金属配線層ML1〜ML10と絶縁層IS1〜IS9が、交互に積み上げられている。これにより、金属配線層ML1〜ML10間は電気的に分離されている。配線基板SIP−Bの第1主面SAF1は、トップ絶縁膜TIS側であり、配線基板SIP−Bの第2主面SAF2は、ボトム絶縁膜BIS側である。

0034

そのため、図3には、示していないが、第1主面SAF1に設けられた第1外部端子間を接続する場合、トップ絶縁膜TISの所望の部分に開口部が設けられ、第1外部端子となる電極が形成される。また、絶縁膜IS1〜IS9のうちの所望の層(1層あるいは複数層)の所望の部分に開口部が設けられ、設けた開口部に金属を充填することにより、所望の金属配線層が電気的に接続されるようにする。これにより、第1外部端子間を電気的に接続する金属配線が形成されることなる。同様に、第1主面SAF1に設けられた第1外部端子と第2主面SAF2に設けられた第2外部端子とを接続する場合、トップ絶縁膜TISおよびボトム絶縁膜BISの所望の部分に開口部が設けられ、第1外部端子および第2外部端子となる電極が形成される。また、絶縁膜IS1〜IS9のうちの所望の層(1層あるいは複数層)の所望の部分に開口部が設けられ、設けた開口部に金属を充填することにより、所望の金属配線が形成される。これにより、第1外部端子と第2外部端子間を電気的に接続することが可能となる。

0035

図1で示した領域DARにおいては、例えば、第2層目の金属配線層ML2および第4層目の金属配線層ML4が、主にデジタル信号を伝達するための配線として用いられ、残りの金属配線層ML1、ML3およびML5〜ML10は、主にデジタル電源電圧および接地電圧を給電するための配線として用いられる。これに対して、図1で示した領域AARにおいては、例えば、第2層目の金属配線層ML2が、主に高速のインタフェース信号を伝達するための配線として用いられ、残りの金属配線層ML1、ML3〜ML10は、主にアナログ電源電圧および接地電圧を給電するための配線として用いられる。

0036

この実施の形態1において、配線基板SIP−Bは、4層のコア基板の両面に、ビルトアップ層を3層積み上げて形成されている。図3を参照にして説明すると、4層のコア基板は、4層の金属配線層ML4〜ML7によって形成されている。ここで、金属配線層ML4が、コア層トップであり、コア基板の第1主面とされ、第1主面である金属配線層ML4と対向する金属配線層ML7が、コア層ボトムであり、コア基板の第2主面とされている。コア基板は、その第1主面(コア層トップ)である金属配線層ML4と、その第2主面(コア層ボトム)である金属配線層ML7との間に、2個の金属配線層ML5およびML6が挟まれて、4層のコア基板となっている。

0037

この4層のコア基板の第1主面である金属配線層ML4上に、ビルドアップ層が、3層積み上げられ、第2主面である金属配線層ML7上に、ビルドアップ層が、3層積み上げられている。図3では、コア基板の第1主面に積み上げられた3層のビルドアップ層が、金属配線層ML3〜ML1として示され、コア基板の第2主面に積み上げられた3層のビルドアップ層が、金属配線層ML8〜ML10として示されている。

0038

コア層およびビルドアップ層の加工精度は、製造工程に依存するが、一般的に、コア層よりも、ビルドアップ層の方が、加工精度が高く、太くて長い貫通スルーホールも使わなくて済む。そのため、高速な信号を伝達する高速信号配線は、ビルドアップ層を用いて形成することが望ましい。そのため、これに限定されるものでないが、この実施の形態においては、ビルドアップ層である第2層目の金属配線層ML2によって、デジタル信号および高速のインタフェース信号を伝達する信号配線が形成されている。

0039

<半導体チップの構成>
図4は、実施の形態1に係わる半導体チップの構成を示す平面図である。ここでは、マクロプロセッサおよびインタフェース回路を備えた半導体チップCHの平面図が、図4に示されている。図4は、第2主面SAF2から見たときの半導体チップCHの平面が示されている。言い換えるならば、半導体チップCHの主面SAFにおけるパッド電極の配置が、示されている。

0040

半導体チップCHの主面SAFは、4個の辺EU、ED、ERおよびELを有している。すなわち、4個の辺によって、主面SAFは囲まれている。ここで、辺EUと辺EDは、互いに平行に延在しており、辺ERと辺ELも互いに平行に延在しており、辺EU、EDと辺ER、ELは、直交している。

0041

半導体チップCHの主面SAFには、複数のパッド電極が、2次元的に、規則的に配置されている。主面SAFに配置された複数のパッド電極のうち、主面SAFの中央部に、2次元的に、規則的に配置されたパッド電極BDは、デジタル電源電圧およびデジタル接地電圧(GND)が給電されるパッド電極として用いられる。この場合、特に制限されないが、デジタル電源電圧とデジタル接地電圧は、千鳥状に給電されている。これに対して、辺EU、ED、ERおよびELのそれぞれに沿って配置されたパッド電極は、インタフェース信号の送受信用のパッド電極およびインタフェース回路用の電源電圧が給電されるパッド電極として用いられる。言い換えるならば、それぞれの辺と、デジタル電源電圧が給電されるパッド電極BDとの間に、インタフェース回路用のパッド電極が配置されている。図面が複雑になるのを避けるために、図4では、デジタル電源電圧が給電されるパッド電極BDは、代表として9個が明示されている。なお、図4には、半導体チップCHの主面SAFの中心にパッド電極が配置されている例が示されており、中心に配置されたパッド電極が、パッド電極BDのうち特にM−BDとして示されている。

0042

半導体チップCHは、インタフェース回路として、互いに異なる種類の複数のインタフェース回路を備えている。例えば、マイクロプロセッサからの制御信号を出力、入力または入出力するデジタル信号用のインタフェース回路、マイクロプロセッサと他の半導体チップCH1〜CH5との間でのデータの送受信に用いられるデジタル信号用のインタフェース回路および高速なインタフェース回路等を備えている。

0043

高速なインタフェース回路の構成は、一例を後で説明するが、差動回路を備えており、差動回路は、アナログ電源電圧によって動作する。

0044

この実施の形態1に係わる半導体チップCHにおいては、辺EU、ELおよびERの一部のそれぞれに沿って、デジタル信号用のインタフェース回路のバンプ電極が配置されている。また、高速なインタフェース回路のバンプ電極が、辺EDおよびERの一部に沿って配置されている。図4では、図面が複雑になるのをさけるために、デジタル信号用のインタフェースのバンプ電極は、個々に示されておらず、インタフェース用バンプ電極領域DFとして示されている。また、高速なインタフェース回路のバンプ電極も、インタフェース用バンプ電極領域AF1〜AF9として示されている。インタフェース用バンプ電極領域DFおよびAF1〜AF9のそれぞれには、インタフェース用バンプ電極領域AF2に例示されているように、それぞれのインタフェース回路に対応した複数のバンプ電極が配置されている。

0045

この実施の形態1において、半導体チップCHは、高速なインタフェース回路として、特に制限されないが、次に述べる6種類のインタフェース回路を備えている。すなわち、インタフェース回路として、ユニバーサルシリアルバス(Universal Serial Bus:以下、USBとも称する)規格のインタフェース回路、エイチ・ディー・エムアイ(High−Definition Multimedia Interface:以下、HDMIとも称する)規格のインタフェース回路を備えている。また、インタフェース回路として、LVDS(Low Voltage Differential Signaling)技術のインタフェース回路、eSATA(external Serial ATA)技術のインタフェース回路、PCIe(PCI Express)規格のインタフェース回路およびMIPI−CSI規格のインタフェース回路も備えている。さらに、これらのインタフェース回路のうちの一部は、複数個設けられている。これらの高速なインタフェース回路に対応したバンプ電極が、辺EDおよびERの一部に沿って、配置されている。

0046

図4では、USB規格のインタフェース回路に対応したバンプ電極が、インタフェース用バンプ電極領域AF2内に配置されている例が示されている。図4では、インタフェース用バンプ電極領域AF2に配置されている複数のバンプ電極のうち、バンプ電極BD−A30、BD−T−、BD−T+およびBD−R−、BD−R+が描かれている。ここで、バンプ電極BD−A30は、アナログ電源電圧が給電されるアナログ電源用パッド電極を示しており、バンプ電極BD−T−、BD−T+は、高速なインタフェース信号を送信する信号用バンプ電極を示しており、バンプ電極BD−R−、BD−R+は、高速なインタフェース信号を受信する信号用バンプ電極を示している。

0047

残りのインタフェース回路用のバンプ電極(領域AF1、AF3〜AF9)についても、USB規格のインタフェース回路用のバンプ電極(領域AF3)と同様に、アナログ電源電圧が給電されるアナログ電源用バンプ電極と高速なインタフェース信号を送信または/および受信する信号用バンプ電極を備えている。

0048

以下の説明においては、USB規格のインタフェース回路を例にして説明するので、ここで、USB規格のインタフェース回路について述べておく。

0049

USB規格は、複数の種類(世代)が併存している。この実施の形態1においては、3種類のUSB規格のインタフェース回路が、それぞれ複数個設けられている。すなわち、最大データ転送速度(第3データ転送速度)が、1.5Mbps/sおよび12Mbps/sのUSB1.1規格のインタフェース回路(第3回路)と、最大データ転送速度(第1データ転送速度)が、480Mbps/sのUSB2.0規格のインタフェース回路(第1回路)と、最大データ転送速度(第2データ転送速度)が、5Gbps/sのUSB3.0規格のインタフェース回路(第2回路)が、複数組設けられている。ここで、最大データ転送速度が、1.5Mbps/sは、ロウスピード(Low Spped:以下、LSとも称する)モードとも呼ばれ、最大データ伝送速度12Mbps/sは、フルスピード(Full Speed:以下、FSとも称する)モードとも呼ばれる。また、最大データ転送速度が、480Mbps/sは、ハイスピード(Hight Speed:以下、HSとも称する)モードとも呼ばれ、最大データ転送速度が、5Gbps/sは、スーパースピード(Super Speed:以下SSとも称する)モードとも呼ばれる。

0050

USB規格では、これらの種類間で互換性がある。すなわち、USB3.0規格のインタフェース回路は、LSモードFSモードおよびHSモードの最大データ転送速度でデータを転送することが可能とされ、USB2.0規格のインタフェース回路は、LSモードおよびFSモードの最大データ転送速度でデータを転送することが可能とされている。

0051

USB規格のインタフェース回路は、高速なインタフェース信号として、差動信号を出力または入力する。インタフェース回路から出力または入力されるインタフェース信号である差動信号間電位差は、種類によって異なっている。すなわち、USB1.1規格とUSB規格2.0とUSB規格3.0では、差動信号間の電位差が異なり、USB1.1規格、USB2.0規格、USB規格3.0の順で電位差が小さくなっている。これに合わせて、インタフェース信号である差動信号を処理するインタフェース回路に供給されるアナログ電源電圧の値も異なっている。

0052

この実施の形態1においては、USB1.1規格のインタフェース回路には、動作電圧として、例えば3.3Vのアナログ電源電圧(第3電源電圧)が供給され、USB2.0規格のインタフェース回路には、例えば1.8Vのアナログ電源電圧(第1電源電圧)が供給され、USB3.0規格のインタフェース回路には、例えば0.8Vのアナログ電源電圧(第2電源電圧)が供給される。

0053

図4に示したインタフェース用バンプ電極領域AF2には、特に制限されないが、USB3.0規格のインタフェース回路に対応したバンプ電極が配置されている。そのため、アナログ電源用バンプ電極BD−A30に供給されるアナログ電源電圧は、USB3.0規格に対応したアナログ電圧(0.8V)が給電される。また、信号用バンプ電極BD−T−、BD−T+、BD−T+(R+)およびBD−R−、BD−R+からは、USB3.0規格に従って、SSモードの最大データ転送速度の差動信号が出力または入力される。

0054

特に制限されないが、互換性を維持するために、インタフェース用バンプ電極領域AF2には、USB1.1規格のインタフェース回路に対応したバンプ電極とUSB2.0規格のインタフェース回路に対応したバンプ電極も配置されている。この実施の形態においては、USB規格2.0のインタフェース回路に対応したバンプ電極とUSB1.1規格のインタフェース回路に対応したバンプ電極の一部が共用されている。すなわち、信号用バンプ電極が、USB1.1用のインタフェース回路とUSB2.0用のインタフェース回路で共用されており、アナログ電源用バンプ電極は、USB1.1用とUSB2.0用とで、それぞれ別々に、インタフェース用バンプ電極領域AF2に配置されている。

0055

次に、半導体チップCH内の構成を説明する。図5は、実施の形態1に係わる半導体
ップCHの構成を示すブロック図である。図5において、CPUは、マイクロプロセッサを示している。マイクロプロセッサCPUは、図示しないメモリに格納されたプログラムに従って動作する。動作の際に、例えば、デジタル用のインタフェース回路、デジタル用のインタフェース回路に対応したインタフェース用バンプ電極領域DF(図4)内のバンプ電極および配線層内の配線を介して、半導体チップCH1〜CH5との間でデータの送受信を行い、所定の処理を行う。また、マイクロプロセッサCPUは、プログラムに従って、高速のインタフェース回路および高速なインタフェース回路に対応するインタフェース用バンプ電極領域AF1〜AF9(図4)内のバンプ電極を介して、半導体装置SIPの外部との間で信号の送受信を行う。

0056

半導体チップCHは、マイクロプロセッサ以外に、図4で説明したインタフェース用バンプ電極領域DFに対応した複数のデジタル用のインタフェース回路とインタフェース用バンプ電極領域AF1〜AF9のそれぞれに対応した高速なインタフェース回路を備えている。図5では、デジタル用のインタフェース回路は省略されている。また。高速なインタフェース回路の代表例として、図4で説明したインタフェース用バンプ電極領域AF2に対応した高速なインタフェース回路のみが示されている。

0057

インタフェース用バンプ電極領域AF2に配置されているバンプ電極は、USB3.0規格のインタフェース回路に対応するバンプ電極である。先に説明したように、互換性を維持するために、インタフェース用バンプ電極領域AF2には、USB2.0規格のインタフェース回路およびUSB1.1規格のインタフェース回路に対応するバンプ電極も配置されている。図5において、IF−U11は、USB1.1規格のインタフェース回路を示しており、IF−U20は、USB2.0規格のインタフェース回路を示しており、IF−U30は、USB3.0規格のインタフェース回路を示している。また、図5において、CCは、容量素子を示し、SWは、スイッチを示している。スイッチSWおよび容量素子CCは、インタフェース回路IF−U30の特性を調整する際に用いられる。スイッチSWおよび容量素子CCを用いた調整については、後で説明するので、ここでは説明を省略する。

0058

USB3.0規格のインタフェース回路IF−U30は、アナログ電源用バンプ電極BD−A30および信号用バンプ電極BD−T−、BD−T+、BD−R−およびBD−R+に接続されている。また、USB2.0規格のインタフェース回路IF−U20は、アナログ電源用バンプ電極BD−A20および信号用バンプ電極BD−I−、BD−I+に接続されており、USB1.1規格のインタフェース回路IF−U11は、アナログ電源用バンプ電極BD−A11および信号用バンプ電極BD−I−、BD−I+に接続されている。

0059

インタフェース回路IF−U30は、アナログ電源用バンプ電極BD−A30に供給されたアナログ電源電圧を動作電圧として動作する差動回路を備えている。インタフェース回路IF−U30からデータを半導体チップCHの外部へ送信する場合、例えばマイクロプロセッサCPUから送信すべきデータが、インタフェース回路IF−U30へ供給される。インタフェース回路IF−U30に設けられたアナログ電源電圧で動作する差動回路は、送信すべきデータに従って、1対の差動信号を形成し、信号用バンプ電極BD−T−、BD−T+へ出力する。これに対して、信号用バンプ電極BD−R−、BD−R+へ入力された1対の差動信号は、インタフェース回路IF−U30に設けられたアナログ電源電圧で動作する差動回路に供給され、差動回路で増幅され、インタフェース回路IF−U30の出力として、例えばマイクロプロセッサCPUへ供給される。この場合、インタフェース回路IF−U30から出力あるいは入力されるデータの最大データ転送速度は、USB3.0規格に従った値となる。なお、図4および図5では、図面が複雑になるのを避けるために、信号用バンプ電極BD−T−、BD−T+が、1個のバンプ電極で示されているが、1対の差動信号を出力するために、2個の信号用バンプ電極である。同様に、信号用バンプ電極BD−R−、BD−R+が、1個のバンプ電極で示されているが、1対の差動信号を入力するために、2個の信号用バンプ電極である。

0060

インタフェース回路IF−U20も、アナログ電源用バンプ電極BD−A20に供給されたアナログ電源電圧を動作電圧として動作する差動回路を備えている。インタフェース回路IF−U20からデータを半導体チップCHの外部へ送信する場合、例えばマイクロプロセッサCPUから送信すべきデータが、インタフェース回路IF−U20へ供給される。インタフェース回路IF−U20に設けられたアナログ電源電圧で動作する差動回路は、送信すべきデータに従って、1対の差動信号を形成し、信号用バンプ電極BD−I−、BD−I+へ出力する。これに対して、信号用バンプ電極BD−I−、BD−I+へ入力された1対の差動信号は、インタフェース回路IF−U20に設けられたアナログ電源電圧で動作する差動回路に供給され、差動回路で増幅され、インタフェース回路IF−U20の出力として、例えばマイクロプロセッサCPUへ供給される。この場合、インタフェース回路IF−U20から出力あるいは入力されるデータの最大データ転送速度は、USB2.0規格に従った値となる。

0061

同様に、インタフェース回路IF−U11も、アナログ電源用バンプ電極BD−A11に供給されたアナログ電源電圧を動作電圧として動作する差動回路を備えている。インタフェース回路IF−U11からデータを半導体チップCHの外部へ送信する場合、例えばマイクロプロセッサCPUから送信すべきデータが、インタフェース回路IF−U11へ供給される。インタフェース回路IF−U11に設けられたアナログ電源電圧で動作する差動回路は、送信すべきデータに従って、1対の差動信号を形成し、信号用バンプ電極BD−I−、BD−I+へ出力する。これに対して、信号用バンプ電極BD−I−、BD−I+へ入力された1対の差動信号は、インタフェース回路IF−U11に設けられたアナログ電源電圧で動作する差動回路に供給され、差動回路で増幅され、インタフェース回路IF−U11の出力として、例えばマイクロプロセッサCPUへ供給される。この場合、インタフェース回路IF−U11から出力あるいは入力されるデータの最大データ転送速度は、USB1.1規格に従った値となる。

0062

上記したように、USB3.0用のアナログ電源電圧は、0.8Vであり、USB2.0用のアナログ電源電圧は、1.8Vであり、USB1.1用のアナログ電源電圧は、3.3Vである。すなわち、それぞれの規格(種類)の差動信号に対応した、互いに異なる電圧値のアナログ電源電圧が、互いに異なるアナログ電源用バンプ電極BD−A30、BD−A20、BD−A11に供給されている。この実施の形態1においては、信号用バンプ電極BD−I−およびBD−I+は、インタフェース回路IF−U20とIF−U11とによって共用されている。例えば、マイクロプロセッサCPUが、信号用バンプ電極BD−I−およびBD−I+を、インタフェース回路IF−U20用か、インタフェース回路IF−U11用かを定める。

0063

図6(A)は、実施の形態1に係わるインタフェース回路IF−U30、IF−U20、IF−U11等に用いられる差動回路の構成を示すブロック図である。また、図6(B)は、マイクロプロセッサCPU等で用いられている論理回路の構成を示すブロック図である。図6(C)および図6(D)は、差動回路の構成例を示すブロック図である。

0064

マイクロプロセッサCPUは、ナンド回路オア回路のような論理回路を含んでいる。これらの回路は、デジタル電源電圧によって動作する。図6(B)に示した論理回路を例にして説明すると、論理回路LCKTには、デジタル用接地電圧Vsdとデジタル用電源電圧Vddが供給され、デジタル用電源電圧Vddを動作電圧として動作する。図6(B)に示した例で説明すると、論理回路LCKTは、それぞれ単相入力信号in1〜inpの間で論理演算を行い、演算結果をoutとして出力する。なお、デジタル用電源電圧Vddは、図4で説明したバンプ電極BDを介して供給される。

0065

これに対して、差動回路は、図6(A)に示すようになる。すなわち、差動回路DCKTには、アナログ用接地電圧Vsaとアナログ用電源電圧Vdaが供給され、アナログ用電源電圧Vdaを動作電圧として、動作する。差動回路DCKTは、動作することにより、1対の差動信号(相補信号)in、/in(inに対して反転位相)の差に従った出力信号out,/out(outの反転位相)を形成し、出力する。

0066

差動回路DCKTは、例えば図6(C)に示すように、1対の差動トランジスタMOSFETNT1、NT2と、定電流回路Ioと、負荷回路LDとを備えている。定電流回路Ioを介して、アナログ用接地電圧Vsaが、差動トランジスタNT1、NT2のソースに供給され、アナログ用電源電圧Vdaが、負荷回路LDを介して、差動トランジスタNT1、NT2のそれぞれのドレインに供給される。これにより、1対の差動信号in、/inの差に従った信号out、/outが形成され、出力される。また、差動回路DCKTの他の例としては、疑似差動回路がある。疑似差動回路の構成例を図6(D)に示す。疑似差動回路は、それぞれアナログ用接地電圧Vsaとアナログ用電源電圧Vdaが供給され、アナログ用電源電圧Vdaにより動作する1対のインバータ回路IV1、IV2を備えている。インバータIV1、IV2に、1対の差動信号in、/inを供給することにより、差動的に変化する出力信号out、/outが形成され、出力されることになる。

0067

図6(A)に示した差動回路DCKTは、例えばインタフェース回路IF−U30,IF−U20およびIF−U11のそれぞれに、2個設けられる。インタフェース回路IF−U30を例にして説明すると、2個の差動回路のうちの1個の差動回路の出力out、/outが、1対の差動信号として、信号用バンプ電極BD−T−、BD−T+へ出力される。信号用バンプ電極BD−R−、BD−R+に入力された1対の差動信号が、差動信号in、/inとして残りの差動回路へ供給される。

0068

1対の差動信号を、インタフェース信号として用いることにより、信号間の差でデータを判定することが可能となるため、高速なインタフェース回路を実現することが可能となる。すなわち、実施の形態1で用いているインタフェース回路は、高速なデータ転送が可能な高速のインタフェース回路となっている。

0069

このように、本明細書においては、差動回路を動作させる電源電圧を、アナログ用電源電圧と称し、論理回路を動作させる電源電圧を、デジタル用電源電圧と称している。

0070

<配線基板の構成>
次に、図7を用いて、配線基板SIP−Bの構成を説明する。図7は、実施の形態1に係わる配線基板SIP−Bを、第2主面SAF2側から見たときの配線基板SIP−Bの平面図である。同図において、SIP—U、SIP−D、SIP−RおよびSIP−Lは、配線基板SIP−Bの辺、すなわち第1主面SAF1および第2主面SAF2の辺を示している。特に制限されないが、辺SIP−Uと辺SIP−Dは、互いに平行して延在し、辺SIP−Rと辺SIP−Lも互いに平行して延在している。また、辺SIP−U、SIP−Dと、辺SIP−R、SIP−Lは、直交している。言い換えるならば、第1主面SAF1と第2主面SAF2は、辺SIP−U、SIP−D、SIP−RおよびSIP−Lによって囲まれている。

0071

上記したように、配線基板SIP−Bの第1主面SAF1および第2主面SAF2のそれぞれには、第1外部端子と第2外部端子が形成されている。図7には、第1主面SAF1に形成されている第1外部端子のうち、半導体チップCHの主面SAF(図2)に形成されたバンプ電極BD、BD−A30、BD−A20、BD−A11、BD−T−、BD−T+、BD−R−、BD−R+、BD−I−およびBD−I+等(図4および図5)が、バンプによって接続される第1外部端子が、破線の○印で示されている。図7は、配線基板SIP−Bを第2主面SAF2側から見ているため、破線の○印で示した第1外部端子は、配線基板SIP−Bを透過して見た状態を表していることになる。

0072

図7において、一点鎖線で示した領域SAF1−SBは、第1主面SAF1の領域を示しており、この領域SAF1−SBにおいて、第1主面SAF1と半導体チップCHの主面SAFとが対向するように、半導体チップCHは、配線基板SIP−Bに搭載される。このとき、一点破線で示した領域SAF1−SB内に形成されているそれぞれの第1外部端子(破線○印)が、半導体チップCHの主面SAFに形成されている対応するバンプ電極に、バンプを介して電気的に接続される。言い換えると、領域SAF1−SBは、配線基板SIP−Bの第1主面SAF1において、半導体チップCHが搭載されている位置を示していると見なすことができる。

0073

なお、半導体チップCHを搭載する際、半導体チップCHの辺EU(図4)と配線基板SIP−Bの辺SIP−Uとが対向し、半導体チップCHの辺ED(図4)と配線基板SIP−Bの辺SIP−Dとが対向するように搭載される。また、このとき、半導体チップCHの辺ER(図4)と配線基板SIP−Bの辺SIP−Rとが対向し、半導体チップCHの辺EL(図4)と配線基板SIP−Bの辺SIP−Lとが対向するように搭載される。

0074

一点鎖線の領域SAF1−SB内には、複数の第1外部端子が、2次元的(平面的)に、規則的に配置されている。図7では、領域SAF1−SB内に配置された第1外部端子が、破線で白抜きの○印で示された第1外部端子SB−1と、破線でドット埋めされた○印で示された第1外部端子SB1−A1〜SB−Anと、破線で右下がり斜線で埋められた○印で示された第1外部端子SB1−I1〜SB1−Inとして示されている。ここで、第1外部端子SB1−A1〜SB1−Anは、アナログ電源電圧用第1外部端子を示しており、第1外部端子SB1−I1〜SB1−Inは、信号用第1外部端子を示している。第1外部端子SB1は、領域SAF1−SBに、複数の第1外部端子が配置されていることを示すために描かれている。

0075

図4において説明したように、半導体チップCHの主面SAFにおいて、辺EDおよびERの一部には、これらの辺に沿って高速なインタフェース回路に対応したバンプ電極が配置されている。すなわち、高速なインタフェース回路の信号用バンプ電極(図4の例示では、BD−T−、BD−T+、BD−R−、BD−R+)と、アナログ電源用バンプ電極(図4の例示では、BD−A30)が、辺EDおよびERの一部に沿って、それぞれの辺の近傍に配置されている。また、特に制限されないが、アナログ電源用バンプ電極よりも、信号用バンプ電極が、辺に近接するように配置されている。

0076

これに合わせて、半導体チップCHの辺EDに対応する領域SAF1−SBの下辺に沿って、信号用第1外部端子SB1−I1〜SB1−Inが配置され、信号用第1外部端子SB1−I1〜SB1−Inを挟むようにして、領域SAF1−SBの下辺に沿って、アナログ電源電圧用第1外部端子SB1−A1〜SB1−Anが配置されている。半導体チップCHが、配線基板SIP−Bに搭載されたとき、この信号用第1外部端子SB1−I1〜SB1−Inは、バンプによって、半導体チップCHの辺EDおよびERの一部に沿って配置された信号用バンプ電極(例えば、BD−T−、BD−T+、BD−R−、BD−R+)に接続される。同様に、アナログ電源電圧用第1外部端子SB1−A1〜SB1−Anは、バンプによって、半導体チップCHの辺EDおよびERの一部に沿って配置されたアナログ電源用バンプ電極(例えば、BD−A30)に接続される。また、例示として示した複数の第1外部端子SB1の一部は、図4に示したバンプ電極BDに接続される。デジタル電源電圧が、第1外部端子SB1を介して、図4のバンプ電極BDに供給される。

0077

配線基板SIP−Bの第2主面SAF2には、2次元的(平面的)に、複数の第2外部端子が配置されている。図7には、この第2外部端子を機能で分類し、領域で囲んで、示している。図7において、DF−SBは、デジタル信号のインタフェース回路に対応した第2外部端子が配置されている第2外部端子領域を示している。また、図7において、US2−SB、US3−SB1、US3−SB2、PC−SB、ES—SB、HD−SB1、HD−SB2、LV−SBおよびCS−SBのそれぞれは、高速なインタフェース回路の信号用の第2外部端子が配置されている第2外部端子領域を示している。高速なインタフェース回路の信号用第2外部端子は、図7においては、平行な横線で埋められた○印で示されている。高速なインタフェース回路に対応する第2外部端子領域US2−SB、US3−SB1、US3−SB2、PC−SB、ES—SB、HD−SB1、HD−SB2、LV−SBおよびCS−SBのそれぞれが、複数の第2外部端子を備えていることを示しために、図7では、それぞれに、2個の信号用第2外部端子SB2−Iが配置されているように描かれている。勿論、インタフェース回路の種類によって、第2外部端子領域内に含まれる信号用第2外部端子の個数は変わる。

0078

ここで、第2外部端子領域DF−SBに含まれる信号用第2外部端子(図示しない)は、図4に示したインタフェース用バンプ電極領域DFのバンプ電極に対応している。第2外部端子領域US2−SB、US3−SB1、US3−SB2、PC−SB、ES—SB、HD−SB1、HD−SB2、LV−SBおよびCS−SBのそれぞれに含まれる第2外部端子SB2−Iは、図4に示したインタフェース用バンプ電極領域AF−1〜AF−9のそれぞれの信号用バンプ電極に対応している。第2外部端子領域DF−SB、US2−SB、US3−SB1、US3−SB2、PC−SB、ES—SB、HD−SB1、HD−SB2、LV−SBおよびCS−SBのそれぞれにおける信号用第2外部端子SB2−Iは、配線基板SIP−B内の金属配線を介して、領域SAF1−SB内に配置されている第1外部端子に電気的に接続され、第1外部端子を介して、対応するバンプ電極に接続される。

0079

例として、図7には、第2外部端子領域US3−SB1内に配置されている第2外部端子SB2−I1とSB2−I2が、金属配線LL2を介して、第1外部端子SB1−I1とSB1−I2に電気的に接続されていることが示されている。この第1外部端子SB1−I1およびSB1−I2は、バンプによって、対応するバンプ電極に接続されている。他の第2外部端子領域に配置されている第2外部端子SB2−Iも、同様に、配線基板SIP−B内に配置された適切な金属配線によって、領域SAF1−SB内に配置された信号用第1外部端子に電気的に接続され、対応するバンプ電極に接続される。

0080

インタフェース用バンプ電極領域AF−2には、USB3.0規格のインタフェース回路の信号用バンプ電極が配置されている。そのため、このインタフェース用バンプ電極領域AF−2に対応する第2外部端子領域US3−SB1に配置された第2外部端子は、USB3.0規格のインタフェース回路の信号用第2外部端子となる。すなわち、第2外部端子領域US3−SB1内の第2外部端子SB2−I1およびSB2−I2は、USB規格3.0のインタフェース回路の信号用バンプ電極に対応している。半導体チップCHが、配線基板SIP−Bに搭載されると、例えば図5に示した信号用バンプ電極BD−T−、BD−T+またはBD−R−、BD−R+が、バンプによって、第1外部端子SB1−I1に接続され、信号用バンプ電極BD−I−またはBD−I+が、バンプによって、第1外部端子SB1−I2に接続される。これにより、USB規格3.0のインタフェース回路の出力、入力または入出力は、第2外部端子領域US3−SB1内に配置された第2外部端子SB2−I1およびSB2−I2に接続されることになる。

0081

特に制限されないが、第2外部端子領域US2−SB内の第2外部端子SB2−Iは、USB2.0規格のインタフェース回路およびUSB1.1規格のインタフェース回路の信号用のバンプ電極に対応する。第2外部端子領域US3−SB2内の第2外部端子SB2−Iは、USB3.0規格のインタフェース回路の信号用バンプ電極に対応し、第2外部端子領域PC−SB内の第2外部端子SB2−Iは、PCIe規格のインタフェース回路の信号用バンプ電極に対応する。また、第2外部端子領域ES—SB内の第2外部端子は、eSATA技術のインタフェース回路の信号用バンプ電極に対応し、第2外部端子領域HD−SB1およびHD−SB2は、HDMI規格のインタフェース回路の信号用バンプ電極に対応する。さらに、第2外部端子領域LV—SB内の第2外部端子SB2−Iは、LVDS技術のインタフェース回路の信号用バンプ電極に対応し、第2外部端子領域CS−SB内の第2外部端子SB2−Iは、MIPI−CSI規格のインタフェース回路の信号用バンプ電極に対応する。

0082

これらの第2外部端子領域内に配置された信号用第2外部端子SB2−Iは、第2外部端子領域US3−SB1内の第2外部端子SB2−I1、SB2−I2と同様に、配線基板SIP−B内の金属配線を介して、領域SAF1—SB内の信号用の第1外部端子(例えば、SB1−I3〜SB1−In)に電気的に接続される。半導体チップCHが、配線基板SIP−Bに搭載されることにより、バンプによって、領域SAF1−SB内に配置された第1外部電極が半導体チップCHのバンプ電極に接続されるため、それぞれの第2外部端子領域内の第2外部端子SB2−Iは、対応するインタフェース回路の出力または入力に接続されることになる。第2外部端子領域DF内に配置された第2外部端子も、同様に、半導体チップCH内の対応するインタフェース回路に接続されることになる。

0083

この実施の形態1においては、配線基板SIP−Bの辺SIP−DおよびSIP−Rの一部に沿って、それぞれの辺に近接して、高速なインタフェース回路の信号を出力または入力する第2外部端子SB2−Iが配置されることになる。これにより、ユーザーは、ユーザー基板UR−B(図2)において、インタフェース回路の信号を、半導体装置SIPから容易に受信あるいは送信することが可能となる。特に、高速なインタフェース回路については、データ転送速度が高い信号を、比較的短い配線で送信または受信することが可能となる。

0084

図7において、REF−SB1、REF−SB2およびREF−SB3のそれぞれは、半導体装置SIPの外部から基準電圧または基準信号が供給される基準信号用の第2外部端子SB2−Rが配置された第2外部端子領域を示している。図7において、基準信号用の第2外部端子SB2−Rは、白抜きの○印で示されている。この基準信号用の第2外部端子SB2−Rも、配線基板内の適切な金属配線層を介して、領域SAF1−SB内の第1外部端子に接続されている。半導体チップCHは、それが配線基板SIP−Bに搭載されたとき、第2外部端子SB2−Rに供給される基準信号を受け、動作の際に基準として用いる。

0085

図7において、VA−SBは、高速なインタフェース回路を動作させるためのアナログ電源電圧用第2外部端子(SB2−A1〜SB2−An)とアナログ接地電圧Vsa(図6)が供給されるアナログ接地電源用第2外部端子が配置された第2外部端子領域を示している。なお、図7では、図面が複雑になるのを避けるために、アナログ電源電圧用第2外部端子のみが示されている。なお、アナログ接地電圧Vsaは、デジタル接地電圧Vsdと共通にしてもよい。

0086

アナログ電源電圧用第2外部端子SB2−A1〜SB2−Anは、配線基板SIP−B内の適切な金属配線によって、領域SAF1−SB内の第1外部端子SB1−A1〜SB1−Anに電気的に接続されている。図7では、例示として、アナログ電源電圧用第2外部端子SB−A1、SB−A2およびSB−A3のそれぞれが、配線基板SIP−B内の金属配線LL1によって、領域SAF1—SB内に配置されたアナログ電源電圧用第1外部端子SB1−A1、SB−A2およびSB−A3に電気的に接続されていることが示されている。残りのアナログ電源電圧用第2外部端子SB2−A4〜SB2−Anも、配線基板SIP−B内の金属配線によって、アナログ電源電圧用第1外部端子SB1−A1〜SB1−Anに電気的に接続されている。

0087

半導体チップCHが、領域SAF1−SBに搭載されることにより、バンプによって、アナログ電源電圧用第1外部端子SB1−A1〜SB1−Anは、半導体チップCH内の高速なインタフェース回路のアナログ電源電圧用バンプ電極に接続される。図5および図7を参照にして、一例を述べると、アナロ電源電圧用の第1外部端子SB1−A1は、図5に示したバンプ電極BD−A11に接続され、アナロブ電源電圧用第1外部端子SB1−A2は、図5に示したバンプ電極BD−A20に接続され、アナロブ電源電圧用第1外部端子SB1−A3は、図5に示したバンプ電極BD−A30に接続される。

0088

このように、この実施の形態1においては、高速なインタフェース回路(例えば、図5のIF−U11、IF−U20およびU30)の信号が出力あるいは入力される信号用第2外部端子(第2外部端子領域US3−SB2内の第2外部端子SB2−I1、SB2−I2)と、このインタフェース回路(IF−U11、IF−U20およびU30)を動作させるアナログ電源電圧が供給されるアナログ電源電圧用第2外部端子(SB2−A1〜SB−A3)が、配線基板SIP−Bの第2主面SAF2において、物理的に分離されている。すなわち、高速なインタフェース回路の信号用第2外部端子と、この高速なインタフェース回路を動作させる電源電圧を供給するアナログ電源電圧用第2外部端子とが、配線基板SIP−Bの第2主面にSAF2において、セットとして、互いに近接して配置されているのではなく、互いに分離して配置されている。

0089

さらに、半導体チップCHは、領域SAF1−SBに対向するように搭載される。そのため、半導体チップCHが、配線基板SIP−Bに搭載された状態を、第2主面SAF2側か配線基板SIP−Bを見た場合、アナログ電源電圧用第2外部端子SB2−A1〜SB2−Anが配置されている第2外部端子領域VA−SBは、信号用第2外部端子SB−Iが配置されている第2外部端子領域よりも、半導体チップCHに近接して配置されている。ここで、信号用第2外部端子SB−Iが配置されている第2外部端子領域は、USB2−SB、US3−SB1、US3−SB2、PC−SB,ES—SB、HD−SB1、HD−SB2、LV−SBおよびCS−SBを指している。

0090

例えば、第2外部端子領域US3−SB1を例にして説明すると、半導体チップCHが、搭載された状態を、第2主面SAF2側から配線基板SIP−Bを見た場合、アナログ電源電圧用第2外部端子SB2−A1〜SB2−A3は、信号用第2外部端子SB2−I1、SB2−I2よりも、半導体チップCHに近接した第2外部端子となる。

0091

このように、アナログ電源電圧用第2外部端子SB2−A1〜SB2−A3を半導体チップCHに近接させることにより、アナログ電源電圧用第1外部端子SB1−A1〜SB−A3とアナログ電源電圧用第2外部端子SB2−A1〜SB−A3間を接続する金属配線(LL1)の長さを、信号用第1外部端子SB1−I1、SB1−I2と信号用第2外部端子SB2−I1,SB2−I2間を接続する金属配線(LL2)に比べて短くすることが可能となる。その結果、アナログ電源電圧を供給する配線(LL1)のインダクタンスを低減することが、可能となり、誤動作の発生を低減することが可能となる。アナログ電源電圧を供給する配線に比べて、信号を伝達する配線(LL2)は長くなるが、伝達する信号間での遅延が少なければ、誤動作の発生が抑制することが可能である。また、この場合には、半導体装置SIPの周辺に沿って信号用第2外部端子SB2−Iが配置されるため、取り扱いが容易となる。

0092

図面が複雑になるのを避けるために、説明の都合上で必要な第2外部端子のみが、図7には示されているが、配線基板SIP−Bの第2主面SAF2には、上記した第2外部端子以外にも、複数の第2外部端子が配置されているものと理解されるべきである。また、それぞれの第2外部端子領域内に配置されている第2外部端子群は、1列(1行)になっているように、図7では描かれているが、これば説明を容易にするためであって、これに限定されるものではない。

0093

<配線基板の詳細構成>
図8は、実施の形態1に係わる配線基板SIPの詳細構成を示す平面図である。図8は、配線基板SIP−Bを、第2主面SAF2側から見た場合の平面図である。図8には、図7の平面図のうち、特に第2外部端子領域US3−SB1、US3−SB2およびVA−SBの部分が詳しく示されており、他の第2外部端子領域の部分は省略されている。また、図7において、一点鎖線で囲んだ領域SAF2−SBは、半導体チップCHが、図7で示した領域SAF1−SBに搭載されたとき、第2主面SAF2側から見たときに、半導体チップCHと重なる第2主面SAF2の領域を示している。

0094

図8において、○印は、配線基板SIP−Bに形成された第2外部端子SB2を示している。特に制限されないが、この実施の形態1において、第2主面SAF2は、3つの領域に分けられている。すなわち、第2主面SAF2は、領域SAF2−SBと、領域SAF2−SBを囲むように配置され、第2外部電極SB2が形成されていない空白領域N−SBと、空白領域N−SBを囲むように配置され、複数の第2外部端子SB2が形成された第2外部端子群領域を備えている。ここで、第2外部端子群領域は、空白領域N−SBと配線基板SIP−Bの辺SIP−U、SIP−D、SIP−RおよびSIP−Lとの間に配置された複数の第2外部端子SB2が形成されている領域と見なすことができる。

0095

この第2外部端子群領域に形成された第2外部電極のうちの所定の第2外部電極が、図7で説明したそれぞれの第2外部端子領域内に配置された第2外部電極となる。

0096

領域SAF2−SB内に、2次元的(平面的)に配置された第2外部端子SB2は、配線基板SIP−B内の金属配線によって、図7で示した領域SAF1−SB内であって、領域SAF1−SBの中央部分に配置された第1外部端子SB1に電気的に接続されている。ユーザー基板UR−Bに半導体装置SIPが搭載されたとき、ユーザー基板UR−Bから上記した領域SAF2−SB内に配置されている第2外部端子SBに、デジタル用電源電圧が供給される。なお、デジタル用電源電圧は、図6(B)を例にして説明すると、電源電圧Vddとデジタル接地電圧Vsdの両方を含んでいる。これにより、配線基板SIP−Bに搭載された半導体チップCHにおいて、主面SAFの中央部分に配置されたバンプ電極BDに、デジタル用電源電圧が供給されることになる。このように、複数の第2外部端子SB2と、複数の第1外部端子SB1と、複数のバンプ電極BDによって、デジタル用電源電圧を半導体チップCH内の回路ブロックへ供給することが、可能となるため、半導体チップCHを安定して動作させることが可能となる。

0097

空白領域N−SBについては、後で実施の形態2において説明するので、ここでは省略する。

0098

図8において、破線VA−SBで囲まれた領域は、図7の第2外部端子領域VA−SBに相当する。この破線VA−SB内に配置されている第2外部端子が、上記した複数の高速なインタフェース回路にアナログ電源電圧を供給する第2外部端子として用いられる。ここでは、高速なインタフェース回路として、USB3.0規格、USB2.0規格およびUSB1.1規格のインタフェース回路を例にして説明する。図8には、2チャンネル分のUSB3.0規格、USB2.0規格およびUSB1.1規格のインタフェース回路に対してアナログ電源電圧を供給する第2外部端子が、明示されている。

0099

すなわち、右上がりの斜線が付された○印で示されている第2外部端子SB2−A301、SB2−A302が、USB3.0規格のインタフェース回路に対してアナログ電源電圧を供給するアナログ電源電圧用第2外部端子である。また、右下がりの斜線が付された○印で示されている第2外部端子SB2−A201、SB2−A202が、USB2.0規格のインタフェース回路に対してアナログ電源電圧を供給するアナログ電源電圧用第2外部端子である。さらに、ドットで埋められた○印で示されている第2外部端子SB2−A111、SB2SB2−A112が、USB1.1規格のインタフェース回路に対してアナログ電源電圧を供給するアナログ電源電圧用第2外部端子である。ここで、アナログ電源電圧用第2外部端子SB2−A301、SB2−A201およびSB2−A111によって、1チャンネル目を構成するインタフェース回路に対してアナログ電源電圧の供給が行われ、アナログ電源電圧用第2外部端子SB2−A302、SB2−A202およびSB2−A112によって、2チャンネル目を構成するインタフェース回路に対してアナログ電源電圧の供給が行われる。

0100

図8において、第2外部端子領域US3−SB1には、1チャンネル目のUSB3.0規格、USB2.0規格およびUSB1.1規格のインタフェース回路の信号用第2外部端子が配置されている。すなわち、USB2.0規格およびUSB1.1規格との互換性を保つようにしたUSB3.0規格のインタフェース回路の信号用第2外部端子が、第2外部端子領域US3−SB1に配置されている。ここで、第2外部端子領域US3−SB1に配置された信号用第2外部端子に対応する1チャンネル目のインタフェース回路に対して、上記したアナログ電源電圧用第2外部端子SB2−A301、SB2−A201およびSB−A111からアナログ電源電圧が供給される。

0101

第2外部端子領域US3−SB1に配置された第2外部端子SB2のうち、右上がりの太い斜線が付された○印の第2外部端子SB2−C−1、SB2−C+1、SB2−T−1、SB2−T+1、SB2−R−1、SB2−R+1は、USB3.0規格のインタフェース回路の信号が入力または出力される第2外部端子を示している。また、右下がりの太い斜線が付された○印の第2外部端子SB2−I−1、SB2−I+1は、USB規格2.0のインタフェース回路およびUSB規格1.1のインタフェース回路の信号が入力または出力される第2外部端子を示している。

0102

図5に示したUSB3.0規格のインタフェース回路IF−U30、USB2.0規格のインタフェース回路IF−U20およびUSB1.1規格のインタフェース回路IF−U11との関係を説明すると、次のようになる。

0103

アナログ電源電圧用第2外部端子SB2−A301が、バンプ電極BD−A30に接続され、アナログ電源電圧用第2外部端子SB2−A201が、バンプ電極BD−A20に接続され、アナログ電源電圧用第2外部端子SB2−A111が、バンプ電極BD−A11に接続される。また、第2外部端子SB2−C−1、SB2−C+1、SB2−T−1、SB2−T+1、SB2−R−1、SB2−R+1は、インタフェース回路IF−U30に接続される。図5では、説明を容易にするために、バンプ電極BD−C−(BD−C+)は、省略しているが、バンプ電極BD−T−(BD−R−)、BD−T+(BD−R+)、BD−C−(BD−C+)に、第2外部端子SB2−T−1(SB2−R−1)、SB2−T+1(SB2−R+1)、SB2−C−1(SB2−C+1)が接続されることにより、これらの信号用第2外部端子が、インタフェース回路IF−U30に接続されている。

0104

インタフェース回路IF−U30がデータを送信するとき、送信すべきデータに従った1対の差動信号を形成し、バンプ電極BD−T−、BD−T+へ供給する。これにより、第2外部端子SB2−T−1、SB2−T+1から、送信すべきデータに従った1対の差動信号が、半導体装置SIPから出力される。反対に、半導体装置の外部から供給された1対の差動信号は、第2外部端子SB2−R−1、SB2−R+1に供給され、バンプ電極BD−R−、BD−R+を介して、インタフェース回路IF−U30に供給されることになる。このときのインタフェース回路IF−U30を動作させるためのアナログ電源電圧が、このインタフェース回路IF−U30に対応したアナログ電源電圧用第2外部端子SB2−A301を介して供給されることになる。

0105

また、第2外部端子SB2−I−1、SB2−I+1は、バンプ電極BD−I−、BDI+に接続される。

0106

インタフェース回路IF−U20がデータを送信するとき、送信すべきデータに従った1対の差動信号を形成し、バンプ電極BD−I−、BD−I+へ供給する。これにより、第2外部端子SB2−I−1、SB2−I+1から、送信すべきデータに従った1対の差動信号が、半導体装置SIPから出力される。反対に、半導体装置の外部から供給された1対の差動信号は、第2外部端子SB2−I−1、SB2−I+1に供給され、バンプ電極BD−I−、BD−I+を介して、インタフェース回路IF−U20に供給されることになる。このときのインタフェース回路IF−20を動作させるためのアナログ電源電圧が、このインタフェース回路IF−U20に対応したアナログ電源電圧用の第2外部端子SB2−A201を介して供給されることになる。

0107

同様に、インタフェース回路IF−U11がデータを送信するとき、送信すべきデータに従った1対の差動信号を形成し、バンプ電極BD−I−、BD−I+へ供給する。これにより、第2外部端子SB2−I−1、SB2−I+1から、送信すべきデータに従った1対の差動信号が、半導体装置SIPから出力される。反対に、半導体装置の外部から供給された1対の差動信号は、第2外部端子SB2−I−1、SB2−I+1に供給され、バンプ電極BD−I−、BD−I+を介して、インタフェース回路IF−U11に供給されることになる。このときのインタフェース回路IF−11を動作させるためのアナログ電源電圧が、このインタフェース回路IF−U11に対応したアナログ電源電圧用の第2外部端子SB2−A111を介して供給されることになる。

0108

この実施の形態1においては、半導体チップCHに、図5に示したインタフェース回路IF−U30、IF−U20およびIF−U11と同様な構成を有する3個のインタフェース回路IF−U302、IF−U202、IF−U112と、容量素子CCと同様な容量素子CC2と、スイッチSWと同様なスイッチSW2が設けられている。これらの3個のインタフェース回路、容量素子およびスイッチの構成および接続は、図5に示した構成および接続と同じである。また、図5に示したバンプ電極と同様なバンプ電極を有しており、これらのバンプ電極には、図5と同様に、インタフェース回路IF−U302、IF−U202、IF−U112が接続されている。これにより、2チャンネル目のインタフェース回路が構成されている。

0109

この実施の形態1においては、特に制限されないが、2チャンネル目のインタフェース回路の信号用第2外部端子は、第2外部端子領域US3−SB2に配置されている。すなわち、第2外部端子領域US3−SB2に配置された第2外部端子SB2のうち、右上がりの太い斜線が付された○印の第2外部端子SB2−R−2、SB2−R+2、SB2−T−2、SB2−T+2、SB2−C−2およびSB2−C+2が、USB3.0規格のインタフェース回路IF−U302の信号用第2外部端子とされる。また、右下がりの太い斜線が付された○印の第2外部端子SB2−I−2、SB2−I+2が、USB2.0規格のインタフェース回路IF−U202およびUSB1.1規格のインタフェース回路IF−112の信号用第2外部端子とされる。構成および動作は、1チャンネル目のインタフェース回路と同じであるので、省略する。この場合も、USB規格に合わせたアナログ電源電圧が、第2外部端子領域VA−SB内に配置されたアナログ電源電圧用第2外部端子SB2−A302、SB2−A202およびSB2−A112を介して、2チャンネル目のインタフェース回路へ供給されることになる。

0110

この実施の形態1においては、領域SAF2−SBに対向する第1主面SAF1の領域(SAF1−SB)に、半導体チップCHの主面が対向するように搭載される。アナログ電源電圧用第2外部端子(SB2−A301、SB2−A302、SB2−A201、SB2−A202、SB2−A111およびSB2−A112)を含む第2外部端子領域が、1列の第2外部端子SBと空白領域N−SBを挟んで、領域SAF2−SBに接している。これに対して、信号用第2外部端子を含む第2外部端子領域US3−SB1およびUS3−SB2は、図8の例では、領域SAF2−SBとの間に、6列分の第2外部端子SB2列と余白領域N−SBが介在している。すなわち、半導体チップCHを配線基板SIP−Bに搭載したとき、第2主面SAF2側から配線基板SIP−Bを見ると、アナログ電源電圧用第2外部端子は、信号用第2外部端子よりも、半導体チップCHに近接して配置されていることになる。これにより、アナログ電源電圧を供給する配線を短くすることが可能となり、インダクタンスの低減を図ることが可能となる。

0111

また、この実施の形態1においては、図8に示すように、第2主面SAF2から見たとき、アナログ電源電圧用第2外部端子SB2−A201は、信号用第2外部端子SB2−C−1(C+1)、SB2−T−1(R−1)、SB2−T+1(R+1)およびSB2−I−1、SB2−I+1のいずれよりも、アナログ電源電圧用第2外部端子SB2−A301およびSB2−A111の方が近くに配置されている。すなわち、複数のアナログ電源電圧用第2外部端子が、配線基板SIP−Bにおいて、信号用第2外部端子とは分離され、互いに近接するように纏められ、アナログ電源電圧用の第2外部端子領域とされている。同様に、信号用第2外部端子(例えば、SB2−I−)は、アナログ電源電圧用第2外部端子のいずれよりも、他の信号用第2外部端子の方が近くに配置されている。すなわち、複数の信号用第2外部端子が、配線基板SIP−Bにおいて、アナログ電源電圧用第2外部端子とは分離され、互いに近接するように纏められ、信号用の第2外部端子領域とされている。

0112

図8では、高速なインタフェース回路として、USB規格のインタフェース回路を例にして説明したが、これに限定されない。すなわち、上記した種々のインタフェース回路において、アナログ電源用第2外部端子は、インタフェース回路の信号用第2外部端子よりも、半導体チップCHの近傍に配置された第2外部端子が用いられている。これにより、インタフェース回路にアナログ電源電圧を供給する配線のインピーダンスを低減することが可能となり、それぞれのインタフェース回路における誤動作の低減を図ることが可能となる。

0113

<USB規格のインタフェース回路>
本発明者らは、上記した複数種類の高速なインタフェース回路のうち、USB規格のインタフェース回路について、さらに検討を行った。次に、本発明者らの検討を説明する。

0114

図9は、USB規格のインタフェース回路を内蔵する半導体チップCHを、配線基板SIP−Bに搭載した場合の、インタフェース回路の等価回路を示す回路図である。

0115

図9において、IF−P30は、USB3.0規格のインタフェース回路IF−U30を等価的に示した等価回路であり、IF−P20は、USB2.0規格のインタフェース回路IF−U20を等価的に示した等価回路である。同様に、IF−P11は、USB1.1規格のインタフェース回路IF−U11を等価的に示した等価回路である。

0116

USB規格のインタフェース回路を等価的に見ると、インタフェース回路は、アナログ接地電圧Vsaとアナログ電源電圧をインタフェース回路へ供給するアナログ電源配線との間に並列的に接続された容量素子と電流源とによって構成されていると見なすことができる。この場合、容量素子は、例えばインタフェース回路を半導体チップに形成したことにより生じる寄生容量と、積極的に接続したデカップリング容量を示している。

0117

また、電流源は、インタフェース回路がデータを送信または受信するときに、インタフェース回路を流れるインタフェース回路の動作電流を示している。ここで、電流源によって表される動作電流は、データを送信または受信する際のデータの変化に従って変化することになる。すなわち、電流源の電流は、データ転送速度に従って変化することになる。

0118

インタフェース回路IF−U30、IF−U20およびIF−U11は、同じ半導体チップに形成される。規格毎にインタフェース回路が異なるため、それぞれのインタフェース回路に対応した等価回路IF−P30、IF−P20およびIF−P11において、等価回路を構成する容量素子の値は異なるが、図9では容量素子はConとして示されている。

0119

一方、インタフェース回路IF−U30、IF−U20およびIF−U11の最大データ転送速度は、先に述べたように異なっている。インタフェース回路IF−U30、IF−U20およびIF−U11のそれぞれにおける動作電流は、データ転送速度に従って変化するため、等価回路IF−P30では、電流源がI30として示され、等価回路IF−P20では、電流源がI20として示され、等価回路IF−P11では、電流源がI11として示されている。

0120

USB3.0規格のインタフェース回路IF−U30に対応する等価回路IF−P30における電流源I30の電流は、バンプ電極BD−T−、BD−T+から出力される信号またはバンプ電極BD−R−、BD−R+へ入力される信号のデータ転送速度に対応して変化することになる。また、USB2.0規格のインタフェース回路IF−U20に対応する等価回路IF−P20における電流源I20の電流は、バンプ電極BD−I−、BD−I+から、インタフェース回路IF−U20の信号が出力されるとき、その出力される信号、またはこれらのバンプ電極を介して、インタフェース回路IF−U20へ入力される信号のデータ転送速度に対応して変化することになる。

0121

同様に、USB1.1規格のインタフェース回路IF−U11に対応する等価回路IF−P11における電流源I11の電流は、バンプ電極BD−I−、BD−I+から、インタフェース回路IF−U11の信号が出力されるとき、その出力される信号、またはこれらのバンプ電極を介して、インタフェース回路IF−U11へ入力される信号のデータ転送速度に対応して変化することになる。

0122

図9において、V30、V20およびV11は、それぞれのインタフェース回路に供給されるアナログ電源電圧を示している。ここでは、説明を容易にするために、アナログ電源電圧V30、V20およびV11のそれぞれは、出力インピーダンス等を有さない理想的なアナログ電源電圧であるとする。先に述べたように、USB3.0規格、USB2.0規格およびUSB1.1規格では、インタフェース回路に供給されるアナログ電源電圧の値が互いに異なっている。これらのアナログ電源電圧V30、V20およびV11は、配線基板SIP−Bの第2主面SAF2において、対応するアナログ電源電圧用第2外部端子に供給される。図8を例にして述べると、アナログ電源電圧V30は、アナログ電源電圧用第2外部端子SB2−A301(SB2−A302)に供給され、アナログ電源電圧V20は、アナログ電源電圧用第2外部端子SB2−A201(SB2−A202)に供給される。同様に、アナログ電源電圧V11は、アナログ電源電圧用第2外部端子SB2−A111(SB2−A112)に供給される。

0123

図9では、第2外部端子SB2−A301とインタフェース回路IF−U30とを接続するアナログ電源配線が、La30として示され、第2外部端子SB2−A201とインタフェース回路IF−U20とを接続するアナログ電源配線が、La20として示され、第2外部端子SB2−A111とインタフェース回路IF−U11とを接続するアナログ電源配線が、La11として示されている。

0124

これらのアナログ電源電圧用第2外部端子と、対応するインタフェース回路との間を接続するアナログ電源配線La30、La20およびLa11は、第2主面SAF2においてアナログ電源電圧用の第2外部端子の位置が異なるため、互いに異なる長さとなる。アナログ電源配線La30、La20およびLa11のそれぞれは、寄生抵抗および寄生インダクタンスを有している。長さが異なることにより、アナログ電源配線La30、La20、La11のそれぞれが有する寄生抵抗および寄生インダクタンスの値は、互いに異なることになる。図9では、アナログ電源配線La30が有する寄生抵抗は、Rp30として示され、寄生インダクタンスは、Lp30として示されている。また、アナログ電源配線La20が有する寄生抵抗は、Rp20として示され、寄生インダクタンスは、Lp20として示されている。同様に、アナログ電源配線La11が有する寄生抵抗は、Rp11として示され、寄生インダクタンスは、Lp11として示されている。

0125

ここで、アナログ電源配線La30、La20およびLa11のそれぞれは、半導体チップCH内のアナログ電源配線と配線基板SIP−B内の金属配線等によって構成されたアナログ電源配線によって構成される。この場合、金属配線等によって構成されるアナログ電源配線が、半導体チップ内のアナログ電源配線に比べる長くなる。そのため、アナログ電源配線La30、La20およびLa11のそれぞれの寄生抵抗Rp30、Rp20、Rp11および寄生インダクタンスLp30、Lp20、Lp11は、主に配線基板SIP−Bにおける金属配線等によって構成されるアナログ電源配線が有する寄生抵抗および寄生インダクタンスとなる。

0126

インタフェース回路IF−U30、IF−U20およびIF−U11のそれぞれの動作電流は、上記したようにデータ転送速度に従って変化する。そのため、電流源I30、I20およびI11のそれぞれの電流は、データ転送速度に依存した周波数で変化すると考えることができる。

0127

インタフェース回路IF−U30を見た場合、容量Con、寄生インダクタンスLp30および寄生抵抗Rp30によって、実質的に共振回路が構成されることになる。この共振回路のインピーダンスによって、インタフェース回路IF−U30の電源端部におけるインピーダンスZが定まる。そのため、インタフェース回路IF−U30の電源端部におけるインピーダンスZは、インタフェース回路IF−U30のデータ転送速度に依存して変化することになる。同様に、インタフェース回路IF−U20においても、容量Con、寄生インダクタンスLp20および寄生抵抗Rp20によって共振回路が構成され、インタフェース回路IF−U20の電源端部におけるインピーダンスZは、インタフェース回路IF−U20のデータ転送速度に依存して変化する。また、インタフェース回路IF−U11においても、容量Con、寄生インダクタンスLp11および寄生抵抗Rp11によって共振回路が構成され、インタフェース回路IF−U11の電源端部におけるインピーダンスZは、インタフェース回路IF−U11のデータ転送速度に依存して変化する。

0128

図10は、本発明者らが測定したインタフェース回路IF−U30、IF−U20、IF−U11の特性を示す特性図である。図10において、横軸は周波数を示しており、縦軸は、電流およびインピーダンスを示している。

0129

図10において、細い実線IS30は、USB3.0規格のインタフェース回路IF−U30の電源電流スペクトラムを示しており、薄い実線IS20は、USB2.0規格のインタフェース回路IF−U20の電源電流スペクトラムを示している。また、太い実線IS11は、USB1.1規格のインタフェース回路IF−U11がFSモードで動作しているときの電源電流スペクトラムを示している。先に述べたように、USB3.0規格のデータ転送速度(SSモード)は、5Gbps/sであり、USB2.0規格のデータ転送速度(HSモード)は、480Mbps/sであり、USB1.1規格のデータ転送速度(FSモード)は、12Mbps/sである。それぞれのインタフェース回路における動作電流は、これらのデータ転送速度に依存して変化する。そのため、図10に示すように、電源電流スペクトラムがピークとなる周波数は、インタフェース回路IF−U11、IF−U20、IF−U30の順に高くなっている。

0130

図9で示した寄生インダクタンスLp30、Lp20およびLp11は、アナログ電源配線La30、La20およびLa11の長さを同じにした場合、数nH程度であり、容量Conは、数百pF程度である。本発明者らは、この寄生インダクタンスLp30、Lp20およびLp11の値を変化させた場合の共振回路のインピーダンスを求めた。図10において、破線(a)〜破線(d)は、寄生インダクタンスLp30、Lp20およびLp11の値Lを大きい値から小さい値へ変えた場合の共振回路のインピーダンスを示している。

0131

図10から、寄生インダクタンスの値Lを小さい値(d)から大きい値(a)へ変化させると、共振回路のインピーダンスがピークとなる反共振点は、周波数の低い方へ移動することが分かる。また、寄生インダクタンスの値Lを小さくすると、反共振点のインピーダンスは小さくなることが分かる。

0132

さらに、USB1.1規格(FSモード)のインタフェース回路IF−U11において、電源電流スペクトラムが高くなる周波数の帯域と、USB2.0規格のインタフェース回路IF−U20において、電源電流スペクトラムが高くなる周波数の帯域と、共振回路のインピーダンスが高くなる周波数の帯域とが、重なっていることが分かる(一点鎖線OL21の領域)。一方、USB3.0規格のインタフェース回路IF−U30において、電源電流スペクトラムが高くなる周波数の帯域は、共振回路のインピーダンスが高くなる周波数の帯域とは離れていることが分かる。

0133

共振回路のインピーダンスが高くなることは、インタフェース回路IF−U30、IF−U20およびIF−U11の電源端部におけるインピーダンスZが高くなることを意味している。また、電源電流スペクトラムが高くなることは、これらのインタフェース回路の電源端部に流れる電流変動が大きくなることを意味している。そのため、図10において、破線と実線とが重なっている領域では、データ転送によって生じる動作電流の変化によって、インタフェース回路の電源端部で電圧変動が生じ、重なっている領域が大きい程、電圧変動も大きくなる。

0134

USB規格のうち、より高速なデータ転送が可能なUSB3.0規格のインタフェース回路IF−U30においては、その電源電流スペクトラムIS30が高くなる周波数の帯域と、寄生インダクタンスを変化させることによりインピーダンスが変化する周波数の帯域とが、周波数的に離れており、重なっている領域(一点破線OL3の領域)においても、重なっている面積は小さい。一方、寄生インダクタンスを小さくすることにより、反共振点を、インタフェース回路IF−U20およびIF−U11のそれぞれにおける電源電流スペクトラムがピークとなる周波数よりも、高い周波数へ移動させることができる。また、反共振点におけるインピーダンスを小さくすることができる。

0135

通常は、よりデータ転送速度の高いUSB3.0規格のインタフェース回路IF−U30にアナログ電源電圧を供給する電源配線Lp30を、データ転送速度の低いインタフェース回路IF−U20の電源配線に比べて短くすることを考えるが、電源配線Lp30を短くしても、電源端部における電圧変動の改善には有効でないことが分かった。むしろ、USB3.0規格よりもデータ転送速度の低いUSB2.0規格あるいは/およびUSB1.1規格のインタフェース回路の電源配線Lp20あるいは/およびLp11を、短くし、寄生インダクタンスを小さくすることが、インタフェース回路の電源端部における電圧変動を低減するのに有効であることが分かった。

0136

図11は、図10と同様に、本発明者らが測定した特性を示す特性図である。図11においても、横軸は周波数であり、縦軸は電流およびインピーダンスを示している。図11において、太い実線IS11、薄い実線IS20および細い実線IS30は、図10と同じであるため、説明は省略する。

0137

図10においては、寄生インダクタンスを変化させることにより、共振回路の特性を変更していたが、図11では、容量Conの値Cを変化させることにより、共振回路の特性を変更している。図11において、破線(e)〜破線(h)は、容量Conの値を変化させたときの共振回路のインピーダンスの変化を示している。容量Conの値Cを小さい値から大きい値へ変更すると、共振回路のインピーダンスは、破線(e)から破線(h)のように変化する。

0138

図11から理解されるように、容量Conの値Cを大きくすると、共振回路のインピーダンスがピークとなる反共振点の周波数が低い方へ移動し、インピーダンスの値も小さくなる。USB1.1規格のインタフェース回路およびUSB2.0規格のインタフェース回路における電源電流スペクトラムIS11、IS20とインピーダンス曲線(e)〜(h)は、一点鎖線OC21の領域で、重なっているが、容量Conの値Cを変化させても、重なっている面積は殆ど変わらず、比較的小さい。すなわち、容量Conを変化させても、インタフェース回路IF−U20、IF−U11の電源端部における電圧変動の改善は少ないことになる。

0139

これに対して、USB3.0規格のインタフェース回路IF−U30における電源電流スペクトラムIS30は、一点鎖線OC3で示した領域において、インピーダンス曲線(e)〜(h)と重なっている。ここで、容量Conの値Cを大きくすると、反共振点の周波数は、電源電流スペクトラムIS3のピークから離れ、さらにインピーダンスの値も小さくなる。そのため、容量Conの値Cを大きくすることにより、一点鎖線OC3の領域において重なっている面積を小さくすることが可能となる。すなわち、容量Conを大きくすることにより、USB3.0規格のインタフェース回路IF−U30の電源端部における電圧変動を低減することが可能となる。

0140

インタフェース回路IF−U30、IF−U20およびIF−U11の電源端部における電圧変動を低減することにより、これらのインタフェース回路の特性の悪化あるいは誤動作を防ぐことが可能となる。

0141

上記した知見に基づき、実施の形態1においては、図8に示すように、第2主面SAF2から見たとき、USB2.0規格のインタフェース回路IF−U20に対してアナログ電源電圧を供給する第2外部端子SB2−A201およびSB2−A202が、USB3.0規格のインタフェース回路IF−U30に対してアナログ電源電圧を供給する第2外部端子SB2−A301およびSB2−A302よりも、半導体チップCHの近くに配置されている。これにより、図9に示した電源配線La20を短くし、インダクタンスLp20を小さくする。その結果、寄生インダクタンスLp20、容量Con、寄生抵抗Rp20により構成される共振回路のインピーダンス特性を、例えば図10の破線(d)で示す特性にする。これにより、USB2.0規格のインタフェース回路IF−U20における電源端部での電圧変動を低減することが可能となる。

0142

勿論、USB1.1規格のインタフェース回路IF−U11に対してアナログ電源電圧を供給する第2外部端子SB2−A111およびSB2−A112を、USB3.0規格のインタフェース回路IF−U30に対してアナログ電源電圧を供給する第2外部端子SB2−A301およびSB2−A302よりも、半導体チップCHの近くに配置してもよい。このようにすれば、図9に示した寄生インダクタンスLp11の値を小さくすることが可能となり、寄生インダクタンスLp11、容量Con、寄生抵抗Rp11により構成される共振回路のインピーダンス特性を、例えば図10の破線(b)、(c)あるいは(d)のようにすることができ、USB1.1規格のインタフェース回路IF−U11における電源端部での電圧変動を低減することが可能となる。

0143

さらに第2外部端子SB2−A201、SB2−A202、SB2−A111およびSB2−A112のそれぞれを、第2外部端子SB2−A301、SB2−A302よりも、半導体チップCHの近傍に配置するようにしてもよい。

0144

この実施の形態1においては、図5で示したように半導体チップCHに容量CCとスイッチSWが設けられている。この容量CCとスイッチSWは、図9の等価回路にも示している。このスイッチSWは、例えば半導体チップCHを製造するときに、例えばオン状態にされる。これにより、USB3.0規格のインタフェース回路IF−U30については、寄生回路を構成する容量の値が、容量Conと容量CCとの合成容量となる。その結果、USB3.0インタフェース回路IF−U30の共振回路のインピーダンスの特性は、例えば図11に破線(h)で示すような曲線となる。これにより、USB3.0の電源端部における電圧変動を低減することが可能となり、USB3.0規格のインタフェース回路の特性が悪化するのを防ぐことが可能となる。勿論、容量Conの値だけで、寄生インダクタンスLp30、容量Con、寄生抵抗Rp30により構成される共振回路のインピーダンス特性が、所望の特性になっている場合には、スイッチSWは、製造のときにオフ状態にするようにしてもよい。さらに、スイッチSWおよび容量CCは設けなくてもよい。

0145

特に、USB2.0規格のインタフェース回路においては、一点鎖線OL21で示した周波数帯に、電源電流スペクトルIS20の多くの部分が存在する。そのため、電源配線La20を短くすることによって、寄生インダクタンスLp20を小さくし、共振回路のインピーダンス特性を高い周波数側へ移動させ、インピーダンスの値を小さくすることが有効である。

0146

<電源配線の構成>
図12は、実施の形態1に係わる配線基板SIP−Bの平面図である。図12は、配線基板SIP−Bを、第2主面SAF2から見たときの平面図である。同図において、破線の○印は、配線基板SIP−Bの第1主面SAF1に形成された第1外部端子を示しており、実線の○印は、配線基板SIP−Bの第2主面SAF2に形成された第2外部端子を示している。

0147

図12において、第1外部端子SB1−A1〜SB1−A9は、図7に示した第1外部端子SB1−A1〜SB1−Anの一部に相当する。また、図12において、第2外部端子SB2−A111、SB2−A112、SB2−A201、SB2−A202、SB2−A301およびSB2−A302は、図8に示した第2外部端子SB2−A111、SB2−A112、SB2−A201、SB2−A202、SB2−A301およびSB2−A302に相当する。

0148

ここでは、半導体チップCHが、配線基板SIP−Bに搭載されたとき、半導体チップCHに形成されたUSB3.0規格のインタフェース回路IF−U30にアナログ電源電圧を供給するバンプ電極BD−A30(図5)が、バンプによって、第1外部端子SB—A1に接続される。また、半導体チップCHに形成されたUSB2.0規格のインタフェース回路IF−U20にアナログ電源電圧を供給するバンプ電極BD−A20(図5)が、バンプによって、第1外部端子SB—A3に接続される。さらに、半導体チップCHに形成されたUSB1.1規格のインタフェース回路IF−U11にアナログ電源電圧を供給するバンプ電極BD−A11(図5)が、バンプによって、第1外部端子SB—A2に接続される。

0149

同様に、半導体チップCHに形成されたUSB3.0規格のインタフェース回路IF−U302にアナログ電源電圧を供給するバンプ電極が、バンプによって、第1外部端子SB—A4に接続される。また、半導体チップCHに形成されたUSB2.0規格のインタフェース回路IF−U202にアナログ電源電圧を供給するバンプ電極が、バンプによって、第1外部端子SB—A6に接続される。さらに、半導体チップCHに形成されたUSB1.1規格のインタフェース回路IF−U112にアナログ電源電圧を供給するバンプ電極が、バンプによって、第1外部端子SB—A5に接続される。

0150

第1外部端子SB1−A1は、電源配線La30−1によって、第2外部端子SB2−A301に接続され、第1外部端子SB1−A3は、電源配線La20−1によって、第2外部端子SB2−A201に接続され、第1外部端子SB1−A2は、電源配線La11−1によって、第2外部端子SB2−A111に接続される。これらの電源配線La30−1、La20−1およびLa11−1は、配線基板SIP−B内の金属配線層によって形成された金属配線である。この実施の形態1において、電源配線La30−1、La20−1およびLa11−1のそれぞれの幅は、特に制限されないが、互いに同じである。これらの電圧配線の形状は、配線基板SIP−B内における実際の配線の形状に合わせて描かれている。そのため、電源配線La20−1は、電源配線La30−1に比べて短くなっており、電源配線La11−1は、電源配線La30−1よりも長くなっている。

0151

言い換えるならば、第2主面SAF2から見たとき、第2外部端子SB2−A201は、第2外部端子SB2−A301よりも、半導体チップCHの近く配置されている。また、第2外部端子SB2−A111は、第2外部端子SB2−A201およびSB2−A301に比べて、半導体チップCHから遠くに配置されている。

0152

また、第1外部端子SB1−A4は、電源配線La30−2によって、第2外部端子SB2−A302に接続され、第1外部端子SB1−A6は、電源配線La20−2によって、第2外部端子SB2−A202に接続され、第1外部端子SB1−A5は、電源配線La11−2によって、第2外部端子SB2−A112に接続される。これらの電源配線La30−2、La20−2およびLa11−2は、配線基板SIP−B内の金属配線層によって形成された金属配線である。この実施の形態1において、電源配線La30−2、La20−2およびLa11−2のそれぞれの幅は、特に制限されないが、互いに同じである。これらの電圧配線の形状は、配線基板SIP−B内における実際の配線の形状に合わせて描かれている。そのため、電源配線La20−2は、電源配線La30−2に比べて短くなっており、電源配線La11−2は、電源配線La30−2よりも長くなっている。

0153

言い換えるならば、第2主面SAF2から見たとき、第2外部端子SB2−A202は、第2外部端子SB2−A302よりも、半導体チップCHの近く配置されている。また、第2外部端子SB2−A112は、第2外部端子SB2−A202およびSB2−A302に比べて、半導体チップCHから遠くに配置されている。

0154

これにより、USB2.0規格のインタフェース回路IF−US20およびIF−U202に電源配線に付随する寄生インダクタンスが、USB3.0規格のインタフェース回路IF−US30およびIF−U302およびUSB1.1規格のインタフェース回路IF−U11およびIF−U112の電源配線に付随する寄生インダクタンスに比べて小さくされる。その結果、USB2.0規格のインタフェース回路の特性の悪化あるいは誤動作を防ぐことが可能となる。

0155

(実施の形態2)
図13(A)は、実施の形態2に係わる半導体装置SIPの平面図である。また、図13(B)は、図13(A)に示した半導体装置SIPをA−A’断面で見た断面図である。なお、図13(B)では、ユーザー基板UR−Bに半導体装置SIPが搭載された状態が示されているが、図13(A)では、ユーザー基板UR−Bは省略されている。また、図13(A)は、第2主面SAF2側から配線基板SIP−Bを見たときの平面図が示されている。

0156

図13(A)において、配線基板SIP−Bの第2主面SAF2は、特に制限されないが、3個の領域によって構成されている。すなわち、第2主面SAF2は、第2主面SAF2の中心部の領域SAF2−SB(第1領域)と、この領域SAF2−SBを囲む様に配置された空白領域N−SB(第2領域)と、空白領域N−SBと第2主面SAF2の辺SIP−U、SIP−D、SIP−RおよびSIP−Lとの間の第2外部端子群領域(第3領域)を備えている。この第2外部端子群領域は、空白領域N−SBによって、領域SAF2−SBから分離されていると見なすことができる。

0157

領域SAF2−SBには、複数の第2外部端子SB2が、2次元的(平面的)に、規則的に配置されている。また第2外部端子群領域にも、複数の第2外部端子SB2が、2次元的に、規則的に配置されている。一方、空白領域N−SBには、第2外部端子SBが配置されていない。領域SAF2−SBに配置された第2外部端子SBおよび第2外部端子群領域に配置された第2外部端子SB2は、配線基板SIP−B内の金属配線層によって形成された配線によって、配線基板SIP−Bの第1主面SAF1に配置されている第1外部端子に接続されている。

0158

この実施の形態2においては、特に制限されないが、配線基板SI−Bの第2主面SAF2の中心部にも第2外部端子SB2が配置されており、図13(A)では、中心部に配置された第2外部端子が、SCPとして示されている。すなわち、第2主面SAF2あるいは配線基板SIP−Bの中心部が、SCPとして示されていると見なすことができる。

0159

図13(A)において、破線で示したCHは、半導体チップを示している。すなわち、第2主面SAF2側から、配線基板SIP−Bを透過して見える半導体チップCHが、破線で示されている。ここで、半導体チップCHの主面SAFの中心部、言い換えるならば半導体チップの中心部が、CCPとして示されている。

0160

半導体チップCHの主面SAFには、実施の形態1と同様に、複数のバンプ電極が形成されている。図13(B)に示すように、半導体チップCHは、その主面SAFが、配線基板SIP−Bの第1主面SAF1と対向するように搭載され、半導体チップCHの主面に形成されたバンプ電極と配線基板SIP−Bの第1主面SAF1に配置された第1外部端子との間が、バンプBPによって接続される。この実施の形態2においては、半導体チップCHは、第2主面SAF2側から見たとき、半導体チップCHの中心部CCPと、配線基板SIP−Bの中心部SCPとが一致せずに、半導体チップCHは、空白領域N−SBを横断して、領域SAF2−SB、空白領域N−SBおよび第2外部端子群領域のそれぞれと重なるように搭載されている。

0161

図13(B)に示すように、配線基板SIP−Bは、その第2主面SAF2が、ユーザー基板UR−Bの第1主面SAFU1(第3主面)と対向するように搭載され、第2主面SAF2に配置された第2外部端子が、バンプBGによって、ユーザー基板UR−Bの第1主面SAFU1に形成されている外部端子に接続される。ユーザー基板UR−Bの第2主面SAFU2(第4主面)において、空白領域N−SBの直下に相当する領域は、ユーザーの部品UELが搭載されている。ユーザー基板UR−Bも含めて、第2主面SAFU2側から見た場合、ユーザー部品UELは、空白領域N−SB内に配置されていることになる。

0162

配線基板SIP−Bの第2主面SAF2が、空白領域N−SBを有していることにより、この空白領域N−SBと対向するユーザー基板UR−Bの第1主面の領域には、バンプBGによって接続されるべき外部端子を設けなくて済む。そのため、ユーザー基板UR−Bの第2主面SAFU2において、空白領域N−SBの直下に対応する領域には、ユーザーが任意に部品を搭載することが可能となり、ユーザーの自由度を向上することができる。例えば、ユーサー部品として、抵抗素子を搭載し、この抵抗素子によって形成された基準信号が、図7で説明した第2外部端子領域RFF−SB1内の第2外部端子SB2供給される。

0163

図14は、実施の形態2に係わる配線基板SIP−Bの平面図である。この図においても、第2主面SAF2側から、配線基板SIP−Bを見たときの平面が示されている。また、配線基板SIP−Bを透過して、第1主面SAF1に搭載された半導体チップCHが破線で示されている。図14に示した平面図は、図8に示した平面図と類似しているので、ここでは相違点のみを説明する。

0164

実施の形態2においては、第2外部端子領域に配置された第2外部端子のうち、空白領域N−SBに隣接した1行に配置されている第2外部端子SB2が、デジタル電源電圧を供給するためのデジタル電源用の第2外部端子として用いられる。図14では、デジタル電源用の第2外部端子が、太い縦線で埋められた○印と、太い横線で埋められた○印とによって示されている。特に制限されないが、太い縦線で埋められた○印で示されている第2外部端子SB2−Gは、デジタル用の接地電圧Vsdを供給するために用いられ、太い横線で埋められた○印で示されている第2外部端子SB2−Vは、デジタル用の電源電圧Vddを供給するために用いられる。

0165

また、このデジタル用の第2外部端子SB2−G、SB2−Vの行を挟んで、空白領域の反対側に、アナログ電源用の第2外部端子を備えた第2外部端子領域VA−SBが配置されている。

0166

半導体チップCHは、空白領域N−SBを横断し、辺EDが、第2外部端子SB2−G、SB2−Vの行と第2外部端子領域VA−SBとの間に配置されるように、配線基板SIP−Bの第1主面SAF1に搭載されている。すなわち、第2主面SAF2から見たとき、半導体チップCHの一部は、第2外部端子SB2−G、SB2−Vの行と重なり、第2外部端子領域VA−SBとは重ならないように搭載されている。このようにすることにより、第2外部端子SB2−G、SB2−Vから、半導体チップCHへデジタル用の電源電圧(電源電圧Vddおよび接地電圧Vsd)を供給する電源配線と、第2外部端子領域VA−SB内に配置されたアナログ電源用の第2外部端子から半導体チップCHへアナログ電源電圧を供給する電源配線とを短くすることが可能となり、誤動作の低減を図ることが可能となる。ここでのデジタル用の電源電圧は、例えばマイクロプロセッサCPUを構成する論理回路の電源として供給され、アナログ電源電圧は、高速なインタフェース回路へ供給される。

0167

図14では、デジタル用の第2外部端子SB2−G、SB2−Vが、1行の場合を説明したが、勿論複数の行であってもよい。また、行ではなく、列であってもよいことは言うまでもない。

0168

配線基板SIP−Bの中心部SCPと半導体チップCHの中心部CCPとを一致させない例を説明したが、これに限定されるものではない。例えば、中心部SCPは、領域SAF2−SBの中心部であってもよい。また、例として、中心部に第2外部端子が存在する場合を説明したが、これに限定されるものではない。

0169

実施の形態1および2によれば、第2主面SAF2から見たとき、アナログ電源電圧用第2外部端子を、半導体チップの近傍に配置することが可能となり、電源配線のインダクタンスを、10nHから、例えば4nHへ低減することが可能となる。これにより、例えば配線基板SIP−Bの配線層における配線の太さを細くすることも可能となり、配線層における配線の高密化を図り、半導体装置SIPの小型化、価格の低減を図ることも可能となる。

0170

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

0171

CH、CH1〜CH5半導体チップ
SAF主面
SAF1 第1主面
SAF2 第2主面
SB1、SB1−A1〜An、SB1−I1〜SB−In 第1外部端子
SB2、SB2−I1、SB2−I2、SB2−A1〜SB2−An 第2外部端子
SIP半導体装置
SIP−B 配線基板

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