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技術 電子装置

出願人 ルネサスエレクトロニクス株式会社
発明者 諏訪元大別井隆文
出願日 2015年7月29日 (5年10ヶ月経過) 出願番号 2015-149726
公開日 2017年2月9日 (4年4ヶ月経過) 公開番号 2017-033993
状態 特許登録済
技術分野 多層プリント配線板の製造 計算機・構造 プリント板の構造
主要キーワード 近傍配置 カレントパス パワープレーン IO電源 ワースト値 部分配線 外部端子群 駆動インピーダンス
関連する未来課題
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図面 (15)

課題

信号品質の向上を実現可能な電子装置を提供する。

解決手段

電子装置は、半導体記憶装置DDRDE1と、当該半導体記憶装置に対してデータのアクセスを行う半導体装置TLDEと、これらを搭載する配線基板BDとを有する。配線基板BDは、半導体装置CTLDEと、半導体記憶装置DDRDE1の第1および第2データ端子(例えばDQ_AuおよびDQ_Bu)とをそれぞれ第1および第2配線層を用いて電気的に接続する第1および第2データ配線(LN2_DQおよびLN41_DQ)を備える。第1配線層は、第2配線層よりも半導体装置に近い配線層であり、第1データ端子(DQ_Au)は、第2データ端子(DQ_Bu)よりも半導体装置CTLDEとの距離が遠い。

概要

背景

例えば、特許文献1〜3には、配線基板上に、メモリデバイスと、当該メモリデバイスにアクセスするコントローラデバイスとを搭載した構成が示される。メモリデバイスとコントローラデバイスとの間の接続は、特許文献1では、配線基板のL1,L2配線層で行われ、特許文献2および特許文献3では、配線基板のL1,L3,L6配線層で行われる。また、非特許文献1には、LPDDR4の規格が示されている。

概要

信号品質の向上を実現可能な電子装置を提供する。電子装置は、半導体記憶装置DDRDE1と、当該半導体記憶装置に対してデータのアクセスを行う半導体装置TLDEと、これらを搭載する配線基板BDとを有する。配線基板BDは、半導体装置CTLDEと、半導体記憶装置DDRDE1の第1および第2データ端子(例えばDQ_AuおよびDQ_Bu)とをそれぞれ第1および第2配線層を用いて電気的に接続する第1および第2データ配線(LN2_DQおよびLN41_DQ)を備える。第1配線層は、第2配線層よりも半導体装置に近い配線層であり、第1データ端子(DQ_Au)は、第2データ端子(DQ_Bu)よりも半導体装置CTLDEとの距離が遠い。

目的

効果

実績

技術文献被引用数
0件
牽制数
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請求項1

第1データ端子および第2データ端子を含む複数のデータ端子を備え、前記複数のデータ端子から入力されたデータを記憶する第1半導体記憶装置と、前記第1半導体記憶装置に対して前記データのアクセスを行う半導体装置と、前記半導体装置と前記第1半導体記憶装置とを搭載する配線基板と、を有する電子装置であって、前記配線基板は、前記半導体装置と前記第1データ端子とを第1配線層を用いて電気的に接続する第1データ配線と、前記半導体装置と前記第2データ端子とを第2配線層を用いて電気的に接続する第2データ配線と、を備え、前記第1配線層は、前記第2配線層よりも前記半導体装置に近い配線層であり、前記第1データ端子は、前記第2データ端子よりも前記半導体装置との距離が遠い、電子装置。

請求項2

請求項1記載の電子装置において、前記第1半導体記憶装置は、さらに、前記データのアクセス命令が入力される第1制御端子を備え、前記配線基板は、さらに、前記半導体装置と前記第1制御端子とを前記第2配線層を用いて電気的に接続する第1制御配線を備える、電子装置。

請求項3

請求項2記載の電子装置において、前記配線基板は、さらに、第2半導体記憶装置を搭載し、前記第2半導体記憶装置は、第4データ端子と、前記第4データ端子よりも前記半導体装置との距離が遠い第3データ端子と、データのアクセス命令が入力される第2制御端子と、を備え、前記配線基板は、さらに、前記半導体装置と前記第3データ端子とを前記第1配線層を用いて電気的に接続する第3データ配線と、前記半導体装置と前記第4データ端子とを前記第2配線層を用いて電気的に接続する第4データ配線と、前記半導体装置と前記第2制御端子とを前記第2配線層を用いて電気的に接続する第2制御配線と、を備え、前記第1制御配線は、前記第2配線層で、前記第2データ配線と前記第4データ配線とに挟まれるように配置され、前記第4データ配線は、前記第2配線層で、前記第1制御配線と前記第2制御配線とに挟まれるように配置される、電子装置。

請求項4

請求項2記載の電子装置において、前記第1配線層を用いる前記第1データ配線の本数は、前記第2配線層を用いる前記第2データ配線の本数よりも多い、電子装置。

請求項5

請求項1記載の電子装置において、前記第1配線層は、共に接地電源電圧が供給される第1電源配線層と第2電源配線層とに挟まれ、前記第2配線層は、前記第2電源配線層と、電源電圧が供給される第3電源配線層とに挟まれ、前記半導体装置と前記第1半導体記憶装置は、前記第1電源配線層に実装される、電子装置。

請求項6

請求項5記載の電子装置において、前記配線基板は、前記第2配線層を用いる前記第2データ配線を複数備え、前記複数の第2データ配線の中の一部の第2データ配線は、前記第1配線層を延伸する第1部分配線と、前記第2配線層を延伸する第2部分配線と、前記第1部分配線と前記第2部分配線とを電気的に接続する第1ビアと、を備え、前記配線基板は、さらに、前記第1電源配線層と前記第2電源配線層とを電気的に接続し、かつ前記第1ビアに近接して配置される第2ビアを備える、電子装置。

請求項7

請求項5記載の電子装置において、前記半導体装置は、格子状に配置される複数の外部端子を備え、前記半導体装置の最外周に配置される外部端子の半数以上は、前記第1電源配線層に電気的に接続される、電子装置。

請求項8

請求項7記載の電子装置において、前記配線基板は、さらに、前記第1電源配線層と前記第2電源配線層とを電気的に接続し、かつ前記第1電源配線層に電気的に接続される前記複数の外部端子にそれぞれ近接して配置される複数の第3ビアを備える、電子装置。

請求項9

請求項1記載の電子装置において、前記配線基板は、コア層と、前記コア層に積層されるビルドアップ層とを備え、前記半導体装置は、前記コア層を介して前記電子装置の外部との間で通信を行い、前記半導体装置と前記第1半導体記憶装置とを電気的に接続する全ての信号配線は、前記ビルドアップ層及び前記コア層の最上層に設けられる、電子装置。

請求項10

請求項1記載の電子装置において、前記配線基板は、第1辺と、前記第1辺と交わる第2辺と、前記第1辺および前記第2辺にそれぞれ対向する第3辺および第4辺とで区画される略正方形の形状を備え、さらに、第2半導体記憶装置と、第3半導体記憶装置と、第4半導体記憶装置とを搭載し、前記第1半導体記憶装置、前記第2半導体記憶装置、前記第3半導体記憶装置は、前記第1辺に沿って順に配置され、前記第4半導体記憶装置は、前記第2辺に沿って、前記第3半導体記憶装置と並んで配置され、前記半導体装置は、前記第3辺に沿って、前記第4半導体記憶装置と並んで配置され、前記第4辺に沿って、前記第1半導体記憶装置または前記第2半導体記憶装置と並んで配置される、電子装置。

請求項11

請求項1記載の電子装置において、前記第1半導体記憶装置は、LPDDR(Low Power Double Data Rate)4のメモリチップである、電子装置。

請求項12

請求項1記載の電子装置において、前記第1データ配線は、前記半導体装置の近傍では第1配線幅で形成され、前記半導体装置の近傍を除く部分では前記第1配線幅よりも広い第2配線幅で形成される、電子装置。

請求項13

n本のデータ端子を備え、前記n本のデータ端子から入力されたデータを記憶する半導体記憶装置と、前記半導体記憶装置に対して前記データのアクセスを行う半導体装置と、前記半導体装置と前記半導体記憶装置とを搭載する配線基板と、を有する電子装置であって、前記配線基板は、前記半導体装置と前記半導体記憶装置とが実装され、接地電源電圧が供給される第1電源配線層と、接地電源電圧が供給される第2電源配線層と、電源電圧が供給される第3電源配線層と、前記第1電源配線層と前記第2電源配線層とに挟まれ、前記半導体装置と前記n本のデータ端子の中のm(0<m<n)本とを電気的に接続する第1配線層と、前記第2電源配線層と前記第3電源配線層とに挟まれ、前記半導体装置と前記n本のデータ端子の中のk(k=n−m)本とを電気的に接続する第2配線層と、を備え、前記半導体装置は、格子状に配置される複数の外部端子を備え、前記半導体装置の最外周に配置される外部端子の半数以上は、前記第1電源配線層に電気的に接続される、電子装置。

請求項14

請求項13記載の電子装置において、前記配線基板は、さらに、前記第1電源配線層と前記第2電源配線層とを電気的に接続し、かつ前記第1電源配線層に電気的に接続される前記複数の外部端子の直近にそれぞれ配置される複数の第3ビアを備える、電子装置。

請求項15

請求項13記載の電子装置において、前記m本は、前記k本よりも多い、電子装置。

請求項16

請求項15記載の電子装置において、前記半導体記憶装置は、さらに、前記データのアクセス命令が入力される複数の制御端子を備え、前記第2配線層は、さらに、前記半導体装置と前記複数の制御端子と電気的に接続する、電子装置。

請求項17

それぞれn本のデータ端子を備え、前記n本のデータ端子から入力されたデータを記憶する第1、第2、第3および第4半導体記憶装置と、前記第1、第2、第3および第4半導体記憶装置に対して前記データのアクセスを行う半導体装置と、前記半導体装置と前記第1、第2、第3および第4半導体記憶装置とを搭載する配線基板と、を有する電子装置であって、前記配線基板は、第1辺と、前記第1辺と交わる第2辺と、前記第1辺および前記第2辺にそれぞれ対向する第3辺および第4辺とで区画される略正方形の形状を備え、前記第1半導体記憶装置、前記第2半導体記憶装置、前記第3半導体記憶装置は、前記第1辺に沿って順に配置され、前記第4半導体記憶装置は、前記第2辺に沿って、前記第3半導体記憶装置と並んで配置され、前記半導体装置は、前記第3辺に沿って、前記第4半導体記憶装置と並んで配置され、前記第4辺に沿って、前記第1半導体記憶装置または前記第2半導体記憶装置と並んで配置される、電子装置。

請求項18

請求項17記載の電子装置において、前記第1、第2、第3および第4半導体記憶装置は、それぞれ、データのアクセス命令が入力される第1、第2、第3および第4制御端子をさらに備え、前記配線基板は、前記半導体装置と前記第1、第2、第3および第4半導体記憶装置とが実装され、接地電源電圧が供給される第1電源配線層と、接地電源電圧が供給される第2電源配線層と、電源電圧が供給される第3電源配線層と、前記第1電源配線層と前記第2電源配線層とに挟まれ、前記半導体装置と、前記第1、第2、第3および第4半導体記憶装置が備える前記(n×4)本のデータ端子の中のm(0<m<(n×4))本とを電気的に接続する第1配線層と、前記第2電源配線層と前記第3電源配線層とに挟まれ、前記半導体装置と前記(n×4)本のデータ端子の中のk(k=(n×4)−m)本とを電気的に接続し、前記半導体装置と前記第1、第2、第3および第4制御端子とを電気的に接続する第2配線層と、を有する、電子装置。

請求項19

請求項18記載の電子装置において、前記半導体装置は、前記第1、第2、第3および第4半導体記憶装置にそれぞれ電気的に接続するための第1、第2、第3、第4外部端子領域を備え、前記第1、第2、第3、第4外部端子領域は、前記半導体装置の辺に沿って順に配置され、前記第1、第2、第3、第4外部端子領域のそれぞれは、(n/2)本のデータ端子に接続するための第1外部端子群と、対応する制御端子に接続するための第2外部端子群と、(n/2)本のデータ端子に接続するための第3外部端子群と、を備え、前記第1外部端子群、前記第2外部端子群、前記第3外部端子群は、前記半導体装置の辺に沿って順に配置される、電子装置。

技術分野

0001

本発明は、電子装置に関し、例えば、LPDDR4(Low Power Double Data Rate 4)−SDRAM(Synchronous DRAM)等のメモリデバイスと、そのコントローラデバイスとを1個のSiP(System in Package)に搭載した電子装置に関する。

背景技術

0002

例えば、特許文献1〜3には、配線基板上に、メモリデバイスと、当該メモリデバイスにアクセスするコントローラデバイスとを搭載した構成が示される。メモリデバイスとコントローラデバイスとの間の接続は、特許文献1では、配線基板のL1,L2配線層で行われ、特許文献2および特許文献3では、配線基板のL1,L3,L6配線層で行われる。また、非特許文献1には、LPDDR4の規格が示されている。

0003

特開2007−213375号公報
特開2009−223854号公報
特開2010−123203号公報

先行技術

発明が解決しようとする課題

0005

例えば、特許文献1〜3に示されるように、従来の電子装置では、配線基板のデバイス搭載面(L1配線層)を用いて、メモリデバイスとコントローラデバイスとの間の通信が行われる。このような方式を用いると、例えば、コントローラデバイスの最外周の外部電極信号用割り当てることで、配線の引き出しの容易化等が図れる。しかし、このような方式では、例えば、0.8〜1.6GHzといった高速クロック信号両エッジに同期してデータ通信を行うLPDDR4等のようなメモリデバイスを搭載した場合に、配線間のクロストークが増大し、所望の信号品質を実現することが困難となる恐れがある。

0006

後述する実施の形態は、このようなことを鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

課題を解決するための手段

0007

一実施の形態による電子装置は、半導体記憶装置と、当該半導体記憶装置に対してデータのアクセスを行う半導体装置と、これらを搭載する配線基板とを有する。配線基板は、半導体装置と、半導体記憶装置の第1および第2データ端子とをそれぞれ第1および第2配線層を用いて電気的に接続する第1および第2データ配線を備える。第1配線層は、第2配線層よりも半導体装置に近い配線層であり、第1データ端子は、第2データ端子よりも半導体装置との距離が遠い。

発明の効果

0008

前記一実施の形態によれば、電子装置において、信号品質の向上が実現可能になる。

図面の簡単な説明

0009

(a)は、本発明の実施の形態1による電子装置において、その外形概略構成例を示す平面図であり、(b)は、(a)におけるA−A’間の概略的な構造例を示す断面図である。
図1(a)および図1(b)の電子装置において、各メモリデバイスの主要部の概略構成例を示す回路ブロック図である。
図2のメモリデバイスにおいて、外部端子の概略的な配置構成例を示す平面図である。
図1(a)および図1(b)の電子装置において、コントローラデバイスの主要部の概略構成例を示す回路ブロック図である。
図1(b)の配線基板において、コントローラデバイス周り(領域AR1)の詳細な構造例を示す断面図である。
(a)は、図5におけるコントローラデバイス周り(領域AR2)の配線層L1のレイアウト構成例を示す平面図であり、(b)は、(a)の構成を簡略化した模式図である。
(a)および(b)は、本発明の実施の形態2による電子装置において、図1(a)および図1(b)の配線基板の主要部の構成例を示すものであり、(a)は、配線層L2の構成例を示す平面図であり、(b)は、配線層L4の構成例を示す平面図である。
図7(a)および図7(b)の配線層を用いた電子装置において、コントローラデバイスとメモリデバイスとの間の接続関係の一例を示す模式図である。
図8のコントローラデバイスにおける外部端子の配置構成例を示す概略図である。
図8の構成を用いた場合の効果の一例を示す説明図である。
(a)は、本発明の実施の形態3による電子装置において、図1(a)および図1(b)の配線基板における配線層L3の主要部の構成例を示す平面図であり、(b)は、(a)の効果の一例を説明する断面図である。
(a)は、JEDECに基づくDDR3等のタイミング規定を示す波形図であり、(b)は、(a)の対比となるLPDDR4のタイミングを示す波形図である。
本発明の実施の形態4による電子装置において、配線基板の配線層L2における主要部の概略構成例を示す平面図である。
(a)および(b)は、本発明の実施の形態5による電子装置において、その外形の概略構成例を示す平面図である。

実施例

0010

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

0011

さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

0012

また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のCMOS(相補型MOSトランジスタ)等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。

0013

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

0014

(実施の形態1)
《電子装置の概略構成》
図1(a)は、本発明の実施の形態1による電子装置において、その外形の概略構成例を示す平面図であり、図1(b)は、図1(a)におけるA−A’間の概略的な構造例を示す断面図である。図1(a)および図1(b)に示す電子装置は、複数(ここでは4個)のメモリデバイス(半導体記憶装置)DDRDE1〜DDRDE4と、コントローラデバイス(半導体装置)CTLDEと、複数のメモリデバイスとコントローラデバイスとを搭載する配線基板BDとを備える。また、この例では、配線基板BDに、フラッシュメモリデバイスFLSDEも搭載される。

0015

配線基板BDは、辺S1と、辺S1と交わる辺S2と、辺S1および辺S2にそれぞれ対向する辺S3および辺S4とで区画される略正方形の形状を備える。特に限定はされないが、配線基板BDの一辺の長さは、略4cmである。ここでは、メモリデバイスDDRDE1,DDRDE2,DDRDE3は、辺S1に沿って順に配置され、短辺側が辺S1と並行になるように配置される。

0016

また、メモリデバイスDDRDE4は、辺S2に沿ってメモリデバイスDDRDE3と並んで配置され、メモリデバイスDDRDE3,DDRDE4は、長辺側が辺S2と並行になるように配置される。コントローラデバイスCTLDEは、辺S3に沿ってメモリデバイスDDRDE4と並んで配置され、辺S4に沿ってメモリデバイスDDRDE1またはメモリデバイスDDRDE2と並んで配置される。コントローラデバイスCTLDEは、長辺側が辺S1,S3と並行になるように配置される。

0017

複数のメモリデバイスDDRDE1〜DDRDE4のそれぞれは、例えば、BGA(Ball Grid Array)等のパッケージで構成され、複数の外部端子PNmを備える。各パッケージには、例えば、LPDDR4のメモリチップ半導体チップ)が搭載され、複数の外部端子PNmは、当該メモリチップの外部端子となる。コントローラデバイスCTLDEは、例えば、複数の外部端子PNcを備えた1個の半導体チップで構成される。当該半導体チップには、複数のメモリデバイスDDRDE1〜DDRDE4にアクセスするための回路やフラッシュメモリデバイスFLSDEにアクセスするための回路等が形成される。

0018

配線基板BDは、複数の配線層を備える。配線基板BDは、各配線層の配線LNを用いて、表面にフリップチップ接続されたコントローラデバイスCTLDEの外部端子PNcと、表面に実装された複数のメモリデバイスDDRDE1〜DDRDE4の外部端子PNmとを適宜接続する。当該配線LNには、メモリデバイスにデータのアクセス命令を伝達する制御配線や、当該命令に応じた書き込みデータや読み出しデータ伝送するデータ配線が含まれる。LPDDR4の場合、制御配線は、代表的にはCA(Command Address)信号用の配線であり、データ配線は、代表的にはDQ信号用の配線である。

0019

配線基板BDは、複数のメモリデバイスDDRDE1〜DDRDE4およびコントローラデバイスCTLDEを含めてパッケージ化される。配線基板BDの裏面には、当該パッケージ(例えば、BGAパッケージ)としての複数の外部端子PNsが設けられる。このように、図1(a)および図1(b)に示した電子装置は、複数の半導体記憶装置や半導体装置を1個のパッケージに搭載したSiP(System in Package)で構成される。当該SiPの外部端子PNsは、例えば、図示しないマザーボード等に接続される。

0020

《メモリデバイスの概略構成》
図2は、図1(a)および図1(b)の電子装置において、各メモリデバイスの主要部の概略構成例を示す回路ブロック図である。図2には、図1(a)に示した複数のメモリデバイスDDRDE1〜DDRDE4のそれぞれが備える1個のメモリチップ(すなわち1ランク分)の構成例が示される。図2に示すメモリデバイスDDRDEは、チャネルAを構成するメモリユニットMEMU_Aと、チャネルBを構成するメモリユニットMEMU_Bとを備える。

0021

当該メモリデバイスDDRDEは、メモリユニットMEMU_Aに対応して、複数の外部端子PNmを備える。当該複数の外部端子PNmは、制御端子PNm_CAと、データ端子PNm_DQに大別される。制御端子PNm_CAには、CKE0_A端子、CK_t_A/CK_c_A端子、CS0_A端子、およびCA0_A〜CA5_A端子が含まれる。データ端子PNm_DQには、DQ0_A〜DQ15_A端子、DQS_t_A/DQS_c_A端子、DMI_A端子が含まれる。

0022

なお、本明細書では、一般的な総称として、CKE0_A端子(または信号)をCKE(Clock Enable)端子(信号)と呼び、CK_t_A/CK_c_A端子(信号)をCK(Clock)端子(信号)と呼ぶ。また、CS0_A端子(信号)をCS(Chip Select)端子(信号)と呼び、CA0_A〜CA5_A端子(信号)をCA(Command Address)端子(信号)と呼ぶ。さらに、DQ0_A〜DQ15_A端子(信号)をDQ端子(信号)と呼び、DQS_t_A/DQS_c_A端子(信号)をDQS(Data Strobe)端子(信号)と呼び、DMI_A端子(信号)をDMI(Data Mask Inversion)端子(信号)と呼ぶ。

0023

次に、メモリユニットMEMU_Aの内部構成について説明する。メモリアレイMARYは、例えば、8個のメモリバンクBK0〜BK7を備える。各メモリバンクは、複数のワード線WLと、複数のビット線BLと、複数のワード線WLと複数のビット線BLの交点に配置されるメモリセルMCとを備える。メモリセルMCは、メモリセルトランジスタTRおよびメモリ容量Csを備える。所定のワード線WLが活性化された際、メモリセルトランジスタTRは、書き込み動作として、ビット線BLのデータをメモリ容量Csに書き込み、読み出し動作として、メモリ容量Csのデータをビット線BLに読み出す。

0024

コマンドロジック回路CMDLOGは、主な動作として、CKE0_A信号がイネーブルの場合、CK_t_A/CK_c_A信号に同期して、CS0_A信号、CA0_A〜CA5_A信号を受信する。コマンドロジック回路CMDLOGは、当該受信した各信号の論理レベル組合せに基づいて、所定のバンクアドレスおよびメモリアドレスへのライト命令や、所定のバンクアドレスおよびメモリアドレスへのリード命令といった各種コマンド(すなわちデータのアクセス命令)を解釈する。

0025

ロウデコーダ回路RDECは、コマンドロジック回路CMDLOGによって解釈されたバンクアドレスおよびロウアドレスを受信し、所定のバンクの所定のワード線WLを活性化する。センスアンプ回路SABは、所定のバンクの複数のビット線BLに読み出されたデータをそれぞれ増幅する。カラムデコーダ回路CDECは、コマンドロジック回路CMDLOGによって解釈されたカラムアドレスを受信し、それに応じた選択信号を出力する。入出力制御回路IOCTLは、カラムデコーダ回路CDECからの選択信号に基づいて、IO線IOLに接続するセンスアンプ回路SABを定める。

0026

出力制御回路OCTLは、読み出し動作時に、IO線IOLのデータをDDR(Double Data Rate)で出力する。また、この際に、出力制御回路OCTLは、DQS_t_A/DQS_c_A信号と、モードレジスタ設定に基づくDMI_A信号とを出力する。入力制御回路ICTLは、書き込み動作時に、外部端子PNmで受信したDQS_t_A/DQS_c_A信号に同期して、DQ0_A〜DQ15_A端子で受信したデータをDDRで取り込み、IO線IOLに出力する。この際に、入力制御回路ICTLは、外部端子PNmで受信したDMI_A信号に基づき、場合によっては受信したデータを反転してIO線IOLに出力する。なお、DQS端子およびDMI端子は、実際には、2バイト分ではなく1バイト分のDQ端子に対して設けられる。

0027

メモリユニットMEMU_Bは、このようなメモリユニットMEMU_Aの構成と同様にして構成される。簡単に説明すると、当該メモリデバイスDDRDEは、メモリユニットMEMU_Bに対応して、制御端子PNm_CAおよびデータ端子PNm_DQを備える。制御端子PNm_CAには、CKE0_B端子、CK_t_B/CK_c_B端子、CS0_B端子、CA0_B〜CA5_B端子が含まれる。データ端子PNm_DQには、DQ0_B〜DQ15_B端子、DQS_t_B/DQS_c_B端子、およびDMI_B端子が含まれる。メモリユニットMEMU_Bは、CS0_B端子、CA0_B〜CA5_B端子等で受信したコマンド(データのアクセス命令)に基づき、メモリユニットMEMU_B内のメモリアレイに対して、データの書き込み動作や読み出し動作を行う。

0028

図3は、図2のメモリデバイスにおいて、外部端子の概略的な配置構成例を示す平面図である。当該配置構成は、LPDDR4のJEDEC規格に基づき定められる。図3において、上半分の領域には、前述したメモリユニットMEMU_Aに対応する各外部端子PNmが設けられ、下半分の領域には、前述したメモリユニットMEMU_Bに対応する各外部端子PNmが設けられる。

0029

また、上半分の領域は、さらに右半分の領域と左半分の領域に分割され、この2個の領域のそれぞれに、1バイト分のDQ端子と、当該1バイトに対応する差動(2個)のDQS端子およびシングル(1個)のDMI端子とが配置される。同様に、下半分の領域も、さらに右半分の領域と左半分の領域に分割され、この2個の領域のそれぞれに1バイト分のDQ端子と、当該1バイトに対応する差動(2個)のDQS端子およびシングル(1個)のDMI端子とが配置される。

0030

なお、図3におけるCS1_A端子、CS1_B端子、CKE1_A端子およびCKE1_B端子は、ランク2構成用の端子となっている。すなわち、図2に示したメモリデバイスDDRDEは、実際には、パッケージ内に図2で述べたようなメモリチップを2個搭載したランク2構成等が用いられることもある。この場合、当該CS1_A信号、CS1_B信号、CKE1_A信号およびCKE1_B信号は、ランク2に対応するメモリチップで使用され、残りの各信号は、ランク1およびランク2で共通に使用される。また、図3における空白の端子には、図示は省略されているが、電源電圧(VDD1,VDD2,VDDQ)用および接地電源電圧SS用の各外部端子PNmや、ランク3およびランク4構成用の各外部端子PNm等が適宜配置される。

0031

《コントローラデバイスの概略構成》
図4は、図1(a)および図1(b)の電子装置において、コントローラデバイスの主要部の概略構成例を示す回路ブロック図である。図4に示すコントローラデバイスCTLDEは、例えば1個の半導体チップで構成されるSoC(System on a Chip)となっており、複数の外部端子PNcと、DDRコントローラ回路DDRCTLと、演算処理回路CPUと、各種周辺回路ERI1〜PERInとを備える。これらの各回路は、バスBSで接続される。

0032

複数の外部端子PNcの中には、演算処理回路CPU用の外部端子PNc_CPUと、各種周辺回路PERI1〜PERIn用の外部端子PNc_PERI1〜PNc_PERInと、4対の制御端子PNc_CAおよびデータ端子PNc_DQとが含まれる。演算処理回路CPUは、DDRコントローラ回路DDRCTLを介して図1(a)に示した複数のメモリデバイスDDRDEにアクセスしながら、所定の演算処理を実行する。この際に、DDRコントローラ回路DDRCTLは、演算処理回路CPUからの命令をLPDDR4等に基づく命令に変換しながら、4対の制御端子PNc_CAおよびデータ端子PNc_DQを介して、4個のメモリデバイスDDRDE1〜DDRDE4にそれぞれアクセスする。

0033

当該各種周辺回路PERI1〜PERInは、特に限定はされないが、フラッシュメモリデバイスFLSDEへのアクセスを制御するコントローラ回路や、シリアル通信を行うコントローラ回路や、音声画像出力を制御するコントローラ回路等である。演算処理回路CPUと、各種周辺回路PERI1〜PERInの一部または全ては、外部端子PNsを介してマザーボード等との間で通信を行う。なお、コントローラデバイスCTLDEは、必ずしもこのようなSoCに限定されるものではなく、少なくともDDRコントローラ回路DDRCTLと、制御端子PNc_CAおよびデータ端子PNc_DQとを備える構成であればよい。

0034

《配線基板の構造》
図5は、図1(b)の配線基板において、コントローラデバイス周り(領域AR1)の詳細な構造例を示す断面図である。図5に示す配線基板BDは、コア層CRLと、コア層CRLの両面にそれぞれ積層されるビルドアップ層BUL1,BUL2とを備える。例えば、ビルドアップ層BUL1,BUL2のそれぞれは、3層の絶縁層を積層した構造となっており、コア層CRLは、4層の絶縁層を積層した構造となっている。これに伴い、ビルドアップ層BUL1は、3層の配線層L1〜L3を備える。特に限定はされないが、絶縁層は、エポキシ樹脂ポリイミド等で構成され、配線層は銅等で構成される。

0035

ビルドアップ層BUL1およびコア層CRLの最上層には、コントローラデバイスCTLDEとメモリデバイスDDRDEとを電気的に接続する全ての信号配線が設けられる。配線層(電源配線層)L1の一部の領域には、コントローラデバイスCTLDEと、メモリデバイスDDRDE(図5では省略)とが実装される。配線層L1において、この各デバイスの実装領域を除くほぼ全ての領域は、接地電源電圧GNDが供給されるグラウンドプレーンとなっている。

0036

配線層L2,L4には、コントローラデバイスCTLDEとメモリデバイスDDRDEとの間の全ての信号配線(すなわち制御配線およびデータ配線)が設けられる。この内、データ配線(代表的には、DQ信号の配線)は、各デバイス間を配線層L2を用いて電気的に接続するデータ配線(図5の配線LN2)と、配線層L4を用いて電気的に接続するデータ配線(図5の配線LN4)とに大別される。後者のデータ配線(配線LN4)の中には、ごく一部の区間で配線LN2を用いたのちビアVを介して配線LN4に接続されるような配線も含まれる。ただし、この場合でも、各デバイス間の大部分(例えば85%以上)の区間では、配線層L4のデータ配線(配線LN4)が用いられる。また、前者のデータ配線(配線LN2)は、言い換えれば、配線層L4を用いない配線である。

0037

配線層(電源配線層)L3は、配線層L1と同様に、ほぼ全ての領域に接地電源電圧GNDが供給されるグラウンドプレーンとなっている。また、コア層CRL内部に位置する配線層(電源配線層)L5は、ほぼ全ての領域に電源電圧PWRが供給されるパワープレーンとなっている。当該パワープレーンは、ビアVを介して、コントローラデバイスCTLDEやメモリデバイスDDRDEに接続され、コントローラデバイスCTLDE用の電源や、メモリデバイスDDRDE用のIO電源等を供給する。また、当該パワープレーンは、貫通ビアTVを介してビルドアップ層BUL2に接続され、ビルドアップ層BUL2を介して外部端子PNsに接続される。

0038

このように、図5の構造は、信号配線がグラウンドプレーンまたはパワープレーンで挟まれるストリップライン構造となっている。すなわち、配線層L2は、共にグラウンドプレーンとなる2個の配線層(電源配線層)L1,L3に挟まれ、配線層L4は、グラウンドプレーンとなる配線層(電源配線層)L3と、パワープレーンとなる配線層L5とに挟まれる。

0039

このようなストリップライン構造を用いることで、例えば、特許文献2,3に示されるようなマイクロストリップライン構造を用いる場合と比較して、配線間クロストークの低減等が図れ、信号品質を向上させることができる。また、コントローラデバイスCTLDEとメモリデバイスDDRDEとを接続する全ての信号配線がビルドアップ層BUL1に設けられるため、これによっても信号品質を向上させることができる。すなわち、特に信号品質を低下させる要因となり得るコア層CRLの貫通ビアTVを用いることなく、コントローラデバイスCTLDEとメモリデバイスDDRDEとの間の通信を行える。

0040

このように、図5の構造を用いることで信号品質を向上させることができるが、実際には、各種要因によって理想的なストリップライン構造との乖離が生じ、これに伴って信号品質の低下が生じ得る。その一つとして、リターン電流の存在が挙げられる。例えば、図5において、コントローラデバイスCTLDEから配線LN2を介してDQ信号が出力された場合、これに伴うリターン電流が配線層L1,L3を介してコントローラデバイスCTLDEの接地電源電圧GND用の外部端子PNc(GND)に戻る。同様に、コントローラデバイスCTLDEから配線LN4を介してDQ信号が出力された場合、これに伴うリターン電流が配線層L3,L5を介してコントローラデバイスCTLDEの外部端子PNc(GND)および電源電圧PWR用の外部端子PNc(PWR)に戻る。

0041

例えば、図1(a)の場合、メモリデバイスDDRDE1〜DDRDE4に伴い128ビット(16バイト)のDQ信号が設けられ、これに伴い128ビット分のリターン電流がコントローラデバイスCTLDEに戻ってくる。この128ビット分のリターン電流は、それぞれ、対応するDQ信号の進行方向の逆方向に進行し、これに伴い、コントローラデバイスCTLDEには、様々な方向から広い幅でリターン電流が戻ってくる。この広い幅で戻ってくるリターン電流が迂回してコントローラデバイスCTLDEに戻る場合や、コントローラデバイスCTLDEによって十分に吸収されない場合、配線間クロストークの増大が生じ得る。そこで、図6(a)および図6(b)の構成を用いることが有益となる。

0042

図6(a)は、図5におけるコントローラデバイス周り(領域AR2)の配線層L1のレイアウト構成例を示す平面図であり、図6(b)は、図6(a)の構成を簡略化した模式図である。コントローラデバイスCTLDEは、格子状に配置される複数の外部端子(バンプ)PNcを備え、これに応じて、配線層L1にも、図6(a)に示すように、格子状のバンプパターンが設けられる。ここで、コントローラデバイスCTLDEは、最外周に配置される外部端子の大部分(例えば半数以上、望ましくは7割以上)が接地電源電圧GND用の外部端子PNc(GND)となっている。

0043

これに伴い、当該外部端子PNc(GND)は、図6(a)および図6(b)に示されるように、対応するバンプパターンを介して、配線層L1に設けられるグラウンドプレーン(L1(GND))に電気的に接続される。このように、コントローラデバイスCTLDEの最外周に配置される外部端子の大部分を接地電源電圧GND用の外部端子PNc(GND)とすることで、グラウンドプレーン(L1(GND))の境界をコントローラデバイスCTLDEの実装領域の内側まで拡張することができる。そして、コントローラデバイスCTLDEと、配線層L1のグラウンドプレーン(L1(GND))とを広い幅で直接的に接続することができる。

0044

さらに、ここでは、図6(a)および図6(b)に示されるように、当該最外周の各外部端子PNc(GND)に対応する各バンプパターンに対し、当該各バンプパターンのそれぞれの直近に、配線層L1と配線層L3とを電気的に接続するビアV13が設けられる。例えば、当該バンプパターン(PNc(GND))とビアV13との距離は、ビアの直径の2倍以下である。これにより、コントローラデバイスCTLDEと、配線層L3のグラウンドプレーン(L3(GND))とを広い幅で接続することができる。

0045

これらの結果、リターン電流を、特定の箇所に集中させることなく(言い換えれば迂回させることなく)、十分にコントローラデバイスCTLDEに戻すことができる。すなわち、DQ信号の充放電電流に伴うリターン電流は、その多くが配線層L1,L3の各グラウンドプレーン(L1(GND),L3(GND))を流れる。図6(a)および図6(b)の構成を用いると、当該配線層L1,L3のリターン電流は、共に、低いグラウンドインピーダンスにより、特定の箇所に集中せずにコントローラデバイスCTLDEで十分に吸収される。

0046

これにより、クロストークが低減し、前述したストリップライン構造による効果に加えて更なる信号品質の向上が図れる。なお、仮に、リターン電流を戻せる幅が狭く、これに伴いリターン電流が特定の箇所に集中すると、その部分は、コモンカレントパスとなり、クロストーク増大の要因になる。

0047

以上、本実施の形態1の電子装置を用いることで、代表的には、信号品質の向上が実現可能になる。

0048

(実施の形態2)
《配線基板の構造(応用例[1])》
図7(a)および図7(b)は、本発明の実施の形態2による電子装置において、図1(a)および図1(b)の配線基板の主要部の構成例を示すものであり、図7(a)は、配線層L2の構成例を示す平面図であり、図7(b)は、配線層L4の構成例を示す平面図である。図7(a)に示すように、配線層L2には、12バイト分のDQ信号用配線を含むデータ配線LN2_DQが設けられる。一方、図7(b)に示すように、配線層L4には、計4バイト分のDQ信号用配線を含むデータ配線LN41_DQ〜LN44_DQと、各メモリデバイスDDRDE1〜DDRDE4の制御端子PNm_CA(図2)にそれぞれ接続される制御配線LN41_CA〜LN44_CAとが設けられる。

0049

ここで、前述した図5の構造例では、配線層(電源配線層)L5は、電源電圧PWRが供給されるパワープレーン(L5(PWR))となっている。また、前述したように、配線LN4でDQ信号が伝送される際には、配線層L3,L5にリターン電流が流れる。配線層L5に流れるリターン電流は、コントローラデバイスCTLDEにおける電源電圧PWR用の外部端子PNc(PWR)に戻されるが、通常、当該外部端子PNc(PWR)は、接地電源電圧GND用の外部端子PNc(GND)に比べて数が少ない。その結果、配線層L5に流れるリターン電流に関しては、リターン電流の集中が生じ易い。

0050

さらに、配線層L3,L5に流れるリターン電流は、配線層L1,L3に流れるリターン電流よりも、多くのビアを介してコントローラデバイスCTLDEに戻る。ビアは、ストリップライン構造とはならず、また、比較的大きなインダクタ成分を含むため、クロストーク増大の要因になる。このようなことから、配線層L4(言い換えればコントローラデバイスCTLDEに遠い配線層)のデータ配線LN41_DQ〜LN44_DQは、配線層L2(コントローラデバイスCTLDEに近い配線層)のデータ配線LN2_DQよりも信号品質が低下する。

0051

したがって、全てのデータ配線を配線層L2に設けることが考えられる。しかし、そうすると、配線層L2の配線密度が高くなり過ぎ、配線層L4の配線密度が低くなり過ぎることになる。具体的には、全てのメモリデバイスDDRDE1〜DDRDE4のデータ配線は、図2および図3に示したように、128ビットのDQ信号と、1チップあたり計12本となるその他のデータ系信号(各バイト毎の2個のDQS信号および1個のDMI信号)とを含めて176本となる。

0052

一方、1個のメモリデバイスDDRDEの制御配線は、図2および図3に示したように、12個のCA信号、4個(2ランク前提)のCS信号と、4個のCK信号と、2個のCKE信号と、図示しない1個のリセット信号とを含めて23本となる。その結果、全てのメモリデバイスDDRDE1〜DDRDE4の制御配線は、92本となる。これらを2個の配線層L2,L4にバランスよく配置するには、(176+92)/2=134本ずつ配置するのが良い。

0053

このように、全てのデータ配線を配線層L2に配置すると、配線密度ばらつきが生じるばかりでなく、配線層L2の配線密度が上がることにより、かえって配線間クロストークが増大する恐れがある。すなわち、全てのデータ配線を配線層L2に配置することは、必ずしも特性が最適となるわけではない。そこで、配線バランスを考慮すると、図7(a)および図7(b)に示したような配分を用いることが望ましい。

0054

具体的には、配線層L2のデータ配線LN2_DQには、例えば、全体の3/4(96ビット(12バイト))のDQ信号用配線と、これに伴う36本のデータ系信号用配線とが含まれる。また、配線層L4のデータ配線LN41_DQ〜LN44_DQには、例えば、全体の1/4(32ビット(4バイト))のDQ信号用配線と、これに伴う12本のデータ系信号用配線とが含まれ、配線層L4の制御配線LN41_CA〜LN44_CAには、全92本の配線が含まれる。なお、制御配線は、データ配線と異なり、DDRではなくSDRで動作するため、データ配線よりもタイミング余裕があり、クロストークの影響が大きくない。このため、配線層L4が用いられる。

0055

図8は、図7(a)および図7(b)の配線層を用いた電子装置において、コントローラデバイスとメモリデバイスとの間の接続関係の一例を示す模式図である。図9は、図8のコントローラデバイスにおける外部端子の配置構成例を示す概略図である。図9に示すように、コントローラデバイスCTLDEは、メモリデバイスDDRDE1〜DDEDE4にそれぞれ電気的に接続するための外部端子領域PNAR1〜PNAR4を備える。外部端子領域PNAR1〜PNAR4は、コントローラデバイスCTLDEの辺に沿って順に連続して配置される。ここでは、外部端子領域PNAR1〜PNAR4は、1個の長辺(図1(a)の辺S1に対向する辺)の全区間と、それに交わる2個の短辺(図1(a)の辺S2,S4にそれぞれ対向する辺)の一部の区間に配置される。

0056

外部端子領域PNAR1〜PNAR4のそれぞれは、コントローラデバイスCTLDEの辺に沿って順に連続して配置される3個の外部端子群で構成される。中間に配置される外部端子群は、制御端子PNc_CAで構成され、その両隣に配置される外部端子群のそれぞれは、4バイト分のDQ信号用端子を含むn本のデータ端子の中の(n/2)本のデータ端子PNc_DQで構成される。当該(n/2)本のデータ端子PNc_DQの中には、2バイト分のDQ信号用端子が含まれ、厳密には、加えて当該2バイト分のDQ信号用端子に伴うDQS信号用端子およびDMI信号用端子が含まれる。

0057

図8において、メモリデバイスDDRDE1〜DDRDE4のそれぞれは、図3に示したように、チャネルAに対応する上半分の外部端子領域と、チャネルBに対応する下半分の外部端子領域とを備える。上半分の外部端子領域において、左半分の外部端子領域には、下位1バイト分のデータ端子DQ_Alが含まれ、右半分の外部端子領域には、上位1バイト分のデータ端子DQ_Auが含まれる。同様に、下半分の外部端子領域において、左半分の外部端子領域には、下位1バイト分のデータ端子DQ_Blが含まれ、右半分の外部端子領域には、上位1バイト分のデータ端子DQ_Buが含まれる。

0058

この場合、メモリデバイスDDRDE1〜DDRDE3のデータ端子DQ_Al,DQ_Auと、メモリデバイスDDRDE3のデータ端子DQ_Buと、メモリデバイスDDRDE4のデータ端子DQ_Au,DQ_Buは、相対的に、コントローラデバイスCTLDEとの距離が遠くなる。一方、メモリデバイスDDRDE1,DDRDE2のデータ端子DQ_Bl,DQ_Buと、メモリデバイスDDRDE3のデータ端子DQ_Blと、メモリデバイスDDRDE4のデータ端子DQ_Al,DQ_Blは、相対的に、コントローラデバイスCTLDEとの距離が近くなる。

0059

一般的に、クロストーク等の信号品質は、コントローラデバイスCTLDEとの距離が遠くなるほど(すなわち配線長が長くなるほど)低下する。そこで、前述した遠方配置となる計9バイト分のデータ端子とコントローラデバイスCTLDEのデータ端子PNc_DQとの間のデータ配線には、相対的に良好な信号品質が得られる図7(a)に示した配線層L2のデータ配線LN2_DQを用いる。一方、前述した近傍配置となる計7バイト分のデータ端子の中から4バイト分を選択し、当該4バイト分のデータ端子と、コントローラデバイスCTLDEのデータ端子PNc_DQとの間のデータ配線には、図7(b)に示した配線層L4のデータ配線LN41_DQ〜LN44_DQを用いる。

0060

当該4バイト分の選択に際しては、図7(b)および図8に示されるように、データ配線LN41_DQ〜LN44_DQが2バイト分連続するように配置されずに、制御配線LN41_CA〜LN44_CAをそれぞれ挟んで1バイトずつ配置できることが条件となり、当該条件を満たす中で、配線のやり易さを考慮して定めればよい。すなわち、動作率が激しいデータ配線を集中して多数配置すると、それが一体となって大きなクロストークが生じる恐れがあり、制御配線LN41_CA〜LN44_CAを間に挟むことで、このようなクロストークを低減することができる。

0061

図8の例では、当該4バイト分として、メモリデバイスDDRDE1のデータ端子DQ_Buと、メモリデバイスDDRDE3のデータ端子DQ_Blと、メモリデバイスDDRDE4のデータ端子DQ_Al,DQ_Blとが選択される。近傍配置となる7バイト分のデータ端子の中の当該4バイト分を除いた残りの3バイト分には、図7(a)に示した配線層L2のデータ配線LN2_DQが用いられる。また、図7(b)および図8に示したような制御配線およびデータ配線の配置を容易に実現するために、図9に示したようなコントローラデバイスCTLDEの配置構成を用いることが有益となる。

0062

図10は、図8の構成を用いた場合の効果の一例を示す説明図である。まず、本実施の形態2の方式を適用しない場合、図10に示すように、配線層L4に起因して、クロストークのワースト値が大きくなる。例えば、図8における遠方配置のデータ配線(DDRDE1のDQ_Al等)を配線層L4に配置した場合を想定する。この場合、当該配線層L4のデータ配線のクロストークは、配線層の位置に依らず構造に起因して生じる成分に、配線層の位置(L2かL4か)に依存する増大分と、配線長の増大(近傍か遠方か)に起因する増大分とが加わった大きさとなる。その結果、配線基板BD全体としてのクロストークのワースト値が大きくなる。

0063

一方、本実施の形態2の方式を適用すると、配線層L2のデータ配線LN2_DQのクロストークは、配線層の構造に起因して生じる成分に、配線長の増大に起因する増大分が加わった大きさとなる。また、配線層L4のデータ配線LN41_DQ〜LN44_DQのクロストークは、配線層の構造に起因して生じる成分に、配線層の位置に依存する増大分が加わった大きさとなる。その結果、本実施の形態2の方式を適用しない場合と比べて、配線基板BD全体としてのクロストークのワースト値を低減することが可能となる。配線基板BD全体としての信号品質は、ワースト値で決まるため、本実施の形態2の方式を適用することで、信号品質の向上が実現可能になる。

0064

以上、本実施の形態2の電子装置を用いることで、代表的には、信号品質の向上が実現可能になる。さらに、実施の形態1の方式と併用することで、更なる信号品質の向上が図れる。すなわち、図6(a)および図6(b)に示したように、図9に示した外部端子領域PNAR1〜PNAR4における最外周の外部端子PNcの大部分を接地電源電圧GND用の端子とすればよい。

0065

(実施の形態3)
《配線基板の構造(応用例[2])》
図11(a)は、本発明の実施の形態3による電子装置において、図1(a)および図1(b)の配線基板における配線層L3の主要部の構成例を示す平面図であり、図11(b)は、図11(a)の効果の一例を説明する断面図である。まず、図11(b)に示すように、配線層L4を用いる複数のデータ配線の一部は、配線層L2を延伸するデータ配線(部分配線)LNP2(DQ)と、配線層L4を延伸するデータ配線(部分配線)LNP4(DQ)と、当該データ配線LNP2(DQ),LNP4(DQ)を電気的に接続するビアV24(DQ)とを備える場合がある。

0066

具体的には、例えば、コントローラデバイスCTLDEのデータ端子PNc_DQを、データ配線LNP2(DQ)を用いて引き出したのち、ビアV24(DQ)を介してデータ配線LNP4(DQ)に移行させるような場合である。ただし、この場合、実施の形態1でも述べたように、コントローラデバイスCTLDEとメモリデバイスDDRDE間の大部分の区間では、データ配線LNP4(DQ)が用いられる。

0067

図11(b)において、例えば、コントローラデバイスCTLDEからのDQ信号に伴い、信号線電流Ifがデータ配線LNP2(DQ)を介してビアV24(DQ)に向けて流れる場合、これに応じて、配線層L1,L3(すなわちグラウンドプレーン)に、断面方向で信号線電流Ifの経路と重なるようにリターン電流Irが流れる。同様に、ビアV24(DQ)を介して入力された信号線電流Ifがデータ配線LNP4(DQ)に流れる場合、これに応じて、配線層L3(詳細には加えて配線層L5)にリターン電流Irが流れる。

0068

そうすると、信号線電流IfがビアV24(DQ)を介してデータ配線LNP4(DQ)に流れる際に、配線層L1に流れていたリターン電流(例えば電子電流)Irは、行き場を失い、渦電流となる。この状態は、実質的に、配線層L1に流れるリターン電流IrをコントローラデバイスCTLDEに十分に戻せない状態となる。また、このような渦電流は、他の信号に影響を与え、ノイズを発生させる原因となる。

0069

なお、配線層L3に流れるリターン電流Irは、連続性があり、図6(a)および図6(b)に示したビアV13を介してコントローラデバイスCTLDEに戻ることができる。ただし、図6(a)および図6(b)に示した構成では、配線層L3よりも配線層L1の方がよりインピーダンスが低いため、配線層L1のリターン電流IrをコントローラデバイスCTLDEに十分に戻せるようにすることが重要となる。

0070

そこで、図11(b)に示されるように、配線層L1と配線層L3とを電気的に接続するビアV13(GND)を、ビアV24(DQ)に近接して配置する。これによって、配線層L1に流れるリターン電流Irにも連続性が得られ、渦電流を防止できると共に、当該リターン電流IrをコントローラデバイスCTLDEに十分に戻せるようになる。その結果、信号品質の向上が図れる。

0071

図11(a)の例では、図11(b)のビアV24(DQ)は、配線層L2と配線層L3を接続するビアV23(DQ)と、配線層L3と配線層L4を接続するビアV34(DQ)とに該当する。配線層L3において、当該ビアV23(DQ),ビアV34(DQ)は、グラウンドプレーンに設けたランド内に配置され、当該ランドの直近にビアV13(GND)が配置される。例えば、ビアV13(GND)とビアV24(DQ)(V23(DQ)またはV34(DQ))との距離は、ビアの直径の4倍以下等である。なお、特に限定はされないが、ビアランドの直径は、100μm等であり、配線の最小線幅は、25μm等である。

0072

以上、本実施の形態3の電子装置を用いることで、代表的には、信号品質の向上が実現可能になる。また、このようなビアV13(GND)を設ける観点からも、図7(b)および図8に示したような配置構成が有益となる。すなわち、データ配線LN41_DQ〜LN44_DQを密集して配置せずに、制御配線LN41_CA〜LN44_CAをそれぞれ挟んで配置しているため、このようなビアV13(GND)を設けるスペースを確保し易くなる。

0073

(実施の形態4)
タイミングマージンの改善》
LPDDR4においては、受端波形のスルーレートがそのままタイミングマージンに影響するため、タイミングマージンを管理することが重要である。図12(a)は、JEDECに基づくDDR3等のタイミング規定を示す波形図であり、図12(b)は、図12(a)の対比となるLPDDR4のタイミングを示す波形図である。DDR3等では、スルーレートに関するディレイティングが規定されており、スルーレートを早くしても、タイミングマージンが増加するわけではない。このため、図12(a)において、基準となるスルーレート(1V/ns等)を超えていれば、それ以上は、重要な問題ではない。

0074

一方、LPDDR4では、スルーレートに関するディレイティングの規定がない。この場合、図12(b)に示されるように、DQ信号波形がViH/ViLレベルに達した時間によってタイミングマージンΔtmが定まるため、ジッタ等が一定であれば、スルーレートが大きいほどタイミングマージンΔtmが増大することになる。このため、LPDDR4を用いる電子装置では、スルーレートを少しでも大きくすることが有益となる。

0075

本発明者等の検討では、スルーレートは、ドライバ駆動能力だけではなく、コントローラデバイスCTLDEとメモリデバイスDDRDEとを接続するデータ配線のインピーダンスにも依存することが判明した。一般的には、データ配線のインピーダンスは、ドライバの駆動インピーダンス終端抵抗と同一とし、インピーダンスマッチングを施すことが良いとされている。しかしながら、現実の電子装置では、受端デバイスには、保護素子等により寄生容量が発生する。この寄生容量の充放電時間は、配線インピーダンスをZ0、受端容量をCtとすると、おおよそ、“Z0×Ct”に依存するため、配線インピーダンスを低減することが重要である。

0076

《配線基板の構造(応用例[3])》
図13は、本発明の実施の形態4による電子装置において、配線基板の配線層L2における主要部の概略構成例を示す平面図である。図13に示すように、配線層L2のデータ配線LN2_DQは、コントローラデバイスCTLDEの近傍では配線幅W1で形成され、コントローラデバイスCTLDEの近傍を除く部分では配線幅W1よりも広い配線幅W2で形成される。なお、図13における領域AR3は、図7(a)に示した領域AR3に該当する。

0077

コントローラデバイスCTLDEとメモリデバイスDDRDEとの間の配線インピーダンス(特性インピーダンス)は、前述したインピーダンスマッチングを含めて検討した結果、ドライバの駆動インピーダンスおよび終端抵抗値に対して、20%程度の範囲内で低いインピーダンスに設定することが望ましい。そこで、図13に示されるように、データ配線LN2_DQは、コントローラデバイスCTLDE近傍の配線が混み合う領域では、最小加工寸法(例えばW1=25μm)で形成されるが、メモリデバイスDDRDE近傍では、例えば、W2=50μmの配線幅で形成される。W2=50μmの配線幅を用いた場合、ドライバの駆動インピーダンスおよび終端抵抗値が40Ωであるのに対して、配線インピーダンスは、37Ωとなる。

0078

以上、本実施の形態3の電子装置を用いることで、タイミングマージンを増大させることが可能となり、結果的に、信号品質の向上が実現可能になる。なお、ここでは、配線層L2のデータ配線を例としたが、配線層L4のデータ配線に対しても同様に適用することが望ましい。

0079

(実施の形態5)
《電子装置の概略構成(変形例)》
図14(a)および図14(b)は、本発明の実施の形態5による電子装置において、その外形の概略構成例を示す平面図である。図14(a)および図14(b)に示す電子装置は、図1(a)の構成例と比較して、配線基板におけるコントローラデバイスCTLDEおよびメモリデバイスDDRDE1〜DDRDE4の搭載位置が異なっている。

0080

図14(a)では、配線基板BD1の中央付近にコントローラデバイスCTLDEが配置され、コントローラデバイスCTLDEの1個の長辺と2個の短辺を囲むように、4個のメモリデバイスDDRDE1〜DDRDE4が配置される。メモリデバイスDDRDE2,DDRDE3は、辺S1に沿って並んで配置され、長辺が辺S1と並行になるように配置される。メモリデバイスDDRDE1は、辺S4に沿って、メモリデバイスDDRDE2と並んで配置され、長辺が辺S4と並行になるように配置される。メモリデバイスDDRDE4は、辺S2に沿って、メモリデバイスDDRDE3と並んで配置され、長辺が辺S2と並行になるように配置される。

0081

一方、図14(b)では、配線基板BD2の辺S1側に4個のメモリデバイスDDRDE1〜DDRDE4が纏めて配置され、辺S3側にコントローラデバイスCTLDEが配置される。メモリデバイスDDRDE2,DDRDE3は、辺S1に沿って並んで配置され、長辺が辺S1と並行になるように配置される。メモリデバイスDDRDE1,DDRDE4は、それぞれ、辺S4,S2に沿って、メモリデバイスDDRDE2,DDRDE3と並んで配置され、長辺が辺S1と並行になるように配置される。コントローラデバイスCTLDEは、辺S3の中央付近に配置される。

0082

本実施の形態の電子装置は、図1(a)に示したような配置構成に限らず、図14(a)および図14(b)に示したような配置構成を用いてもよい。例えば、図14(a)の構成を用いた場合、コントローラデバイスCTLDEと各メモリデバイスDDRDE1〜DDRDE4との間の配線経路重複し難く、配線長の均一化も図り易い。また、領域AR4に空きスペースを確保でき、ここにその他の部品を実装することも可能である。

0083

ただし、図14(a)の構成を用いた場合、コントローラデバイスCTLDEと各メモリデバイスDDRDE1〜DDRDE4との距離が近いため、熱の回り込みが生じ易く、放熱設計が困難となる恐れがある。また、コントローラデバイスCTLDEを配線基板BD1にフリップチップ接続したのち、フラックス洗浄を行う必要があるが、この際の洗浄液水流の確保が困難となる恐れがある。すなわち、図14(a)に示されるように、辺S3の方向から洗浄液を流した場合、辺S1,S2,S4にそれぞれ対向するコントローラデバイスCTLDEの各辺には、洗浄液が届き難い。

0084

また、図14(b)の構成を用いた場合、メモリデバイスDDRDE1〜DDRDE4の実装領域と、コントローラデバイスCTLDEの実装領域とが明確に分離されるため、放熱設計の容易化が図れる。ただし、コントローラデバイスCTLDEと各メモリデバイスDDRDE1〜DDRDE4との間の配線経路が重複する領域(図14(b)の領域AR5)が生じるため、この領域で、配線の複雑化や、電気的特性(信号品質)の低下が生じる恐れがある。また、コントローラデバイスCTLDEと辺S3との距離が近いため、図1(b)の外部端子PNsに接続される配線の引き回しや、電気的特性の確保が困難となる恐れがある。

0085

一方、図1(a)の配置構成を用いると、前述したようなメリットを生かしつつ、デメリットを解消するようなバランスのよい構成を実現できる。具体的には、コントローラデバイスCTLDEと各メモリデバイスDDRDE1〜DDRDE4との間の配線経路が重なり難いため、配線の容易化や、電気的特性(信号品質)の向上が図れる。また、放熱設計も容易となり、フラックス洗浄の水流も十分に確保できる。さらに、図1(b)の外部端子PNsに接続される配線の引き回しや電気的特性の確保も容易となる。このような観点から、図14(a)および図14(b)に示したような配置構成を用いてもよいが、図1(a)の配置構成を用いる方がより望ましい。

0086

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

0087

例えば、ここでは、LPDDR4のメモリデバイスDDRDEを例としたが、必ずしもこれに限定されず、特に高速なメモリデバイスDDRDEであれば、同様に適用して同様の効果が得られる。

0088

AR 領域
BD配線基板
BKメモリバンク
BSバス
BULビルドアップ層
CDECカラムデコーダ回路
CMDLOGコマンドロジック回路
CPU演算処理回路
CRLコア層
CTLDEコントローラデバイス(半導体装置)
DDRCTLDDRコントローラ回路
DDRDEメモリデバイス(半導体記憶装置)
FLSDEフラッシュメモリデバイス
ICTL入力制御回路
IOCTL入出力制御回路
IOLIO線
L配線層
LN配線
LN2_DQ,LN41_DQ〜LN44_DQデータ配線
LN41_CA〜LN44_CA制御配線
LNP データ配線(部分配線)
MARYメモリアレイ
MEMUメモリユニット
OCTL出力制御回路
PERI周辺回路
PN外部端子
PNAR 外部端子領域
PNm_CA,PNc_CA制御端子
PNm_DQ,PNc_DQ,DQ_Al,DQ_Au,DQ_Bl,DQ_Buデータ端子
RDECロウデコーダ回路
SABセンスアンプ回路
TV貫通ビア
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