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図面 (13)

課題

実動作(又はそれに近い動作)でのロジック回路テストが可能な回路装置電気光学装置及び電子機器等を提供すること。

解決手段

回路装置400は、差動入力シリアルデータ信号D1、D1Xを受信し、差動入力のシリアルデータ信号D1、D1Xのシリアルパラレル変換を行ってパラレルデータ信号RT[6:0]を出力する受信回路100と、パラレルデータ信号RT[6:0]が供給されるロジック回路50と、受信回路100からシリアルパラレル変換前のシリアルデータ信号である変換前シリアルデータ信号TOUT1を受けて、変換前シリアルデータ信号TOUT1をテスト用のパラレルデータ信号TRT[6:0]に変換し、テストモードにおいてテスト用のパラレルデータ信号TRT[6:0]をロジック回路50に供給するシリアルパラレル変換回路10と、を含む。

概要

背景

高速シリアル伝送の方式として、低振幅差動信号によりシリアル伝送を行うLVDS(Low Voltage Differential Signal)方式が知られている。このような電源電圧よりも小さい振幅の差動信号でデータ伝送を行う方式では、その受信回路後段ロジック回路テストする場合に、その伝送方式の信号又はそれに準ずる信号を入力する必要がある。しかしながら、汎用テスターは、電源電圧を振幅とする通常のデジタルデータ信号は出力できるものの、LVDS方式等の差動のシリアルデータ信号を出力できない。

LVDS受信回路を内蔵する集積回路テスト手法として、例えば特許文献1には、テスターと集積回路の間にLVDS送信回路を設け、テスターがデジタル信号を出力し、そのデジタル信号をLVDS送信回路が差動のシリアルデータ信号に変換して集積回路のLVDS受信回路へ出力する手法が開示されている。

概要

実動作(又はそれに近い動作)でのロジック回路のテストが可能な回路装置電気光学装置及び電子機器等を提供すること。回路装置400は、差動入力のシリアルデータ信号D1、D1Xを受信し、差動入力のシリアルデータ信号D1、D1Xのシリアルパラレル変換を行ってパラレルデータ信号RT[6:0]を出力する受信回路100と、パラレルデータ信号RT[6:0]が供給されるロジック回路50と、受信回路100からシリアルパラレル変換前のシリアルデータ信号である変換前シリアルデータ信号TOUT1を受けて、変換前シリアルデータ信号TOUT1をテスト用のパラレルデータ信号TRT[6:0]に変換し、テストモードにおいてテスト用のパラレルデータ信号TRT[6:0]をロジック回路50に供給するシリアルパラレル変換回路10と、を含む。

目的

またシリアルパラレル変換とは、データを構成するビット列が時系列伝送されるシリアルデータ信号を、データを構成するビット列が同時に伝送されるパラレルデータ信号に変換することである

効果

実績

技術文献被引用数
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牽制数
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請求項1

差動入力シリアルデータ信号を受信し、前記差動入力のシリアルデータ信号のシリアルパラレル変換を行ってパラレルデータ信号を出力する受信回路と、前記パラレルデータ信号が供給されるロジック回路と、前記受信回路から前記シリアルパラレル変換前のシリアルデータ信号である変換前シリアルデータ信号を受けて、前記変換前シリアルデータ信号をテスト用のパラレルデータ信号に変換し、テストモードにおいて前記テスト用のパラレルデータ信号を前記ロジック回路に供給するシリアルパラレル変換回路と、を含むことを特徴とする回路装置

請求項2

請求項1において、テスト用のクロック信号が入力されるテスト用クロック入力端子を含み、前記シリアルパラレル変換回路は、前記テスト用クロック入力端子から入力される前記テスト用のクロック信号に基づいて、前記変換前シリアルデータ信号のシリアルパラレル変換を行うことを特徴とする回路装置。

請求項3

請求項2において、前記テスト用のクロック信号に基づいて、前記テスト用のパラレルデータ信号をラッチするためのクロック信号を生成するクロック生成回路を含むことを特徴とする回路装置。

請求項4

請求項3において、クロックセレクターを含み、前記受信回路は、差動入力のクロック信号に基づいて、前記受信回路からの前記パラレルデータ信号をラッチするためのクロック信号を出力し、前記クロック用セレクターは、通常動作モードにおいては、前記受信回路からのクロック信号を選択し、前記テストモードにおいては、前記クロック生成回路からのクロック信号を選択することを特徴とする回路装置。

請求項5

請求項3又は4において、前記クロック生成回路は、リセット信号によるリセット解除を基準とする所定のタイミングが前記テスト用のパラレルデータ信号のラッチタイミングとなるクロック信号を、前記テスト用のパラレルデータ信号をラッチするためのクロック信号として生成することを特徴とする回路装置。

請求項6

請求項1乃至5のいずれかにおいて、前記受信回路は、前記差動入力のシリアルデータ信号が入力されるコンパレーターと、差動入力のクロック信号からサンプリングクロック信号を生成するサンプリングクロック生成回路と、受信用シリアルパラレル変換回路と、を有し、通常動作モードでは、前記受信用シリアルパラレル変換回路が、前記サンプリングクロック信号に基づいて前記コンパレーターの出力のサンプリングとシリアルパラレル変換を行い、前記受信回路は、前記受信用シリアルパラレル変換回路からの前記パラレルデータ信号を前記ロジック回路に出力し、前記テストモードでは、前記受信回路は、前記コンパレーターの出力を、前記受信用シリアルパラレル変換回路を介さずに前記変換前シリアルデータ信号として前記シリアルパラレル変換回路に出力することを特徴とする回路装置。

請求項7

請求項1乃至6のいずれかにおいて、通常動作モードでは、前記受信回路からの前記パラレルデータ信号を選択して前記ロジック回路に出力し、前記テストモードでは、前記シリアルパラレル変換回路からの前記テスト用のパラレルデータ信号を選択して前記ロジック回路に出力するデータ用セレクターを含むことを特徴とする回路装置。

請求項8

請求項1乃至7のいずれかにおいて、テストモード設定信号が入力されるテストモード設定端子を含み、前記テストモード設定端子から入力される前記テストモード設定信号が非アクティブである場合、前記シリアルパラレル変換回路はリセット状態になることを特徴とする回路装置。

請求項9

請求項1乃至8のいずれかにおいて、前記受信回路は、前記差動入力のシリアルデータ信号として第1〜第nチャンネル(nは2以上の整数)のシリアルデータ信号を受信し、前記シリアルパラレル変換回路は、前記第1〜第nチャンネルのシリアルデータ信号に対応する第1〜第nのシリアルパラレル変換回路を有することを特徴とする回路装置。

請求項10

請求項1乃至9のいずれかに記載された回路装置と、表示パネルと、前記回路装置からの画像データ信号に基づいて前記表示パネルを駆動する表示ドライバーと、を含むことを特徴とする電気光学装置

請求項11

請求項1乃至9のいずれかに記載された回路装置を含むことを特徴とする電子機器

技術分野

0001

本発明は、回路装置電気光学装置及び電子機器等に関する。

背景技術

0002

高速シリアル伝送の方式として、低振幅差動信号によりシリアル伝送を行うLVDS(Low Voltage Differential Signal)方式が知られている。このような電源電圧よりも小さい振幅の差動信号でデータ伝送を行う方式では、その受信回路後段ロジック回路テストする場合に、その伝送方式の信号又はそれに準ずる信号を入力する必要がある。しかしながら、汎用テスターは、電源電圧を振幅とする通常のデジタルデータ信号は出力できるものの、LVDS方式等の差動のシリアルデータ信号を出力できない。

0003

LVDS受信回路を内蔵する集積回路テスト手法として、例えば特許文献1には、テスターと集積回路の間にLVDS送信回路を設け、テスターがデジタル信号を出力し、そのデジタル信号をLVDS送信回路が差動のシリアルデータ信号に変換して集積回路のLVDS受信回路へ出力する手法が開示されている。

先行技術

0004

特開2002−48843号公報

発明が解決しようとする課題

0005

テスターから送信回路を介さずにテストを行う場合、テスターから受信回路へ高速な差動のシリアルデータ信号を入力することは難しく、実動作(又はそれに近い動作)でのロジック回路のテストができないという課題がある。例えばDC出力等を用いて通常時のシリアル伝送よりも低速なシリアルデータ信号を入力する手法が考えられるが、例えば、そのような低速な信号を受信回路が受信できない等の課題がある。また、スキャンモードスキャン回路によるテストモード)でロジック回路をテストする手法があるが、故障検出率を100%にすることが難しいこと等から、実動作のファンクションを完全に保証することは困難である。

0006

本発明の幾つかの態様によれば、実動作(又はそれに近い動作)でのロジック回路のテストが可能な回路装置、電気光学装置及び電子機器等を提供できる。

課題を解決するための手段

0007

本発明の一態様は、差動入力のシリアルデータ信号を受信し、前記差動入力のシリアルデータ信号のシリアルパラレル変換を行ってパラレルデータ信号を出力する受信回路と、前記パラレルデータ信号が供給されるロジック回路と、前記受信回路から前記シリアルパラレル変換前のシリアルデータ信号である変換前シリアルデータ信号を受けて、前記変換前シリアルデータ信号をテスト用のパラレルデータ信号に変換し、テストモードにおいて前記テスト用のパラレルデータ信号を前記ロジック回路に供給するシリアルパラレル変換回路と、を含む回路装置に関係する。

0008

本発明の一態様によれば、受信回路によってシリアルパラレル変換される前のシリアルデータ信号が、テストモードにおいてシリアルパラレル変換回路によってシリアルパラレル変換され、そのパラレルデータ信号がロジック回路に供給される。これにより、テスターからシリアルパラレル変換回路を経由してロジック回路にテストパターンを入力することが可能となり、実動作(又はそれに近い動作)でのロジック回路のテストが可能になる。

0009

また本発明の一態様では、回路装置は、テスト用のクロック信号が入力されるテスト用クロック入力端子を含んでもよく、前記シリアルパラレル変換回路は、前記テスト用クロック入力端子から入力される前記テスト用のクロック信号に基づいて、前記変換前シリアルデータ信号のシリアルパラレル変換を行ってもよい。

0010

テスターからの低速な信号では受信回路のDLL回路が動作しない場合がある。この点、本発明の一態様によれば、テスト用のクロック入力端子からテスト用のクロック信号を入力できる。このテスト用のクロック信号によりシリアルパラレル変換回路を動作させることが可能となり、テスターからの低速な信号をシリアルパラレル変換できる。

0011

また本発明の一態様では、回路装置は、前記テスト用のクロック信号に基づいて、前記テスト用のパラレルデータ信号をラッチするためのクロック信号を生成するクロック生成回路を含んでもよい。

0012

シリアルパラレル変換回路から出力されるテスト用のパラレルデータ信号は、それが正しいビット列となるタイミングでラッチする必要がある。この点、本発明の一態様によれば、テスト用のクロック信号に基づいてテスト用のパラレルデータ信号をラッチするためのクロック信号が生成されることで、そのクロック信号でテスト用のパラレルデータ信号をラッチできる。

0013

また本発明の一態様では、回路装置はクロックセレクターを含んでもよく、前記受信回路は、差動入力のクロック信号に基づいて、前記受信回路からの前記パラレルデータ信号をラッチするためのクロック信号を出力してもよく、前記クロック用セレクターは、通常動作モードにおいては、前記受信回路からのクロック信号を選択し、前記テストモードにおいては、前記クロック生成回路からのクロック信号を選択してもよい。

0014

このようにすれば、テストモードにおいて、テスト用のクロック信号に基づいてシリアルパラレル変換されたパラレルデータ信号を、テスト用のクロック信号から生成されたクロック信号でラッチできる。

0015

また本発明の一態様では、前記クロック生成回路は、リセット信号によるリセット解除を基準とする所定のタイミングが前記テスト用のパラレルデータ信号のラッチタイミングとなるクロック信号を、前記テスト用のパラレルデータ信号をラッチするためのクロック信号として生成してもよい。

0016

リセット解除を基準としてシリアルデータ信号の転送開始タイミングが決まっており、シリアルデータ信号の転送開始タイミングでテスト用のパラレルデータ信号のラッチタイミングが決まっている。そのため、リセット解除を基準としてクロック信号を生成することで、正しいラッチタイミングのクロック信号を生成できる。

0017

また本発明の一態様では、前記受信回路は、前記差動入力のシリアルデータ信号が入力されるコンパレーターと、差動入力のクロック信号からサンプリングクロック信号を生成するサンプリングクロック生成回路と、受信用シリアルパラレル変換回路と、を有してもよく、通常動作モードでは、前記受信用シリアルパラレル変換回路が、前記サンプリングクロック信号に基づいて前記コンパレーターの出力のサンプリングとシリアルパラレル変換を行ってもよく、前記受信回路は、前記受信用シリアルパラレル変換回路からの前記パラレルデータ信号を前記ロジック回路に出力してもよく、前記テストモードでは、前記受信回路は、前記コンパレーターの出力を、前記受信用シリアルパラレル変換回路を介さずに前記変換前シリアルデータ信号として前記シリアルパラレル変換回路に出力してもよい。

0018

このように、受信回路には受信用シリアルパラレル変換回路が設けられている。本発明の一態様では、これと同様にテストモード用のシリアルパラレル変換回路が設けられていることで、テストモードにおいても受信回路と同等な構成でテスターからの疑似的なシリアルデータ信号を受信できる。

0019

また本発明の一態様では、通常動作モードでは、前記受信回路からの前記パラレルデータ信号を選択して前記ロジック回路に出力し、前記テストモードでは、前記シリアルパラレル変換回路からの前記テスト用のパラレルデータ信号を選択して前記ロジック回路に出力するデータ用セレクターを含んでもよい。

0020

このようにすれば、テストモードにおいて、データ用セレクターがシリアルパラレル変換回路からのパラレルデータ信号を選択することで、テスターからのテストパターンをロジック回路に入力することが可能となる。

0021

また本発明の一態様では、回路装置は、テストモード設定信号が入力されるテストモード設定端子を含んでもよく、前記テストモード設定端子から入力される前記テストモード設定信号が非アクティブである場合、前記シリアルパラレル変換回路はリセット状態になってもよい。

0022

このように、テストモード設定信号が非アクティブである場合にシリアルパラレル変換回路がリセット状態になるように構成することで、テストモードでないときにシリアルパラレル変換回路をリセット状態にして消費電力を節約できる。

0023

また本発明の一態様では、前記受信回路は、前記差動入力のシリアルデータ信号として第1〜第nチャンネル(nは2以上の整数)のシリアルデータ信号を受信してもよく、前記シリアルパラレル変換回路は、前記第1〜第nチャンネルのシリアルデータ信号に対応する第1〜第nのシリアルパラレル変換回路を有してもよい。

0024

上述したように、受信回路においても各チャンネルに対応したシリアルパラレル変換回路が設けられている。本発明の一態様によれば、テストモードにおいても、受信回路と同様な構成でシリアルパラレル変換を行うことができる。これにより、実動作に近い動作でロジック回路をファンクションテストできる。

0025

また本発明の他の態様は、上記のいずれかに記載された回路装置と、表示パネルと、前記回路装置からの画像データ信号に基づいて前記表示パネルを駆動する表示ドライバーと、を含む電気光学装置に関係する。

0026

また本発明の更に他の態様は、上記のいずれかに記載された回路装置を含む電子機器に関係する。

図面の簡単な説明

0027

LVDSの送受信システムと、シリアルデータ信号の例。
受信側の回路装置のテストシステムと、シリアルデータ信号を代替するテスト信号の例。
本実施形態の回路装置の構成例。
本実施形態の回路装置の詳細な構成例。
第1のシリアルパラレル変換回路SPC1の詳細な構成例。
テストモードにおける回路装置の動作タイミングチャート
クロック生成回路の詳細な構成例。
クロック生成回路の動作タイミングチャート。
回路装置の変形構成例。
受信回路の詳細な構成例。
送信回路の詳細な構成例。
電気光学装置、電子機器の構成例。

実施例

0028

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

0029

1.比較例
図1に、LVDS(Low Voltage Differential Signal)の送受信システムと、シリアルデータ信号の例を示す。なお、以下ではLVDS方式を例にとって説明するが、差動のシリアルデータ信号を用いる伝送方式であれば本発明を適用できる。

0030

図1の送受信システムは、受信回路100と送信回路200を含む。受信回路100は受信側の回路装置(例えば図12に示す表示コントローラー300)に含まれ、送信回路200は送信側の回路装置(例えば図12に示すCPU310)に含まれる。図1は、それら回路装置の構成を省略して受信回路100と送信回路200のみを図示したものである。

0031

送信回路200は、差動のシリアルデータ信号Q1、Q1Xを出力する出力回路QC1と、差動のクロック信号QCK、QCKXを出力する出力回路QCCKと、を含む。

0032

差動のシリアルデータ信号Q1、Q1Xは、差動の電流信号であり、信号Q1、Q1Xの一方が正方向(送信側から出力側への方向)の電流である場合、他方が負方向(受信側から送信側への方向)の電流となる。例えば論理レベル“1”に対応して信号Q1が正方向の電流となり、論理レベル“0”に対応して信号Q1が負方向の電流となる。

0033

受信回路100は、差動の電流信号を差動の電圧信号に変換する終端抵抗R1、R5と、電圧信号に変換された差動のシリアルデータ信号D1、D1Xを受信するコンパレーターCP1と、電圧信号に変換された差動のクロック信号CK、CKXを受信するコンパレーターCPCKと、コンパレーターCPCKの出力信号からクロック信号CKQを生成するDLL(Delay Locked Loop)回路150と、コンパレーターCP1の出力信号をクロック信号CKQでシリアルパラレル変換する受信用シリアルパラレル変換回路110と、を含む。

0034

例えば送信回路200が出力するシリアルデータ信号Q1、Q1Xの振幅が2mAであり、終端抵抗R1が100Ωである場合、受信回路100には振幅0.2Vのシリアルデータ信号D1、D1Xが入力されることになる。このような電流駆動による差動信号は、終端抵抗R1の電流電圧変換によって差動信号の電圧差が維持されるのでノイズに強いという特徴がある。例えばシリアルデータ信号D1、D1Xの一方の信号D1にノイズが加わったとしても、他方の信号D1Xもノイズと同相で変動する(終端抵抗R1=100Ωに2mAが流れることで生じる電圧差0.2Vは変わらない)。そのため、ノイズの影響を受けにくく、低振幅でのシリアル伝送が可能となる。

0035

図2に、受信側の回路装置のテストシステムと、シリアルデータ信号を代替するテスト信号の例を示す。テストとしては、例えば半導体ウェハーでの(ダイシング前の)テストや、パッケージ後の(出荷前の、或いは基板への実装前の)テスト等が想定される。

0036

図2のテストシステムは、受信回路100とテスター600(半導体試験装置)を含む。図1と同様に、受信回路100を除く回路装置の構成を省略して図示している。

0037

テスター600が一般的に用いられている汎用テスターである場合、テスター600はデジタル信号の出力チャンネルとして差動信号の出力チャンネルをもっておらず、信号レベル電源電圧レベルの差動ではないデジタル信号(例えばCMOSレベル信号)の出力チャネルしかもっていない。そのため、回路装置が含むロジック回路を、デジタル信号の出力チャンネルを用いてファンクションテストすることができない。ファンクションテストとは、ロジック回路の実動作における機能が正常に動作するかを、テストパターンを入力してテストするものである。

0038

その他にロジック回路をテストする手法として、スキャンモードによるテストがある。スキャンモードでは、ロジック回路に含まれるフリップフロップシフトレジスターのように接続してスキャンチェーンを構成する。回路装置にはスキャン端子が設けられており、そのスキャン端子を介してテスター600からの信号をスキャンチェーンに入力する。テスター600からは様々なパターンをスキャンチェーンに入力し、そのパターンに対する組み合わせ回路(フリップフロップの間に設けられる回路)の処理結果が再びスキャンチェーンに格納され、それをテスター600から読み出して正常と故障を判定する。このスキャンチェーンは、予めフリップフロップの入力にセレクターを設け、そのセレクターが通常動作モードでの入力とスキャンモードでの入力を切り替えることで実現される。

0039

このようなスキャンモードによるテストによってもロジック回路の故障を検出することが可能であるが、このモードではスキャンチェーンを構成して実動作とは異なるパターンを入力してテストを行っている。また、例えばラッチ回路等のスキャンチェーンに組み込めない回路が存在することなどの理由で、故障検出率が100%でない場合がある。これらの理由から、実動作の機能を保証するためには、実動作に近いテストパターンによるファンクションテストを行うことが望ましい。

0040

上述のように汎用のテスター600はLVDSのシリアルデータ信号を出力できないので、DC出力で疑似的にテストパターンを出力することを考える。テスター600のDC出力は、通常はICの入力端子の電気的特性を測定するための出力であるが、それを2チャンネル使って疑似的な差動信号を出力させる。例えば、図2に示すようにパターンの論理レベルに応じて電圧VQ1=1.3V、VQ2=1.1V、又は電圧VQ1=1.1V、VQ2=1.3Vを出力し、シリアルデータ信号D1、D1Xとして受信回路100に入力する。

0041

しかしながら、DC出力はデジタル信号の出力チャンネルのような高速な切り替えができないので、受信回路100へは低速なシリアルデータ信号D1、D1Xやクロック信号CK、CKXしか入力できない。受信回路100のDLL回路150は通常のシリアル伝送の帯域付近でないと周波数ロックできないので、DC出力で疑似的に入力されたクロック信号ではDLL回路150がロックできず、シリアルデータ信号D1、D1Xを受信できない(受信用シリアルパラレル変換回路110を動作させることができない)。近年では、LVDSの伝送速度が高速化しており(例えば表示装置の用途でいえば画像の高精細化が進んだため)、それに伴ってDC出力による疑似的なファンクションテストが更に困難になっている。

0042

また、上記の手法は差動ではない電圧信号を用いているため、ノイズの影響を受けやすいという問題がある。即ち、信号D1、D1Xが個々に電圧VQ1、VQ2で決まっており、一方の電圧がノイズの外乱を受けたときに他方の電圧が連動しないので、差動信号の電圧差が維持されない。そのため、ノイズの入力があったときに間違った論理レベルが受信され、実際には正常なロジック回路が故障と判定される可能性がある。DC出力の切り替えを高速にするほどノイズの影響を受けやすくなるため、高速なLVDSへの対応を妨げる一因となっている。

0043

2.回路装置
図3に、上記のような課題を解決できる本実施形態の回路装置の構成例を示す。回路装置400は、受信回路100、ロジック回路50、シリアルパラレル変換回路10を含む。また、回路装置400はデータ用セレクター60を含むことができる。回路装置400は、例えば集積回路装置(IC)によって実現される。なお以下では1チャンネルのシリアルデータ信号が7ビットのパラレルデータ信号に対応する場合を例に説明するが、1チャンネルが伝送するデータのビット数は7に限定されない。

0044

受信回路100は、差動入力のシリアルデータ信号D1、D1Xを受信し、その差動入力のシリアルデータ信号D1、D1Xのシリアルパラレル変換を行ってパラレルデータ信号RT[6:0]を出力する。ここで差動入力とは、その差動信号を構成する2つの信号の差分によって論理レベルが決まる入力であり、例えば正の差分がハイレベルを表し、負の差分がローレベルを表す。差動入力は、差動電流入力、差動電圧入力のいずれであってもよい。またシリアルパラレル変換とは、データを構成するビット列が時系列に伝送されるシリアルデータ信号を、データを構成するビット列が同時に伝送されるパラレルデータ信号に変換することである。

0045

ロジック回路50には、受信回路100からのパラレルデータ信号RT[6:0]が供給される。具体的には、通常動作モードにおいてデータ用セレクター60がパラレルデータ信号RT[6:0]を選択してパラレルデータ信号SRT[6:0]としてロジック回路50に出力する。ロジック回路50は、送信側の回路装置から送信されたデータに対して種々の処理を行う回路であり、例えばゲートアレイ等で実現される。例えば、回路装置が表示コントローラーである場合、ロジック回路50は、送信側の回路装置(例えばCPUやMPU)から転送された表示データを、表示ドライバーの駆動モードに応じたフォーマットに変換する。或いは、ロジック回路50は、表示パネルの特性に応じたガンマ処理等の種々の画像処理を行ってもよい。

0046

シリアルパラレル変換回路10は、受信回路100からシリアルパラレル変換前のシリアルデータ信号である変換前シリアルデータ信号TOUT1を受けて、その変換前シリアルデータ信号TOUT1をテスト用のパラレルデータ信号TRT[6:0]に変換する。そしてシリアルパラレル変換回路10は、テストモードにおいてテスト用のパラレルデータ信号TRT[6:0]をロジック回路50に供給する。具体的には、図1で説明したように、受信回路100は受信用シリアルパラレル変換回路110を含んでいるが、その受信用シリアルパラレル変換回路110に入力される前のコンパレーターCP1の出力信号を変換前シリアルデータ信号TOUT1として出力すればよい。そして、テストモードにおいてデータ用セレクター60がパラレルデータ信号TRT[6:0]を選択してパラレルデータ信号SRT[6:0]としてロジック回路50に出力する。

0047

以上のような構成にすることで、実動作(又はそれに近い動作)でロジック回路50のファンクションテストを行うことができる。即ち、受信回路100内部の受信用シリアルパラレル変換回路110やDLL回路150を用いずに、テストモード用に設けたシリアルパラレル変換回路10によってテストパターンのパラレルデータ信号TRT[6:0]を得ることができる。これにより、テスターからのシリアルデータ信号D1、D1Xが例えばDC出力等からの低速な信号であっても、ファンクションテストを実行することが可能となり、ロジック回路50の実動作での機能を保証することができる。例えば、回路装置400のユーザー製品で実際に用いる機能や動作手順を実行させるテストパターンをロジック回路50に入力して故障検出(機能や動作手順が正常に実行されるか否かの検証)を行うことができる。

0048

3.回路装置の詳細構成
図4に、本実施形態の回路装置400の詳細な構成例を示す。以下では4チャンネルのシリアルデータ信号が入力される場合を例に説明するが、シリアルデータ信号のチャンネル数は4に限定されない。

0049

回路装置400は、受信回路100、シリアルパラレル変換回路10、データ用セレクター60、ロジック回路50、クロック生成回路70、クロック用セレクター80、データ入力端子TD1、TD1X、TD2、TD2X、TD3、TD3X、TD4、TD4X、クロック入力端子TCK、TCKX、テスト用クロック入力端子TTSCLK、リセット信号入力端子TXRST、テストモード設定端子TTSMODEを含む。ロジック回路50は、データラッチ回路90を含む。回路装置400の各端子は、例えばパッケージ後の集積回路装置を基板等に実装するための端子、或いは半導体チップパッド端子である。なお、既に説明した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。

0050

テスト用のクロック入力端子TTSCLKには、テスト用のクロック信号TSCLKが入力される。テスト用のクロック信号TSCLKは、電源電圧を信号レベルとするデジタル信号であり、例えばテスターのデジタル信号出力チャンネルから端子TTSCLKに入力される。

0051

シリアルパラレル変換回路10は、テスト用クロック入力端子TTSCLKから入力されるテスト用のクロック信号TSCLKに基づいて、変換前シリアルデータ信号TOUT1〜TOUT4のシリアルパラレル変換を行う。変換前シリアルデータ信号TOUT1、TOUT2、TOUT3、TOUT4は、それぞれ第1チャンネルのシリアルデータ信号D1、D1X、第2チャンネルのシリアルデータ信号D2、D2X、第3チャンネルのシリアルデータ信号D3、D3X、第4チャンネルのシリアルデータ信号D4、D4Xが受信回路100によりシリアルパラレル変換される前のシリアルデータ信号である。

0052

図2で説明したように、低速なシリアルデータ信号の入力に同期した差動入力のクロック信号CK、CKXを受信回路100に入力したとしてもDLL回路150が動作しない。この点、本実施形態では、テスト用のクロック入力端子TTSCLKが設けられており、その端子TTSCLKからテスト用のクロック信号TSCLKを入力できる。このテスト用のクロック信号TSCLKによってテスト用のシリアルパラレル変換回路10を動作させることが可能となり、テスターからの低速なシリアルデータ信号をシリアルパラレル変換できる。

0053

クロック生成回路70は、テスト用のクロック信号TSCLKに基づいて、テスト用のパラレルデータ信号TRT[27:0]をラッチするためのクロック信号TRCKを生成する。具体的には、テスト用のパラレルデータ信号TRT[27:0]は、シリアルパラレル変換回路10が変換前シリアルデータ信号TOUT1〜TOUT4をシリアルパラレル変換して出力したものである。このテスト用のパラレルデータ信号TRT[27:0]は、テストモードにおいてデータ用セレクター60を介してデータラッチ回路90に入力される。またテストモードにおいてテスト用のクロック信号TRCKがクロック用セレクター80を介してデータラッチ回路90に入力される。そしてデータラッチ回路90が、テスト用のクロック信号TRCKのエッジ立ち上がり又は立ち下がり)でテスト用のパラレルデータ信号TRT[27:0]をラッチする。

0054

後述するように、シリアルパラレル変換回路10はシフトレジスターで構成されており、テスト用のクロック信号TSCLKに同期して変換前シリアルデータ信号TOUT1〜TOUT4を取り込む。そのため、パラレルデータ信号TRT[27:0]が正しいビット列になるのは7クロックに1回である。本実施形態によれば、クロック生成回路70がテスト用のクロック信号TSCLKに基づいてクロック信号TRCKを生成することで、データラッチ回路90が適切なタイミングでテスト用のパラレルデータ信号TRT[27:0]をラッチできる。具体的には、クロック生成回路70は、テスト用のクロック信号TSCLKを7分周し、その分周クロック信号位相エッジタイミング)を調整することで、パラレルデータ信号TRT[27:0]を正しくラッチできるクロック信号TRCKを生成できる。

0055

なお、上記のようにテスト用のクロック入力端子TTSCLKを設ける場合に限定されず、テスト用のクロック信号を差動入力のクロック入力端子TCK、TCKXから入力してもよい。この場合、シリアルデータ信号と同様にテスターのDC出力チャンネル等を用いて疑似的に差動のクロック信号をクロック入力端子TCK、TCKXに入力する。そして、DLL回路150に入力される前のコンパレーターCPCKの出力信号をテスト用のクロック信号としてシリアルパラレル変換回路10とクロック生成回路70に入力する。このようにすれば、テスト用のクロック入力端子TTSCLKを省略して端子数を節約できる。

0056

受信回路100は、差動入力のクロック信号CK、CKXに基づいて、受信回路100からのパラレルデータ信号RT[27:0]をラッチするためのクロック信号RCKを出力する。そしてクロック用セレクター80は、通常動作モードにおいては、受信回路100からのクロック信号RCKを選択し、テストモードにおいては、クロック生成回路70からのクロック信号TRCKを選択する。クロック用セレクター80は、各モードにおいて選択したクロック信号を、クロック信号SRCKとしてデータラッチ回路90に出力する。

0057

具体的には、通常動作モードとテストモードは、テストモード設定端子TTSMODEから入力されるテストモード設定信号TSMODEによって設定される(切り替えられる)。クロック用セレクター80は、このテストモード設定信号TSMODEに応じて、2つのクロック信号RCK、TRCKのいずれか一方を選択する。テストモード設定信号TSMODEは、ハイレベル(高電位側電源電圧のレベル)又はローレベル(低電位側電源電圧のレベル)の信号である。製品の回路基板に回路装置が実装された状態では、テストモード設定端子TTSMODEは基板上において通常動作モードの信号レベルに固定されている。また、テスト時にはテストモード設定端子TTSMODEにテストモードの信号レベルが入力される。ここで、通常動作モードとは、製品に組み込まれた回路装置が動作する状態と同様の状態で回路装置が動作するモードであり、回路装置の通常(非テスト時)の信号経路や機能で動作するモードである。テストモードとは、回路装置の故障(信号経路や機能が正常に実現されているか否か)を検出するためのモードである。

0058

このようにクロック用セレクター80を設けたことで、テストモードにおいて、テスト用のクロック信号TSCLKに基づいてシリアルパラレル変換されたパラレルデータ信号TRT[27:0]を、テスト用のクロック信号TSCLKから生成されたクロック信号TRCKでデータラッチ回路90がラッチできる。即ち、テスターから入力されるテスト用のクロック信号TSCLKとシリアルデータ信号(D1、D1X等)に同期したテストモードにおけるデータ受信を実現できる。

0059

なお、クロック用セレクター80が出力するクロック信号SRCKはロジック回路50にも供給され、ロジック回路50は、このクロック信号SRCKを動作クロックとしてデータ処理を行う。

0060

データ用セレクター60は、通常動作モードでは、受信回路100からのパラレルデータ信号RT[27:0]を選択してロジック回路50に出力し、テストモードでは、シリアルパラレル変換回路10からのテスト用のパラレルデータ信号TRT[27:0]を選択してロジック回路50に出力する。具体的には、データ用セレクター60は、テストモード設定端子TTSMODEから入力されるテストモード設定信号TSMODEに応じて、2組のパラレルデータ信号RT[27:0]、TRT[27:0]のいずれか一方を選択する。そして、データ用セレクター60は、各モードにおいて選択したパラレルデータ信号をパラレルデータ信号SRT[27:0]としてデータラッチ回路90に出力し、データラッチ回路90は、パラレルデータ信号SRT[27:0]をクロック信号SRCKでラッチする。データラッチ回路90は、例えば28ビットのパラレルデータ信号SRT[27:0]をラッチする28個のフリップフロップ回路で構成される。なお、データラッチ回路90はロジック回路50の外部(データ用セレクター60とロジック回路50の間)に設けられてもよい。

0061

このようにすれば、テストモードにおいて、データ用セレクター60がシリアルパラレル変換回路10からのパラレルデータ信号TRT[27:0]を選択することで、テスターからのテストパターンをロジック回路50に入力することが可能となる。これにより、DC出力チャンネル等を用いた疑似的なテストパターンによって、ロジック回路50のファンクションテストを実現できる。

0062

上記ではテスト用に設けたシリアルパラレル変換回路10を一体のものとして説明しているが、実際には各チャンネルに対応したシリアルパラレル変換回路が設けられる。即ち、受信回路100は、差動入力のシリアルデータ信号として第1〜第nチャンネル(nは2以上の整数)のシリアルデータ信号を受信する。そして、シリアルパラレル変換回路10は、第1〜第nチャンネルのシリアルデータ信号に対応する第1〜第nのシリアルパラレル変換回路を有する。

0063

図4の構成例では、受信回路100は第1〜第4チャンネル(n=4)のシリアルデータ信号を受信する。iを1≦i≦n=4の整数とする場合に、データ入力端子TDi、TDiXから入力されるシリアルデータ信号Di、DiXが第iチャンネルのシリアルデータ信号である。また、シリアルパラレル変換回路10は第1〜第4のシリアルパラレル変換回路SPC1〜SPC4を有する。第iのシリアルパラレル変換回路SPCiは、第iチャンネルのシリアルデータ信号Di、DiXが受信回路100によってシリアルパラレル変換される前のシリアルデータ信号TOUTiをシリアルパラレル変換し、パラレルデータ信号TDOi[6:0]を出力する。そして、4組のパラレルデータ信号TDO1[6:0]、TDO2[6:0]、TDO3[6:0]、TDO4[6:0]を1組のパラレルデータ信号にまとめたものがパラレルデータ信号TRT[27:0]となる。

0064

このように各チャンネルのシリアルデータ信号Di、DiXに対応するシリアルパラレル変換回路SPCiを設けることで、受信回路100でシリアルデータ信号を受信した場合と同様のパラレルデータ信号を得ることが可能となる。即ち、受信回路100においても各チャンネルに対応したシリアルパラレル変換回路が設けられており(例えば図10)、テストモードにおいても、それと同等な構成でシリアルパラレル変換を行うことで、実動作に近い動作でロジック回路50をファンクションテストできる。

0065

なお、リセット信号入力端子TXRSTからはリセット信号XRSTが入力される。リセット信号XRSTがアクティブ(例えばローレベル)となった場合、第1〜第4のシリアルパラレル変換回路SPC1〜SPC4、クロック生成回路70、データラッチ回路90がリセット状態となる。また、更にロジック回路50のリセット状態がリセット信号XRSTで制御されてもよい。

0066

4.シリアルパラレル変換回路
図5に、第1のシリアルパラレル変換回路SPC1の詳細な構成例を示す。第2〜第4のシリアルパラレル変換回路SPC2〜SPC4も同様の構成である。

0067

第1のシリアルパラレル変換回路SPC1は、シフトレジスター型に順に接続されたフリップフロップ回路FF1〜FF7を含む。フリップフロップ回路FF1には受信回路100からの変換前シリアルデータ信号TOUT1が入力され、その変換前シリアルデータ信号TOUT1をテスト用のクロック信号TSCLKでラッチする。フリップフロップ回路FF2〜FF7には前段のフリップフロップ回路の出力信号が入力され、その前段のフリップフロップ回路の出力信号をテスト用のクロック信号TSCLKでラッチする。フリップフロップ回路FF1〜FF7の出力信号は、それぞれ信号TDO1[0]〜TDO1[6]であり、パラレルデータ信号TDO1[6:0]が第1のシリアルパラレル変換回路SPC1の出力信号となる。

0068

5.回路装置の動作
図6に、テストモードにおける回路装置400の動作タイミングチャートを示す。図6に示すように、データ信号TA[27:0]、TB[27:0]、TC[27:0]が順次にシリアルデータ信号として受信回路100に入力されているとする。この28ビットのデータ信号のLSBから7ビットずつが、それぞれ第1〜第4チャンネルに割り当てられている。各データ信号は、クロック生成回路70が生成するクロック信号TRCKの1周期において伝送される。

0069

以下、第1のシリアルパラレル変換回路SPC1がデータ信号TB[6:0]をシリアルパラレル変換する場合を例にとって説明する。信号TOUT1=TB[6]がフリップフロップ回路FF1に入力され、クロック信号TSCLKが立ち上がると、フリップフロップ回路FF1の出力信号はTDO1[0]=TB[6]となる。次の信号TOUT1=TB[5]がフリップフロップ回路FF1に入力され、クロック信号TSCLKが立ち上がると、フリップフロップ回路FF1、FF2の出力信号はTDO1[0]=TB[5]、TDO1[1]=TB[6]となる。そして、クロック信号TSCLKの7回目の立ち上がりで、フリップフロップ回路FF1〜FF7の出力信号はTDO1[6:0]=TB[6:0]となる。正しいパラレルデータ信号TDO1[6:0]=TB[6:0]が出力されるのは、クロック信号TSCLKの7回目の立ち上がりから8回目の立ち上がりまでの期間だけである。この期間内にクロック生成回路70がクロック信号TRCKを立ち上げ、データラッチ回路90がTRT[6:0]=TDO1[6:0]=TB[6:0]をラッチし、パラレルデータ信号PDS[6:0]=TB[6:0]を出力する。なお、PDS[6:0]はデータラッチ回路90がラッチしてロジック回路50へ出力するパラレルデータ信号である。

0070

6.クロック生成回路
図7に、クロック生成回路70の詳細な構成例を示す。また図8に、クロック生成回路70の動作タイミングチャートを示す。なお、図8では変換前シリアルデータ信号TOUT1〜TOUT4のうちTOUT1のみを図示し、TOUT2〜TOUT4の図示を省略している。

0071

クロック生成回路70は、分周回路72、位相調整回路74を含む。分周回路72は、テスト用クロック入力端子TTSCLKから入力されるテスト用のクロック信号を7分周し、その7分周されたクロック信号BCK(以下、分周クロック信号)を出力する。位相調整回路74は、分周回路72からの分周クロック信号BCKの位相を調整し(位相を遅らせ)、その位相が調整されたクロック信号TRCKを出力する。位相調整回路74は、パラレルデータ信号TRT[27:0]を正しくラッチできるようにクロック信号TRCKの位相を調整する。位相調整回路74は、例えば不図示のレジスター部等から入力される制御信号CTINに基づいて位相の遅延量を設定する。

0072

図8に示すように、リセット信号XRSTがタイミングA1でローレベル(非アクティブ)になると、分周回路72は、タイミングA1の後の最初のクロック信号TSCLKの立ち上がり(タイミングA2)からクロック信号TSCLKの分周を開始する。分周回路72は、クロック信号TSCLKの立ち上がりで分周動作を行う。

0073

位相調整回路74は、分周クロック信号BCKを所定の期間B1だけ遅延させる。この例では、所定の期間B1はクロック信号TSCLKの1.5周期である。例えば、位相調整回路74は、クロック信号TSCLKの立ち下がりで動作するシフトレジスター(例えば7段)と、そのシフトレジスターを構成する複数のフリップフロップ回路の出力のいずれかを制御信号CTINに基づいて選択するセレクターと、を含む。シフトレジスターには分周クロック信号BCKが入力されており、複数のフリップフロップ回路の出力は順にクロック信号TSCLKの1周期ずつ遅延している。この例では、例えば2段目のフリップフロップ回路の出力をセレクターが選択し、クロック信号TRCKとして出力している。

0074

以上のようにして、クロック生成回路70は、リセット信号XRSTによるリセット解除を基準とする所定のタイミングが、テスト用のパラレルデータ信号TRT[27:0]のラッチタイミングとなるクロック信号TRCKを生成する。

0075

具体的には、リセット信号XRSTによるリセット解除を基準とする所定のタイミングは、クロック信号TRCKが立ち上がるタイミングA3である。これは、リセット解除されたタイミングA1から、分周クロック信号BCKが立ち上がるまでの期間B2と遅延期間B1とを足した期間が経過したタイミングである。リセット解除されたタイミングA1を基準としてシリアルデータ信号TA[6:0]の転送が開始されるタイミングA4に応じて、テスト用のパラレルデータ信号TRT[27:0]のラッチタイミングが決まっている。そのため、遅延期間B1は、シリアルデータ信号TA[6:0]の転送が開始されるタイミングA4に応じて設定される。

0076

このようにリセット解除を基準としてクロック信号TRCKを生成することで、同様にリセット解除を基準とするシリアルデータ信号TA[6:0]の転送開始タイミングに応じたラッチタイミングを実現できる。シリアルデータ信号TA[6:0]の転送開始タイミングでテスト用のパラレルデータ信号TRT[27:0]のラッチタイミングが決まるので、リセット解除を基準としてクロック信号TRCKを生成することで、正しいラッチタイミングのクロック信号TRCKを生成できる。

0077

7.変形例
図9に、回路装置の変形構成例を示す。回路装置400は、受信回路100、シリアルパラレル変換回路10、データ用セレクター60、ロジック回路50、クロック生成回路70、クロック用セレクター80、データ入力端子TD1、TD1X、TD2、TD2X、TD3、TD3X、TD4、TD4X、クロック入力端子TCK、TCKX、テスト用クロック入力端子TTSCLK、リセット信号入力端子TXRST、テストモード設定端子TTSMODE、論理積回路30(広義にはリセット信号出力回路)を含む。シリアルパラレル変換回路10は、第1〜第4のシリアルパラレル変換回路SPC1〜SPC4を含む。なお、既に説明した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。

0078

テストモード設定端子TTSMODEには、テストモード設定信号TSMODEが入力される。そして、テストモード設定端子TTSMODEから入力されるテストモード設定信号TSMODEが非アクティブである場合、シリアルパラレル変換回路10はリセット状態になる。

0079

具体的には、論理積回路30にはリセット信号XRSTとテストモード設定信号TSMODEが入力され、それらの信号の論理積をとった信号XRMDを第1〜第4のシリアルパラレル変換回路SPC1〜SPC4とクロック生成回路70に出力する。例えばリセット信号XRSTはローレベルでアクティブであり、テストモード設定信号TSMODEはローレベルで通常動作モード(非アクティブ)、ハイレベルでテストモード(アクティブ)を表す。テストモード且つリセット解除のときのみ信号XRMDがハイレベルとなり、第1〜第4のシリアルパラレル変換回路SPC1〜SPC4とクロック生成回路70のリセット解除される。これらの回路のリセット状態とは、例えばフリップフロップ回路の保持データがリセットされた状態、或いは入力信号遮断することによって内部ロジックが動かないようにされた状態等である。なお、テストモード専用でない回路(例えばロジック回路50等)にはリセット信号XRSTが供給される。

0080

このように、テストモード設定信号TSMODEが非アクティブである場合にシリアルパラレル変換回路10がリセット状態になるように構成することで、テストモードでないときにシリアルパラレル変換回路10をリセット状態にして消費電力を節約できる。また同様にテストモードでないときには用いないクロック生成回路70をリセット状態にすることで、通常動作モードでの消費電力を節約できる。

0081

8.受信回路、送信回路
図10に、受信回路100の詳細な構成例を示す。受信回路100は、コンパレーターCP1〜CP4、受信用シリアルパラレル変換回路110、120、130、140、サンプリングクロック生成回路170、クロック出力回路160を含む。以下、第1チャンネルを例にとって説明するが、第2〜第4チャンネルについても同様の動作を行う。

0082

コンパレーターCP1には、差動入力のシリアルデータ信号D1、D1Xが入力される。コンパレーターCP1は、差動入力のシリアルデータ信号D1、D1Xをハイレベル又はローレベルのデジタル信号に変換し、そのデジタル信号を変換前シリアルデータ信号TOUT1として出力する。

0083

サンプリングクロック生成回路170は、差動入力のクロック信号CK、CKXからサンプリングクロック信号CK1〜CK7を生成する。具体的には、サンプリングクロック生成回路170は、差動入力のクロック信号CK、CKXをハイレベル又はローレベルのデジタル信号(クロック信号)に変換するコンパレーターCPCKと、そのコンパレーターCPCKの出力からサンプリングクロック信号CK1〜CK7を生成するDLL回路150とを含む。サンプリングクロック信号CK1〜CK7は、差動入力の信号CK、CKXの1/7の周波数で7相のクロック信号である。サンプリングクロック信号CK1〜CK7のエッジタイミング(位相)は、それぞれ変換前シリアルデータ信号TOUT1の第1〜第7ビット(例えば図6のTB[0]〜TB[6])をラッチできるタイミングになっている。

0084

通常動作モードでは、受信用シリアルパラレル変換回路110が、サンプリングクロック信号CK1〜CK7に基づいてコンパレーターCP1の出力のサンプリングとシリアルパラレル変換を行う。即ち、受信用シリアルパラレル変換回路110は、変換前シリアルデータ信号TOUT1の第1〜第7ビットをそれぞれサンプリングクロック信号CK1〜CK7でラッチ(サンプリング)し、そのラッチした信号をパラレルデータ信号RT[6:0]として出力する。受信回路100は、受信用シリアルパラレル変換回路110からのパラレルデータ信号RT[6:0]をロジック回路50に出力する。

0085

テストモードでは、受信回路100は、コンパレーターCP1の出力を、受信用シリアルパラレル変換回路110を介さずに変換前シリアルデータ信号TOUT1としてシリアルパラレル変換回路10に出力する。このとき、サンプリングクロック生成回路170や受信用シリアルパラレル変換回路110、120、130、140をリセット状態に設定してもよい。

0086

クロック出力回路160は、DLL回路150からのサンプリングクロック信号CK1〜CK7と制御信号CNTLを受けて、通常動作モード用のクロック信号RCKを出力する。例えば、サンプリングクロック信号CK1〜CK7のいずれかを制御信号CNTLに基づいて選択してクロック信号RCKとして出力してもよい。

0087

このように、受信回路100には第1〜第4チャンネルに対応した受信用シリアルパラレル変換回路110、120、130、140が設けられている。図4等で説明したように、本実施形態では同様に第1〜第4チャンネルに対応したテストモード用のシリアルパラレル変換回路SPC1〜SPC4を設けている。これにより、テストモードにおいても受信回路100と同等な構成でテスターからの疑似的なシリアルデータ信号を受信して、シリアルパラレル変換を行うことができる。

0088

図11に、送信回路200の詳細な構成例を示す。送信回路200は、出力回路QC1〜QC4、QCCK、パラレルシリアル変換回路210、220、230、240、クロック出力回路250、PLL(Phase Looked Loop)回路260を含む。以下、第1チャンネルを例にとって説明するが、第2〜第4チャンネルについても同様の動作を行う。

0089

PLL回路260は、クロック信号TSTCKを逓倍し、その逓倍したクロック信号から7相のクロック信号PCK1〜PCK7を生成する。クロック信号PCK1〜PCK7のエッジタイミング(位相)は、それぞれパラレルデータ信号DA[6:0]の第1〜第7ビット(DA[0]〜DA[6])をシリアルデータ信号SR1として出力するタイミングになっている。イネーブル信号ENは、PLL回路260と出力回路QC1〜QC4、QCCKの動作(又は出力)をイネーブル又はディスイネーブルにする制御信号である。

0090

パラレルシリアル変換回路210は、クロック信号PCK1〜PCK7に基づいてパラレルデータ信号DA[6:0]のサンプリングとパラレルシリアル変換を行う。即ち、パラレルシリアル変換回路210は、パラレルデータ信号DA[6:0]の第1〜第7ビットをそれぞれクロック信号PCK1〜PCK7でラッチ(サンプリング)し、そのラッチした信号をシリアルデータ信号SR1として出力する。

0091

出力回路QC1は、シリアルデータ信号SR1を差動のシリアルデータ信号Q1、Q1Xに変換し、その差動の電流信号で伝送ラインを駆動する。出力回路QC1は、例えば電流の出力方向スイッチング可能な電流源で構成され、シリアルデータ信号SR1の論理レベルに応じて電流源が電流の出力方向をスイッチングすることで、差動のシリアルデータ信号Q1、Q1Xを出力する。

0092

クロック出力回路250は、PLL回路260からのクロック信号PCK1〜PCK7を受けて、データ伝送用のクロック信号CGを出力する。例えば、クロック信号PCK1〜PCK7のいずれかを選択してクロック信号CGとして出力してもよい。出力回路QCCKは、クロック信号CGを差動のクロック信号QCK、QCKXに変換し、その差動の電流信号で伝送ラインを駆動する。出力回路QCCKの構成は、出力回路QC1の構成と同様である。

0093

9.電気光学装置、電子機器
図12に、本実施形態の回路装置を適用できる電気光学装置と電子機器の構成例を示す。本実施形態の電子機器として、例えば車載表示装置(例えばメーターパネル等)、プロジェクターや、テレビション装置情報処理装置コンピューター)、携帯型情報端末カーナビゲーションシステム携帯型ゲーム端末等の、表示装置を搭載する種々の電子機器を想定できる。

0094

図12に示す電子機器は、電気光学装置350、CPU310(広義には処理装置)、記憶部320、ユーザーインターフェース部330、データインターフェース部340を含む。電気光学装置350は表示コントローラー300(ホストコントローラー)、表示ドライバー360、表示パネル370を含む。この構成例では、表示コントローラー300が図4等で説明した回路装置400に対応する。

0095

表示パネル370は例えばマトリックス型液晶表示パネルである。或は、表示パネル370は自発光素子を用いたEL(Electro-Luminescence)表示パネルであってもよい。例えば、ガラス基板に表示パネル370が形成され、そのガラス基板に表示ドライバー360が実装され、ガラス基板に接続される回路基板(プリント基板)に表示コントローラー300が実装される。これらのガラス基板と回路基板を含むモジュールとして電気光学装置が構成される。なお、表示コントローラー300、表示ドライバー360、表示パネル370はモジュールとして構成されずに個々の部品として電子機器に組み込まれてもよい。

0096

ユーザーインターフェース部330は、ユーザーからの種々の操作を受け付けインターフェース部である。例えば、ボタンマウスキーボード、表示パネル370に装着されたタッチパネル等で構成される。データインターフェース部340は、画像データや制御データの入出力を行うインターフェース部である。例えばUSB等の有線通信インターフェースや、或は無線LAN等の無線通信インターフェースである。記憶部320は、データインターフェース部340から入力された画像データを記憶する。或は、記憶部320は、CPU310や表示コントローラー300のワーキングメモリーとして機能する。CPU310は、電子機器の各部の制御処理や種々のデータ処理を行う。表示コントローラー300は表示ドライバー360の制御処理を行う。例えば、表示コントローラー300は、データインターフェース部340や記憶部320からCPU310を介して転送された画像データを、表示ドライバー360が受け付け可能な形式に変換し、その変換された画像データを表示ドライバー360へ出力する。CPU310は送信回路200を含み、表示コントローラー300は受信回路100を含み、送信回路200から受信回路100へLVDSのシリアルデータ伝送で画像データが転送される。表示ドライバー360は、表示コントローラー300から転送された画像データに基づいて表示パネル370を駆動する。

0097

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また受信回路、シリアルパラレル変換回路、回路装置、電気光学装置、電子機器の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

0098

10…シリアルパラレル変換回路、30…論理積回路、50…ロジック回路、
60…データ用セレクター、70…クロック生成回路、72…分周回路、
74…位相調整回路、80…クロック用セレクター、90…データラッチ回路、
100…受信回路、
110,120,130,140…受信用シリアルパラレル変換回路、
150…DLL回路、160…クロック出力回路、
170…サンプリングクロック生成回路、200…送信回路、
210,220,230,240…パラレルシリアル変換回路、
250…クロック出力回路、260…PLL回路、300…表示コントローラー、
310…CPU、320…記憶部、330…ユーザーインターフェース部、
340…データインターフェース部、350…電気光学装置、
360…表示ドライバー、370…表示パネル、400…回路装置、600…テスター、
CK,CKX…差動入力のクロック信号、CP1〜CP4,CPCK…コンパレーター、
D1,D1X…シリアルデータ信号、D2,D2X…シリアルデータ信号、
D3,D3X…シリアルデータ信号、D4,D4X…シリアルデータ信号、
RT[6:0]…パラレルデータ信号、RT[27:0]…パラレルデータ信号、
SPC1〜SPC4…第1〜第4のシリアルパラレル変換回路、
TOUT1…変換前シリアルデータ信号、TRCK…クロック信号、
TRT[6:0]…テスト用のパラレルデータ信号、
TRT[27:0]…テスト用のパラレルデータ信号、
TSCLK…テスト用のクロック信号、TSMODE…テストモード設定信号、
TTSCLK…テスト用クロック入力端子、TTSMODE…テストモード設定端子、
XRST…リセット信号

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