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技術 半導体スイッチング装置

出願人 富士電機株式会社
発明者 佐藤忠彦
出願日 2015年7月17日 (5年4ヶ月経過) 出願番号 2015-142617
公開日 2017年2月2日 (3年9ヶ月経過) 公開番号 2017-028779
状態 特許登録済
技術分野 電子的スイッチ1 電力変換一般
主要キーワード Nチャネル 半導体スイッチング装置 動作閾値 出力スイッチ回路 降下特性 補助出力 相反的 大電流領域
関連する未来課題
重要な関連分野

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図面 (13)

課題

並列に設けられたオンオフ動作特性の異なる複数種半導体スイッチング素子におけるサージ損失の低減を図った半導体スイッチング装置を提供する。

解決手段

オン・オフ動作特性の異なる複数種の半導体スイッチング素子を並列に備えて主電流をオン・オフするスイッチング回路部と、電流吹き出し端子と電流吸い込み端子とを備え、前記電流吹き出し端子および前記電流吸い込み端子から前記各半導体スイッチング素子一括してオン・オフする駆動信号を出力するドライバ回路と、このドライバ回路における前記電流吹き出し端子と前記電流吸い込み端子との間に介装されて前記各半導体スイッチング素子をオン・オフする動作タイミングを互いに異ならせるインピーダンス素子とを備える。

概要

背景

DC-DCコンバータ等のスイッチング電源装置モータを駆動するインバータ等の電力変換装置は、入力電力スイッチングする為の半導体スイッチング素子としてIGBTMOS-FET等の電力用半導体素子を用いて構成される。またこの種の半導体スイッチング装置においては、前記電力用半導体素子のオンオフ時に発生するサージスイッチング損失を低減することが強く望まれている。

従来、このような要望を満たすべく前記電力用半導体素子として、えんそう電圧を有すると共に大電流領域での電圧降下が小さいIGBTと、定抵抗特性を有するMOS-FETとを並列に用いることが提唱されている。

尚、前記えんそう電圧とは、図7においてIGBTの電圧・電流特性Aに示すよう低電圧領域Cにおいて電流を流すことのない電圧を指す。また前記定抵抗特性とは図7においてMOS-FETの電圧・電流特性Bに示すように、半導体素子(MOS-FET)に加わる電圧VDSがゼロから所定の電圧に亘って、そのオン抵抗に応じた電流を流す特性である。

ちなみに前記IGBTと前記MOS-FETとを並列に用いて構成される半導体スイッチング装置は、低電流領域においてはMOS-FETの定抵抗特性を利用すると共に、大電流領域においては主としてIGBTの低電圧降下特性を利用して入力電力をオン・オフ(スイッチング)するように構成される。このような構成の半導体スイッチング装置によれば、小電流から大電流に亘る負荷電力の変化に対して低損失なスイッチングを実現し、電力変換高効率化を図ることが可能となる。即ち、上記構成の半導体スイッチング装置においては、IGBTがオフするタイミングに先立ってMOS-FETがオンするようにタイミング制御することで、ターンオフ時間の長い前記IGBTでのスイッチング損失を低減している。

具体的には前記半導体スイッチング素子をオン・オフ駆動するドライバ回路1は、例えば図8に示すように高電位側電源低電位側電源との間に、直列に接続されてゲートプリドライバ2により相反的にオン・オフ制御される第1および第2のスイッチ素子3,4を備えて構成される。前記第1のスイッチ素子3は、例えばPチャネル型のMOS-FETからなり、半導体スイッチング素子をオン駆動するに必要な高電位の第1のゲート駆動電圧を前記高電位側電源から該ドライバ回路1の出力端子5に出力する役割を担う。また前記第2のスイッチ素子4は、例えばNチャネル型のMOS-FETからなり、前記半導体スイッチング素子をオフ駆動するに必要な低電位の第2のゲート駆動電圧を前記低電位側電源から該ドライバ回路1の出力端子5に出力する役割を担う。

前記ゲートプリドライバ2は、上述した第1および第2のスイッチ素子3,4を相反的にオン・オフすることで、前記出力端子5に高電位の前記第1のゲート駆動電圧または低電位の前記第2のゲート駆動電圧を択一的に出力する。IGBT6またはMOS-FET7からなる前記半導体スイッチング素子は、このように構成されたドライバ回路1から出力されるゲート駆動電圧を、その制御端子であるゲートに受けることでオン・オフ駆動される。

ここで特許文献1には、並列に設けられた前記IGBT6および前記MOS-FET7の各ゲートと前記出力端子5との間に設けられるゲート抵抗8a,8bの抵抗値に差をつけることが開示される。また、特許文献2には、スイッチング素子として並列に設けられた前記IGBT6および前記MOS-FET7について、スイッチング素子がオンする場合には前記IGBT6のオンタイミングを前記MOS-FET7のオンタイミングよりも遅くなるようにずらし、スイッチング素子がオフする場合には前記MOS-FET7のオフタイミングを前記IGBT6のオフタイミングよりも遅くなるようにずらすことにより、スイッチング損失を軽減する技術が開示されている。

両文献に開示された技術を適用して、具体的には前記IGBT6に対するゲート抵抗8aの抵抗値に比較して、前記MOS-FET7に対するゲート抵抗8bの抵抗値を大きくすることができる。

このように前記ゲート抵抗8a,8bの抵抗値に差をつけた回路によれば、前記IGBT6および前記MOS-FET7のオンタイミングやオフタイミングを調整することが可能となる。具体的には、例えば図8,9に示すように、前記ドライバ回路1から出力される前記第1のゲート駆動電圧により、先ず前記IGBT6をオフさせた後、前記MOS-FET7をオフさせることができる。この場合、前記IGBT6および前記MOS-FET7から構成されるスイッチにおけるオフ時のスイッチング損失を軽減することが可能となる。

また逆に、図示はしないが、前記IGBT6に対するゲート抵抗8aの抵抗値に比較して、前記MOS-FET7に対するゲート抵抗8bの抵抗値を小さくすれば、前記ドライバ回路1から出力される前記第2のゲート駆動電圧により、前記MOS-FET7をオンさせた後、前記IGBT6をオンさせることが可能となる。この結果、前記IGBT6および前記MOS-FET7から構成されるスイッチにおけるオン時のスイッチング損失を軽減することが可能となる。

しかし、図9に示す構成の回路では、半導体スイッチング素子のオン時またはオフ時のどちらか一方についてのみスイッチング損失を軽減できるのみであって、オン時とオフ時の両方についてスイッチング損失を軽減することはできない。

一方、上述したように並列に設けられた前記IGBT6および前記MOS-FET7の駆動方法とは異なり、図10に示すように前記ゲート抵抗8a,8bのそれぞれに対して該ゲート抵抗8a,8bよりも抵抗値の小さい抵抗9a,9bをダイオード10a,10bを介してそれぞれ並列に設ける。そして前記スイッチのオン時またはオフ時のどちらかの場合のみ、前記ダイオード10a,10bを介して前記ゲート抵抗の小さい抵抗9a,9bが作用するように構成することも可能である。

このように構成された回路によれば、前記ドライバ回路1から出力される前記第1のゲート駆動電圧を前記抵抗値の小さい抵抗9bを介して前記MOS-FET7のゲートに逸早く印加した後、前記第1のゲート駆動電圧を前記抵抗値の大きい抵抗8aを介して前記IGBT6のゲートに印加することができる。また前記ドライバ回路1から出力される前記第2のゲート駆動電圧については、前記抵抗値の小さい抵抗9aを介して前記IGBT6のゲートに逸早く印加した後、前記抵抗値の大きい抵抗8bを介して前記MOS-FET7のゲートに印加することができる。

この結果、図11に示すように前記第1のゲート駆動電圧により、先ず前記MOS-FET7をオンさせた後、前記IGBT6をオンさせることができ、また前記第2のゲート駆動電圧により前記IGBT6をオフさせた後、前記MOS-FET7をオフさせることが可能となる。またこのように構成された回路によれば、例えば図示しない電流検出手段により負荷短絡が検出されたとき、前記ダイオード10aと抵抗値の小さい前記抵抗9aを介して前記IGBT6のゲート・エミッタ間電圧を急速に低下させて該IGBT6を逸早くオフした後、前記MOS-FET7をオフすることができる。

しかしこの場合は図10から分かるように図8のドライブ回路構成に比べて、抵抗が2つ、並びにダイオードが2つ増加するため回路構成が複雑となり、また製造コストが増大することが否めない。

これに対して上述した二例と異なり、図12に示すように前記IGBT6および前記MOS-FET7のそれぞれに対応させて2つのドライバ回路1a,1bを並列に設け、これらのドライバ回路1a,1bを互いに関連させながら独立に駆動することで、前記IGBT6および前記MOS-FET7のオン・オフタイミングを独立に調整することも可能である。しかし、この図12に示す構成は、図8に示したドライブ回路の構成に比べ、回路構成が複雑となり、また製造コストが増大してしまう。

概要

並列に設けられたオン・オフ動作特性の異なる複数種の半導体スイッチング素子におけるサージや損失の低減をった半導体スイッチング装置を提供する。オン・オフ動作特性の異なる複数種の半導体スイッチング素子を並列に備えて主電流をオン・オフするスイッチング回路部と、電流吹き出し端子と電流吸い込み端子とを備え、前記電流吹き出し端子および前記電流吸い込み端子から前記各半導体スイッチング素子一括してオン・オフする駆動信号を出力するドライバ回路と、このドライバ回路における前記電流吹き出し端子と前記電流吸い込み端子との間に介装されて前記各半導体スイッチング素子をオン・オフする動作タイミングを互いに異ならせるインピーダンス素子とを備える。

目的

本発明はこのような事情を考慮してなされたもので、その目的は、並列に設けられた、例えばIGBTとMOS-FETとからなる複数種の半導体スイッチング素子のオン・オフ時に発生するサージやスイッチング損失を低減し得る簡易な構成の半導体スイッチング装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
1件

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請求項1

オンオフ動作特性の異なる複数種半導体スイッチング素子並列に備えて主電流をオン・オフするスイッチング回路部と、電流吹き出し端子と電流吸い込み端子とを備え、前記主電流のオン・オフを制御する制御信号に従って前記電流吹き出し端子から前記各半導体スイッチング素子をオンする駆動電圧を出力すると共に、前記電流吸い込み端子から前記各半導体スイッチング素子をオフする駆動電圧を出力するドライバ回路と、このドライバ回路における前記電流吹き出し端子と前記電流吸い込み端子との間に介装されて前記各半導体スイッチング素子をオン・オフする動作タイミングを互いに異ならせるインピーダンス素子とを具備したことを特徴とする半導体スイッチング装置

請求項2

前記ドライバ回路は、前記制御信号に従って前記第1の駆動電圧を前記電流吹き出し端子から出力する第1の出力スイッチ回路と、前記制御信号に従って前記第2の駆動電圧を前記電流吸い込み端子から出力する第2の出力スイッチ回路とを備えたものである請求項1に記載の半導体スイッチング装置。

請求項3

並列に設けられて前記ドライバ回路により一括してオン・オフ駆動される前記複数種の半導体スイッチング素子の1つはIGBTであり、他の半導体スイッチング素子はMOS-FETである請求項1に記載の半導体スイッチング装置。

請求項4

前記第1の駆動電圧は、前記複数種の半導体スイッチング素子のそれぞれをオンするに必要な高電位ゲート駆動電圧であって、前記第2の駆動電圧は前記複数種の半導体スイッチング素子のそれぞれをオフするに必要な前記第1の駆動電圧よりも低い低電位のゲート駆動電圧である請求項1に記載の半導体スイッチング装置。

請求項5

オン・オフ動作特性を異にする第1および第2のスイッチング素子を並列に備えて主電流をオン・オフするスイッチング回路部と、電流吹き出し端子と電流吸い込み端子とを備え、前記主電流のオン・オフを制御する制御信号に従って前記電流吹き出し端子から前記第1および第2の半導体スイッチング素子をそれぞれオンする第1の駆動電圧を出力すると共に、前記電流吸い込み端子から前記第1および第2の半導体スイッチング素子をそれぞれオフする第2の駆動電圧を出力するドライバ回路と、このドライバ回路における前記電流吹き出し端子と前記電流吸い込み端子との間に介装されて前記第1および第2の半導体スイッチング素子をオン・オフする動作タイミングを互いに異ならせるタイミング調整用抵抗素子とを具備したことを特徴とする半導体スイッチング装置。

請求項6

前記第1および第2のスイッチング素子の一方はIGBTであって、他方はMOS-FETである請求項5に記載の半導体スイッチング装置。

請求項7

前記ドライバ回路は、前記制御信号に従って前記第1の駆動電圧を前記電流吹き出し端子に出力する第1の出力スイッチ回路と、前記制御信号に従って前記第1の出力スイッチ回路に相反して前記第2の駆動電圧を前記電流吸い込み端子に出力する第2の出力スイッチ回路とを備えたものである請求項5に記載の半導体スイッチング装置。

請求項8

前記第1の駆動電圧は、前記第1のおよび第2の半導体スイッチング素子をそれぞれオンするに必要な高電位のゲート駆動電圧であって、前記第2の電圧は前記第1および第2の半導体スイッチング素子をそれぞれオフするに必要な前記第1の駆動電圧よりも低い低電位のゲート駆動電圧である請求項5に記載の半導体スイッチング装置。

請求項9

前記ドライバ回路は、前記制御信号に従って前記第1の駆動電圧を前記電流吹き出し端子に出力する第1の出力スイッチ回路と、前記制御信号に従って前記第1の出力スイッチ回路に相反して前記第2の駆動電圧を前記電流吸い込み端子に出力する第2の出力スイッチ回路と、前記制御信号に従って前記第1の出力スイッチ回路に相反して前記第2の駆動電圧を前記電流吹き出し端子に出力する第3の出力スイッチ回路とを備えたものである請求項5に記載の半導体スイッチング装置。

請求項10

前記第3の出力スイッチ回路は、前記電流吸い込み端子からの前記第2の駆動電圧の出力に伴って前記第1の半導体スイッチング素子がオフされる前に前記第2の駆動電圧を前記電流吹き出し端子に出力するものである請求項9に記載の半導体スイッチング装置。

請求項11

前記第3の出力スイッチ回路は、前記第2の出力スイッチ回路のオンに伴って、前記第1の半導体スイッチング素子がオフされた後に前記電流吹き出し端子から前記第2の駆動電圧を出力して該第1の半導体スイッチング素子をオフ状態に保つものである請求項9に記載の半導体スイッチング装置。

請求項12

オン・オフ動作特性を異にする第1および第2のスイッチング素子を並列に備えて主電流をオン・オフするスイッチング回路部と、前記第1および第2の半導体スイッチング素子のオン・オフを制御する制御信号に従って前記第1の半導体スイッチング素子をオン・オフする駆動電圧を第1の出力端子から出力する第1のドライバ回路と、前記制御信号に従って前記第2の半導体スイッチング素子をオン・オフする駆動電圧を第2の出力端子から出力する第2のドライバ回路と、前記第1のドライバ回路が備えた第1の出力端子と、前記第2のドライバ回路が備えた第2の出力端子との間に介装されて前記第1および第2の半導体スイッチング素子をオン・オフする動作タイミングを互いに異ならせるタイミング調整用容量素子とを具備したことを特徴とする半導体スイッチング装置。

請求項13

前記第1のドライバ回路は、前記制御信号に従って前記第1の半導体スイッチング素子をオンするに必要な第1の駆動電圧を前記第1の出力端子から出力する第1のスイッチ回路と、前記第1の駆動電圧に代えて前記第1の半導体スイッチング素子をオフするに必要な第2の駆動電圧を前記第1の出力端子から出力する第2のスイッチ回路とを備え、前記第2のドライバ回路は、前記制御信号に従って前記第2の半導体スイッチング素子をオンするに必要な第3の駆動電圧を前記第2の出力端子から出力する第3のスイッチ回路と、前記第3の駆動電圧に代えて前記第2の半導体スイッチング素子をオフするに必要な第4の駆動電圧を前記第2の出力端子から出力する第4のスイッチ回路とを備えている請求項12に記載の半導体スイッチング装置。

請求項14

前記第1の駆動電圧は、前記第1の半導体スイッチング素子をオンするに必要な高電位のゲート駆動電圧であり、前記第2の駆動電圧は前記第1の半導体スイッチング素子をオフするに必要な前記第1の電圧よりも低い低電位のゲート駆動電圧であって、前記第3の駆動電圧は、前記第2の半導体スイッチング素子をオンするに必要な高電位のゲート駆動電圧であり、前記第4の駆動電圧は、前記第2の半導体スイッチング素子をオフするに必要な前記第3の駆動電圧よりも低い低電位のゲート駆動電圧である請求項12に記載の半導体スイッチング装置。

請求項15

前記第1のスイッチング素子はIGBTであって、前記第2のスイッチング素子はMOS-FETである請求項12に記載の半導体スイッチング装置。

請求項16

前記第1のスイッチ回路は、前記タイミング調整用容量素子に蓄積された電荷の逆流を阻止する逆流防止用ダイオードを介して前記第1の駆動電圧を前記第1のドライバ回路の出力端子に出力するものである請求項13に記載の半導体スイッチング装置。

請求項17

前記タイミング調整用容量素子は、第5のスイッチ回路を介して前記第1および第2のドライバ回路の出力端子間から選択的に切り離し可能に設けられる請求項13に記載の半導体スイッチング装置。

技術分野

0001

本発明は、オンオフ動作特性の異なる複数種半導体スイッチング素子、例えばIGBTMOS-FETとを並列に設けて構成されたパワー半導体装置係り、特に前記複数種の半導体スイッチング素子のオン・オフ時に発生するサージスイッチング損失を低減することのできる簡易な構成の半導体スイッチング装置に関する。

背景技術

0002

DC-DCコンバータ等のスイッチング電源装置モータを駆動するインバータ等の電力変換装置は、入力電力スイッチングする為の半導体スイッチング素子としてIGBTやMOS-FET等の電力用半導体素子を用いて構成される。またこの種の半導体スイッチング装置においては、前記電力用半導体素子のオン・オフ時に発生するサージやスイッチング損失を低減することが強く望まれている。

0003

従来、このような要望を満たすべく前記電力用半導体素子として、えんそう電圧を有すると共に大電流領域での電圧降下が小さいIGBTと、定抵抗特性を有するMOS-FETとを並列に用いることが提唱されている。

0004

尚、前記えんそう電圧とは、図7においてIGBTの電圧・電流特性Aに示すよう低電圧領域Cにおいて電流を流すことのない電圧を指す。また前記定抵抗特性とは図7においてMOS-FETの電圧・電流特性Bに示すように、半導体素子(MOS-FET)に加わる電圧VDSがゼロから所定の電圧に亘って、そのオン抵抗に応じた電流を流す特性である。

0005

ちなみに前記IGBTと前記MOS-FETとを並列に用いて構成される半導体スイッチング装置は、低電流領域においてはMOS-FETの定抵抗特性を利用すると共に、大電流領域においては主としてIGBTの低電圧降下特性を利用して入力電力をオン・オフ(スイッチング)するように構成される。このような構成の半導体スイッチング装置によれば、小電流から大電流に亘る負荷電力の変化に対して低損失なスイッチングを実現し、電力変換高効率化を図ることが可能となる。即ち、上記構成の半導体スイッチング装置においては、IGBTがオフするタイミングに先立ってMOS-FETがオンするようにタイミング制御することで、ターンオフ時間の長い前記IGBTでのスイッチング損失を低減している。

0006

具体的には前記半導体スイッチング素子をオン・オフ駆動するドライバ回路1は、例えば図8に示すように高電位側電源低電位側電源との間に、直列に接続されてゲートプリドライバ2により相反的にオン・オフ制御される第1および第2のスイッチ素子3,4を備えて構成される。前記第1のスイッチ素子3は、例えばPチャネル型のMOS-FETからなり、半導体スイッチング素子をオン駆動するに必要な高電位の第1のゲート駆動電圧を前記高電位側電源から該ドライバ回路1の出力端子5に出力する役割を担う。また前記第2のスイッチ素子4は、例えばNチャネル型のMOS-FETからなり、前記半導体スイッチング素子をオフ駆動するに必要な低電位の第2のゲート駆動電圧を前記低電位側電源から該ドライバ回路1の出力端子5に出力する役割を担う。

0007

前記ゲートプリドライバ2は、上述した第1および第2のスイッチ素子3,4を相反的にオン・オフすることで、前記出力端子5に高電位の前記第1のゲート駆動電圧または低電位の前記第2のゲート駆動電圧を択一的に出力する。IGBT6またはMOS-FET7からなる前記半導体スイッチング素子は、このように構成されたドライバ回路1から出力されるゲート駆動電圧を、その制御端子であるゲートに受けることでオン・オフ駆動される。

0008

ここで特許文献1には、並列に設けられた前記IGBT6および前記MOS-FET7の各ゲートと前記出力端子5との間に設けられるゲート抵抗8a,8bの抵抗値に差をつけることが開示される。また、特許文献2には、スイッチング素子として並列に設けられた前記IGBT6および前記MOS-FET7について、スイッチング素子がオンする場合には前記IGBT6のオンタイミングを前記MOS-FET7のオンタイミングよりも遅くなるようにずらし、スイッチング素子がオフする場合には前記MOS-FET7のオフタイミングを前記IGBT6のオフタイミングよりも遅くなるようにずらすことにより、スイッチング損失を軽減する技術が開示されている。

0009

両文献に開示された技術を適用して、具体的には前記IGBT6に対するゲート抵抗8aの抵抗値に比較して、前記MOS-FET7に対するゲート抵抗8bの抵抗値を大きくすることができる。

0010

このように前記ゲート抵抗8a,8bの抵抗値に差をつけた回路によれば、前記IGBT6および前記MOS-FET7のオンタイミングやオフタイミングを調整することが可能となる。具体的には、例えば図8,9に示すように、前記ドライバ回路1から出力される前記第1のゲート駆動電圧により、先ず前記IGBT6をオフさせた後、前記MOS-FET7をオフさせることができる。この場合、前記IGBT6および前記MOS-FET7から構成されるスイッチにおけるオフ時のスイッチング損失を軽減することが可能となる。

0011

また逆に、図示はしないが、前記IGBT6に対するゲート抵抗8aの抵抗値に比較して、前記MOS-FET7に対するゲート抵抗8bの抵抗値を小さくすれば、前記ドライバ回路1から出力される前記第2のゲート駆動電圧により、前記MOS-FET7をオンさせた後、前記IGBT6をオンさせることが可能となる。この結果、前記IGBT6および前記MOS-FET7から構成されるスイッチにおけるオン時のスイッチング損失を軽減することが可能となる。

0012

しかし、図9に示す構成の回路では、半導体スイッチング素子のオン時またはオフ時のどちらか一方についてのみスイッチング損失を軽減できるのみであって、オン時とオフ時の両方についてスイッチング損失を軽減することはできない。

0013

一方、上述したように並列に設けられた前記IGBT6および前記MOS-FET7の駆動方法とは異なり、図10に示すように前記ゲート抵抗8a,8bのそれぞれに対して該ゲート抵抗8a,8bよりも抵抗値の小さい抵抗9a,9bをダイオード10a,10bを介してそれぞれ並列に設ける。そして前記スイッチのオン時またはオフ時のどちらかの場合のみ、前記ダイオード10a,10bを介して前記ゲート抵抗の小さい抵抗9a,9bが作用するように構成することも可能である。

0014

このように構成された回路によれば、前記ドライバ回路1から出力される前記第1のゲート駆動電圧を前記抵抗値の小さい抵抗9bを介して前記MOS-FET7のゲートに逸早く印加した後、前記第1のゲート駆動電圧を前記抵抗値の大きい抵抗8aを介して前記IGBT6のゲートに印加することができる。また前記ドライバ回路1から出力される前記第2のゲート駆動電圧については、前記抵抗値の小さい抵抗9aを介して前記IGBT6のゲートに逸早く印加した後、前記抵抗値の大きい抵抗8bを介して前記MOS-FET7のゲートに印加することができる。

0015

この結果、図11に示すように前記第1のゲート駆動電圧により、先ず前記MOS-FET7をオンさせた後、前記IGBT6をオンさせることができ、また前記第2のゲート駆動電圧により前記IGBT6をオフさせた後、前記MOS-FET7をオフさせることが可能となる。またこのように構成された回路によれば、例えば図示しない電流検出手段により負荷短絡が検出されたとき、前記ダイオード10aと抵抗値の小さい前記抵抗9aを介して前記IGBT6のゲート・エミッタ間電圧を急速に低下させて該IGBT6を逸早くオフした後、前記MOS-FET7をオフすることができる。

0016

しかしこの場合は図10から分かるように図8ドライブ回路構成に比べて、抵抗が2つ、並びにダイオードが2つ増加するため回路構成が複雑となり、また製造コストが増大することが否めない。

0017

これに対して上述した二例と異なり、図12に示すように前記IGBT6および前記MOS-FET7のそれぞれに対応させて2つのドライバ回路1a,1bを並列に設け、これらのドライバ回路1a,1bを互いに関連させながら独立に駆動することで、前記IGBT6および前記MOS-FET7のオン・オフタイミングを独立に調整することも可能である。しかし、この図12に示す構成は、図8に示したドライブ回路の構成に比べ、回路構成が複雑となり、また製造コストが増大してしまう。

先行技術

0018

特開平4−354156号公報
特開2002−165439号公報

発明が解決しようとする課題

0019

ところで前記IGBT6および前記MOS-FET7をオン・オフする動作タイミングを調整する場合には、前記IGBT6および前記MOS-FET7の素子特性バラつきや、動作閾値温度特性を考慮して前記ゲート抵抗8a,8b等の抵抗値を設定することが必要である。またこのような素子特性に起因する変動要素を見込んで前記IGBT6および前記MOS-FET7の動作タイミングの最適化を図るには、例えば前記IGBT6および前記MOS-FET7の素子構造をそれぞれ工夫する等して前記IGBT6の動作閾値を高くし、また前記MOS-FET7の動作閾値を低くすることが必要となる。

0020

しかしながら前記IGBT6に対する動作閾値を高くした場合には、第1のゲート駆動電圧を十分に高くすることが必要となり、仮に第1のゲート駆動電圧が低い場合には前記IGBT6をオン駆動することができなくなる恐れが生じる。また前記MOS-FET7の動作閾値を低くした場合には、該MOS-FET7のオフ時のゲート電圧と動作閾値との差が小さくなる。すると前記MOS-FET7に対するノイズマージンが低下し、ゲート駆動信号重畳したノイズによって前記MOS-FET7が誤動作する恐れが生じる。

0021

更には2つのドライバ回路1a,1bを並列に設けた場合には、半導体スイッチング装置の構成が大掛かりで複雑なものとなり、コストアップ要因となることが否めない。

0022

本発明はこのような事情を考慮してなされたもので、その目的は、並列に設けられた、例えばIGBTとMOS-FETとからなる複数種の半導体スイッチング素子のオン・オフ時に発生するサージやスイッチング損失を低減し得る簡易な構成の半導体スイッチング装置を提供することにある。

課題を解決するための手段

0023

上述した目的を達成するべく本発明に係る半導体スイッチング装置は、
オン・オフ動作特性の異なる複数種の半導体スイッチング素子、例えばIGBTとMOS-FETとを並列に備えて主電流をオン・オフするスイッチング回路部と、
電流吹き出し端子と電流吸い込み端子とを備え、前記主電流のオン・オフを制御する制御信号に従って前記電流吹き出し端子から前記各半導体スイッチング素子をオンするに必要な第1の駆動電圧を出力すると共に、前記電流吸い込み端子から前記各半導体スイッチング素子をオフするに必要な第2の駆動電圧を出力するドライバ回路と、
このドライバ回路における前記電流吹き出し端子と前記電流吸い込み端子との間に介装されて前記各半導体スイッチング素子をオン・オフする動作タイミングを互いに異ならせるインピーダンス素子
を備えたことを特徴としている。

0024

好ましくは前記ドライバ回路は、前記制御信号に従って前記第1の駆動電圧を前記電流吹き出し端子から出力する第1の出力スイッチ回路と、前記制御信号に従って前記第2の駆動電圧を前記電流吸い込み端子から出力する第2の出力スイッチ回路とを備えて構成される。

0025

ちなみに前記第1の駆動電圧は、前記複数種の半導体スイッチング素子のそれぞれをオンするに必要な高電位のゲート駆動電圧であって、前記第2の駆動電圧は前記複数種の半導体スイッチング素子のそれぞれをオフするに必要な前記第1の駆動電圧よりも低い低電位のゲート駆動電圧である。

0026

具体的には本発明に係る第1の半導体スイッチング装置は、
前記ドライバ回路における前記電流吹き出し端子と前記電流吸い込み端子との間に介装されて前記第1および第2の半導体スイッチング素子をオン・オフする動作タイミングを互いに異ならせるインピーダンス素子としてタイミング調整用抵抗素子を備えたことを特徴としている。

0027

尚、前記ドライバ回路は、前記制御信号に従って前記第1の駆動電圧を前記電流吹き出し端子に出力する第1の出力スイッチ回路と、
前記制御信号に従って前記第1の出力スイッチ回路に相反して前記第2の駆動電圧を前記電流吸い込み端子に出力する第2の出力スイッチ回路と、
更に前記制御信号に従って前記第1の出力スイッチ回路に相反して前記第2の駆動電圧を前記電流吹き出し端子に出力する第3の出力スイッチ回路と
を備えたものでも良い。

0028

ちなみに前記第3の出力スイッチ回路は、前記電流吸い込み端子からの前記第2の電圧の出力に伴って前記第1の半導体スイッチング素子がオフされる前に該第1の半導体スイッチング素子をオフするに必要な前記第2の駆動電圧を前記電流吹き出し端子に出力するように構成される。

0029

或いは前記第3の出力スイッチ回路は、前記第2の出力スイッチ回路のオンに伴って、前記第1の半導体スイッチング素子がオフされた後に前記電流吹き出し端子から前記第2の駆動電圧を出力して該第1の半導体スイッチング素子をオフ状態に保つように構成される。

0030

また本発明に係る第2の半導体スイッチング装置は、
オン・オフ動作特性を異にする第1および第2のスイッチング素子、例えばIGBTとMOS-FETとを並列に備えて主電流をオン・オフするスイッチング回路部と、
前記第1および第2の半導体スイッチング素子のオン・オフを制御する制御信号に従って前記第1の半導体スイッチング素子をオン・オフする駆動電圧を第1の出力端子から出力する第1のドライバ回路と、
制御信号に従って前記第2の半導体スイッチング素子をオン・オフする駆動電圧を第2の出力端子から出力する第2のドライバ回路と、
前記第1のドライバ回路が備えた第1の出力端子と、前記第2のドライバ回路が備えた第2の出力端子との間に介装されて前記第1および第2の半導体スイッチング素子をオン・オフする動作タイミングを互いに異ならせるタイミング調整用容量素子
を備えたことを特徴としている。

0031

好ましくは前記第1のドライバ回路は、前記制御信号に従って前記第1の半導体スイッチング素子をオンするに必要な第1の駆動電圧を前記第1の出力端子から出力する第1のスイッチ回路と、前記第1の駆動電圧に代えて前記第1の半導体スイッチング素子をオフするに必要な第2の駆動電圧を前記第1の出力端子から出力する第2のスイッチ回路とを備え、
また前記第2のドライバ回路は、前記制御信号に従って前記第2の半導体スイッチング素子をオンするに必要な第3の駆動電圧を前記第2の出力端子から出力する第3のスイッチ回路と、前記第3の駆動電圧に代えて前記第2の半導体スイッチング素子をオフするに必要な第4の駆動電圧を前記第2の出力端子から出力する第4のスイッチ回路とを備えて構成される。

0032

ちなみに前記第1の駆動電圧は、前記第1の半導体スイッチング素子をオンするに必要な高電位のゲート駆動電圧であり、前記第2の駆動電圧は前記第1の半導体スイッチング素子をオフするに必要な前記第1の駆動電圧よりも低い低電位のゲート駆動電圧である。更に前記第3の駆動電圧は、前記第2の半導体スイッチング素子をオンするに必要な高電位のゲート駆動電圧であり、前記第4の駆動電圧は、前記第2の半導体スイッチング素子をオフするに必要な前記第3の駆動電圧よりも低い低電位のゲート駆動電圧である。

0033

好ましくは前記第3のスイッチ回路は、前記タイミング調整用容量素子に蓄積された電荷の逆流を阻止する逆流防止用ダイオードを介して前記第3の駆動電圧を前記第2のドライバ回路の出力端子に出力するように構成される。また前記タイミング調整用容量素子は、第5のスイッチ回路を介して前記第1および第2のドライバ回路の出力端子間から選択的に切り離し可能に設けられる。

発明の効果

0034

本発明に係る半導体スイッチング装置においては、並列に設けられた複数種の半導体スイッチング素子(例えばIGBTとMOS-FET)をオン・オフする駆動電圧を出力するドライバ回路に、前記各半導体スイッチング素子をオンするに必要な第1の駆動電圧を出力する為の電流吹き出し端子と、前記各半導体スイッチング素子をオフするに必要な第2の駆動電圧を出力する為の電流吸い込み端子とを独立に設ける。そしてこれらの電流吹き出し端子と電流吸い込み端子との間にインピーダンス素子を介装すると言う簡易な構成を採用するだけで前記各半導体スイッチング素子をオン・オフする動作タイミングを互いに異ならせることができる。

0035

特に前記インピーダンス素子としてタイミング調整用抵抗素子を用いるだけで、前記電流吹き出し端子から出力される前記第1の駆動電圧、および前記電流吸い込み端子から出力される前記第2の駆動電圧が前記各半導体スイッチング素子の制御端子(ゲート)にそれぞれ加わるまでの時間に差をつけることができる。換言すれば前記各半導体スイッチング素子の制御端子(ゲート)にそれぞれ加わる電圧が、前記電流吹き出し端子から出力される前記第1の駆動電圧に達するまでの時間、また前記電流吸い込み端子から出力される前記第2の駆動電圧に達するまでの時間に差をつけることができる。この結果、前記各半導体スイッチング素子の動作閾値を変更することなく、各半導体スイッチング素子がオン・オフする動作タイミングを容易に、且つ確実に異ならせることができるので、簡易な構成でありながら前記各半導体スイッチング素子のオン・オフ時に発生するサージやスイッチング損失を効果的に低減することが可能となる。

0036

また前記複数種の半導体スイッチング素子(例えばIGBTとMOS-FET)をそれぞれオン・オフする為の第1および第2のドライバ回路を用いる場合には、これらの各ドライバ回路の出力端子間にタイミング調整用容量素子を介装するだけで、該タイミング調整用容量素子の充放電を利用して前記各半導体スイッチング素子のオン・オフタイミングを容易に異ならせることができる。

0037

具体的には前記タイミング調整用容量素子の充放電電圧を利用して、例えばMOS-FETのゲートに加えられる駆動電圧を、前記第1のドライバ回路から出力される第1の駆動電圧よりも高くすることができる。換言すれば前記IGBTのゲートに加えられる駆動電圧を前記MOS-FETのゲートに加えられる駆動電圧よりも低くすることができる。この結果、前記IGBTがオンする前に前記MOS-FETを確実にオンさせることが可能となり、また前記IGBTがオフした後に前記MOS-FETをオフすることが可能となる。従って第1および第2のドライバ回路の出力端子間にタイミング調整用容量素子を介装すると言う簡易な構成でありながら前記IGBTとMOS-FETのオン・オフ動作タイミングを異ならせることができ、前記IGBTでのスイッチング損失を確実に低減することが可能となる等の実用上多大なる効果が奏せられる。

図面の簡単な説明

0038

本発明の第1の実施形態に係る半導体スイッチング装置の要部概略構成図。
図1に示す半導体スイッチング装置の概略的な動作を示す図。
本発明の第2の実施形態に係る半導体スイッチング装置の要部概略構成図。
図3に示す半導体スイッチング装置の概略的な動作を示す図。
本発明の第3の実施形態に係る半導体スイッチング装置の要部概略構成図。
図5に示す半導体スイッチング装置の概略的な動作を示す図。
IGBTおよびMOS-FETの各電圧・電流特性を示す図。
従来の半導体スイッチング装置の構成例を示す図。
図8に示す半導体スイッチング装置の概略的な動作を示す図。
従来の半導体スイッチング装置の別の構成例を示す図。
図10に示す半導体スイッチング装置の概略的な動作を示す図。
従来の半導体スイッチング装置の更に別の構成例を示す図。

実施例

0039

以下、図面を参照して本発明の実施形態に係る半導体スイッチング装置について、複数種の半導体スイッチング素子としてIGBTとMOS-FETとを並列に用いて主電流をスイッチングする装置を例に説明する。

0040

図1は本発明の第1の実施形態に係る半導体スイッチング装置の要部概略構成図で、6はIGBTであり、7はIGBT6と並列に設けられたMOS-FETである。また図中8a,8bは、前記IGBT6および前記MOS-FET7のゲートにそれぞれ接続されたゲート抵抗である。

0041

この第1の実施形態に係る半導体スイッチング装置が特徴とするところは、図1にその要部概略構成を示すように、前記IGBT6および前記MOS-FET7をそれぞれオン・オフするドライバ回路1の駆動電圧の出力端子として、前記IGBT6および前記MOS-FET7をオンする為の第1の駆動電圧を出力する電流吹き出し端子11と、前記IGBT6および前記MOS-FET7をオフする為の第2の駆動電圧を出力する電流吸い込み端子12とに分けて互いに独立に設け、これらの電流吹き出し端子11と電流吸い込み端子12との間にタイミング調整用抵抗素子13を介装した点にある。

0042

ちなみに前記電流吹き出し端子11には、前記ゲート抵抗8bを介して前記MOS-FET7のゲートが接続され、また前記電流吸い込み端子12には、前記ゲート抵抗8aを介して前記IGBT6のゲートが接続される。

0043

即ち、本発明の第1の実施形態に係る半導体スイッチング装置におけるドライバ回路1は、図1に示すように電流吹き出し端子11と電流吸い込み端子12とを備える。前記電流吹き出し端子11は、ゲートプリドライバ2が出力する制御信号に従って前記IGBT6および前記MOS-FET7をオンする為の第1の駆動電圧を出力する役割を担う。また前記電流吸い込み端子12は、前記ゲートプリドライバ2が出力する制御信号に従って前記IGBT6および前記MOS-FET7をオフする為の第2の駆動電圧を出力する役割を担う。

0044

ここで前記第1の駆動電圧は、前記IGBT6および前記MOS-FET7をそれぞれオンするに必要な高電位のゲート駆動電圧であって、第1の出力スイッチ回路を介して前記電流吹き出し端子11に出力される。この第1の出力スイッチ回路は、所定の高電位側電源と前記電流吹き出し端子11との間に介装されて前記ゲートプリドライバ2が出力する制御信号を受けてオン・オフする第1のスイッチ素子3によって構成される。即ち、前記第1のスイッチ素子3は、前記制御信号に従って前記第1の駆動電圧を出力する為の前記第1の出力スイッチ回路を構成する。

0045

また前記第2の駆動電圧は、前記IGBT6および前記MOS-FET7をそれぞれオフするに必要な、前記第1の駆動電圧よりも低電位のゲート駆動電圧であって、第2の出力スイッチ回路を介して前記電流吸い込み端子12に出力される。この第2の出力スイッチ回路は、所定の低電位側電源、具体的には、例えば接地電位と前記電流吹き出し端子11との間に介装されて前記ゲートプリドライバ2が出力する制御信号を受けてオン・オフする第2のスイッチ素子4によって構成される。換言すれば前記第2のスイッチ素子4は、前記制御信号に従って前記第1の駆動電圧と相反して前記第2の駆動電圧を出力する為の前記第2の出力スイッチ回路を構成する。

0046

このような前記電流吹き出し端子11と前記電流吸い込み端子12とを備えて構成されるドライバ回路1は、図8および図10にそれぞれ示した従来のドライバ回路1において直列に接続された前記第1および第2のスイッチ素子3,4を切り離し、これらの第1および第2のスイッチ素子3,4の電圧出力側を前記電流吹き出し端子11と前記電流吸い込み端子12とにそれぞれ別個に接続したものに相当する。

0047

そして前記電流吹き出し端子11には、前記ゲート抵抗8bを介して前記MOS-FET7のゲートが接続され、また前記電流吸い込み端子12には、前記ゲート抵抗8aを介して前記IGBT6のゲートが接続される。更に前記電流吹き出し端子11と前記電流吸い込み端子12との間には前記タイミング調整用抵抗素子13が介装される。この結果、前記MOS-FET7のゲートが前記ゲート抵抗8bから前記タイミング調整用抵抗素子13を直列に介して前記電流吸い込み端子12に接続される。また前記IGBT6のゲートが前記ゲート抵抗8aから前記タイミング調整用抵抗素子13を直列に介して前記電流吹き出し端子11に接続される。

0048

かくしてこのように構成された半導体スイッチング装置によれば、前記制御信号に応じて前記IGBT6および前記MOS-FET7をそれぞれオンする場合には、前記第1のスイッチ素子3を介して前記電流吹き出し端子11に前記第1の駆動電圧が加えられる。そして前記電流吹き出し端子11に加えられた前記第1の駆動電圧は、前記ゲート抵抗8bを介して前記MOS-FET7のゲートに印加されると共に、前記タイミング調整用抵抗素子13と前記ゲート抵抗8aとを直列に介して前記IGBT6のゲートに印加される。

0049

これに対して前記制御信号に応じて前記IGBT6および前記MOS-FET7をそれぞれオフする場合には、前記第2のスイッチ素子4を介して前記電流吸い込み端子12に前記第2の駆動電圧が加えられる。そして前記電流吸い込み端子12に加えられた前記第2の駆動電圧は、前記ゲート抵抗8aを介して前記IGBT6のゲートに印加されると共に、前記タイミング調整用抵抗素子13と前記ゲート抵抗8bとを直列に介して前記MOS-FET7のゲートに印加される。

0050

すると前記IGBT6および前記MOS-FET7の各ゲートにそれぞれ加えられる前記第1の駆動電圧および第2の駆動電圧は、図2に示すように所定の時間遅れを以て変化する。即ち、前記IGBT6および前記MOS-FET7をオンする際に前記MOS-FET7のゲートに加わる駆動電圧は、前記IGBT6のゲートに加わる駆動電圧よりも急峻に立上がる。また前記IGBT6および前記MOS-FET7をオフする際に前記MOS-FET7のゲートに加わる駆動電圧は、前記IGBT6のゲートに加わる駆動電圧よりも緩やかに立下がる。

0051

この結果、図2に示すように前記電流吹き出し端子11を介する前記第1の駆動電圧の出力によって前記MOS-FET7がオンした後に前記IGBT6がオンし、また前記電流吸い込み端子12を介する前記第2の駆動電圧の出力によって前記IGBT6がオフした後に前記MOS-FET7がオフすることになる。従って、例えば素子構造を工夫する等して前記IGBT6および前記MOS-FET7の各動作閾値を変化しなくても、前記タイミング調整用抵抗素子13によって前記IGBT6および前記MOS-FET7のオン・オフ動作のタイミングを所定の時間差を持たせることができ、前記IGBT6におけるスイッチング損失を確実に減少させることが可能となる。

0052

しかも前記電流吹き出し端子11と前記電流吸い込み端子12との間に前記タイミング調整用抵抗素子13を介装すると言う簡易な構成にて、並列に設けられた前記IGBT6と前記MOS-FET7とをそれぞれ安定にオン・オフ駆動しながら、そのスイッチング損失を確実に低減し得ると言う実用上多大なる効果が奏せられる。

0053

次に図3を参照して、本発明の第2の実施形態に係る半導体スイッチング装置について説明する。この第2の実施形態に係る半導体スイッチング装置は、図1に示した構成のドライバ回路1に、更に前記制御信号に従って前記第1の出力スイッチ回路に相反して前記第2の駆動電圧を前記電流吹き出し端子11に出力する第3の出力スイッチ回路を設けたものである。この第3の出力スイッチ回路は、前記第2のスイッチ素子4として構成される前述した第2の出力スイッチ回路と同様に、前記IGBT6および前記MOS-FET7をオフする際に前記ゲートプリドライバ2が出力する制御信号を受けてオンする第3のスイッチ素子14により構成される。

0054

ちなみに前記第3のスイッチ素子14は、前記第1の出力スイッチ回路を構成する前記第1のスイッチ素子3に直列に接続されて、前記IGBT6および前記MOS-FET7をオフする為の第2の駆動電圧を出力する低電位側電源との間に設けられる。従って前記電流吹き出し端子11には、前記第1の出力スイッチ回路(第1のスイッチ素子3)または前記第3の出力スイッチ回路(第3のスイッチ素子14)を選択的に介して前記第1の駆動電圧または第2の駆動電圧が出力される。そしてこの第2の実施形態においても前記電流吹き出し端子11と前記電流吸い込み端子12との間にタイミング調整用抵抗素子13が介装される。

0055

このように構成された半導体スイッチング装置によれば、図4に示すように前記IGBT6および前記MOS-FET7をオフする際、前記電流吸い込み端子12から出力される前記第2の駆動電圧によって前記MOS-FET7がオフする前に、前記第3の出力スイッチ回路(第3のスイッチ素子14)のオンに伴って前記電流吹き出し端子12から出力される前記第2の駆動電圧により前記MOS-FET7を強制的にオフすることができる。

0056

換言すれば前記電流吸い込み端子12から出力される前記第2の駆動電圧により前記IGBT6がオフした後に前記第3の出力スイッチ回路をオンすることで、前記電流吸い込み端子12から前記タイミング調整用抵抗素子13を介して前記MOS-FET7のゲートに与えられる前記第2の駆動電圧に代えて、前記電流吹き出し端子11から出力される第2の駆動電圧により前記MOS-FET7をオフすることが可能となる。また前記電流吹き出し端子11から出力する前記第2の駆動電圧により前記MOS-FET7のオフ状態を安定に保つことが可能となる。

0057

従って前記第3の出力スイッチ回路を備えれば、例えば負荷の短絡等のような装置の異常状態などが検出されて前記IGBT6と共に前記MOS-FET7を直ちにオフしたい場合に、両スイッチを逸早くオフすることができる。そして前記IGBT6および前記MOS-FET7を短絡電流から保護すると共に、半導体スイッチング装置自体を効果的に保護することが可能となる。

0058

次に本発明の別の実施形態について、図5を参照して説明する。
図5は本発明の別の実施形態に係る半導体スイッチング装置の要部概略構成を示している。この実施形態に係る半導体スイッチング装置は、図12に示した従来の半導体スイッチング装置と同様に、並列に設けられた第1および第2の半導体スイッチング素子としてのIGBT6およびMOS-FET7をオン・オフを制御する制御信号に従って前記IGBT6をオン・オフする駆動電圧を出力する第1のドライバ回路1aと、前記制御信号に従って前記MOS-FET7をオン・オフする駆動電圧を出力する第2のドライバ回路1bとを備えて構成される。尚、これらの第1および第2のドライバ回路1a,1bは、例えば図5に示すように1つのゲート駆動ICとして集積一体化して実現される。

0059

ここで前記第1のドライバ回路1aは、直列に接続されて第1のゲートプリドライバ2aにより相反的にオン・オフ制御される第1および第2のスイッチ素子3a,4aを備えて構成される。これらの第1および第2のスイッチ素子3a,4aは、高電位側電源と低電位側電源との間に介装され、その直列接続点から前記IGBT6をオン・オフするゲート駆動電圧を出力する。

0060

具体的には前記第1のドライバ回路1aにおける前記第1のスイッチ素子3aは、例えばPチャネル型のMOS-FETからなり、前記MOS-FET7をオンするに必要な高電位の第1のゲート駆動電圧を高電位側電源から該第1のドライバ回路1aの出力端子5aに出力する第1のスイッチ回路を構成する。また前記第1のスイッチ素子3aに直列に接続された前記第2のスイッチ素子4aは、例えばNチャネル型のMOS-FETからなり、前記IGBT6をオフするに必要な低電位の第2のゲート駆動電圧を低電位側電源から該第1のドライバ回路1aの出力端子5aに出力する第2のスイッチ回路を構成する。

0061

また前記第2のドライバ回路1bは、前記第1のドライバ回路1aと同様に直列に接続されて第2のゲートプリドライバ2bにより相反的にオン・オフ制御される第3および第4のスイッチ素子3b,4bを備えて構成される。これらの第3および第4のスイッチ素子3b,4bもまた、高電位側電源と低電位側電源との間に介装され、その直列接続点から前記MOS-FET7をオン・オフするゲート駆動電圧を出力する。

0062

具体的には前記第2のドライバ回路1bにおける前記第3のスイッチ素子3bは、例えばPチャネル型のMOS-FETからなり、前記MOS-FET7をオンするに必要な高電位の第3のゲート駆動電圧を高電位側電源から該第2のドライバ回路1bの出力端子5bに出力する第3のスイッチ回路を構成する。また前記第3のスイッチ素子3bに直列に接続された前記第4のスイッチ素子4bは、例えばNチャネル型のMOS-FETからなり、前記MOS-FET7をオフするに必要な低電位の第4のゲート駆動電圧を低電位側電源から該第2のドライバ回路1bの出力端子5bに出力する第4のスイッチ回路を構成する。

0063

尚、前記第1のドライバ回路1aにおいて前記第1のゲート駆動電圧を出力する高電位側電源と、前記第2のドライバ回路1bにおいて前記第3のゲート駆動電圧を出力する高電位側電源とは、前記IGBT6および前記MOS-FET7の仕様に応じた互いに異なる電圧を出力するものであっても良く、或いは同じ電圧を出力するものであっても良い。また前記第1のドライバ回路1aにおいて前記第2のゲート駆動電圧を出力する低電位側電源と、前記第2のドライバ回路1bにおいて前記第4のゲート駆動電圧を出力する低電位側電源についても、前記IGBT6および前記MOS-FET7の駆動条件に応じて設定された異なる電圧を出力するものであっても良く、或いは同じ電圧を出力するものであっても良い。ちなみにこれらの各低電位側電源が出力する第2および第4のゲート駆動電圧は、一般的には接地電圧として設定される。

0064

ここで前記第1および第2のゲートプリドライバ2a,2bは、前記IGBT6および前記MOS-FET7を一括してオン・オフする前記制御信号に従って前記第1および第2のスイッチ素子3a,4aを相補的にオン・オフすると共に、前記第3および第4のスイッチ素子3b,4bを相補的にオン・オフする。

0065

そして前記第1のゲートプリドライバ2aは、前記第1のスイッチ素子3aをオンすると共に前記第2のスイッチ素子4aをオフしたとき、該第1のスイッチ素子3aを介して前記第1のドライバ回路1aの前記出力端子5aに高電位の前記第1のゲート駆動電圧を出力する。また前記第1のゲートプリドライバ2aは、前記第1のスイッチ素子3aをオフし、これに代わって前記第2のスイッチ素子4aをオンしたときには、該第2のスイッチ素子4aを介して前記第1のドライバ回路1aの前記出力端子5aに低電位の前記第2のゲート駆動電圧を出力する。

0066

同様に前記第2のゲートプリドライバ2bは、前記第3のスイッチ素子3bをオンすると共に前記第4のスイッチ素子4bをオフしたとき、該第3のスイッチ素子3bを介して前記第2のドライバ回路1bの前記出力端子5bに高電位の前記第3のゲート駆動電圧を出力する。また前記第2のゲートプリドライバ2bは、前記第3のスイッチ素子3bをオフし、これに代わって前記第4のスイッチ素子4bをオンしたときには、該第4のスイッチ素子4bを介して前記第2のドライバ回路1bの前記出力端子5bに低電位の前記第4のゲート駆動電圧を出力する。

0067

このようにして前記第1のドライバ回路1aの前記出力端子5aから出力される前記第1または第2のゲート駆動電圧は、ゲート抵抗8aを介して前記IGBT6のゲートに印加される。また前記第2のドライバ回路1bの前記出力端子5bから出力される前記第3または第4のゲート駆動電圧は、ゲート抵抗8bを介して前記MOS-FET7のゲートに印加される。

0068

ここでこの実施形態に係る半導体スイッチング装置が特徴とするところは、前記第1のドライバ回路1aの前記出力端子5aと前記第2のドライバ回路1bの前記出力端子5bとの間にタイミング調整用容量素子15を介装している点にある。このタイミング調整用容量素子15は、前記出力端子5a,5bからそれぞれ出力される前記第1〜第4のゲート駆動電圧に応じて充放電され、その充電電圧を前記出力端子5bから出力される前記第3または第4のゲート駆動電圧に重畳する役割を担う。

0069

具体的には前記タイミング調整用容量素子15は、前記第2のゲート駆動電圧および前記第4のゲート駆動電圧がそれぞれ接地電位(0V)である場合、前記第1および第3のスイッチ素子3a,3bが共にオンしたときに前記第1のゲート駆動電圧を前記第3のゲート駆動電圧に重畳させて前記出力端子5bの電圧を高くする役割を担う。

0070

尚、前記第3のスイッチ素子3bと前記出力端子5bとの間には逆流防止用のダイオード16が直列に介装されている。このダイオード16は、前記タイミング調整用容量素子15を介して前記第3のゲート駆動電圧に前記第1のゲート駆動電圧が重畳されて前記出力端子5bの電圧が高められたとき、この電圧が前記第3のスイッチ素子3bを介して前記第2のドライバ回路1bにおける高電位側電源に回生されることを防ぐ役割を担う。

0071

このように前記IGBT6を駆動する第1のドライバ回路1aと、前記MOS-FET7を駆動する第2のドライバ回路1bとを備えて構成される半導体スイッチング装置によれば、前記IGBT6および前記MOS-FET7をオン・オフする動作タイミングを独立に設定することができる。特に前記タイミング調整用容量素子15の充放電を利用することで前記出力端子5bから前記MOS-FET7のゲートに加えられるゲート電圧を、前記第1のドライバ回路1aから出力される前記第1のゲート駆動電圧と前記第2のドライバ回路1bから出力される前記第3のゲート駆動電圧との和とすることができる。

0072

従って前記第1のドライバ回路1aの出力端子5aと前記第2のドライバ回路1bの出力端子5bとの間に前記タイミング調整用容量素子15を介装した半導体スイッチング装置によれば、前記MOS-FET7のゲートに加えられるゲート電圧を、前記IGBT6のゲートに加えられるゲート電圧よりも高くすることができる。換言すれば、逆に前記MOS-FET7のゲートに加えられるゲート電圧よりも、前記IGBT6のゲートに加えられるゲート電圧を低くすることができる。この結果、前記IGBT6のゲート電圧を低く抑え得る分、短絡動作時に該IGBT6に流れる電流を抑制することができ、該IGBT6の短絡耐量の向上を図ることが可能となる。

0073

具体的には図6にその動作波形の例を示すように、前記IGBT6および前記MOS-FET7をオンする際には、先ず前記第1のドライバ回路1aからの前記第1のゲート駆動電圧の出力に先立って前記第2のドライバ回路1bから前記第3のゲート駆動電圧を出力する。そして前記第3のゲート駆動電圧の出力により前記MOS-FET7をオンすると共に前記タイミング調整用容量素子15を充電する。

0074

しかる後、図6に示すように前記第1のドライバ回路1aから前記第1のゲート駆動電圧を出力して前記IGBT6をオンする。すると前記第1のゲート駆動電圧の出力に伴って前記第2のドライバ回路1bの出力端子5bの電圧が前記タイミング調整用容量素子15を介して高められ、前記第3のゲート駆動電圧と前記第1のゲート駆動電圧との和となる。このとき、前記第3のゲート駆動電圧と前記第1のゲート駆動電圧との和まで高められた前記出力端子5bの電圧は、前記ダイオード16により前記第2のドライバ回路1bの高電位電源への回生が阻止され、前記ゲート抵抗8bを介して前記MOS-FET7のゲートに印加される。

0075

そして前記第2のドライバ回路1aからの前記第1のゲート駆動電圧の出力が停止した場合には、図6に示すように前記出力端子5aの電圧が低電位となることで、前記タイミング調整用容量素子15を経由して前記出力端子5bの電位引き下げられる。その後、前記第2のドライバ回路1bがオフし、前記出力端子5の電位は前記MOS-FET7がオフする電位まで低下する。

0076

即ち、前記タイミング調整用容量素子15を介して前記出力端子5a,5b間での電圧を制御することにより、図6に示すように前記MOS-FET7がオン状態にあるときにだけ前記IGBT6がオンするように前記MOS-FET7および前記IGBT6のオン・オフが制御される。この結果、前記MOS-FET7がオンした後に前記IGBT6をオンし、また前記IGBT6がオフした後に前記MOS-FET7をオフすることができるので、前記IGBT6でのスイッチング損失を大幅に低減することが可能となる。

0077

更には前記IGBT6に流れる電流の状態に応じて前記第1のスイッチ素子3aをオフし、また前記第2のスイッチ素子4aをオンに保つことで前記第1のドライバ回路1aの不本意な駆動を停止させることができる。具体的には、例えば前記IGBT6のターンオンターンオフ追従することが出来ないパルス幅の制御信号が与えられた場合や、前記IGBT6の特性を活かすことのできない低電流での動作モードにおいて、前記第1のドライバ回路1aでの不本意な電力消費を低減することが可能となる。

0078

ちなみに前記第1のドライバ回路1aが出力する前記第1のゲート駆動電圧を前記IGBT6のオン動作閾値以下に設定しておき、前記第1のゲート駆動電圧と前記第3のゲート駆動電圧との和を前記MOS-FET7のオン動作閾値を超えるように設定しておけば、前記IGBT6をオンさせることなく前記MOS-FET7をオン・オフすることが可能となる。従って前記MOS-FET7を優先的にオンさせた後に前記IGBT6をオンし、また前記IGBT6を優先的にオフした後に前記MOS-FET7をオフさせてスイッチング損失を低減するタイミング制御を容易に実施することが可能となる。更には前記第1のドライバ回路1aにおける高電位側電源の電圧を前記第2のドライバ回路1bにおける高電位側電源の電圧よりも低くしておくことで、前記MOS-FET7の飽和電流を大きくしながら前記IGBT6の短絡耐量を高めることができる等の効果が奏せられる。

0079

尚、ここでは前記第1のドライバ回路1aの出力端子5aと前記第2のドライバ回路1bの出力端子5bとの間に前記タイミング調整用容量素子15を外付けするものとして説明したが、図5に示すように前記タイミング調整用容量素子15を前記第1のドライバ回路1aおよび前記第2のドライバ回路1bと一体に集積回路化することも可能である。この際、前記IGBT6に対するゲート抵抗8aと前記MOS-FET7に対するゲート抵抗8bについても前記第1のドライバ回路1aおよび前記第2のドライバ回路1bと共に集積回路化することも勿論可能である。

0080

更には予め前記出力端子5bと前記タイミング調整用容量素子15との間に第5のスイッチ回路としてのスイッチ17を設けておき、前記第1および第2のドライバ回路1a,1bの駆動の仕方に応じて前記出力端子5a,5bとの間に前記タイミング調整用容量素子15を選択的に介装するように構成することも可能である。更には並列に接続した3個以上の半導体スイッチング素子を、これらの各半導体スイッチング素子に対応したドライバ回路により駆動する場合には、これらの各ドライバ回路の出力端子間のそれぞれに前記タイミング調整用容量素子15を介装して前記各半導体スイッチング素子のオン・オフタイミングを調整することも可能である。

0081

上述したいずれの実施形態においても、前記第1および第2の半導体スイッチング素子のオン・オフする駆動電圧については、前記第1の半導体スイッチング素子をオンする駆動電圧が前記第2の半導体スイッチング素子をオンする駆動電圧よりも高いものであって良い。また逆に、前記第1の半導体スイッチング素子をオンする駆動電圧が前記第2の半導体スイッチング素子をオンする駆動電圧よりも低いものであっても良い。

0082

本発明の対象である半導体スイッチング装置については、前記インピーダンス素子、前記タイミング調整用抵抗、前記タイミング調整用容量素子、前記第1および第2の半導体スイッチング素子であるIGBTおよびMOS-FETのゲート抵抗は、IGBTおよびMOS-FETを一つのモジールとし、そのモジュール内のIGBTおよびMOS-FETを駆動する回路類を駆動用のICとして構成することが行われる。

0083

上述したいずれの実施形態においても、前記インピーダンス素子、前記タイミング調整用抵抗、前記タイミング調整用容量素子、前記第1および第2の半導体スイッチング素子であるIGBTおよびMOS-FETのゲート抵抗は、その駆動用のIC内に形成することもできるし、そのIGBTおよびMOS-FETを形成した素子上に形成することもできる。

0084

尚、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変形して実施することができる。

0085

1ドライバ回路
1a 第1のドライバ回路
1b 第2のドライバ回路
2,2a,2bゲートプリドライバ
3 第1のスイッチ素子(第1の出力スイッチ回路)
4 第2のスイッチ素子(第2の出力スイッチ回路)
3a 第1のスイッチ素子(第1のスイッチ回路)
4a 第2のスイッチ素子(第2のスイッチ回路)
3b 第3のスイッチ素子(第3のスイッチ回路)
4b 第4のスイッチ素子(第4のスイッチ回路)
5出力端子
5a 第1の出力端子
5b 第2の出力端子
6 IGBT
7MOS-FET
8a,8bゲート抵抗
11電流吹き出し端子(出力端子)
12 電流吸い込み端子(出力端子)
13タイミング調整用抵抗素子
14 第3のスイッチ素子(補助出力スイッチ回路)
15 タイミング調整用容量素子
16ダイオード
17 スイッチ(第5のスイッチ回路)

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