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技術 ロジック回路、半導体装置、電子部品、および電子機器

出願人 株式会社半導体エネルギー研究所
発明者 田村輝
出願日 2016年6月24日 (5年0ヶ月経過) 出願番号 2016-125666
公開日 2017年1月19日 (4年5ヶ月経過) 公開番号 2017-017693
状態 特許登録済
技術分野 薄膜トランジスタ 電子的スイッチ1 DRAM 論理回路II
主要キーワード FFT像 温度センサユニット 論理評価 パワーマネージメントユニット アナログーデジタル変換 IC用パッケージ 電波天文学 不均質構造
関連する未来課題
重要な関連分野

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図面 (20)

課題

ロジック回路駆動能力を向上する。

解決手段

ロジック回路は、第1出力ノードダイナミックロジック回路ダイオード接続された第1トランジスタ、および容量素子を有する。ダイナミックロジック回路は第2出力ノード、および複数の第2トランジスタを有する。第1トランジスタおよび複数の第2トランジスタの導電型はn型またはp型の何れか一方である。容量素子の一方の端子は第1出力ノードと、他方の端子は第2出力ノードと電気的に接続されている。第1トランジスタの第1端子は第1出力ノードと電気的に接続され、第1トランジスタの第2端子には第1電圧が入力される。第1トランジスタのバックゲートの電圧によって、第1出力ノードの電圧が変化する。

概要

背景

ロジック回路は、スタティックロジック回路ダイナミックロジック回路、および疑似(pseudo)ロジック回路等に分類できる。ダイナミックロジック回路は、データを一時的に保持することで動作する回路であるため、スタティックロジック回路と比較して、トランジスタリーク電流が問題となる。トランジスタのリーク電流が大きいと、ダイナミックロジック回路で保持しているデータが破壊されてしまう。リーク電流は、トランジスタをオフ状態であるときに流れ出オフ電流が一因となって生じる。例えば、特許文献1、2には、チャネル酸化物半導体で形成されているトランジスタを備えることで、ダイナミックロジック回路のリーク電流を低減することが開示されている。

概要

ロジック回路の駆動能力を向上する。ロジック回路は、第1出力ノード、ダイナミックロジック回路、ダイオード接続された第1トランジスタ、および容量素子を有する。ダイナミックロジック回路は第2出力ノード、および複数の第2トランジスタを有する。第1トランジスタおよび複数の第2トランジスタの導電型はn型またはp型の何れか一方である。容量素子の一方の端子は第1出力ノードと、他方の端子は第2出力ノードと電気的に接続されている。第1トランジスタの第1端子は第1出力ノードと電気的に接続され、第1トランジスタの第2端子には第1電圧が入力される。第1トランジスタのバックゲートの電圧によって、第1出力ノードの電圧が変化する。

目的

本発明の一形態の課題は、新規半導体装置、または新規な半導体装置の動作方法を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

ダイナミックロジック回路は、第1容量素子と、第1出力ノードと、を有するロジック回路であって、前記ダイナミックロジック回路は第2出力ノードを有し、前記第1容量素子の第1端子は前記第1出力ノードと電気的に接続され、前記第1容量素子の第2端子は前記第2出力ノードと電気的に接続され、前記評価回路は複数のトランジスタを有し、前記複数のトランジスタの導電型はn型またはp型の何れか一方であり、前記複数のトランジスタはそれぞれバックゲートを有し、前記バックゲートには、信号が入力されるロジック回路。

請求項2

請求項1において、前記複数のトランジスタのバックゲートには、当該トランジスタのゲートと同じ信号が入力されるロジック回路。

請求項3

請求項1において、前記複数のトランジスタのバックゲートには、当該トランジスタのゲートと異なる信号が入力されるロジック回路。

請求項4

請求項1または2において、前記複数のトランジスタのチャネル形成領域は酸化物半導体を有するロジック回路。

請求項5

ダイナミックロジック回路は、評価回路と第1出力ノードと、第1トランジスタと、第1容量素子と、を有するロジック回路であって、前記ダイナミックロジック回路は第2出力ノードを有し、前記評価回路は複数の第2トランジスタを有し、前記第1容量素子の第1端子は前記第1出力ノードと電気的に接続され、前記第1容量素子の第2端子は前記第2出力ノードと電気的に接続され、前記第1トランジスタ、および前記複数の第2トランジスの導電型はn型またはp型の何れか一方であり、前記第1トランジスタはダイオード接続され、前記第1トランジスタの第1端子は前記第1出力ノードと電気的に接続され、前記第1トランジスタの第2端子には第1電圧が入力され、前記第1トランジスタはバックゲートを有し、前記第1トランジスタのバックゲートには第1信号が入力されるロジック回路。

請求項6

請求項4において、前記複数の第2トランジスタはバックゲートを有し、前記複数の第2トランジスタのバックゲートには、第2トランジスタのゲートと同じ信号が入力されるロジック回路。

請求項7

請求項4において、前記複数の第2トランジスタはバックゲートを有し、前記複数の第2トランジスタのバックゲートには、対応する第2トランジスタのゲートと異なる信号が入力されるロジック回路。

請求項8

請求項4乃至6の何れか1項において、前記第1トランジスタ、および前記複数の第2トランジスタのチャネル形成領域は酸化物半導体を有するロジック回路。

請求項9

請求項4乃至7の何れか1項において、前記第1トランジスタ、および前記複数の第2トランジスタは、前記第1容量素子が設けられている層よりも下方に設けられているロジック回路。

請求項10

請求項4乃至7の何れか1項において、前記第1トランジスタ、および前記複数の第2トランジスタは、前記第1容量素子が設けられている層よりも上方に設けられているロジック回路。

請求項11

請求項4乃至9の何れか1項において、前記ダイナミックロジック回路は第2の容量素子を有し、前記第2容量素子の第1端子は、前記第1出力ノードと電気的に接続されているロジック回路。

請求項12

複数の配線と、複数のAND回路と、を有する半導体装置であって、前記複数のAND回路は、請求項1乃至10の何れか一項に記載のロジック回路を有し、前記複数のAND回路の出力ノードは、互いに異なる前記配線と電気的に接続されている半導体装置。

請求項13

複数の回路が配列されている回路アレイと、前記回路アレイを駆動するための周辺回路と、を有し、前記周辺回路は、請求項1乃至10の何れか1項に記載のロジック回路を有する半導体装置。

請求項14

素子基板と、前記素子基板に電気的に接続されたリードと、を有し、前記素子基板には、請求項1乃至10のいずれか一に記載のロジック回路が形成されている電子部品

請求項15

請求項1乃至10の何れか1項に記載のロジック回路と、表示装置タッチパネルマイク、スピーカー操作キー、および筐体の少なくとも一と、を有する電子機器

技術分野

0001

本出願の明細書、図面、および特許請求の範囲(以下、本明細書等と呼ぶ)で開示する本発明の一形態は、例えば、ロジック回路処理装置等の半導体装置、そのための駆動方法、およびそのための作製方法等に関する。本発明の一形態は例示した技術分野に限定されるものではない。例えば、本発明の一態様は、記憶装置、処理装置、撮像装置表示装置発光装置蓄電装置それらの駆動方法、または、それらの製造方法に関する。

背景技術

0002

ロジック回路は、スタティックロジック回路ダイナミックロジック回路、および疑似(pseudo)ロジック回路等に分類できる。ダイナミックロジック回路は、データを一時的に保持することで動作する回路であるため、スタティックロジック回路と比較して、トランジスタリーク電流が問題となる。トランジスタのリーク電流が大きいと、ダイナミックロジック回路で保持しているデータが破壊されてしまう。リーク電流は、トランジスタをオフ状態であるときに流れ出オフ電流が一因となって生じる。例えば、特許文献1、2には、チャネル酸化物半導体で形成されているトランジスタを備えることで、ダイナミックロジック回路のリーク電流を低減することが開示されている。

先行技術

0003

特開2013—9311号公報
特開2013—9313号公報

発明が解決しようとする課題

0004

本発明の一形態の課題は、新規な半導体装置、または新規な半導体装置の動作方法を提供することである。または、本発明の一形態の課題は、消費電力を削減すること、素子数を削減すること、動作速度を向上すること、出力信号電圧を変化させることを可能にすること等である。

0005

複数の課題の記載は、互いの課題の存在を妨げるものではない。また、本発明の一形態は、これらの課題の全て解決する必要はない。また、本明細書等の記載から、列記した以外の課題は自ずと明らかとなるものであり、これらの課題も本発明の一形態の課題となり得る。

課題を解決するための手段

0006

本発明の一形態は、ダイナミックロジック回路と、第1容量素子と、第1出力ノードと、を有するロジック回路であって、ダイナミックロジック回路は第2出力ノードを有し、第1容量素子の第1端子は第1出力ノードと電気的に接続され、第1容量素子の第2端子は第2出力ノードと電気的に接続され、ダイナミックロジック回路は評価回路を形成する複数のトランジスタを有し、前記複数のトランジスタの導電型はn型またはp型の何れか一方であり、複数のトランジスタはそれぞれバックゲートを有し、バックゲートには、対応するトランジスタのゲートと同じ信号が入力されるロジック回路である。

0007

上記の形態において、複数のトランジスタのバックゲートには当該トランジスタのゲートと異なる信号を入力してもよい。上記の形態において、複数のトランジスタのチャネル形成領域は酸化物半導体を有していてもよい。

0008

本発明の一形態は、ダイナミックロジック回路と、第1出力ノードと、第1トランジスタと、第1容量素子とを有するロジック回路であって、ダイナミックロジック回路は第2出力ノードを有し、ダイナミックロジック回路は複数の第2トランジスタを有し、第1容量素子の第1端子は第1出力ノードと電気的に接続され、第1容量素子の第2端子は第2出力ノードと電気的に接続され、第1トランジスタ、および複数の第2トランジスタの導電型はn型またはp型の何れか一方であり、第1トランジスタはダイオード接続され、第1トランジスタの第1端子は第1出力ノードと電気的に接続され、第1トランジスタの第2端子には第1電圧が入力され、第1トランジスタはバックゲートを有し、第1トランジスタのバックゲートには第1信号が入力されるロジック回路である。

0009

上記の形態において、複数の第2トランジスタはバックゲートを有してもよく、複数の第2トランジスタのバックゲートには、対応する第2トランジスタのゲートと同じ信号を入力してもよい。上記の形態において、ダイナミックロジック回路は、第1出力ノードと電気的に接続されている第2の容量素子を有していてもよい。

0010

上記の形態において、第1トランジスタはチャネル形成領域に酸化物半導体を有していてもよい。上記形態において、第2トランジスタのチャネル形成領域は酸化物半導体を有していてもよい。

0011

上記の形態において、第1トランジスタおよび複数の第2トランジスタは、第1容量素子が設けられている層よりも下方に設けてもよいし、第1容量素子が設けられている層よりも上方に設けてもよい。

0012

本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子(トランジスタ、ダイオード等)を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。

0013

トランジスタは、ゲート、ソース、およびドレインと呼ばれる3つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する。ソースまたはドレインとして機能する2つの入出力端子は、トランジスタの型及び各端子に与えられる電位高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の2つの端子を第1端子、第2端子と呼ぶ場合がある。

0014

ノードは、回路構成デバイス構造等に応じて、端子、配線電極導電体不純物領域等と言い換えることが可能である。また、端子等をノードと言い換えることが可能である。

0015

本明細書等において、“第1”、“第2”、“第3”という序数詞は構成要素の混同を避けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定するものでもない。本明細書等に関するこの他の事項は、実施の形態5に付記される。

発明の効果

0016

本発明の一形態により、新規な半導体装置、または新規な半導体装置の動作方法を提供することができる。例えば、本発明の一形態により、消費電力を削減することができる、または素子数を削減することができる、または動作速度を向上することができる、または出力信号の電圧を変化させることできる。

0017

なお、複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書等の記載および図面から自ずと明らかになるものである。

図面の簡単な説明

0018

ロジック回路の構成例を示す回路図。
A、B:ロジック回路の動作例を示すタイミングチャート
ロジック回路の構成例を示す回路図。
A、B:ロジック回路(AND回路)の構成例を示す回路図。
ロジック回路(AND回路)の動作例を示すタイミングチャート。
ロジック回路(OR回路)の構成例を示す回路図。
ロジック回路(AND—OR回路)の構成例を示す回路図。
記憶装置の構成例を示すブロック図。
A−F:メモリセルの構成例を示す回路図。
行デコーダの構成例を示す回路図。
AND回路の構成例を示す回路図。
記憶装置のデバイス構造例を示す断面図。
記憶装置のデバイス構造例を示す断面図。
記憶装置のデバイス構造例を示す断面図。
記憶装置のデバイス構造例を示す断面図。
A:撮像装置の構成例を示すブロック図。B:画素の構成例を示す回路図。
撮像装置のデバイス構造例を示す断面図。
表示装置の構成例を示すブロック図。
A、B:画素の構成例を示す回路図。
表示装置の構成例を示す分解斜視図。
表示パネル素子基板の構成例を示す平面図。
A、B:表示装置のデバイス構造例を示す断面図。
CPUの構成例を示すブロック図。
RFICの構成例を示すブロック図。
A:電子部品の作製方法例を示すフローチャート。B:電子部品の構成例を示す斜視模式図。
電子機器の例を示す図。
A、B:電気自動車の一例を示す図。
A−F:電子機器の例を示す図。
A:トランジスタの構成例を示す上面図。B:図29Aのx11−x12線断面図。C:図29Aのy11−y12線断面図。
A:図14Bの部分拡大図。B:トランジスタのエネルギーバンド図
A:トランジスタの構成例を示す上面図。B:図31Aのx11−x12線断面図。C:図31Aのy11−y12線断面図。
A:トランジスタの構成例を示す上面図。B:図32Aのx11−x12線断面図。C:図32Aのy11−y12線断面図。D:図32Aのy13−y14線断面図。

実施例

0019

以下に、複数の実施の形態を示すが、実施の形態同士を適宜組み合わせることが可能である。また、各実施の形態の中に複数の構成例(方法例、動作方法例、作製方法例等を含む。)が示されるが、構成例同士を適宜組み合わせることが可能である。また、本発明は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

0020

図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。また、同じ符号を用いる場合、特に、その中でも区別する必要があるときには、符号に“_1”、“_2”、“<n>”、“[m、n]”等の識別用の符号を付記して記載する場合がある。例えば、複数の配線WLを個々に区別する場合、行番号を利用して、2行目の配線WLを配線WL_2と記載する場合がある。

0021

本明細書等において、例えば、電源電圧DDを、電圧VDD、VDD等と省略して記載する場合がある。これは、他の構成要素(例えば、信号、電圧、電位、回路、素子、電極、配線等)についても同様である。

0022

〔実施の形態1〕
本実施の形態では、半導体装置の一例としてダイナミックロジック回路について説明する。

0023

<<ダイナミックロジック回路の構成例>>
図1はダイナミックロジック回路の一例を示す回路図である。図1に示すロジック回路100は、n+1個(nは1以上の整数)の信号A0−Anで決定される論理レベルの信号OUTを出力する機能を有するダイナミックロジック回路である。ロジック回路100は、ダイナミックロジック回路10、回路20を有する。ロジック回路100にはVSS、VDD1、VDD2が供給される。VSSは低電源電圧であり、VDD1、VDD2は高電源電圧である。ここでは、VDD2>VDD1>VSSである。

0024

<ダイナミックロジック回路10>
ダイナミックロジック回路10はn+1入力のロジック回路である。ダイナミックロジック回路10は、回路30、トランジスタM1、トランジスタM2、容量素子C1、並びにノードX、Y、NH1、NL1を有する。ここでは、ノードYがダイナミックロジック回路10の出力ノードである。

0025

ノードNL1はVSSが供給される低レベル側電源ノードである。ノードNL1はVSS供給用の配線(以下、VSS線と呼ぶ。)と電気的に接続されている。ノードYはプリチャージ期間プリチャージ初期化)されるノードである。図1の例では、ノードYはプリチャージによって放電され、低レベル(“L”)となる。トランジスタM1はノードYとノードNL1との間の導通状態を制御するパストランジスタである。トランジスタM1はプリチャージ制御用トランジスタと呼ばれることがある。容量素子C1の第1端子はノードYと電気的に接続され、第2端子はVSS線と電気的に接続されている。容量素子C1はノードYの電圧を保持する機能を有する。ノードYの寄生容量によりノードYの電圧を保持することが可能な場合は、容量素子C1を設けなくてもよい。

0026

ノードNH1は、VDD1が供給される高レベル側電源ノードである。ノードNH1はVDD1供給用の配線(以下、VDD1線と呼ぶ。)と電気的に接続されている。トランジスタM2はノードXとノードNH1との間の導通状態を制御するパストランジスタである。トランジスタM2は評価制御用トランジスタと呼ばれることがある。

0027

信号PRE、PREBは、プリチャージを制御するための制御信号である。信号PREはトランジスタM1のゲートに入力され、信号PREBはトランジスタM2のゲートに入力される。信号PREBは信号PREの反転信号である。図1の例では、トランジスタM1、M2は同じ導電型である。トランジスタM1とトランジスタM2とを相補的スイッチング動作をさせるため、トランジスタM2のゲートには信号PREBが入力される。これにより、トランジスタM1がオンのときトランジスタM2がオフとなり、トランジスタM1がオフのときトランジスタM2がオンとなる。

0028

回路30は、ノードXとノードYとの間に接続されている。回路30は、n+1個(nは0以上の整数)のトランジスタMB0—MBnを有する。

0029

トランジスタMB0—MBnはn型トランジスタである。トランジスタMB0—MBnのゲートには、それぞれ、信号A0−Anが入力される。ノードXとノードYとの間に少なくとも1つ電流経路が存在するように、トランジスタMB0—MBnが直列および/または並列に電気的に接続されている。図1は、ノードXにトランジスタMB0のドレインが直接的に電気的に接続され、ノードYにトランジスタMBnのソースが直接的に電気的に接続されている例を示しているが、回路30の接続構造はこれに限定されない。

0030

回路30は、評価回路と呼ぶことができる。回路30は、信号A0—Anについて、トランジスタMB0—MBnの接続構造に応じた論理評価を行う。信号A0—Anの論理条件成立している場合、ノードXとノードY間の1または複数の電流経路(充電経路とも呼ぶ。)に電流が流れ、ノードYは高レベル(“H”)となる。このように、回路30は、ノードYを“H”にプルアップする機能を有しており、プルアップ回路と呼ぶこともできる。評価動作では、回路30による論理評価の結果が真であるとき、ノードYは充電され、“H”となる。他方、論理評価の結果がであれば、ノードYの電圧はプリチャージ期間で設定された電圧から変動しないため、ノードYは“L”のままである。

0031

図1の例では、ダイナミックロジック回路10に設けられているn型トランジスタ(トランジスタM1、M2、MB0—MBn)は、バックゲートを有するトランジスタとしている。バックゲートに電圧を印加することによって、トランジスタのチャネル形成領域にバイアス電圧が印加できるので、トランジスタの特性の調節が可能となる。

0032

バックゲート電圧(以下、BGバイアスと呼ぶ。)によるトランジスタの特性の変動の程度は、トランジスタを構成する層の厚さや材料等によっても異なる。n型トランジスタでは、BGバイアスが負電圧であれば、その閾値電圧は正電圧側にシフトし、BGバイアスが正電圧であれば、その閾値電圧は負電圧側にシフトする。そのため、n型トランジスタをオンにするときに、バックゲートに正電圧を入力することで、オン電流を増加させることができる。このようなn型トランジスタの特性を利用することで、ダイナミックロジック回路10の動作速度を向上させることができる。

0033

トランジスタM1はバックゲートを有しており、バックゲートはゲートと電気的に接続されている。つまり、トランジスタM1のバックゲートにゲートと同じ信号が入力される。よって、トランジスタM1がオンであるときに、バックゲートに高レベルの電圧が印加されるので、トランジスタM1のオン電流を増加させることができる。これは、トランジスタM2、MB0—MBnも同様である。ダイナミックロジック回路10の動作時に、各トランジスタのオン電流を増加させることができるため、ダイナミックロジック回路10を高速動作させることができる。

0034

また、トランジスタMB0—MBnの閾値電圧を小さくすることができるので、評価動作によってノードYが“H”となる場合でも、トランジスタMB0—MBnの閾値電圧によるノードYの電圧の低下を抑えることができる。また、信号A0—Anの高レベル電圧下げることができる。

0035

<回路20>
回路20はノードYと電気的に接続されている。回路20は、ノードY_H、NH2、トランジスタM3および容量素子C3を有する。

0036

ノードNH2はVDD2が供給される高レベル側電源ノードである。ノードNH2はVDD2供給用の配線(以下、VDD2線と呼ぶ。)と電気的に接続されている。ノードY_Hは回路20の出力ノードであり、かつロジック回路100の出力ノードでもある。信号OUTがノードY_Hから出力される。トランジスタM3はダイオード接続されており、ノードNH2とノードY_H間の電流を整流する機能を有する。ノードY_HとノードYとは容量結合されている。ここでは、ノードYに容量素子C3の第1端子が電気的に接続されノードY_Hに容量素子C3の第2端子が電気的に接続されている。

0037

回路20は、ノードYの電圧よりも高い電圧を生成することができる機能を有し、ブートストラップ回路と呼ぶことができる。容量素子C3はブートストラップ容量と呼ばれることがある。ダイオード接続されているトランジスタM3はブートストラップダイオードと呼ばれることがある。回路20の回路構成は図1の例に限定されるものではない。回路20は、ノードY_HとノードYとの容量結合によって、ノードY_Hの電圧をノードYよりも高い電圧にするブートストラップ動作が可能な回路であればよい。容量結合によってノードY_Hの電圧を変化させるのは、ノードYの電圧と連動してノードY_Hの電圧を変化させるためである。

0038

トランジスタM3はバックゲートを有し、バックゲートには信号BSGが入力される。信号BSGは、トランジスタM3のBGバイアスを制御する制御信号である。信号BSGによって、トランジスタM3の閾値電圧が変化され、その結果、ノードY_Hの電圧を変化させることができる。

0039

なお、ノードXをダイナミックロジック回路10の出力ノードとすることもできる。この場合、回路20、容量素子C3をノードXと電気的に接続すればよい。

0040

<<ロジック回路100の動作例>>
図2Aのタイミングチャートを参照して、ロジック回路100の動作例を説明する。図2Aにおいて、P1、P2等は期間を表している。図2Aでは、信号PREおよび信号PREBの最大電圧をVDD3とし、最小電圧をVSSとしている。VDD3>VDD2>VDD1である。

0041

<プリチャージ>
信号PREがHレベルの期間(P1、P3)では、ロジック回路100はプリチャージ動作を行う。トランジスタM1はオンであり、トランジスタM2はオフである。ノードYの電圧はVSSとなり、ノードY_Hの電圧はVL3となる。VL3はVDD2よりもトランジスタM3の閾値電圧(VthM3)だけ低い電圧である。

0042

<評価>
信号PREがLレベルの期間(P2、P4)では、ロジック回路100は評価動作を行う。トランジスタM1はオフであり、トランジスタM2はオンである。信号A0—Anの論理条件は、期間P2では真であり、期間P4では偽である。よって、ノードYは、期間P2では“H”となり、期間P4では“L”となる。

0043

(期間P2)
期間P2では、回路30によって、ノードYの電圧はVSSからVH1に上昇される。VH1=VDD1—ΔV10である。回路30において、ノードYとノードNH1との間の電流経路を形成しているトランジスタの段数によって、ΔV10は決まる。トランジスタの段数が多いほど、トランジスタの閾値電圧によりΔV10が大きくなるため、VH1は低くなる。回路20の機能により、ノードY_Hの電圧は、ノードYの電圧と共に上昇する。ノードY_Hの電圧は、VL3よりもΔV20高い電圧VH3となる。式(a1)に示すように、ΔV20は、VH1、容量素子C3の容量C3、およびノードY_Hの寄生容量CYHによって決まる。

0044

0045

回路20を設けることで、ノードYの電圧よりも高い電圧の信号OUTを出力することが可能になる。回路20によって、トランジスタM2および回路30のトランジスタMB0—MBnの閾値電圧による電圧降下補償することができる。これにより、ロジック回路100の後段の回路の駆動能力を向上させることができる。または、ロジック回路100の後段に閾値電圧が高いトランジスタで構成された回路を設けることが可能となる。

0046

回路20は、信号BSGによってノードY_Hの電圧を変化させることができる。図2Bを参照して、回路20の機能を説明する。図2Bには、信号BSGの電圧が、0V、+VBS(正電圧)、−VBS(負電圧)である場合のノードY、Y_Hの波形を示す。

0047

信号BSGが0Vのときを基準にして、VthM3とノードY_Hの電圧の変化をみると、信号BSGが−VBSであることで、VthM3が正電圧側にシフトするため、ノードY_Hの電圧は下がる。他方、信号BSGが+VBSであることで、VthM3が負電圧側にシフトするため、ノードY_Hの電圧は上がる。このように、回路20はノードY_Hの電圧を調整することができる。

0048

(期間P4)
期間P4では、ノードYの電圧は、期間P3のプリチャージ動作によって設定された電圧(VSS)に維持される。よって、ノードY_Hも電圧も変化せず、VL3が維持される。ロジック回路100のノードY_Hの電圧によって、後段の回路が駆動されるため、VL3(論理状態が“L”であるときのノードY_Hの電圧)は、後段の回路のトランジスタの閾値電圧未満であることが好ましい。

0049

ロジック回路100の後段に閾値電圧が高いトランジスタで構成された回路が設けられている場合、信号BSGを正電圧にすることで、信号OUTの電圧を高くすればよい。他方、ロジック回路100の後段の回路が閾値電圧の低いトランジスタで構成されている場合、信号BSGを負電圧、あるいは0Vにすることで、信号OUTの電圧を低くすればよい。つまり、ロジック回路100をレベルシフタとして用いることができる。このように、回路20によって、信号OUTの電圧を変化させることができるため、ロジック回路100の適用範囲は広い。

0050

ここでは、VDD2(回路20の高レベル電源電圧)をVDD1よりも高い電圧としているが、これに限らない。ロジック回路100の後段に接続される回路に応じて、VDD2をVDD1と同じ電圧にしてもよいし、VDD1よりも低い電圧としてもよい。

0051

ロジック回路100の各トランジスタにバックゲートが設けられているが、一部のトランジスタにバックゲートを設けなくてもよい。例えば、信号OUTの電圧を調節する必要がなければ、トランジスタM3にバックゲートを設けなくてもよい。例えば、ダイナミックロジック回路10の各トランジスタのバックゲートをゲートに接続することで、ダイナミックロジック回路10の面積が大きくなる場合がある。ダイナミックロジック回路10の面積を縮小するため、ダイナミックロジック回路10の一部あるいは全てのトランジスタが、バックゲートを有さないトランジスタであってもよい。

0052

ダイナミックロジック回路10において、各トランジスタのバックゲートにはゲートと同じ信号が入力されるが、BGバイアスの与え方はこれに限定されない。例えば、各トランジスタのバックゲートに、ゲートに入力される信号と異なる信号を入力することが可能である。そのような回路構成例を図3に示す。図3に示すロジック回路101はロジック回路100の変形例である。ロジック回路101には、ダイナミックロジック回路10の代わりに、ダイナミックロジック回路15が設けられている。

0053

ダイナミックロジック回路15は、トランジスタM5、M6、容量素子C1および回路31を有する。回路31はトランジスタMC0—MCnを有する。ダイナミックロジック回路15には、信号BSG5、BSG6、BSC0—BSCnが入力される。信号BSG5はトランジスタM5のバックゲートに入力される。信号BSG5は信号PREと同じ信号でもよい。信号BSG6はトランジスタM6のバックゲートに入力される。信号BSG6は信号PREBと同じ信号でもよい。信号BSC0—BSCnはトランジスタMC0—MCnのバックゲートに入力される。信号BSC0—BSCnは信号A0—Anと同じ信号であってもよい。または、信号BSC0—BSCnのうちの幾つかは同じ信号であってもよい。また、トランジスタMC0—MCnのうちの一部のトランジスタはバックゲートを有さないトランジスタであってもよいし、バックゲートがゲートに電気的に接続されているトランジスタであってもよい。

0054

ロジック回路100、101は、単一導電型のトランジスタで構成することが可能である。ロジック回路100を単一導電型のトランジスタで構成することで、CMOSトランジスタで構成する場合よりもトランジスタ数を削減することが可能である。また、ロジック回路100、101の作製工程数を減らせるので、コストを削減すること、歩留まりを向上することが可能である。

0055

本実施の形態のロジック回路を構成するトランジスタに特段制約はないが、OSトランジスタが好適である。OSトランジスタは特性の温度依存性が小さいので、OSトランジスタを用いることで、本実施の形態のロジック回路は、出力電圧の範囲が広がるだけでなく、動作可能な温度範囲も広がる。よって、OSトランジスタで構成されるロジック回路は、高温環境下で、かつ様々な電圧が使用される半導体装置(例えば、車載用の半導体装置)に好適である。

0056

OSトランジスタは、シリコンウエハから作製されるSiトランジスタと比較して、閾値電圧が高い。ダイナミックロジック回路をOSトランジスタで構成する場合、OSトランジスタの閾値電圧によって、信号の電圧が下がり、ダイナミックロジック回路の後段に接続される回路の誤動作が生じる恐れがある。本実施の形態のダイナミックロジック回路は、OSトランジスタのBGバイアスを制御することで、閾値電圧落ちの問題を解消することが可能である。

0057

OSトランジスタのチャネル形成領域は、インジウム(In)および亜鉛(Zn)の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、In−M−Zn酸化物元素Mは、例えばAl、Ga、YまたはSn。)が代表的である。電子供与体ドナー)となる水分または水素等の不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をi型(真性半導体)にする、あるいはi型に限りなく近づけることができる。ここでは、このような酸化物半導体は高純度化された酸化物半導体と呼ぶことができる。高純度化された酸化物半導体を適用することで、チャネル幅規格化されたOSトランジスタのオフ電流を数yA(ヨクトアンペア)/μm以上数zA(ゼプトアンペア)/μm以下程度に低くすることができる。例えば、OSトランジスタではソースードレイン間電圧が10Vの状態で、チャネル幅1μmあたりで規格化されたオフ電流を10×10−21A(10ゼプトA)以下とすることが可能である。OSトランジスタ、および酸化物半導体については、実施の形態4、5で説明する。

0058

高純度化酸化物半導体が用いられるOSトランジスタはn型トランジスタとなる。そのため、OSトランジスタが適用される半導体装置として、単一導電型トランジスタでなる本実施の形態のロジック回路は非常に好適である。

0059

以下、図4図7を参照して、ロジック回路100、101のより具体的な構成例を説明する。

0060

<<AND回路>>
図4A、図4Bに4入力AND回路の一例を示す。ロジック回路110(図4A)はロジック回路100に対応し、ロジック回路111(図4B)はロジック回路101に対応する。

0061

ロジック回路110はトランジスタM1、M2、容量素子C1、回路20、50、ノードX、Y、Y_Hを有する。回路50は図1に示す回路30に対応する回路である。回路50は、直列に電気的に接続されているトランジスタMB10—MB13を有する。トランジスタMB10はバックゲートを有し、かつゲートとバックゲートが電気的に接続されている。トランジスタMB11−MB13も同様である。トランジスタMB10—MB13のゲートには、それぞれ、信号A0—A3が入力され、かつトランジスタMB10—MB13のバックゲートにも、それぞれ、信号A0—A3が入力される。トランジスタM1−M3、MB10—MB13の一部または全てのトランジスタを、バックゲートを有さないトランジスタとしてもよい。

0062

ロジック回路111はトランジスタM5、M6、容量素子C1、回路20、回路51、ノードX、Y、Y_Hを有する。回路51は図3に示す回路31に対応する回路である。回路51は、直列に電気的に接続されているトランジスタMC10—MC13を有する。トランジスタMC10—MC13はバックゲートを有する。トランジスタMC10—MC13のゲートには信号A0—A3が入力される。トランジスタMC10—MC13のバックゲートには信号BSC0—BSC3が入力される。トランジスタM3、M5、M6、MC10—MC13の一部または全てのトランジスタを、バックゲートを有さないトランジスタとしてもよい。あるいは、一部のトランジスタのバックゲートをゲートと電気的に接続してもよい。

0063

ロジック回路110のトランジスタをp型トランジスタとすることで、ロジック回路110をNAND回路として機能させることができる。ロジック回路111も同様である。

0064

図5はロジック回路110の動作例を示すタイミングチャートである。図5でも、図2Aと同様に、信号A0—A3の論理条件は期間P2では真とし、期間P4では偽としている。期間P2で信号A0—A3が“H”であるため、ノードNH1とノードYとの間が導通され、ノードYは“H”となり、かつノードY_Hも“H”となる。ロジック回路110からは、電圧VH3の信号OUTが出力される。期間P4では、信号A0のみが“H”のため、ノードYは電気的に浮遊状態が維持される。よって、ノードY、ノードY_Hの電圧は、期間P3のプリチャージ動作によって設定された電圧が維持され、それぞれ、VSS、VL3である。期間P4では、電圧VL3の信号OUTが出力される。ノードY_Hの電圧は信号BSGによって所望の大きさに設定される。

0065

ロジック回路111もロジック回路110と同様に動作させることができるので、ロジック回路110の動作例(図5)の説明を援用することとする。

0066

<<OR回路>>
図6に4入力OR回路の一例を示す。図6に示すロジック回路112はトランジスタM1、M2、容量素子C1、回路20、52、ノードX、Y、Y_Hを有する。回路52は回路30に対応する回路である。回路52はトランジスタMB20—MB23を有する。トランジスタMB20—MB23は、ノードXとノードY間に並列に電気的に接続されている。トランジスタMB20はバックゲートを有し、バックゲートがゲートに電気的に接続されている。トランジスタMB21−MB23も同様である。トランジスタMB20—MB23のゲートには、それぞれ、信号A0—A3が入力され、かつトランジスタMB20—MB23のバックゲートに信号A0—A3が入力される。

0067

ロジック回路112は、評価期間において、信号A0—A3の何れか1つが“H”であれば、ノードYが“H”となるので、電圧VH3の信号OUTが出力される。また、評価期間において、信号A0—A3が全て“L”であれば、ノードY_Hの電圧は“L”のままであり、電圧VL3の信号OUTが出力される。

0068

ロジック回路112のトランジスタをp型トランジスタすることで、ロジック回路112をNOR回路として機能させることができる。

0069

ロジック回路112において、トランジスタM1、M2の代わりにトランジスタM5、M6を設けてもよい。トランジスタM3に代えてバックゲートを有さないトランジスタを設けてもよい。トランジスタMB20のバックゲートにゲートの入力信号と異なる信号を入力してもよいし、トランジスタMB20に代えてバックゲートを有さないトランジスタを設けてもよい。これはトランジスタMB21—MB23も同様である。

0070

<<AND—OR回路>>
図7にAND—OR回路の一例を示す。図7に示すロジック回路113はトランジスタM1、M2、容量素子C1、回路20、53、ノードX、Y、Y_Hを有する。回路53は回路30に対応する回路であり、トランジスタMB30—MB33、MB35—MB38を有する。トランジスタMB30はバックゲートを有し、バックゲートはゲートに電気的に接続されている。これはトランジスタMB31−MB33、MB35−MB38も同様である。回路53には、信号A0—A3および信号S0—S3が入力される。信号A0—A3は、それぞれ、トランジスタMB30—MB33のゲートに入力され、信号S0—S3は、それぞれ、トランジスタMB35—MB38のゲートに入力される。

0071

ロジック回路113は、4入力マルチプレクサ選択回路)として機能させることができる。例えば、信号A0—A3をデータ信号とし、信号S0—S3を出力するデータ信号を選択する信号とすることができる。この場合、評価期間に信号S0—S3の何れか1つが“H”とされる。例えば、信号S1のみが“H”である場合、信号A1と同じ電圧レベルの信号OUTが出力される。信号A1が”H”であれば、電圧VH3(“H”)のOUTが出力され、信号A1が“L”であれば、電圧VL3(“L”)の信号OUTが出力される。

0072

本実施の形態のロジック回路は、信号OUTを取り出す出力ノードをノードXにすることも可能である。この場合、ノードXの“H”の電圧が後段の回路の駆動に問題がない大きさである場合、回路20を設けなくてもよい。ノードXを出力ノードにすることで、ロジック回路110、111はNAND回路として機能することができ、ロジック回路112はNOR回路として機能することができる。

0073

複数のロジック回路を組み合わせて機能回路を構成する場合、ノードX(評価条件が真のとき“L”となるノード)から信号を出力するロジック回路には回路20を設けず、ノードY(評価条件が真のとき“H”となるノード)から信号を出力するロジック回路には回路20を設けるという回路構成とすることで、回路20を追加することによる面積オーバヘッドを小さくすることができる。

0074

本実施の形態によって、高い閾値電圧を有するトランジスタであっても駆動能力が高いダイナミック回路を提供することが可能となる。また、本実施の形態に係るロジック回路は、高い閾値電圧を有するトランジスタを含む回路を駆動することが可能となる。

0075

n型トランジスタで構成されるロジック回路として、疑似ロジック回路が知られている。ダイナミックロジック回路の方が疑似ロジック回路より少ない電力で駆動することが可能である。よって、本実施の形態によって、単一導電型のトランジスタで構成されるロジック回路の低消費電力化高速化が可能である。例えば、本実施の形態により、OSトランジスタによって、駆動能力が高く、低消費電力である様々なロジック回路を提供することが可能となる。

0076

また、OSトランジスタは、Siトランジスタが動作することが困難な高温環境下(例えば、100℃以上)でも動作することができるため、本実施の形態により、高温環境下で機能できる様々な機能回路、および機能回路を備えた電子機器を提供することが可能である。例えば、本実施の形態のダイナミックロジック回路は、車載用の半導体装置に好適である。

0077

〔実施の形態2〕
本実施の形態では、実施の形態1のロジック回路を有する半導体装置について説明する。

0078

アレイ状に配列された複数の回路を有する回路アレイと、回路の配列に対応した配線と、回路アレイを駆動するための周辺回路を有する半導体装置が知られている。回路アレイの回路を駆動するための周辺回路に実施の形態1のダイナミックロジック回路を適用することができる。

0079

このような半導体装置は、代表的には、複数のメモリセルがアレイ状に配列された記憶装置(例えば、DRAMダイナミックランダムアクセスメモリ)、SRAM(スタティック・ランダム・アクセス・メモリ)、フラッシュメモリ等。)、複数の画素(撮像素子)を有する撮像装置、および複数の画素を有するアクティブマトリクス型表示装置(例えば、液晶表示装置エレクトロルミネセンス(EL)表示装置、MEMS表示装置等。)等である。以下、これらの半導体装置の例を示す。

0080

<<記憶装置>>
図8は、記憶装置の構成の一例を示すブロック図である。図8に示す記憶装置300は、DRAMとして用いることが可能である。記憶装置300は、メモリセルアレイ301、行デコーダ302、列デコーダ303、列ドライバ304、入出力回路305、および制御回路306を有する。

0081

制御回路306は、記憶装置300全体を制御するための回路である。制御回路306は、外部から入力されるコマンド信号デコードする機能を有する。制御回路306はデコードしたコマンドデータや内部に格納しているコマンドデータ等に基づいて、記憶装置300に含まれる回路を制御する。

0082

メモリセルアレイ301は、複数のメモリセル309、複数の配線BLおよび複数の配線WLを有する。複数のメモリセル309はアレイ状に配列している。メモリセル309の配列に対応して、各行に配線WLが設けられ、各列に配線WLが設けられている。行デコーダ302は、行アドレス信号(RA)をデコードする機能を有する。行デコーダ302によって、信号RAが指定する行の配線WLが選択される。列デコーダは列アドレス信号(CA)をデコードする機能を有する。列ドライバ304は、信号CAが指定する列の配線BLを駆動する機能を有する。

0083

入出力回路305は、データ信号(DI)の入力を制御する機能、データ信号DOの出力を制御する機能等を有する。データ信号DIは書き込み用データ信号であり、データ信号DOはメモリセルアレイ301から読み出されたデータ信号である。データ信号DIの書き込み、およびデータ信号DOの読み出しは、列ドライバ304が行う。列ドライバ304は、列デコーダ303が指定する列の配線BLからデータを読み出す機能、および当該配線BLにデータを書き込む機能を有する。例えば、列ドライバ304は、スイッチ、センスアンプセンスラッチとも呼ぶ。)、およびプリチャージ回路等を有する。スイッチは、列ドライバ304と入出力回路305との間の導通状態を制御する機能を有する。センスアンプは読み出し時に動作する。センスアンプは一対の配線BL間の電圧を検知し、増幅する機能を有する。センスアンプで増幅された信号はスイッチを介して入出力回路305に出力される。プリチャージ回路は書き込み時に動作し、配線BLをプリチャージする機能を有する。

0084

<メモリセル>
図9A—図9Fはメモリセルの回路構成例を示す。図9A—図9Fに示すメモリセルはメモリセル309に適用することができる。

0085

図9Aに示すメモリセル310は、1トランジスタ1容量(1T1C)の回路構成であり、トランジスタMW1、容量素子CS1およびノードFN1を有する。ノードFN1はデータ保持ノードである。容量素子C1はノードFN1の電位を保持するための保持容量である。トランジスタMW1は書き込みトランジスタである。トランジスタMW1の導通状態は、配線WLに入力される選択信号によって制御される。

0086

メモリセル310の保持期間を長くするため、トランジスタMW1はオフ電流が小さいことが好ましい。そのため、例えば、トランジスタMW1をOSトランジスタとすればよい。トランジスタMW1をOSトランジスタとすることで、メモリセル310を不揮発性記憶素子として用いることができる。なお、メモリセル310でデータを保持させるために、トランジスタMW1が完全にオフ状態となるような電圧がゲートに印加され続けている場合があるが、トランジスタMW1に電流がほとんど流れないのでメモリセル310では電力をほとんど消費しない。したがって、保持期間に所定の電圧がメモリセル310に供給されていても、電力をほとんど消費しないことから、メモリセル310は実質的に不揮発性であるということができる。

0087

図9Bに示すメモリセル311はメモリセル310の変形例である。メモリセル311には、トランジスタMW1の代わりにトランジスタMW2を有する。トランジスタMW2もOSトランジスタとすることが好ましい。

0088

トランジスタMW2はバックゲートを有するトランジスタである。トランジスタMW2のバックゲートは配線BSGLに電気的に接続されている。配線BSGLに入力する電圧によって、トランジスタMW2の閾値電圧を変化させることができる。保持期間においてトランジスタMW2がノーマリオフ状態になるような電圧が配線BSGLに供給されていても、メモリセル311では電力を殆ど消費しないことから、メモリセル311もメモリセル310と同様に不揮発性メモリセルであるということができる。

0089

図9Cに示すメモリセル312は、配線WL、BL、CL、SLと電気的に接続されている。メモリセル312は2T1C型ゲインセルであり、トランジスタMW1、トランジスタMR1、容量素子CS1およびノードFN1を有する。トランジスタMR1はSiトランジスタとすることができ、この場合、トランジスタMR1はp型でもよい。また、読み出し用ビット線(配線RBL)を設け、トランジスタMR1を配線RBLと電気的に接続してもよい。

0090

トランジスタMW1に代えてトランジスタMW2を設けてもよい。また、トランジスタMR1、MW1の双方をOSトランジスタとすることも可能である。この場合、バックゲートを有するOSトランジスタでメモリセル312を構成することができる。図9Dにそのような例を示す。図9Dに示すメモリセル313はトランジスタMR3、MW3、容量素子C1およびノードFN1を有する。トランジスタMR3、MW3のバックゲートには同じ信号を入力してもよいし、互いに異なる信号を入力してもよい。

0091

図9Eに示すメモリセル314は、配線WL、RWL、BL、CL、SLと電気的に接続されている。メモリセル314は3T1C型ゲインセルであり、ノードFN1、トランジスタMW1、トランジスタMR1、トランジスタMR2および容量素子CS1を有する。トランジスタMR1、MR2をSiトランジスタとすることができ、この場合、p型でもよい。また、配線RBLを設け、トランジスタMR2を配線RBLと電気的に接続してもよい。

0092

また、トランジスタMR1、MR2、MW1をOSトランジスタとすることも可能である。この場合、トランジスタMR1、MR2、MW1の全てあるいは一部にバックゲートを設けてもよい。一例として、図9Fに、バックゲートを有する3のOSトランジスタで構成されるメモリセルを示す。図9Fに示すメモリセル315はトランジスタMR3、MR4、MW3、容量素子CS1およびノードFN1を有する。トランジスタMR3、MR4、MW3のバックゲートには同じ信号を入力してもよいし、互いに異なる信号を入力してもよい。

0093

デコーダ
図10は行デコーダ302の構成例を示す。ここでは、信号RAは8ビットの信号である。行デコーダ302には、信号RA[7:0]、RAB[7:0]、PRE、PREBが入力される。信号RABは、信号RAの反転信号である。信号RABは、記憶装置300の外部から入力されている例を示しているが、記憶装置300の内部で、例えば、制御回路306又は行デコーダ302で、信号RAから信号RABを生成してもよい。

0094

行デコーダ302は、256個のAND回路320(以下、“AND320”と呼ぶ。)を有し、256本の配線WL_0—WL_255の選択が可能となっている。AND320は8入力のロジック回路である。図11はAND320の構成例を示す。

0095

AND320は単一導電型のトランジスタを有するダイナミックロジック回路であり、回路20とダイナミックロジック回路55を有する。AND320の入力信号In_j(jは0乃至7の整数。)は、RA[j]またはRAB[j]の何れかである。信号OUTは、対応する行の配線WLに出力される。例えば、AND320<1>の出力ノードには配線WL_1が電気的に接続されている。AND320<1>には、信号RA[0]、RAB[7:1]が入力される。RA[7:0]が“00000001”であれば、AND320<1>のみ論理条件が真となるため、配線WL_1に“H”の選択信号が出力される。

0096

ダイナミックロジック回路55の各トランジスタは、ゲートに電気的に接続されているバックゲートを有する。そのため、ダイナミックロジック回路55は、低消費電力であり、高速動作ができる。また、回路20を備えているので駆動能力が高い。メモリセル310のトランジスタMW1がOSトランジスタのような高い閾値電圧を有するトランジスタであっても、AND320によって、トランジスタMW1のゲートに閾値電圧を超える電圧を入力することが可能である。また、回路20によって信号OUTの電圧を調節することができるため、メモリセル309の書き込みトランジスタの許容される特性値の範囲が広がる。

0097

行デコーダ302は単一導電型のトランジスタを有するダイナミックロジック回路で構成されているため、少ないトランジスタ数で多くの配線WLを駆動することができる。よって、メモリセルアレイ301の大容量化が容易である。

0098

また、メモリセルアレイ301と行デコーダ302を単一導電型のトランジスタで構成することができるので、メモリセルアレイ301と行デコーダ302とをOSトランジスタのみで構成することが可能である。この場合、メモリセルアレイ301と行デコーダ302とを同一基板上に同じ工程で作製することで、これらが集積されたチップを作製することができる。また、列デコーダ303も、行デコーダ302と同様の回路構成とすることができる。よって、OSトランジスタで回路を構成することによって、メモリセルアレイ301、行デコーダ302および列デコーダ303が集積されているチップを得ることができる。

0099

以下、図12図15を参照して、記憶装置300のデバイス構造例を説明する。

0100

<デバイス構造例1>
図12は行デコーダ302およびメモリセルアレイ301のデバイス構造の一例を示す。ここでは、メモリセルアレイ301はメモリセル311で構成されていることとしている。また、行デコーダ302として、代表的にAND320の回路20(トランジスタM3および容量素子C3)を示している。図12は、記憶装置300を構成する電子部品のうち、OSトランジスタで構成される回路を含むチップの断面図に相当する。

0101

図12において、符号及びハッチングパターンが与えられていない領域は絶縁体で構成された領域を表している。これらの領域には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム酸化シリコン酸化窒化シリコン窒化酸化シリコン窒化シリコン酸化ガリウム酸化ゲルマニウム酸化イットリウム酸化ジルコニウム酸化ランタン酸化ネオジム酸化ハフニウム酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂ポリアミド樹脂アクリル樹脂シロキサン樹脂エポキシ樹脂フェノール樹脂等の有機樹脂を用いることもできる。341−343で示される層は絶縁層である。絶縁層341−343は上掲の絶縁体で形成することができる。

0102

また、図12においてハッチングパターンが与えられていて、符号が与えられていない領域は導電体で構成された領域を表している。導電体で構成された領域は単層または2層以上の積層とすることができる。導電材料としては、銅(Cu)、タングステン(W)、モリブデン(Mo)、金(Au)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)、ニッケル(Ni)、クロム(Cr)、鉛(Pb)、錫(Sn)、鉄(Fe)、コバルト(Co)等の低抵抗金属、これらの1または複数を主成分とする合金、これらの1または複数を主成分とする化合物等が挙げられる。特に、耐熱性導電性両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。アルミニウムや銅などを含む低抵抗導電性材料が好ましい。例えば、Cu—Mn合金は、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがCuの拡散を抑制する機能を持つので好ましい。

0103

回路を構成する絶縁膜導電膜半導体膜等の成膜方法としては、スパッタ法や、プラズマCVD法が代表的である。その他の方法、例えば、熱CVD法により形成すること可能である。熱CVD法として、例えば、MOCVD(Metal Organic Chemical Vapor Deposition)法やALD(Atomic Layer Deposition)法を使用することができる。

0104

メモリセルアレイ301、行デコーダ302は基板340上に形成されている。ここでは、基板340は単結晶シリコンウエハとしている。基板340はこれに限定されるものではなく、実施の形態4の基板510と同様の基板を用いることができる。

0105

絶縁層341上にOSトランジスタが形成される層(層350)があり、層350上に、容量素子が形成される層(層351)がある。よって、層350には、デコーダのトランジスタ(トランジスタM3のみ図示)、メモリセル311のトランジスタMW2が形成されている。ここでは、層350に形成されるOSトランジスタは、トランジスタ500(実施の形態4、図30)と同様のデバイス構造を有しており、微細化に適した構造である。

0106

トランジスタM3を微細化することで、トランジスタM3の周波数特性を向上させることができる。これは、行デコーダ302の他のトランジスタ、およびメモリセル311のトランジスタMW2も同様である。よって、行デコーダ302の消費電力を低減でき、また動作速度を向上させることができる。またメモリセル311の読み出し速度、書き込み速度を向上でき、また、メモリセルアレイ301の集積度を高めることができる。

0107

<デバイス構造例2>
図13は記憶装置300のデバイス構造例を示す断面図である。この例では、層350の下層にSiトランジスタが形成される層(層352)がある。層352に、記憶装置300のSiトランジスタが設けられている。ここでは、Siトランジスタをフィン(FIN)型トランジスタとしている。トランジスタMn1はn型のSiトランジスタであり、トランジスタMp1はp型のSiトランジスタである。ここでは、トランジスタMn1、Mp1をFIN型トランジスタとしている。

0108

記憶装置300をこのようなデバイス構造とすることで、例えば、メモリセルアレイ301の下方に、Siトランジスタで構成される回路を設けることができる。メモリセルアレイ301の下層に設ける回路には、例えば、センスアンプが好適である。センスアンプをメモリセルアレイ301の下層に設けることで、配線BL(ローカルビット線)を短くすることができる。この場合、トランジスタMn1、Mp1はセンスアンプを構成するトランジスタである。

0109

メモリセルアレイ301はメモリセル313(図9D)で構成されていることとし、図13には、トランジスタMW3のチャネル長方向断面構造を示し、トランジスタMR3のチャネル幅方向の断面構造を示す。

0110

<デバイス構造例3>
図14は記憶装置300のデバイス構造例を示す断面図である。この例では、層352に層351が積層され、層351に層350が積層されている。また、メモリセルアレイ301は、メモリセル311で構成されていることとしている。

0111

<デバイス構造例4>
上記の例では、記憶装置300のOSトランジスタはトランジスタ500と同様のデバイス構造を有し、Siトランジスタは、FIN型トランジスタとしているが、記憶装置300を構成するOSトランジスタ、Siトランジスタのデバイス構造は、上記の例に限定されるものでない。例えば、OSトランジスタをトランジスタ502(図32)と同様なデバイス構造をもつトランジスタとすることができる。また、Siトランジスタをプレーナー型トランジスタとすることができる。そのような例を図15に示す。

0112

図15の例では、層352に層350が積層され、層350に層351が積層されている。また、メモリセルアレイ301は、メモリセル313で構成されていることとしている。トランジスタMn2はn型のSiトランジスタであり、トランジスタMp2はp型のSiトランジスタである。図15には、トランジスタMW3のチャネル長方向の断面構造を示し、トランジスタMR3のチャネル幅方向の断面構造を示す。

0113

<<撮像装置>>
図16Aに撮像装置の構成例を示す。図16Aに示す撮像装置400は、画素部401および周辺回路415を有する。周辺回路415は、行ドライバ402、列ドライバ403を有する。画素部401は、アレイ状に配列された複数の画素回路410を有する。画素回路410は撮像素子であり、光を電荷に変換する機能、電荷を蓄積する機能等を有する。図16Bに画素回路410の一例を示す。

0114

図16Bに示す画素回路410は、フォトダイオードPD1、トランジスタMI1—MI4、容量素子C2、ノードFN2を有する。ノードFN2はデータ保持ノードである。容量素子C2は、ノードFN2の電圧を保持するための保持容量である。トランジスタMI1はリセットトランジスタと呼ばれている。トランジスタMI1はノードFN2の電圧をリセットする機能を有する。トランジスタMI2は露光動作を制御する露光トランジスタと呼ばれる。トランジスタMI2はノードFN2とフォトダイオードPD1との導通状態を制御するパストランジスタである。トランジスタMI2によって露光動作のタイミングが制御できるため、グローバルシャッタ方式での撮像が可能である。トランジスタMI3は増幅トランジスタと呼ばれる。トランジスタMI3はノードFN2の電圧応じたオン電流を生成する機能を有する。トランジスタMI4は選択トランジスタと呼ばれる。トランジスタMI4はトランジスタMI3と画素回路410の出力端子と間の導通状態を制御するパストランジスタである。

0115

フォトダイオードPD1には、シリコン基板においてpn型やpin型の接合が形成されたダイオード素子を用いることができる。または非晶質シリコン膜微結晶シリコン膜などを用いたpin型ダイオード素子などを用いてもよい。なお、画素回路410は光電変換素子にフォトダイオードが用いられているが、他の光電変換素子であってもよい。例えば、ダイオード接続のトランジスタを用いてもよい。また、光電効果を利用した可変抵抗などをシリコンゲルマニウムセレンなど用いて形成してもよい。また、アバランシェ増倍という現象を利用したセレンを用いた光電変換素子を用いてもよい。当該光電変換素子では、入射される光量に対する電子の増幅が大きい高感度センサとすることができる。セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、一例として、非晶質セレンを成膜後、熱処理することで得ればよい。なお結晶セレンの結晶粒径画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減することができる。

0116

行ドライバ402は、信号を読み出す画素回路410を選択する機能を有する。図16Bの画素回路410の場合、行ドライバ402は、例えば、トランジスタMI4のゲートに入力する信号を生成すればよい。列ドライバ403は、画素回路410から信号を読み出し、撮像データ信号を生成する機能を有する。行ドライバ402、列ドライバ403は、デコーダ、シフトレジスタ等の様々なロジック回路で構成することができる。デコーダは行デコーダ302(図10)と同様な回路構成とすればよい。また、行ドライバ402、列ドライバ403の基本ロジック素子に、実施の形態1、2のダイナミックロジック回路を用いることができる。列ドライバ403には、画素回路410から読み出した信号を処理する機能回路を設けてもよい。機能回路としては例えば、アナログーデジタル変換回路、差分処理を行う回路等がある。

0117

画素回路410のトランジスタMI1—MI4をOSトランジスタとすることができる。この場合、画素部401と共に、行ドライバ402および/または列ドライバ403に設けられたダイナミックロジック回路をOSトランジスタで構成すればよい。図17に撮像装置400のデバイス構造の一例を示す。図17は、OSトランジスタとSiトランジスタを組み合わせた例である。周辺回路415には、代表して、Siトランジスタ421とOSトランジスタ422を示している。画素部401には、代表して、フォトダイオードPD1およびトランジスタMI2を示している。Siトランジスタ421およびフォトダイオードPD1は半導体基板420に作製されている。フォトダイオードPD1にトランジスタMI1—MI4を積層できるため、画素部401の集積度を高めることができる。

0118

<<表示装置>>
図18に表示装置の構成例を示す。図18に示す表示装置800は、CPU811、制御回路812、電源回路813、画像処理回路814、記憶装置815、および表示パネル820を有する。表示パネル820は画素部830および周辺回路835を有する。周辺回路835はゲートドライバ836およびソースドライバ837を有する。ゲートドライバ836は配線GLを駆動するための回路であり、配線GLに供給する信号を生成する機能を有する。ソースドライバ837は配線SLを駆動するため回路であり、配線SLに供給する信号を生成する機能を有する。

0119

CPU811は、命令を実行し、表示装置800を統括的に制御するための回路である。CPU811が実行する命令は、外部から入力される命令、および内部メモリに格納された命令である。CPU811は、制御回路812、画像処理回路814を制御する信号を生成する。CPU811の制御信号に基づき、制御回路812は、表示装置800の動作を制御する。制御回路812は、CPU811が決定した処理が実行されるように、周辺回路835、電源回路813、画像処理回路814および記憶装置815を制御する。制御回路812には、例えば、画面書き換えのタイミングを決定する各種の同期信号が入力される。同期信号としては、例えば水平同期信号垂直同期信号、および基準クロック信号等があり、制御回路812は、これらの信号から周辺回路835の制御信号を生成する。電源回路813は、画素部830および周辺回路835に電源電圧を供給する機能を有する。

0120

画像処理回路814は、外部から入力される映像信号を処理してデータ信号VDATAを生成する機能を有する。ソースドライバ837は、データ信号VDATAを処理して、各配線SLに供給するデータ信号を生成する機能を有する。記憶装置815は、画像処理回路814が処理を行うために必要なデータを格納するために設けられている。記憶装置815には、例えば、データ信号VDATA、または外部から入力される映像信号が格納される。

0121

画素部830は、複数の画素831、複数の配線GL、複数の配線SLを有する。複数の画素831はアレイ状に配列されている。複数の配線GL、SLは、複数の画素831の配列に応じて設けられている。配線GLは垂直方向に配列され、配線SLは水平方向に配列されている。配線GLはゲート線走査線選択信号線等と呼ばれることがある。配線SLはソース線データ線等と呼ばれることがある。図19A、図19Bに、画素831の回路構成例を示す。図19Aは表示装置800がEL表示装置である場合の画素832の構成例を示し、図19Bは、表示装置800が液晶表示装置である場合の画素833の構成例を示す。

0122

(EL表示装置の画素)
図19Aに示す画素832はトランジスタMD11、MD12、EL素子DE2、および容量素子CP2を有する。ここでは、トランジスタMD11、MD12はn型としている。トランジスタMD11は、トランジスタMD12のゲートと配線SLとの導通を制御するパストランジスタであり、選択トランジスタと呼ばれる。トランジスタMD12は、駆動トランジスタと呼ばれるトランジスタであり、EL素子DE2に供給する電流源または電圧源として機能する。ここでは、電流駆動能力を向上させるため、トランジスタMD12にバックゲートを設けている。トランジスタMD11にも、ゲート電極と電気的に接続されるバックゲートを設けてもよい。容量素子CP2はトランジスタMD12のゲート電位を保持する保持容量である。

0123

EL素子DE2は、陽極陰極、およびこれらに挟まれている発光層を有する発光素子である。発光層は、有機化合物を含む。陽極および陰極のいずれか一方が画素電極であり、画素電極はトランジスタM2と電気的に接続されている。EL素子DE2の発光層は、発光性物質を少なくとも含む。発光性の物質としては、有機EL材料無機EL材料等がある。また、発光層の発光としては、一重項励起状態から基底状態に戻る際の発光(蛍光)、三重項励起状態から基底状態に戻る際の発光(リン光)がある。

0124

(液晶表示装置の画素)
図19Bに示す画素833は、トランジスタMD13、液晶素子DE3および容量素子CP3を有する。液晶素子DE3は、画素電極、対向電極、およびこれらに挟まれた液晶層を有する。画素電極はトランジスタMD13に接続されている。ここでは、トランジスタMD13はn型である。また、トランジスタMD13はバックゲートを有しており、バックゲートとゲートとが電気的に接続されている。これにより、トランジスタMD13の電流駆動能力を向上することができる。トランジスタMD13は、バックゲートを設けない構成であってもよい。

0125

液晶層の液晶材料には、例えば、サーモトロピック液晶またはリオトロピック液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、ネマチック液晶スメクチック液晶コレステリック液晶、または、ディスコチック液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、強誘電性液晶、または反強誘電性液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、主鎖型高分子液晶側鎖型高分子液晶、或いは、複合型高分子液晶などの高分子液晶、または低分子液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、高分子分散型液晶(PDLC)に分類される液晶材料を用いることができる。

0126

液晶表示装置の駆動モードに制約はない。駆動モードに応じて画素部830のデバイス構造を決定すればよい。駆動モードには、例えば、TN(Twisted Nematic)モード、FFS(Fringe Field Switching)モード、STN(Super Twisted Nematic)モード、VA(Vertical Alignment)モード、MVA(Multi—domain Vertical Alignment)モード、IPS(In—Plane Switching)モード、OCB(Optically Compensated Birefringence)モード、ブルー相モード、TBA(Transverse Bend Alignment)モード、VA—IPSモード、ECB(Electrically Controlled Birefringence)モード、FLC(Ferroelectric Liquid Crystal)モード、AFLC(AntiFerroelectric Liquid Crystal)モード、PDLC(Polymer Dispersed Liquid Crystal)モード、PNLC(Polymer Network Liquid Crystal)モード、ゲストホストモード、ASV(Advanced Super View)モードなどのモードで駆動される構造の画素とすることも可能である。

0127

なお、画素の回路構成は、図19A、図19Bの例に限定されない。例えば、画素832にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又はロジック回路などを追加してもよい。画素833も同様である。

0128

ここでは、画素831に適用される表示素子は、EL素子や液晶素子に限定されない。表示素子としては、発光トランジスタ(電流に応じて発光するトランジスタ)、電子放出素子電子インク電気泳動素子グレーティングライトバルブ(GLV)、MEMS(マイクロエレクトロメカニカル・システム)を用いた表示素子、デジタルマイクロミラーデバイスDMD)、DMS(デジタル・マイクロ・シャッター)、干渉変調素子IMOD)、シャッター方式MEMS表示素子光干渉方式のMEMS表示素子、エレクトロウェッティング素子圧電セラミック素子(例えば、圧電アクチュエータ)、電界放出素子(例えば、カーボンナノチューブ)などがある。

0129

例えば、図19Bの画素833に液晶素子DE3の代わりに、電子インク方式、電子粉流体登録商標)方式等により階調を制御する表示素子を設けることで、表示装置800を電子ペーパーにすることができる。

0130

<表示パネル>
図20は、表示装置800の分解斜視図である。表示装置800は、上部カバー871と下部カバー872との間に、タッチパネルユニット873、表示パネル820、バックライトユニット874、フレーム876、プリント基板877、およびバッテリ878を有する。上部カバー871および下部カバー872は、タッチパネルユニット873および表示パネル820のサイズに合わせて、形状や寸法を適宜変更することができる。フレーム876は表示パネル820やタッチパネルユニット873の保護機能の他、プリント基板877の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム876は、放熱板の機能を有していてもよい。

0131

タッチパネルユニット873、表示パネル820には、それぞれFPC880、881が電気的に接続されている。バックライトユニット874は、光源875を有する。なお、図20では、複数の光源875が2次元的に配列されているが、光源875の配置はこれに限定されない。例えば、バックライトユニット874の端部に光源875を配置し、さらに光拡散板を用いる構成としてもよい。なお、タッチパネルユニット873、バックライトユニット874、およびバッテリ878等は設けられていない場合もある。

0132

プリント基板877は、CPU811、電源回路813、画像処理回路814、記憶装置815を有する。電源回路813に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリ878による電源であってもよい。バッテリ878は、商用電源を用いる場合には、省略可能である。また、表示装置800には、偏光板位相差板プリズムシートなどの部材を追加して設けてもよい。CPU811内の記憶装置や記憶装置815に、図8の記憶装置300を適用することができる。

0133

タッチパネルユニット873は、抵抗膜方式または静電容量方式タッチパネルを表示パネル820に重畳して用いることができる。また、表示パネル820の対向基板封止基板)に、タッチパネル機能を持たせるようにすることも可能である。または、表示パネル820の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。または、表示パネル820の各画素内にタッチセンサ用電極を設け、静電容量方式のタッチパネルとすることも可能である。

0134

図20に示す表示パネル820は、基板851、基板852を有する。基板851には、画素部830、および周辺回路835が設けられている。画素部830等の回路が設けられている基板851を素子基板(バックプレーン)と呼ぶ場合がある。基板852を対向基板と呼ぶ場合や、基板852とこれに設けられている要素を含めて対向基板と呼ぶ場合がある。周辺回路835の一部、または全てを、画素部830と同じ作製工程で基板851に設けてもよい。図20の例では、IC855に、周辺回路835の一部の回路が設けられている。IC855はCOG(Chip on Glass)方式で基板851に実装されている。

0135

図21A、図21Bは、表示パネル820の素子基板の構成例を示す平面図である。画素部830を単一導電型のトランジスタで構成する場合、周辺回路835の回路のうち、単一導電型のトランジスタで構成されている回路を画素部830と共に基板851に設ければよい。

0136

図21Aに示す素子基板821は、ゲートドライバ836が、画素部830と同じ工程で基板851上に作製され、ソースドライバ837は複数のIC855で構成されている。端子部853は、FPC881、画素部830および周辺回路835の取り出し端子が設けられている。端子部853にはFPC881が電気的に接続される。図21Bに示す素子基板822では、ソースドライバ837も、画素部830と同じ工程で基板851上に作製される。

0137

ゲートドライバ836は2つの回路836E、836Wに分割されて、画素部830の左右に設けられている。例えば、回路836Eは奇数行の配線GLが電気的に接続され、回路836Wには偶数行の配線GLが電気的に接続されている。この場合、GDLとGDRとが交互に配線GLを駆動する。ゲートドライバ836は行デコーダ302(図10)と同様の回路構成とすることができる。これにより、閾値電圧が高いOSトランジスタで構成された画素部830を駆動するための電力を削減することができる。また、ゲートドライバ836を小型化できるため、狭額縁の表示パネル820を提供することができる。したがって、表示装置800を組み込んだ電子機器の低消費電力化、並びに小型化および軽量化ができる。

0138

図22AはEL表示装置の表示パネル2500のデバイス構造の一例を示し、図22Bは液晶表示装置の表示パネル2501のデバイス構造の一例を示す。なお、図22A、図22Bの断面図は、表示パネルの特定の位置を断面にした図ではなく、表示パネルの積層構造、素子の接続構造等を説明するための図である。

0139

(EL表示装置)
図22Aに示す表示パネル2500は、画素部2505、ゲートドライバ2504および端子部2506を有する。画素部2505は、トランジスタ2502t、EL素子2550、着色層2567、遮光層2568を有する。EL素子2550は、下部電極、上部電極、および下部電極と上部電極との間のEL層を有する。EL素子2550が発した光2551は、着色層2567を通って、外部に取り出される。

0140

着色層2567は特定の波長帯域の光を透過する機能を有していればよく、例えば、赤色の波長帯域の光を透過するカラーフィルタ、緑色の波長帯域の光を透過するカラーフィルタ、青色の波長帯域の光を透過するカラーフィルタ、黄色の波長帯域の光を透過するカラーフィルタなどを用いることができる。各カラーフィルタは、様々な材料を用いて、印刷法インクジェット法フォトリソグラフィ技術を用いたエッチング方法などで形成することができる。

0141

表示パネル2500には、絶縁層2521、2522が設けられる。絶縁層2521、2522はトランジスタ2502t等を覆っている。絶縁層2521、2522によって、トランジスタ2502t等による凹凸平坦化されている。また、絶縁層2521に不純物の拡散を抑制できる機能を付与してもよい。これにより、不純物の拡散によるトランジスタ2502t等の信頼性の低下を抑制できる。EL素子2550は、絶縁層2522の上方に形成される。また、EL素子2550が有する下部電極には、該下部電極の端部に重なる隔壁2528が設けられる。なお、基板2510と、基板2570との間隔を制御するスペーサを、隔壁2528上に形成してもよい。

0142

ゲートドライバ2504はトランジスタ2503tおよび容量素子2503cを有する。ゲートドライバ2504は遮光層2568で覆われている。トランジスタ2502t、2503tは、OSトランジスタとすればよい。基板2510には、信号を供給することができる配線2511が設けられている。配線2511上には、端子2519が設けられる。導電体2518によって、端子2519は、FPC2509が電気的に接続されている。導電体2518には、異方性導電ペースト(ACP)等を用いることができる。

0143

基板2510は、絶縁層2510a、可撓性基板2510bおよび接着層2510cを有する積層体である。ここでは、基板2510は画素部2505等を形成するために用いた支持基板ではなく、画素部2505等を形成した後、支持基板を絶縁層2510aから分離し、接着層2510cにより可撓性基板2510bを絶縁層2510aに取り付けている。絶縁層2510aはEL素子2550への不純物の拡散を防ぐブロッキング層である。

0144

基板2570は、絶縁層2570a、可撓性基板2570bおよび接着層2570cを有する積層体である。ここでは、基板2570は着色層2567等を形成するために用いた支持基板ではなく、着色層2567等を形成した後、支持基板を絶縁層2570aから分離し、接着層2570cにより可撓性基板2570bを絶縁層2570aに取り付けている。絶縁層2570aはEL素子2550への不純物の拡散を防ぐブロッキング層である。

0145

基板2510と基板2570との間に封止層2560が設けられている。封止層2560の屈折率は、空気より大きいことが好ましい。封止層2560の外周部にシール材を形成してもよい。当該シール材を用いることにより、基板2510、基板2570、封止層2560、およびシール材で囲まれた領域にEL素子2550を設けてもよい。固体の封止層2560の代わりに、基板2510と基板2570との間に不活性気体窒素アルゴン等)を充填してもよい。この場合、基板2510と基板2570との間に乾燥材を設けて、水分等を吸着させる構成としてもよい。封止層2560が光2551を取り出す側に設けられている場合、封止層2560は、EL素子2550と着色層2567とに接する。

0146

液晶装置
ここでは、表示パネル2501が表示パネル2500と異なっている点を説明する。画素部2505は、液晶素子2552、およびトランジスタ2502tを有する。液晶素子2552は、画素電極2523、対向電極2524、および液晶層2529を有する。また、液晶配向するための配向膜は必要に応じて設ければよい。基板2570にスペーサ2530が設けられている。スペーサ2530としては、基板2510と基板2570との間の距離(セルギャップ)を制御するために設けられる。スペーサ2530は基板2510に設けてもよい。スペーサ2530は、例えば、感光性樹脂材料で形成すればよい。

0147

液晶素子2552の対向電極2524は、基板2570側に設けられている。対向電極2524と、着色層2567及び遮光層2568との間には絶縁層2531が設けられている。画素電極2523は反射電極である。絶縁層2522の画素電極2523が形成されている領域の表面は凹凸が形成されている。これにより、画素電極2523の表面が凹凸状になるため、画素電極2523で光を乱反射させやすくなる。そのため、表示パネル2501の視認性が向上される。なお、画素電極2523を透明電極とする場合、絶縁層2522に凹凸を形成しない構成とすればよい。

0148

〔実施の形態3〕
本実施の形態では、半導体装置の例として、ロジック回路、記憶装置等を有するプロセッシングユニットについて説明する。また、本実施の形態では、半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例、表示装置等を備えた電子機器等について説明する。

0149

<<CPU>>
図23に、CPUの構成の一例を示す。図23に示すCPU1030は、CPUコア1031、パワーマネージメントユニット1043および周辺回路1044を有する。パワーマネージメントユニット1043は、パワーコントローラ1032、およびパワースイッチ1033を有する。周辺回路1044は、キャッシュメモリを有するキャッシュ1034、バスインターフェース(BUS I/F)1035、及びデバッグインターフェース(Debug I/F)1036を有する。CPUコア1031は、データバス1045、制御装置1037、PC(プログラムカウンタ)1038、パイプラインレジスタ1039、パイプラインレジスタ1040、ALU(Arithmetic logic unit)1041、及びレジスタファイル1042を有する。CPUコア1031と、キャッシュ1034等の周辺回路1044とのデータのやり取りは、データバス1045を介して行われる。

0150

制御装置1037は、PC1038、パイプラインレジスタ1039、パイプラインレジスタ1040、ALU1041、レジスタファイル1042、キャッシュ1034、バスインターフェース1035、デバッグインターフェース1036、及びパワーコントローラ1032の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。ALU1041は、四則演算論理演算などの各種演算処理を行う機能を有する。

0151

キャッシュ1034は使用頻度の高いデータを一時的に記憶しておく機能を有する。PC1038は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図23では図示していないが、キャッシュ1034には、キャッシュメモリの動作を制御するキャッシュコントローラが設けられている。パイプラインレジスタ1039は、命令データを一時的に記憶する機能を有するレジスタである。パイプラインレジスタ1040は、ALU1041の演算処理に利用するデータ、またはALU1041の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。レジスタファイル1042は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはALU1041の演算処理の結果得られたデータ、などを記憶することができる。

0152

キャッシュ1034に、実施の形態2の記憶装置を適用することができる。その結果、キャッシュ1034の高速化、低消費電力化が可能となり、より高速で動作する半導体装置、或いはより低消費電力の半導体装置を提供できる。

0153

バスインターフェース1035は、CPU1030とCPU1030の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース1036は、デバッグの制御を行うための命令をCPU1030に入力するための信号の経路の機能を有する。

0154

パワースイッチ1033は、パワーコントローラ1032以外の各種回路への、電源供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ1033によって電源供給の有無が制御される。また、パワーコントローラ1032はパワースイッチ1033の動作を制御する機能を有する。このような構成を有することで、CPU1030は、パワーゲーティングを行うことが可能である。パワーゲーティングの流れについて、一例を挙げて説明する。

0155

まず、CPUコア1031が、電源供給を停止するタイミングを、パワーコントローラ1032のレジスタに設定する。次いで、CPUコア1031からパワーコントローラ1032へパワーゲーティングを開始する旨の命令を送る。次いで、CPU1030内に含まれる各種レジスタとキャッシュ1034とが、データの退避を開始する。次いで、パワーコントローラ1032以外の各種回路への電源電圧の供給が、パワースイッチ1033により停止される。次いで、割込み信号がパワーコントローラ1032に入力されることで、CPU1030内の各種回路への電源供給が開始される。なお、パワーコントローラ1032にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしてもよい。次いで、各種レジスタとキャッシュ1034が、データの復帰を開始する。次いで、制御装置1037における命令の実行が再開される。

0156

このようなパワーゲーティングは、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数のロジック回路において行うことができる。また、短い時間でも電源の供給を停止することができる。このため、空間的に、あるいは時間的に細かい粒度で消費電力の削減を行うことができる。

0157

本発明の一形態に係る半導体メモリ装置をキャッシュ1034に適用することで、キャッシュ1034は、電源電圧の供給が停止されても、一定期間データを保持することができる。したがって、パワーゲーティングを行う際に、キャッシュ1034のデータの退避動作期間を確保しやすい。また、電源電圧が予期せず遮断されても、キャッシュ1034のデータを行うことが可能である。また、データを退避する場合には、データの退避および復帰に必要な電力と時間を要するが、本発明の一形態に係る半導体メモリ装置を適用することで、これらを削減することができる。

0158

<RFIC>
プロセッシングユニットの一例として、RFIC(Radio Frequency IntegratedCircuit)について説明する。RFICは、内部の記憶装置に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、RFICは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いられている。

0159

図24は、RFICの一例を示すブロック図である。なお、図24に示すRFIC1080は、整流回路1082、定電圧回路1083、復調回路1084、変調回路1085、ロジック回路1086、記憶装置1087、およびROM(読み取り専用メモリ)1088を有する。これらの回路は、必要に応じて、適宜、取捨選択することができる。図24の例ではRFIC1080はパッシブ型であるが、もちろん、RFIC1080を、電池を内蔵したアクティブ型とすることができる。RFIC1080にはアンテナ1081が電気的に接続されている。アンテナ1081が接続された回路をRFICと呼ぶこともできる。

0160

実施の形態2の記憶装置は、混載メモリとすることが可能なデバイス構造を有している(図13図15参照。)。そのため、RFIC1080において、製造プロセスを複雑化することなく、アンテナ1081以外の回路を1のチップに組み込むことができる。チップに、通信帯域に応じた性能のアンテナ1081が実装されている。データの伝送形式は、一対のコイル対向配置して相互誘導によって交信を行う電磁結合方式誘導電磁界によって交信する電磁誘導方式電波を利用して交信する電波方式などがある。本実施の形態に示すRFIC1080は、いずれの方式に用いることも可能である。

0161

アンテナ1081はアンテナ1091との間で無線信号1092の送受信を行うためのものである。アンテナ1091は通信器1090に接続されている。整流回路1082は、アンテナ1081で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路1082の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある値を超える電力を後段の回路に入力しないように制御するための回路である。

0162

ロジック回路1086は復調信号解読し、処理を行うための回路である。記憶装置1087は、入力された情報を保持する回路であり、行デコーダ、列デコーダ、記憶領域などを有する。また、ROM1088は、固有番号(ID)などを格納し、処理に応じて出力を行うための回路である。

0163

定電圧回路1083は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路1083は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、ロジック回路1086のリセット信号を生成するための回路である。復調回路1084は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。変調回路1085は、アンテナ1081から出力するデータに応じて変調を行うための回路である。

0164

また、RFIC1080にセンサユニットを組み込むことで、無線により様々な情報を取得することが可能となる。たとえば、RFIC1080に、温度センサ回路湿度センサ回路を搭載することで、例えば、文化財温湿度管理などに利用することができる。

0165

また、RFICを医療器具に取り付け、管理することが行われている。医療器具はオートクレーブによる100℃以上の高温滅菌処理を施す必要があるため、RFICの記憶装置には高温環境下での高い信頼性が要求される。記憶装置1087に実施の形態2の記憶装置300を適用することで、100℃以上の高温環境に曝した後でも、記憶装置1087はデータを保持することが可能である。よって、RFIC1080は医療用途にも非常に適している。

0166

ここでは、プロセッシングユニットとして、CPUおよびRFICについて説明したが、本発明の一形態に係る半導体メモリ装置は、様々なプロセッシングユニットに適用することができる。例えば、GPU(画像処理装置)、PLD(プログラマブルロジックデバイス)、DSP(デジタル信号処理装置)、MCU(マイクロコントローラユニット)、カスタムLSI、などにも適用可能である。

0167

<<電子部品の作製方法例>>
図25Aは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはIC用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

0168

トランジスタで構成される半導体装置は、組み立て工程(後工程)を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図25Aに示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板を作製する(ステップS1)。素子基板には、例えば、図8図16A、図23図24等に示す半導体装置が作製されている。

0169

素子基板の完成後、基板の裏面を研削する(ステップS2)。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図る。基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う(ステップS3)。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。

0170

リードフレームのリードとチップ上の電極とを、金属の細線ワイヤー)で電気的に接続する、ワイヤーボンディングを行う(ステップS4)。金属の細線には、銀線金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される(ステップS5)。モールド工程を行うことで電子部品の内部が樹脂で充填され、内蔵される回路部やワイヤーの機械的な外力よる破壊を低減することができ、また水分や埃による特性の劣化を低減することができる。次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する(ステップS6)。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いでパッケージの表面に印字処理マーキング)を施す(ステップS7)。そして最終的な検査工程(ステップS8)を経て電子部品が完成する(ステップS9)。

0171

以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、消費電力の低減、及び小型化が図られた電子部品を実現することができる。

0172

図25Bは完成した電子部品の斜視模式図を示す。図25BはQFP(Quad Flat Package)の例を示している。図25Bに示す電子部品1700はリード1701及び回路部1703を示している。電子部品1700は、例えばプリント基板1702に実装される。このような電子部品1700が複数組み合わされて、それぞれがプリント基板1702上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板1704は、電子機器等の内部に設けられる。例えば、電子部品1700は、記憶装置、撮像装置、および、MCUやRFIC等のプロセッシングユニットとして用いることができる。

0173

よって、電子部品1700は、デジタル信号処理ソフトウェア無線アビオニクス通信機器航法システム自動操縦装置飛行管理システム等の航空に関する電子機器)、ASICプロトタイピング医療用画像処理、音声認識、暗号、バイオインフォマテクス生物情報科学)、機械装置エミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品(ICチップ)に適用することが可能である。このような電子機器の具体例を図26に示す。

0174

<電子機器>
表示装置8000は、TV放送受信用の表示装置に相当し、筐体8001、表示部8002、スピーカー部8003、電子部品8004等を有する。本発明の一形態に係る電子部品8004は、筐体8001の内部に設けられている。

0175

表示部8002には、液晶表示装置、有機EL素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、DMD(Digital Micromirror Device)、PDP(Plasma Display Panel)、FED(Field Emission Display)などの、半導体表示装置を用いることができる。なお、表示装置には、TV放送受信用の他、パーソナルコンピュータ用、広告表示用など、全ての情報表示用表示装置が含まれる。また、表示装置8000のように、表示部を備えた電子機器の幾つかの具体例を図26図28に示す。

0176

照明装置8100は据え付け型であり、筐体8101、光源8102、電子部品8103等を有する。光源8102には、電力を利用して人工的に光を得る人工光源を用いることができる。具体的には、白熱電球蛍光灯などの放電ランプLEDや有機EL素子などの発光素子が、上記人工光源の一例として挙げられる。図26では、天井8104に照明装置8100を据え付けた例を示しているが、例えば、側壁8105、床8106、窓8107等に据え付けてもよい。また、照明装置は、据え付け型に限定されるものではなく、卓上型携帯型等でもよい。

0177

室内機8200及び室外機8204を有するエアコンディショナーは、本発明の一形態に係る電子部品8203を用いた電子機器の一例である。具体的に、室内機8200は、筐体8201、送風口8202、電子部品8203等を有する。図26では、電子部品8203が、室内機8200に設けられている場合を例示しているが、電子部品8203は室外機8204に設けられていてもよい。或いは、室内機8200と室外機8204の両方に、電子部品8203が設けられていてもよい。例えば、電子部品8203には、例えば、センサユニットとして、赤外線センサ温度センサユニットが組み込まれる。図26では、室内機と室外機で構成されるセパレート型のエアコンディショナーを例示しているが、室内機の機能と室外機の機能とを1つの筐体に有する一体型のエアコンディショナーでもよい。

0178

電気冷凍冷蔵庫8300は、筐体8301、冷蔵室用扉8302、冷凍室用扉8303、電子部品8304等を有する。電子部品8304は、筐体8301の内部に設けられている。

0179

図26は、電子部品1700が適用される家庭用電化製品の例示である。電子レンジ食器洗浄機洗濯機掃除機など様々な家庭用電化製品に電子部品1700を組み込むことができる。また、電子部品1700を組み込むことが可能な電子機器は、家庭用電化製品に限定されるものではなく、上述したとおり、工業用ロボット生活支援ロボット航空機船舶自動車などの様々な電子機器に適用することができる。図27に、このような電子機器の一例として電気自動車の一例を示す。

0180

<電気自動車>
図27Aは、電気自動車8500の一例を示す外観図である。図27Bに示すように、電気自動車8500には、リチウムイオン二次電池8501が搭載されている。リチウムイオン二次電池 8501の電力は、制御回路8502により出力が調整されて、駆動装置8503に供給される。制御回路8502は、プロセッシングユニット8504によって制御される。例えば、制御回路8502やプロセッシングユニット8504等の記憶装置に、本発明の一形態に係るロジック回路を適用することができる。

0181

駆動装置8503は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を組み合わせて構成される。プロセッシングユニット8504は、電気自動車8500の運転者操作情報加速減速、停止など)や走行時の情報(上り坂下り坂等の情報、駆動輪にかかる負荷情報など)の入力情報に基づき、制御回路8502に制御信号を出力する。制御回路8502は、プロセッシングユニット8504の制御信号により、リチウムイオン二次電池8501から供給される電気エネルギーを調整して駆動装置8503の出力を制御する。

0182

<表示部を備えた電子機器>
以下に、半導体装置の一例として、表示部を備えた電子機器の一例を示す。このような電子機器としては、テレビ受像機ノート型パーソナルコンピュータ(PC)、タブレット型PC、画像再生装置(代表的にはDVDやブルーレイディスクハードディスク等の記録媒体に記憶されている映像再生し、その画像を表示しうる表示部を有する装置)、携帯電話スマートフォン携帯型ゲーム機携帯型情報端末(例えば、タブレット型情報端末)、ウエアラブル型(例えば、眼鏡型、ゴーグル型時計型、バングル型等)情報端末電子書籍端末カメラ(例えば、ビデオカメラデジタルスチルカメラ)、ナビゲーションシステム音響再生装置カーオーディオデジタルオーディオプレイヤー等)、複写機ファクシミリプリンタープリンター複合機現金自動預け入れ払い機ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図28に示す。

0183

図28Aに示す情報端末5100は、筐体5101、表示部5102、および操作キー5103等を有する。

0184

図28Bに示す携帯型ゲーム機5300は、筐体5301、筐体5302、表示部5303、表示部5304、マイクロホン5305、スピーカー5306、操作キー5307、およびスタイラス5308等を有する。携帯型ゲーム機5300は2つの表示部5303と表示部5304とを有しているが、表示部の数はこれに限定されず、1つでもよいし3以上でもよい。

0185

図28Cに示す情報端末5700は、ウエアラブル情報端末の一例である。情報端末5700は、バングル型の筐体5701、および表示部5702等を有する。表示部5702は、曲面を有する筐体5701に支持されている。表示部5702には、可撓性基板が用いられた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末5700を提供することができる。

0186

図28Dに示す情報端末5200はウエアラブル情報端末の一例である。情報端末5200は腕時計型であり、筐体5201、表示部5202、バンド5203、バックル5204、操作ボタン5205、入出力端子5206等を備える。情報端末5200は、移動電話、電子メール、文章閲覧及び作成、音楽再生インターネット通信コンピュータゲームなどの種々のアプリケーションを実行することができる。

0187

表示部5202の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部5202はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部5202に表示されたアイコン5207に触れることで、アプリケーションを起動することができる。操作ボタン5205は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末5200に組み込まれたオペレーティングシステムにより、操作ボタン5205の機能を設定することもできる。

0188

情報端末5200は、通信規格準拠した近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセット相互通信することによって、ハンズフリーで通話することもできる。また、情報端末5200は入出力端子5206を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子5206を介して充電を行うこともできる。なお、充電動作は入出力端子5206を介さずに無線給電により行ってもよい。

0189

図28Eに示す電子書籍端末5600は、筐体5601、および表示部5602等を有する。表示部5602は可撓性基板が用いられた表示パネルを備える。これにより、フレキシブルかつ軽くて使い勝手の良い電子書籍端末5600を提供することができる。

0190

図28Fに示す情報端末5900は、筐体5901に、表示部5902、マイク5907、スピーカー部5904、カメラ5903、外部接続部5906、および操作用のボタン5905等を有する。表示部5902は可撓性基板が用いられた表示パネルを備える。情報端末5900は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型PC、電子書籍端末等として用いることができる。

0191

〔実施の形態4〕
本実施の形態では、OSトランジスタのデバイス構造等について説明する。

0192

<<トランジスタの構成例1>>
図29Aはトランジスタ500の上面図である。図29Bは、x11−x12線による図29Aの断面図であり、図29Cは、y11−y12線による図29Aの断面図である。なお、x11−x12線の方向をトランジスタ500のチャネル長方向と呼び、y11−y12線の方向をトランジスタ500のチャネル幅方向と呼ぶ場合がある。なお、図29Aでは、図の明瞭化のために一部の要素を省いて図示している。図31A等の上面図も図29Aと同様である。

0193

トランジスタ500は基板510上に形成されている。トランジスタ500は、絶縁層511−517、導電層521−524、金属酸化物層531—533を有する。これらの層は、単層でも積層でもよい。ここでは、金属酸化物層531−533をまとめて、金属酸化物層530と呼称する場合がある。

0194

導電層522はバックゲート電極を構成し、導電層521はトランジスタ500のゲート電極(フロントゲート電極)を構成する。導電層521のゲート電極を構成している領域は、絶縁層516に形成された開口部を埋めるように自己整合的に形成される。導電層523、524は、それぞれ、ソース電極又はドレイン電極を構成する。例えば、導電層523を積層構造とする場合、金属酸化物層532と接する層は、他の層よりも酸素を透過しにくいことが好ましい。これにより、酸化による導電層523の導電率の低下を防ぐことが可能になる。導電層524についても同様である。

0195

金属酸化物層532は半導体であり、チャネル形成領域が設けられている。金属酸化物層531と金属酸化物層532とで金属酸化物の積層が形成される。積層において、導電層523に接する領域535、および導電層524に接する領域536は、他の領域よりも抵抗率が低くなる。領域535が存在することで、積層と導電層523と間のコンタクト抵抗を低減させることが可能になる。同様に、領域536が存在することで、積層と導電層524と間のコンタクト抵抗を低減させることが可能になる。

0196

絶縁層511−517はパッシベーション層、または層間絶縁層を構成する。特に、絶縁層511は、トランジスタ500の下地絶縁層を構成する。特に、絶縁層515はゲート絶縁層を構成する。特に、絶縁層513は電荷蓄積層を構成する。

0197

図29Cに示すように、金属酸化物層532の側面は、導電層521に囲まれている。このようなデバイス構造をとることで、導電層521(ゲート電極)の電界によって、金属酸化物層532を電気的に取り囲むことができる。ゲート電極の電界によって、半導体(特に、チャネル形成領域)を電気的に取り囲むトランジスタの構造を、surrounded channel(s−channel)構造とよぶ。s−channel構造トランジスタは、金属酸化物層532の全体(バルク)にチャネルが形成される。よってs−channel構造トランジスタは、ソース−ドレイン間に大電流を流すことができるため、良好なオン電流特性を有する。また、s−channel構造はトランジスタの微細化に適した構造である。よって、s−channel構造トランジスタは、高いオン電流が得られるため、プロセッサや、記憶装置など微細化されたトランジスタが要求される半導体装置に適している。

0198

図30Aは、トランジスタ500のチャネル形成領域の拡大図である。図30Aにおいて、導電層521の底面が、絶縁層514及び金属酸化物層533を介して、金属酸化物層532の上面と重なっている領域のチャネル長方向の長さを、幅LGとする。幅LGは、トランジスタ500のゲート電極の線幅を表す。また、図30Aにおいて、導電層523と導電層524と間の長さを幅LSDとする。幅LSDは、トランジスタ500のソース電極とドレイン電極と間の長さを表す。

0199

幅LSDは最小加工寸法で決定されることが多い。図30Aに示すように、幅LGは、幅LSDよりも小さい。これは、トランジスタ500のゲート電極の線幅を最小加工寸法よりも小さくすることが可能であることを示している。例えば、幅LGは、5nm以上60nm以下、好ましくは5nm以上30nm以下とすることが可能になる。

0200

<金属酸化物>
金属酸化物層532は、例えば、インジウム(In)を含む酸化物半導体である。金属酸化物層532は、例えば、インジウムを含むと、キャリア移動度電子移動度)が高くなる。また、金属酸化物層532は、元素Mを含むと好ましい。元素Mは、好ましくは、アルミニウム(Al)、ガリウム(Ga)、イットリウム(Y)またはスズ(Sn)などである。また、ホウ素(B)、シリコン(Si)、チタン(Ti)、鉄(Fe)、ニッケル(Ni)、ゲルマニウム(Ge)、ジルコニウム(Zr)、モリブデン(Mo)、ランタン(La)、セリウム(Ce)、ネオジム(Nd)、ハフニウム(Hf)、タンタル(Ta)、タングステン(W)などが、元素Mに適用可能である。ただし、元素Mとして、前述の元素を複数組み合わせてもよい。元素Mは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Mは、例えば、金属酸化物のエネルギーギャップを大きくする機能を有する元素である。また、金属酸化物層532は、亜鉛(Zn)を含むと好ましい。金属酸化物は、亜鉛を含むと結晶化しやすくなる場合がある。

0201

金属酸化物層532は、インジウムを含む酸化物半導体に限定されない。金属酸化物層532は、例えば、インジウムを含まず亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などを用いてもよい。具体的には、亜鉛スズ酸化物、ガリウムスズ酸化物などを用いて金属酸化物層532を形成することもできる。

0202

金属酸化物層532は、例えば、エネルギーギャップが大きい酸化物半導体を用いる。金属酸化物層532のエネルギーギャップは、例えば、2.5eV以上4.2eV以下、好ましくは2.8eV以上3.8eV以下、さらに好ましくは3eV以上3.5eV以下とする。金属酸化物層532には後述するCAAC−OSを用いることが好ましい。

0203

例えば、金属酸化物層531、533は、金属酸化物層532を構成する金属元素を少なくとも1種類含むことが好ましい。これにより、金属酸化物層531と金属酸化物層532との界面、および金属酸化物層532と金属酸化物層533との界面において、界面準位が形成されにくい。

0204

なお、金属酸化物層531がIn−M−Zn酸化物のとき、InおよびMの和を100atomic%としたとき、好ましくはInが50atomic%未満、Mが50atomic%より高く、さらに好ましくはInが25atomic%未満、Mが75atomic%より高いとする。金属酸化物層531をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、In:M:Zn=1:3:2、In:M:Zn=1:3:4などが好ましい。

0205

また、金属酸化物層532がIn−M−Zn酸化物のとき、InおよびMの和を100atomic%としたとき、好ましくはInが25atomic%よりも高く、Mが75atomic%未満、さらに好ましくはInが34atomic%よりも高く、Mが66atomic%未満とする。金属酸化物層532をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、In:M:Zn=1:1:1、In:M:Zn=1:1:1.2、In:M:Zn=2:1:3、In:M:Zn=3:1:2、In:M:Zn=4:2:4.1、In:M:Zn=5:1:7が好ましい。特に、スパッタリングターゲットとして、原子数比がIn:Ga:Zn=4:2:4.1を用いる場合、成膜される金属酸化物層532の原子数比は、In:Ga:Zn=4:2:3近傍となる場合がある。

0206

また、金属酸化物層533がIn−M−Zn酸化物のとき、InおよびMの和を100atomic%としたとき、好ましくはInが50atomic%未満、Mが50atomic%よりも高く、さらに好ましくはInが25atomic%未満、Mが75atomic%よりも高くする。金属酸化物層531をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、In:M:Zn=1:3:2、In:M:Zn=1:3:4などが好ましい。また、金属酸化物層533は、金属酸化物層531と同種の金属酸化物を用いてもよい。

0207

また、金属酸化物層531または金属酸化物層533がインジウムを含まなくてもよい場合がある。例えば、金属酸化物層531または金属酸化物層533が酸化ガリウムであってもよい。

0208

エネルギーバンド構造
図30Bに示すエネルギーバンド構造図を用いて、金属酸化物層531—433の積層により構成される金属酸化物層530の機能およびその効果について説明する。図30Bは、図30Aのz1−z2線で示した部位のエネルギーバンド構造を示している。Ec514、Ec531、Ec532、Ec533、Ec515は、それぞれ、絶縁層514、金属酸化物層531、金属酸化物層532、金属酸化物層533、絶縁層515の伝導帯下端エネルギーを示している。

0209

ここで、真空準位と伝導帯下端のエネルギーとの差(「電子親和力」ともいう。)は、真空準位と価電子帯上端のエネルギーとの差(イオン化ポテンシャルともいう。)からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析UPS:Ultraviolet Photoelectron Spectroscopy)装置を用いて測定できる。

0210

絶縁層514、515は絶縁体であるため、Ec514およびEc515は、Ec531、Ec532、およびEc533よりも真空準位に近い(電子親和力が小さい)。

0211

金属酸化物層532は、金属酸化物層531および金属酸化物層533よりも電子親和力の大きい金属酸化物を用いることが好ましい。例えば、金属酸化物層532の電子親和力は、金属酸化物層531よりも0.07eV以上1.3eV以下大きいとよい。金属酸化物層532と金属酸化物層531の電子親和力の差は0.1eV以上0.7eV以下が好ましく、0.15eV以上0.4eV以下がより好ましい。金属酸化物層532と金属酸化物層533の電子親和力の差も同様である。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。

0212

なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物層533はインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合[Ga/(In+Ga)]は、例えば、70%以上、好ましくは80%以上、さらに好ましくは90%以上とする。

0213

トランジスタ500にゲート電圧を印加すると、金属酸化物層530において、電子親和力の大きい金属酸化物層532にチャネルが形成される。このとき、電子は、金属酸化物層531、533の中ではなく、金属酸化物層532の中を主として移動する。そのため、金属酸化物層531と絶縁層514との界面、あるいは、金属酸化物層533と絶縁層515との界面に、電子の流れを阻害する界面準位が多く存在したとしても、トランジスタ500のオン電流にはほとんど影響を与えない。トランジスタ500において、金属酸化物層531、533は絶縁物のように機能する。

0214

金属酸化物層531と金属酸化物層532と間には、金属酸化物層531と金属酸化物層532との混合領域が存在する場合がある。また、金属酸化物層532と金属酸化物層533と間には、金属酸化物層532と金属酸化物層533との混合領域とが存在する場合がある。混合領域は、界面準位密度が低くなる。そのため、金属酸化物層531−533の積層は、それぞれの界面近傍において、エネルギーが連続的に変化する(連続接合ともいう。)バンド構造となる。

0215

金属酸化物層531と金属酸化物層532との界面、あるいは、金属酸化物層532と金属酸化物層533との界面は、上述したように界面準位密度が小さいため、金属酸化物層532中で電子の移動が阻害されることが少ないので、トランジスタ500のオン電流を高くすることが可能になる。

0216

例えば、トランジスタ500中の電子の移動は、チャネル形成領域の物理的な凹凸が大きい場合に阻害される。トランジスタ500のオン電流を高くするためには、例えば、金属酸化物層532の上面または下面(被形成面、ここでは金属酸化物層531の上面)の、1μm×1μmの範囲における二乗平均平方根(RMS)粗さが1nm未満、好ましくは0.6nm未満、さらに好ましくは0.5nm未満、より好ましくは0.4nm未満とすればよい。また、1μm×1μmの範囲における平均面粗さ(Raともいう。)が1nm未満、好ましくは0.6nm未満、さらに好ましくは0.5nm未満、より好ましくは0.4nm未満とすればよい。また、1μm×1μmの範囲における最大高低差(P−Vともいう。)が10nm未満、好ましくは9nm未満、さらに好ましくは8nm未満、より好ましくは7nm未満とすればよい。

0217

チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。例えば、金属酸化物層532が酸素欠損(VOとも表記。)を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をVOHと表記する場合がある。VOHは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物層532中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。

0218

例えば、金属酸化物層532のある深さにおいて、または、金属酸化物層532のある領域において、二次イオン質量分析SIMS)法で測定される水素濃度は、1×1016atoms/cm3以上、2×1020atoms/cm3以下、好ましくは1×1016atoms/cm3以上、5×1019atoms/cm3以下、より好ましくは1×1016atoms/cm3以上、1×1019atoms/cm3以下、さらに好ましくは1×1016atoms/cm3以上、5×1018atoms/cm3以下である。

0219

金属酸化物層532の酸素欠損を低減するために、例えば、絶縁層514に含まれる過剰酸素を、金属酸化物層531を介して金属酸化物層532まで移動させる方法などがある。この場合、金属酸化物層531は、酸素透過性を有する層(酸素を通過または透過させる層)であることが好ましい。

0220

金属酸化物層532の厚さは1nm以上20nm以下とすることができる。金属酸化物層532の厚さはチャネル長に依存し、チャネル長が短いほど薄くでき、例えば1nm以上15nm以下とすること、または1nm以上10nm以下とすることができる。

0221

金属酸化物層531の厚さは5nm以上200nm以下とすることができ、または、10nm以上120nm以下、または20nm以上120nm以下、または、40nm以上80nm以下とすることができる。金属酸化物層531を金属酸化物層532よりも厚いことが好ましい。金属酸化物層531を厚くすることで、隣接する絶縁体と金属酸化物層531との界面からチャネル形成領域までの距離を離すことができる。

0222

金属酸化物層533の厚さは1nm以上100nm以下とすることができ、または、1nm以上50nm以下、または1nm以上10nm以下とすることができる。また、トランジスタ500のオン電流を高くするためには、金属酸化物層533は金属酸化物層531よりも薄い方が好ましい。

0223

例えば、金属酸化物層532と金属酸化物層531との間に、例えば、SIMSによるシリコン濃度が、1×1016atoms/cm3以上、1×1019atoms/cm3未満、好ましくは1×1016atoms/cm3以上、5×1018atoms/cm3未満、さらに好ましくは1×1016atoms/cm3以上2×1018atoms/cm3未満である領域を有する。また、金属酸化物層532と金属酸化物層533との間に、SIMSによるシリコン濃度が、1×1016atoms/cm3以上1×1019atoms/cm3未満、好ましくは1×1016atoms/cm3以上5×1018atoms/cm3未満、さらに好ましくは1×1016atoms/cm3以上2×1018atoms/cm3未満である領域を有する。

0224

また、金属酸化物層532の水素濃度を低減するために、金属酸化物層531および金属酸化物層533の水素濃度を低減すると好ましい。金属酸化物層531および金属酸化物層533は、SIMSにおいて、1×1016atoms/cm3以上、2×1020atoms/cm3以下、好ましくは1×1016atoms/cm3以上、5×1019atoms/cm3以下、より好ましくは1×1016atoms/cm3以上、1×1019atoms/cm3以下、さらに好ましくは1×1016atoms/cm3以上、5×1018atoms/cm3以下の水素濃度となる領域を有する。また、金属酸化物層532の窒素濃度を低減するために、金属酸化物層531および金属酸化物層533の窒素濃度を低減すると好ましい。金属酸化物層531および金属酸化物層533は、1×1016atoms/cm3以上5×1019atoms/cm3未満、好ましくは1×1016atoms/cm3以上5×1018atoms/cm3以下、より好ましくは1×1016atoms/cm3以上、1×1018atoms/cm3以下、さらに好ましくは1×1016atoms/cm3以上5×1017atoms/cm3以下の窒素濃度となる領域を有する。なお、窒素濃度はSIMSによる測定値である。

0225

金属酸化物層531−533の成膜は、スパッタリング法、CVD(Chemical Vapor Deposition)法、MBE(Molecular Beam Epitaxy)法またはPLD(Pulsed Laser Deposition)法、ALD(Atomic Layer Deposition)法などを用いて行えばよい。

0226

金属酸化物層531、532を形成した後に、第1の加熱処理を行うと好ましい。第1の加熱処理は、250℃以上650℃以下、好ましくは450℃以上600℃以下、さらに好ましくは520℃以上570℃以下で行えばよい。第1の加熱処理は、不活性ガス雰囲気、または酸化性ガスを10ppm以上、1%以上もしくは10%以上含む雰囲気で行う。第1の加熱処理は減圧状態で行ってもよい。または、第1の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを10ppm以上、1%以上または10%以上含む雰囲気で加熱処理を行ってもよい。第1の加熱処理によって、金属酸化物層531、532の結晶性を高めることや、水素や水などの不純物を除去することが可能になる。

0227

図29の例は金属酸化物層530が3層構造の例であるが、これに限定されない。例えば、金属酸化物層530を金属酸化物層531または金属酸化物層533のない2層構造とすることができる。または、金属酸化物層530の上、下、あるいは層中の少なくとも一箇所に、金属酸化物層531‐533として例示した金属酸化物の単層、または積層を設けて、m層構造(mは3よりも大きな整数)とすることもできる。

0228

<基板>
基板510には、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板は、例えば、ガラス基板石英基板サファイア基板、安定化ジルコニア基板イットリア安定化ジルコニア基板など)、樹脂基板などである。また、半導体基板は、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコンシリコンゲルマニウムヒ化ガリウムリン化インジウム酸化亜鉛、酸化ガリウムからなる化合物半導体基板などである。半導体基板の構造はバルク型でも、SOI(Silicon On Insulator)型でもよい。導電体基板は、例えば、黒鉛基板金属基板合金基板(例えば、ステンレス基板)、導電性樹脂基板金属窒化物を有する基板、金属酸化物を有する基板などである。

0229

また、基板510に可撓性基板を用いてもよい。可撓性基板には、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などでなる基板である。可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板には、例えば、線膨張率が1×10−3/K以下、5×10−5/K以下、または1×10−5/K以下である材質を用いればよい。樹脂としては、例えば、ポリエステルポリオレフィンポリアミドナイロンアラミドなど)、ポリイミドポリカーボネートアクリルポリテトラフルオロエチレンPTFE)などがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板510として好適である。また、基板510として、繊維を編みこんだシートフィルムまたは箔などを用いてもよい。また、基板510は伸縮性を有してもよい。

0230

可撓性基板上にトランジスタを設ける方法には、(1)可撓性基板上にトランジスタを作製する方法、(2)非可撓性基板上にトランジスタを作製した後、トランジスタが形成されている素子層を非可撓性基板から分離し、素子層を可撓性基板に転置する方法がある。後者の方法を採用する場合には、非可撓性基板上に剥離層を形成し、剥離層上に素子層を作製するとよい。

0231

基板510と絶縁層511との間に、トランジスタが形成されている素子層が設けられていてもよい。

0232

<バックゲート電極、ゲート電極、ソース電極、およびドレイン電極>
導電層522−524は、銅(Cu)、タングステン(W)、モリブデン(Mo)、金(Au)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)、ニッケル(Ni)、クロム(Cr)、鉛(Pb)、錫(Sn)、鉄(Fe)、コバルト(Co)、ルテニウム(Ru)、白金(Pt)、イリジウム(Ir)、ストロンチウム(Sr)の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。

0233

特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Cu−Mn合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがCuの拡散を抑制する機能を持つので好ましい。また、酸化イリジウム酸化ルテニウム、ストロンチウムルテナイトなど、貴金属を含む導電性酸化物は、酸化物半導体と接しても酸化物半導体から酸素を奪いにくい性質を持つ。そのため、貴金属を含む導電性酸化物は導電層523、524に用いられる材料に適している。

0234

低抵抗領域
領域535、536は、例えば、導電層523、524が、金属酸化物層532の酸素を引き抜くことで形成される。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタ500の作製工程には、いくつかの加熱工程があることから、領域535、536には酸素欠損が形成される。また、加熱により該酸素欠損のサイトに水素が入りこみ、領域535、536に含まれるキャリア濃度が増加する。その結果、領域535、536が低抵抗化する。

0235

<絶縁層>
絶縁層511—517は、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどでなる絶縁膜で形成することができる。絶縁層511−517に求められる特性に合わせて、材料や層構造を決定すればよい。

0236

なお、本明細書等において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。

0237

絶縁層514は、金属酸化物層530に酸素を供給できる絶縁物を含むことが好ましい。特に、加熱により一部の酸素が脱離する絶縁物を含むことが好ましい。絶縁層514から脱離した酸素は金属酸化物層530に供給され、金属酸化物層530の酸素欠損を低減することが可能となる。その結果、トランジスタ500の電気特性の変動を抑制し、信頼性を高めることができる。

0238

絶縁層514は、例えば、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いてもよい。

0239

絶縁層514から金属酸化物層530に酸素を供給するため、絶縁層514は酸素を過剰に含有させればよい。そのため、例えば酸素雰囲気下にて絶縁層514の成膜を行えばよい。または、成膜後の絶縁層514に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。

0240

例えば、成膜後の絶縁層514に、酸素(少なくとも酸素ラジカル酸素原子酸素イオンのいずれかを含む)を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法イオンドーピング法プラズママージョンイオン注入法、プラズマ処理などを用いることができる。酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素二酸化窒素二酸化炭素一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。また、絶縁層514の上面の平坦性を高めるために、絶縁層514を成膜した後、CMP法等を用いた平坦化処理を行ってもよい。

0241

絶縁層513は、絶縁層514に含まれる酸素が減少することを防ぐパッシベーション機能を有する。具体的には、絶縁層513によって、絶縁層514に含まれる酸素が導電層522に含まれる金属と結びつくことを防いでいる。絶縁層513は、酸素、水素、水、アルカリ金属アルカリ土類金属等をブロッキングする機能を有する。絶縁層513を設けることで、金属酸化物層530からの酸素の外部への拡散と、外部から金属酸化物層530への水素、水等の入り込みを防ぐことができる。絶縁層513は、例えば、窒化物、窒化酸化物、酸化物、または酸化窒化物を含む絶縁物で形成することができる。該絶縁物としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。

0242

絶縁層513は、電荷蓄積層を有していてもよい。この場合、絶縁層513に電子を注入することで、トランジスタ500のしきい値電圧を制御することが可能になる。電荷蓄積層に適用できる絶縁物は、例えば、ホウ素、炭素、窒素、酸素、フッ素マグネシウム、アルミニウム、シリコン、リン塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁物である。例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルでなる絶縁層、またはこれらから選ばれた複数の絶縁層を積層すればよい。

0243

絶縁層513は、絶縁層514の酸素の減少を防ぐパッシベーションの機能を持つことが好ましい。具体的なパッシベーション機能とは、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングする機能である。このような絶縁層513を設けることで、金属酸化物層530からの酸素の外部への拡散と、外部から金属酸化物層530への水素、水等の入り込みを防ぐことができる。また、絶縁層513によって、絶縁層514に含まれる酸素が導電層522に含まれる金属と結びつくことを防ぐことができる。パッシベーション機能を持つ絶縁物には、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等であり、これらの絶縁物でなる層を絶縁層513に設ければよい。

0244

絶縁層515はゲート絶縁膜を構成するため、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁層515は、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、またはシリコンおよびハフニウムを有する酸化窒化物などで形成することが好ましい。

0245

絶縁層515は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを金属酸化物層533側に有することで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、金属酸化物層532に混入することを抑制することができる。

0246

例えば、絶縁層515は酸化シリコンまたは酸化窒化シリコンを金属酸化物層533側に有することで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させる場合がある。

0247

絶縁層516は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁層516は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは樹脂などを有することが好ましい。または、絶縁層は、酸化シリコンまたは酸化窒化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネートまたはアクリルなどがある。また、絶縁層516は、絶縁層514と同様に、金属酸化物層530に酸素を供給する機能を持つことが好ましい。

0248

絶縁層517はパッシベーション層であり、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングする機能を有する。絶縁層517を設けることで、金属酸化物層530からの酸素の外部への拡散と、外部から金属酸化物層530への水素、水等の入り込みを防ぐことができる。このようなパッシベーション機能を持つ絶縁層には、例えば、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等でなる層がある。酸化アルミニウム層は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁層517に好適である。

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