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技術 整流回路、コンバータ及び電子機器

出願人 リコー電子デバイス株式会社
発明者 安達幸一郎西田淳二
出願日 2015年6月17日 (5年0ヶ月経過) 出願番号 2015-122120
公開日 2017年1月12日 (3年5ヶ月経過) 公開番号 2017-011795
状態 特許登録済
技術分野 整流装置 電磁波による給配電方式 直流の給配電
主要キーワード ブリッジ型全波整流回路 放電フェーズ リセット型フリップフロップ ワイヤレス給電システム 平滑用キャパシタ 所定期間オン 電源供給システム 充電フェーズ
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図面 (14)

課題

従来技術に比較して簡単な構成でAC電圧整流しかつ電圧変換する。

解決手段

第1の入力端子出力端子との間に接続された第1のトランジスタM1と、第1の入力端子と接地との間に接続された第2のトランジスタM21,M22と、第2の入力端子と出力端子との間に接続された第3のトランジスタM3と、第2の入力端子と接地との間に接続された第4のトランジスタM41,M42とにより構成された全波整流ブリッジ回路と、第1〜第4のトランジスタをオンオフ制御する制御回路とを備える。制御回路は、第1〜第4のトランジスタのうちの2つのトランジスタがオフである期間の少なくとも一部の期間をオンすることにより、第1及び第2の入力端子に印加された入力電圧を電圧変換して出力電圧として出力端子から出力する。

概要

背景

電力トランスミッタから送られた電力電力レシーバ受電してDC電圧を生成するような電源供給システムにおいて、DC電圧を生成する電力レシーバの代表的な構成として、例えばリニアレギュレータ又はスイッチングレギュレータなどのDC/DCコンバータを備えている(例えば、特許文献1及び2参照)。

上記受信レシーバにおいては、電力トランスミッタのアンテナコイルから送られた電力を、別のアンテナコイルで受電して、直列共振キャパシタ及び並列共振キャパシタを介してブリッジ型全波整流回路に出力される。全波整流回路は、受電したAC電圧整流してDC/DCコンバータに出力して、当該コンバータにより当該整流された電圧から所望のDC電圧に変換する。

概要

従来技術に比較して簡単な構成でAC電圧を整流しかつ電圧変換する。第1の入力端子出力端子との間に接続された第1のトランジスタM1と、第1の入力端子と接地との間に接続された第2のトランジスタM21,M22と、第2の入力端子と出力端子との間に接続された第3のトランジスタM3と、第2の入力端子と接地との間に接続された第4のトランジスタM41,M42とにより構成された全波整流ブリッジ回路と、第1〜第4のトランジスタをオンオフ制御する制御回路とを備える。制御回路は、第1〜第4のトランジスタのうちの2つのトランジスタがオフである期間の少なくとも一部の期間をオンすることにより、第1及び第2の入力端子に印加された入力電圧を電圧変換して出力電圧として出力端子から出力する。

目的

本発明の目的は従来技術に比較して簡単な構成でAC電圧を整流しかつ電圧変換することができる整流回路を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

第1の入力端子出力端子との間に接続された第1のトランジスタと、上記第1の入力端子と接地との間に接続された第2のトランジスタと、第2の入力端子と上記出力端子との間に接続された第3のトランジスタと、上記第2の入力端子と接地との間に接続された第4のトランジスタとにより構成された全波整流ブリッジ回路と、上記第1〜第4のトランジスタをオンオフ制御する制御回路とを備えた整流回路であって、上記制御回路は、上記第1〜第4のトランジスタのうちの2つのトランジスタがオフである期間の少なくとも一部の期間をオンすることにより、上記第1及び第2の入力端子に印加された入力電圧電圧変換して出力電圧として上記出力端子から出力することを特徴とする整流回路。

請求項2

上記制御回路は、上記第1及び第4のトランジスタをオンしている整流電流期間の少なくとも一部の期間において上記第2のトランジスタをオンすることにより電圧変換し、上記制御回路は、上記第2及び第3のトランジスタをオンしている整流電流期間の少なくとも一部の期間において上記第4のトランジスタをオンすることにより電圧変換することを特徴とする請求項1記載の整流回路。

請求項3

上記第2のトランジスタを第5のトランジスタと第6のトランジスタに分割して構成し、上記第2のトランジスタをオンしている整流電流期間において上記第5及び第6のトランジスタの両方をオンする一方、上記第2のトランジスタを電圧変換のためにオンするときは、上記第5及び第6のトランジスタのうちの一方をオンし、上記第4のトランジスタを第7のトランジスタと第8のトランジスタに分割して構成し、上記第4のトランジスタをオンしている整流電流期間において上記第7及び第8のトランジスタの両方をオンする一方、上記第4のトランジスタを電圧変換のためにオンするときは、上記第7及び第8のトランジスタのうちの一方をオンすることを特徴とする請求項2記載の整流回路。

請求項4

上記第5のトランジスタと上記第6のトランジスタとは所定のサイズ比で形成され、上記第7のトランジスタと上記第8のトランジスタとは所定のサイズ比で形成されることを特徴とする請求項3記載の整流回路。

請求項5

上記整流回路は、上記第2のトランジスタに整流電流が流れていることを検出して第1の検出信号を出力し、上記第4のトランジスタに整流電流が流れていることを検出して第2の検出信号を出力する第1の検出回路をさらに備え、上記制御回路は、上記第1の検出信号に基づいて上記第4のトランジスタをオンすることにより電圧変換し、上記第2の検出信号に基づいて上記第2のトランジスタをオンすることにより電圧変換することを特徴とする請求項1〜4のうちのいずれか1つに記載の整流回路。

請求項6

上記整流回路は、上記出力端子の電圧を検出する第2の検出回路をさらに備え、上記制御回路は、上記第1の検出信号及び上記検出された電圧に基づいて上記第4のトランジスタをオンすることにより電圧変換し、上記第2の検出信号及び上記検出された電圧に基づいて上記第2のトランジスタをオンすることにより電圧変換することを特徴とする請求項5記載の整流回路。

請求項7

上記整流回路は、上記出力端子の電圧を、第1のしきい値電圧、及び上記第1のしきい値電圧よりも低い第2のしきい値電圧と比較して、上記出力端子の電圧が上記第1のしきい値電圧を越えた後上記第2のしきい値電圧以下となるまで、比較結果信号を出力する比較回路をさらに備え、上記制御回路は、上記第1の検出信号及び上記比較結果信号に基づいて上記第4のトランジスタをオンすることにより電圧変換し、上記第2の検出信号及び上記比較結果信号に基づいて上記第2のトランジスタをオンすることにより電圧変換することを特徴とする請求項5記載の整流回路。

請求項8

電力トランスミッタからの電力受電するアンテナコイルと、上記アンテナコイルと直列に接続された直列共振キャパシタと、上記アンテナコイルと並列に接続された並列共振キャパシタと、上記受電された後、上記直列共振キャパシタ及び上記並列共振キャパシタを介して得られる電圧を整流する、請求項1〜7のうちのいずれか1つに記載の整流回路と、上記整流された電圧を平滑して出力する出力キャパシタとを備えたことを特徴とするコンバータ

請求項9

請求項8記載のコンバータを備えたことを特徴とする電子機器

技術分野

0001

本発明は、例えば全波整流回路である整流回路と、整流回路を備えたコンバータと、コンバータを備えた電子機器に関する。

背景技術

0002

電力トランスミッタから送られた電力電力レシーバ受電してDC電圧を生成するような電源供給システムにおいて、DC電圧を生成する電力レシーバの代表的な構成として、例えばリニアレギュレータ又はスイッチングレギュレータなどのDC/DCコンバータを備えている(例えば、特許文献1及び2参照)。

0003

上記受信レシーバにおいては、電力トランスミッタのアンテナコイルから送られた電力を、別のアンテナコイルで受電して、直列共振キャパシタ及び並列共振キャパシタを介してブリッジ型全波整流回路に出力される。全波整流回路は、受電したAC電圧整流してDC/DCコンバータに出力して、当該コンバータにより当該整流された電圧から所望のDC電圧に変換する。

発明が解決しようとする課題

0004

上述のように電力レシーバが所望のDC電圧を出力するには、例えばリニアレギュレータ又はスイッチングレギュレータなどのDC/DCコンバータが必要となり、回路規模の増加、外付け部品が増加するという問題点があった。

0005

本発明の目的は従来技術に比較して簡単な構成でAC電圧を整流しかつ電圧変換することができる整流回路を提供することにある。

課題を解決するための手段

0006

本発明に係る整流回路は、
第1の入力端子出力端子との間に接続された第1のトランジスタと、上記第1の入力端子と接地との間に接続された第2のトランジスタと、第2の入力端子と上記出力端子との間に接続された第3のトランジスタと、上記第2の入力端子と接地との間に接続された第4のトランジスタとにより構成された全波整流ブリッジ回路と、
上記第1〜第4のトランジスタをオンオフ制御する制御回路とを備えた整流回路であって、
上記制御回路は、上記第1〜第4のトランジスタのうちの2つのトランジスタがオフである期間の少なくとも一部の期間をオンすることにより、上記第1及び第2の入力端子に印加された入力電圧を電圧変換して出力電圧として上記出力端子から出力することを特徴とする。

発明の効果

0007

本発明に係る整流回路によれば、リニアレギュレータやスイッチングレギュレータを使用しないので、従来技術に比較して簡単な構成でAC電圧を整流しかつ電圧変換することができる。

図面の簡単な説明

0008

本発明の実施形態1に係る電源供給システムの構成を示す回路図である。
図1の電源供給システムの整流回路においてエラー信号ERRORがローレベルのときの電流経路P1を示す回路図である。
図1の電源供給システムの整流回路においてエラー信号ERRORがハイレベルのときの電流経路P1を示す回路図である。
図1の電源供給システムの整流回路においてエラー信号ERRORがローレベルのときの電流経路P2を示す回路図である。
図1の電源供給システムの整流回路においてエラー信号ERRORがハイレベルのときの電流経路P2を示す回路図である。
図1の電源供給システムの整流回路において電流経路P3を示す回路図である。
図1の電源供給システムの動作を示す各信号のタイミングチャートである。
本発明の実施形態2に係る電源供給システムの構成を示す回路図である。
本発明の実施形態2の変形例に係る電源供給システムの構成を示す回路図である。
本発明の実施形態3に係る電源供給システムの構成を示す回路図である。
本発明の実施形態4に係る電源供給システムにおいて用いるエラー信号発生器10cの構成を示すブロック図である。
図7のエラー信号発生器10cの動作を示す各電圧のタイミングチャートである。
本発明の実施形態5に係る電源供給システムの構成例を示す回路図である。

実施例

0009

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

0010

実施形態1.
図1は本発明の実施形態1に係る電源供給システムの構成を示す回路図である。図1において、電源供給システムは、電力トランスミッタ3を備えた電源供給装置1と電力レシーバ2とを備えて構成される。電源供給装置1の電力トランスミッタ3はAC電圧をアンテナコイルL1に印加することで、アンテナコイルL1と電磁結合しているアンテナコイルL2に無線給電する。

0011

電力レシーバ2は、アンテナコイルL2と、直列共振キャパシタCsと、並列共振キャパシタCdと、整流回路4と、平滑用キャパシタC1とを備えて構成される。ここで、直列共振キャパシタCsはアンテナコイルL2と直列に接続されて直列共振で電力伝送して受電し、並列共振キャパシタCdはワイヤレス給電システムにおいて電力トランスミッタ3が電力レシーバ2を検知するために設けられる。ここで、並列共振キャパシタCdの両端のノードをNac1,Nac2とする。

0012

整流回路4は一般的なダイオードブリッジ回路とは異なり、6個のMOSトランジスタM1,M21,M22,M3,M41,M42と、これら6個のMOSトランジスタM1〜M42をオン・オフ制御する制御回路10とを備えて構成される。整流回路4はノードNac1,Nac2の両端電圧を整流して平滑用出力キャパシタC1の一端の出力ノードNrectを出力端子として負荷5に出力する。図1において、ノードNac1と出力ノードNrectとの間にMOSトランジスタM1のソースドレインを接続し、ノードNac2と出力ノードNrectとの間にMOSトランジスタM3のソース・ドレインを接続する。また、ノードNac1と接地との間に、MOSトランジスタM21,M22の各ドレイン・ソースを接続し、ノードNac2と接地との間に、MOSトランジスタM41,M42の各ドレイン・ソースを接続する。

0013

制御回路10は、図3を参照して説明する放電フェーズ期間を示すエラー信号を発生するエラー信号発生器10aを備える。エラー信号発生器10aは、例えば、受電される交流電圧周期既知であって整流回路4により電圧降下させる電圧、部品定数等が既知であるときに、電流経路P2(図3のごとく各トランジスタをオン又はオフ制御)のときに例えばMOSトランジスタM42を所定期間オンする。エラー信号発生器10aは電流経路P1(図3のごとく各トランジスタをオン又はオフ制御する)のときに例えばMOSトランジスタM22を所定期間オンするためのエラー信号ERRORを発生する。ノードNac1、Nac2の入力電圧がそれぞれ既知であれば、このオン・オフ制御によりキャパシタC1の電荷充放電することでノードNrectの整流電圧Vrect電圧を所定電圧に制御することができる。

0014

以上のように構成された整流回路4の動作について、図2A図2E及び図3を参照して以下に説明する。

0015

図2A図1の電源供給システムの整流回路においてエラー信号ERRORがローレベルのときの電流経路P1を示す回路図である。図2B図1の電源供給システムの整流回路においてエラー信号ERRORがハイレベルのときの電流経路P1を示す回路図である。図2C図1の電源供給システムの整流回路においてエラー信号ERRORがローレベルのときの電流経路P2を示す回路図である。図2D図1の電源供給システムの整流回路においてエラー信号ERRORがハイレベルのときの電流経路P2を示す回路図である。図2E図1の電源供給システムの整流回路において電流経路P3を示す回路図である。図3図1の電源供給システムの動作を示す各信号のタイミングチャートである。

0016

図2Aにおいて、エラー信号ERRORがローレベルのときの電流経路P1は以下の経路でアンテナコイルL2から電流が流れてアンテナコイルL2に戻る。
アンテナコイルL2→キャパシタCs→ノードNac1→トランジスタM1→キャパシタC1→トランジスタM41,M42→ノードNac2→アンテナコイルL2。
以上の電流経路P1の電流によりキャパシタC1が充電され、当該電流経路P1の期間は充電フェーズとなる。

0017

図2Bにおいて、エラー信号ERRORがハイレベルのときの電流経路P1は以下の経路でキャパシタC1から電流が流れてアンテナコイルL2に戻る。
キャパシタC1→トランジスタM1→トランジスタM22→トランジスタM41,M42→ノードNac2→アンテナコイルL2→キャパシタCs→ノードNac1→トランジスタM22(以下同様である)。
以上の電流経路P1の電流によりキャパシタC1が放電され、当該電流経路P1の期間は放電フェーズとなる。

0018

図2Bに示すように、エラー信号ERRORがハイレベルのときMOSトランジスタM22をオンすることで、図2Aとは電流経路が変わる。MOSトランジスタM22がオフするまでキャパシタC1が放電する放電フェーズとなる。MOSトランジスタM21,M22を共にオンするのではなく、MOSトランジスタM22のみをオンするのはエラー信号ERRORハイレベルのときのトランジスタサイズを変更できるようにするためである。所望する出力電圧及び負荷電流等によりMOSトランジスタM22のトランジスタサイズを決定する。

0019

図2Cにおいて、エラー信号ERRORがローレベルのときの電流経路P2は以下の経路でアンテナコイルL2から電流が流れてアンテナコイルL2に戻る。
アンテナコイルL2→ノードNac2→トランジスタM3→キャパシタC1→トランジスタM21,M22→ノードNac1→キャパシタCs→アンテナコイルL2。
以上の電流経路P2の電流によりキャパシタC1が充電され、当該電流経路P2の期間は充電フェーズとなる。

0020

図2Dにおいて、エラー信号ERRORがハイレベルのときの電流経路P2は以下の経路でキャパシタC1から電流が流れてアンテナコイルL2に戻る。
キャパシタC1→トランジスタM3→トランジスタM42→トランジスタM21,M22→ノードNac1→キャパシタCs→アンテナコイルL2→ノードNac2→トランジスタM42(以下同様である)。

0021

電流経路P2の場合においては、エラー信号ERRORがハイレベルのときはMOSトランジスタM42をオンすることで整流電流経路が変わる。アンテナコイルL2からの電流とキャパシタC1からの電流がトランジスタM42に流れ込み、トランジスタM21,M22を経由してアンテナL1に電流が流れる経路となる。従って、トランジスタM42がオフするまでキャパシタC1が放電する放電フェーズとなる。

0022

図2Eにおいて、電流経路P3は以下の経路でキャパシタCdから電流が流れてアンテナコイルL2に至り放電される。
キャパシタCd→ノードNac1→キャパシタCs→アンテナコイルL2→ノードNac2→キャパシタCd、もしくは、キャパシタCd→ノードNac2→アンテナコイルL2→キャパシタCs→ノードNac1→キャパシタCd。

0023

図3において、図1の電源供給システムの動作を示す各信号のタイミングチャートであって、制御回路10が各MOSトランジスタM1〜M42をオン・オフ制御する。ここで、電流経路P2の期間においてエラー信号ERRORに基づいてMOSトランジスタM42をオンし、電流経路P1の期間においてエラー信号ERRORに基づいてMOSトランジスタM22をオンする。これにより、放電フェーズを設定して入力電圧を所定の降下電圧だけ電圧降下させて所定の出力電圧に制御できる。

0024

本実施形態によれば、例えば、受電される交流電圧の周期、降下電圧、部品定数等が既知であれば、制御回路10によるオン・オフ制御によりキャパシタC1の電荷が充放電することでノードNrectの整流電圧Vrect電圧を所定電圧に制御することができる。

0025

以上の実施形態1においては、1つのMOSトランジスタを2つのMOSトランジスタM21,M22に分割しているが、本発明はこれに限らず、分割しなくてもよい。分割するときは後述するオンする側のMOSトランジスタM22の放電電流を考慮して2つのMOSトランジスタM21,M22のサイズ比を決定する。また、1つのMOSトランジスタを2つのMOSトランジスタM41,M42に分割しているが、本発明はこれに限らず、分割しなくてもよい。分割するときは後述するオンする側のMOSトランジスタM42の放電電流を考慮して2つのMOSトランジスタM41,M42のサイズ比を決定する。ここで、放電電流、すなわちサイズ比に依存して整流回路4のコンバータが出力する出力電圧の降圧電圧が決定される。

0026

実施形態2.
図4は本発明の実施形態2に係る電源供給システムの構成を示す回路図である。図4において、実施形態2に係る電源供給システムは、図1の実施形態1に係る電源供給システムに比較して以下の点が異なる。
(1)MOSトランジスタM21,M41に流れる電流を検出して現在のフェーズが、電流経路P1,P2,P3のいずれのフェーズであることを判定して判定結果を示す判定信号を制御回路10Aに出力する電流経路検出回路13をさらに備えた。
(2)エラー信号発生器10aを有する制御回路10に代えて、エラー信号発生器10bを有する制御回路10Aを備えた。エラー信号発生器10bは、電流経路検出回路13からの判定信号に基づいて上記のエラー信号ERRORを発生し、制御回路10Aは発生されたエラー信号ERRORに基づいて各MOSトランジスタM1〜M42をオン・オフ制御する。

0027

本実施形態によれば、電流経路検出回路13からの判定信号に基づいてエラー信号ERRORを発生したので、電流経路P1,P2の期間を確認したうえでMOSトランジスタM1〜M42のオン・オフ制御を行うことができる。これにより、時間的に正確にオン・オフ制御できる。また、ノードNac1、Nac2の入力電圧がそれぞれ既知であれば、制御回路10Aによるオン・オフ制御によりキャパシタC1の電荷が充放電することでノードNrectの整流電圧Vrect電圧を所定電圧に制御することができる。

0028

実施形態2の変形例.
図5は本発明の実施形態2の変形例に係る電源供給システムの構成を示す回路図である。図4の実施形態では、電流経路検出回路13は、MOSトランジスタM21,M41に流れる電流を検出して現在のフェーズが、電流経路P1,P2,P3のいずれのフェーズであることを判定して判定結果を示す判定信号を出力する。これに対して、当該変形例では、電流経路検出回路13Aは電流検出に代えて電圧検出により電流経路P1,P2,P3のいずれのフェーズであるを判定して判定結果を示す判定信号を出力する。すなわち、電流経路検出回路13Aは、MOSトランジスタM21,M41の各ドレイン電圧を検出して現在のフェーズが、電流経路P1,P2,P3のいずれのフェーズであるを判定して判定結果を示す判定信号を出力する。その他の構成は実施形態2と同様であり、作用効果も同様である。

0029

実施形態3.
図6は本発明の実施形態3に係る電源供給システムの構成を示す回路図である。図6の電源供給システムは、図4の実施形態2に係る電源供給システムに比較して以下の点が異なる。
(1)制御回路10Aに代えて、エラー信号発生器を有しない制御回路10Bを備えた。
(2)エラー信号発生器10cを制御回路10Bの外側に設けた。エラー信号発生器10cは出力電圧である整流電圧Nrectに基づいて当該整流電圧Nrectが所定の電圧範囲外のときにエラー信号ERRORを発生して制御回路10Bに出力する。制御回路10Bは、実施形態2と同様に、電流経路検出回路13からの判定信号と、エラー信号ERRORとに基づいてMOSトランジスタM1〜M42をオン・オフ制御する。

0030

実施形態1及び2では、周期、降下電圧、部品定数等が既知であるなどの制約がかかるが、実施形態3では出力電圧をフィードバックするので、このような制約が不必要となる。

0031

実施形態4.
図7は本発明の実施形態4に係る電源供給システムにおいて用いるエラー信号発生器10cの構成を示すブロック図である。本実施形態4の電源供給システムは、図7のエラー信号発生器10cを備えたことを特徴としている。エラー信号発生器10cは、分圧抵抗R1,R2と、基準電圧源21,22と、コンパレータ23,24と、ラッチ回路25とを備えて構成される。

0032

図7において、整流電圧Vrectは、互いに直列接続された分圧抵抗R1,R2により分圧され、その分圧電圧Vrect_FBはコンパレータ23の非反転入力端子及びコンパレータ24の反転入力端子に入力される。また、基準電圧源21は、例えば分圧電圧Vrect_FBがとりうる最大電圧よりも若干低い電圧である所定の基準電圧VREFHを発生してコンパレータ23の反転入力端子に出力する。基準電圧源22は、例えば分圧電圧Vrect_FBがとりうる最小電圧よりも若干高い電圧であって基準電圧VREFHよりも低い所定の基準電圧VREFLを発生してコンパレータ24の非反転入力端子に出力する。各コンパレータ23,24はそれぞれ、非反転入力端子に入力される電圧が反転入力端子に入力される電圧よりも低いときはローレベルの比較結果信号を出力する。また、各コンパレータ23,24はそれぞれ、非反転入力端子に入力される電圧が反転入力端子に入力される電圧以上のときはハイレベルの比較結果信号を出力する。ラッチ回路25は例えばセット・リセット型フリップフロップで構成される。ラッチ回路25は、コンパレータ23からのハイレベルの比較結果信号に基づいてエラー信号ERRORにハイレベルを設定して出力し、コンパレータ24からのハイレベルの比較結果信号に基づいてエラー信号ERRORをローレベルにリセットする。

0033

図8図8のエラー信号発生器10cの動作を示す各電圧のタイミングチャートである。図8から明らかなように、整流電圧Vrectに対応する分圧電圧の変化に応じてエラー信号ERRORを発生する。ここで、上述のように基準電圧VREFH,VREFLを設定することでERROR信号により充電フェーズ/放電フェーズを選択的に切り替えることで、整流電圧Vrectを所望の電圧に制御することができる。制御回路10Bは、エラー信号ERRORと電流経路検出信号に基づいて図3のような制御を行うことで所望の出力電圧を得ることができる。

0034

実施形態5.
図9は本発明の実施形態5に係る電源供給システムの構成例を示す回路図である。実施形態5に係る電源供給システムは、例えば携帯電話機スマートホンパーソナルコンピュータなどの電子機器6のための電源供給システムである。当該電源供給システムは、電源供給装置1と、電子機器6とを備えて構成される。電子機器6は、電力レシーバ2と、電子機器6の負荷回路である負荷5とを備えて構成される。電力レシーバ2は、AC/DCコンバータを構成するための整流回路4を含む。ここで、整流回路4は実施形態1〜4に係る整流回路である。

0035

以上説明したように本実施形態によれば、電源供給システムを電子機器6に適用することができる。

0036

実施形態のまとめ.
第1の態様に係る整流回路は、
第1の入力端子と出力端子との間に接続された第1のトランジスタと、上記第1の入力端子と接地との間に接続された第2のトランジスタと、第2の入力端子と上記出力端子との間に接続された第3のトランジスタと、上記第2の入力端子と接地との間に接続された第4のトランジスタとにより構成された全波整流ブリッジ回路と、
上記第1〜第4のトランジスタをオン・オフ制御する制御回路とを備えた整流回路であって、
上記制御回路は、上記第1〜第4のトランジスタのうちの2つのトランジスタがオフである期間の少なくとも一部の期間をオンすることにより、上記第1及び第2の入力端子に印加された入力電圧を電圧変換して出力電圧として上記出力端子から出力することを特徴とする。

0037

第2の態様に係る整流回路は、第1の態様に係る整流回路において、上記制御回路は、上記第1及び第4のトランジスタをオンしている整流電流期間の少なくとも一部の期間において上記第2のトランジスタをオンすることにより電圧変換し、
上記制御回路は、上記第2及び第3のトランジスタをオンしている整流電流期間の少なくとも一部の期間において上記第4のトランジスタをオンすることにより電圧変換することを特徴とする。

0038

第3の態様に係る整流回路は、第2の態様に係る整流回路において、
上記第2のトランジスタを第5のトランジスタと第6のトランジスタに分割して構成し、上記第2のトランジスタをオンしている整流電流期間において上記第5及び第6のトランジスタの両方をオンする一方、上記第2のトランジスタを電圧変換のためにオンするときは、上記第5及び第6のトランジスタのうちの一方をオンし、
上記第4のトランジスタを第7のトランジスタと第8のトランジスタに分割して構成し、上記第4のトランジスタをオンしている整流電流期間において上記第7及び第8のトランジスタの両方をオンする一方、上記第4のトランジスタを電圧変換のためにオンするときは、上記第7及び第8のトランジスタのうちの一方をオンすることを特徴とする。

0039

第4の態様に係る整流回路は、第3の態様に係る整流回路において、
上記第5のトランジスタと上記第6のトランジスタとは所定のサイズ比で形成され、
上記第7のトランジスタと上記第8のトランジスタとは所定のサイズ比で形成されることを特徴とする。

0040

第5の態様に係る整流回路は、第1〜第4の態様のうちのいずれか1つに係る整流回路において、
上記整流回路は、上記第2のトランジスタに整流電流が流れていることを検出して第1の検出信号を出力し、上記第4のトランジスタに整流電流が流れていることを検出して第2の検出信号を出力する第1の検出回路をさらに備え、
上記制御回路は、上記第1の検出信号に基づいて上記第4のトランジスタをオンすることにより電圧変換し、上記第2の検出信号に基づいて上記第2のトランジスタをオンすることにより電圧変換することを特徴とする。

0041

第6の態様に係る整流回路は、第5の態様に係る整流回路において、
上記整流回路は、上記出力端子の電圧を検出する第2の検出回路をさらに備え、
上記制御回路は、上記第1の検出信号及び上記検出された電圧に基づいて上記第4のトランジスタをオンすることにより電圧変換し、上記第2の検出信号及び上記検出された電圧に基づいて上記第2のトランジスタをオンすることにより電圧変換することを特徴とする。

0042

第7の態様に係る整流回路は、第5の態様に係る整流回路において、
上記整流回路は、上記出力端子の電圧を、第1のしきい値電圧、及び上記第1のしきい値電圧よりも低い第2のしきい値電圧と比較して、上記出力端子の電圧が上記第1のしきい値電圧を越えた後上記第2のしきい値電圧以下となるまで、比較結果信号を出力する比較回路をさらに備え、
上記制御回路は、上記第1の検出信号及び上記比較結果信号に基づいて上記第4のトランジスタをオンすることにより電圧変換し、上記第2の検出信号及び上記比較結果信号に基づいて上記第2のトランジスタをオンすることにより電圧変換することを特徴とする。

0043

第8の態様に係るコンバータは、
電力トランスミッタからの電力を受電するアンテナコイルと、
上記アンテナコイルと直列に接続された直列共振キャパシタと、
上記アンテナコイルと並列に接続された並列共振キャパシタと、
上記受電された後、上記直列共振キャパシタ及び上記並列共振キャパシタを介して得られる電圧を整流する、第1〜第7の態様のうちのいずれか1つの態様に係る整流回路と、
上記整流された電圧を平滑して出力する出力キャパシタとを備えたことを特徴とする。

0044

第9の態様に係る電子機器は、
第8の態様に係るコンバータを備えたことを特徴とする。

0045

以上の実施形態においては、所定の出力電圧を得るために整流回路4の出力側にリニアレギュレータ、スイッチングレギュレータが不要となったために、回路規模を低減し、外付け部品数を低減できる。

0046

以上の実施形態では、整流回路4の各入力ノードNac1,Nac2と接地との間に接続される各トランジスタをそれぞれ2つのトランジスタM21,M22;M41,M42に分割する。そして、電流経路P1又はP2の一部の期間においてそれぞれ両方のトランジスタトランジスタM21,M22;M41,M42をオンする。さらに、整流回路4の出力電圧等に応じてオン・オフする場合は片方のトランジスタM22,M42のみとすることで、規定する出力電圧や想定される負荷電流により、各1対のトランジスタのサイズ比を個別に設定することを可能とした。

0047

以上の実施形態では、整流回路4において電流経路としない場合は整流回路4の出力電圧値に関わらず、トランジスタM1〜M42をオンしない制御(電流経路P3)とすることで整流回路4の入力電圧が急峻にドロップしないことを可能とした。

0048

以上の実施形態4では、整流回路4の出力電圧Vrectを分圧した分圧電圧を、基準電圧VREFH,VREFLと比較することでエラー信号ERRORを発生して片方のトランジスタM22,M42のみをオンして入力電圧を所定電圧だけ降下させる。これにより、所定の出力電圧を得るように構成できる。

0049

1…電源供給装置、
2…電力レシーバ、
3…電力トランスミッタ、
4…整流回路、
5…負荷、
6…電子機器、
10,10A,10B…制御回路、
10a,10b,10c…エラー信号発生器、
11,12…電流検出器
13,13A…電流経路検出回路、
21,22…基準電圧源、
23,24…コンパレータ、
25…ラッチ回路、
Cs,Cd,C1…キャパシタ、
L1,L2…アンテナコイル、
M1,M3,M21,M22,M41,M42…MOSトランジスタ、
Nac1,Nac2,Nrect…ノード、
P1,P2,P3…整流電流経路、
R1,R2…分圧抵抗。

先行技術

0050

特開2004−187417号公報
特開2014−168342号公報

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