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技術 ボールグリッドアレイパッケージの積層を含む3次元電子モジュール

出願人 スリーディープラス
発明者 クリスチャン・バル
出願日 2016年6月24日 (5年0ヶ月経過) 出願番号 2016-125327
公開日 2017年1月12日 (4年6ヶ月経過) 公開番号 2017-011274
状態 特許登録済
技術分野 半導体または固体装置の組立体
主要キーワード 電気トラック 受動要素 軟部分 無鉛ハンダ 性能問題 可視面 相互接続パッド 電源面
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2017年1月12日)のものです。
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図面 (9)

課題

解決手段

本発明の3次元電子モジュール100は、各々が当該パッケージの主面15と称する1個の面上に少なくとも1個のカプセル化チップ11および出力ボール13を含む2個の電気的に試験済の電子パッケージ10と、互いに機械的に接続され、各々が1個のパッケージ10に関連付けられていて、且つ、当該2個のパッケージの間に配置され、各々が、1個の面21上に、当該関連付けられたパッケージの出力ボール13と対向する第1の電気的相互接続パッド22、自身の終端に、当該関連付けられたパッケージの側面16に重ねて折り畳まれた部分、当該折り畳まれた部分の反対側の面上に第2の電気的相互接続パッド24を含む2個の柔軟回路20とを有する。

概要

背景

高周波数で動作する素子メモリプロセッサ等)が市場出現した結果、非カプセル化チップベアチップ)が使用されるようになり、新たな性能問題が生じている。ベアチップのプローブ試験は、周波数が約1GHzを超えると極めて煩雑になる。第1の問題は、これらの素子を3次元電子モジュールに積層する場合、特定のチップは最大周波数で動作可能であるのに対し、他のものは動作可能でない点である。その結果、複数のチップを含むモジュールは最大周波数で動作可能でなくなる。

この問題を回避する一方法は、カプセル化チップ、すなわち自身が完全に試験済みであるパッケージに配置されたチップを用いるものである。具体的には、1個のパッケージは、チップのパッドよりも広い間隔で配置されたハンダボール形式をなす出力端を含んでいる。例えば、
チップパッドの間隔:50〜100μm、
チップをカプセル化するボールグリッドアレイパッケージの間隔:400〜800μmである。

従って試験ソケットを用いてパッケージをこのように試験することができる。

概要

ボールグリッドアレイパッケージの積層を含む3次元電子モジュールを提供する。本発明の3次元電子モジュール100は、各々が当該パッケージの主面15と称する1個の面上に少なくとも1個のカプセル化チップ11および出力ボール13を含む2個の電気的に試験済の電子パッケージ10と、互いに機械的に接続され、各々が1個のパッケージ10に関連付けられていて、且つ、当該2個のパッケージの間に配置され、各々が、1個の面21上に、当該関連付けられたパッケージの出力ボール13と対向する第1の電気的相互接続パッド22、自身の終端に、当該関連付けられたパッケージの側面16に重ねて折り畳まれた部分、当該折り畳まれた部分の反対側の面上に第2の電気的相互接続パッド24を含む2個の柔軟回路20とを有する。

目的

効果

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請求項1

−2個の電気的に試験済の電子パッケージ(10)であって、各々が前記パッケージの2個の側面(16)を接合する、主面(15)と称する1個の面上に少なくとも1個のカプセル化チップ(11)および出力ボール(13)を含む2個の電気的に試験済の電子パッケージ(10)と、−互いに機械的に接続され、且つ前記2個のパッケージの間に配置された2個の柔軟回路(20)であって、各々が1個のパッケージ(10)に関連付けられ、且つ・1個の面(21)上に、前記関連付けられたパッケージの前記出力ボール(13)と接触する第1の電気的相互接続パッド(22)、・自身の終端に、前記関連付けられたパッケージの側面(16)に重ねて折り畳まれた部分(26)、・前記折り畳まれた部分(26)の反対側の面上に第2の電気的相互接続パッド(24)を含む2個の柔軟回路(20)とを含む3次元電子モジュール(100)。

請求項2

前記2個の柔軟回路(20)が、前記2個の柔軟回路の間に配置された硬質印刷回路基板(50)により、機械的および電気的に相互接続されていることを特徴とする、請求項1に記載の3次元電子モジュール。

請求項3

前記硬質印刷回路基板(50)が、受動および/または能動素子(60)を含むことを特徴とする、請求項2に記載の3次元電子モジュール。

請求項4

前記柔軟回路の折り目に沿って前記2個の柔軟回路(20)の間の境界に配置されたエポキシ樹脂ビード(70)を含むことを特徴とする、請求項1〜3のいずれか1項に記載の3次元電子モジュール。

請求項5

少なくとも1個のパッケージ(10)が、前記チップ(11)の面が視認可能になるまで薄化され、且つ前記チップの前記面上に配置されたラジエータ(40)を含むことを特徴とする、請求項1〜4のいずれか1項に記載の3次元電子モジュール。

請求項6

少なくとも1個の柔軟回路(20)が自身の他方の終端に、前記第1の側面の反対側のパッケージの側面(16)に重ねて折り畳まれ、前記柔軟回路が前記他方の終端に受動および/または能動素子(60)を含むことを特徴とする、請求項1〜5のいずれか1項に記載の3次元電子モジュール。

請求項7

GHzよりも高い周波数で動作する受動および/または能動素子(60)を含むことを特徴とする、請求項1〜6のいずれか1項に記載の3次元電子モジュール。

請求項8

請求項1〜7のいずれか1項に記載の複数の3次元電子モジュールの積層(100)を含み、前記モジュールが主面(15)とは反対側の面(14)により互いに接着されていることを特徴とする、3次元電子積層(1000)。

請求項9

相互接続印刷回路基板および請求項1〜7のいずれか1項に記載の3次元電子モジュール(100)または請求項8に記載の積層(1000)を含み、相互接続印刷回路基板に載置され、且つ前記柔軟回路の前記第2の相互接続パッド(24)と接触させる相互接続ボール(25)を介して前記相接続回路に電気的に接続されている3次元電子装置。

背景技術

0001

高周波数で動作する素子メモリプロセッサ等)が市場出現した結果、非カプセル化チップベアチップ)が使用されるようになり、新たな性能問題が生じている。ベアチップのプローブ試験は、周波数が約1GHzを超えると極めて煩雑になる。第1の問題は、これらの素子を3次元電子モジュールに積層する場合、特定のチップは最大周波数で動作可能であるのに対し、他のものは動作可能でない点である。その結果、複数のチップを含むモジュールは最大周波数で動作可能でなくなる。

0002

この問題を回避する一方法は、カプセル化チップ、すなわち自身が完全に試験済みであるパッケージに配置されたチップを用いるものである。具体的には、1個のパッケージは、チップのパッドよりも広い間隔で配置されたハンダボール形式をなす出力端を含んでいる。例えば、
チップパッドの間隔:50〜100μm、
チップをカプセル化するボールグリッドアレイパッケージの間隔:400〜800μmである。

0003

従って試験ソケットを用いてパッケージをこのように試験することができる。

発明が解決しようとする課題

0004

この観点から、これらのパッケージに適し、且つ高周波数で動作可能な積層技術を見出す必要がある。

課題を解決するための手段

0005

従って、これらの種類パッケージを積層する新規の技術を提案する。より具体的には、本発明の主題は、
− 2個の電気的に試験済の電子パッケージ、すなわち各々が当該パッケージの2個の側面を接合する、主面と称する1個の面上に少なくとも1個のカプセル化チップおよび出力ボールを含む2個の電気的に試験済の電子パッケージと、
− 互いに機械的に接続され、且つ当該2個のパッケージの間に配置された2個の柔軟回路、すなわち各々が1個のパッケージに関連付けられ、且つ
・1個の面上に、当該関連付けられたパッケージのボールと接触する第1の電気的相互接続パッド、
・自身の終端に、当該関連付けられたパッケージの側面に重ねて折り畳まれた部分、
・当該折り畳まれた部分の反対側の面上に第2の電気的相互接続パッドを含む2個の柔軟回路とを含む3次元電子モジュールである。

0006

本発明の一特徴によれば、2個の柔軟回路は、当該2個の柔軟回路の間に挟まれた硬質印刷回路基板により、機械的および電気的に相互接続されている。

0007

硬質回路は、当該硬質回路に潜在的に埋め込まれた受動および/または能動素子を含んでいてよい。

0008

次元モジュールは、好適には、柔軟回路の折り目に沿って2個の柔軟回路の間のモジュールの境界に配置されたエポキシ樹脂ビードを含んでいる。

0009

2個のパッケージのうち少なくとも1個は、チップの表面が視認可能になるまで薄化される。従ってパッケージは有利な特徴として、チップの可視面上に配置されたラジエータを含んでいる。

0010

本発明の別の特徴によれば、2個の柔軟回路のうち少なくとも1個が他方の終端で、パッケージの第1の側面とは反対側の別の側面に重ねて折り畳まれ、柔軟回路は当該他方の終端に受動および/または能動素子を含んでいる。用語「能動素子」はベアまたはカプセル化チップを指す。

0011

受動および/または能動素子は典型的には1GHzよりも高い周波数で動作する。

0012

本発明はまた、3次元電子積層にも関し、上述のような複数の3次元電子モジュールを含み、当該モジュールは主面とは反対側の面により互いに接着されていることを特徴とする。

0013

本発明の別の主題は、上述のような相互接続印刷回路基板、および当該相互接続印刷回路基板に載置され、且つ柔軟回路の第2の電気的相互接続パッドと接触する電気的相互接続ボールを介して電気的に接続された3次元電子モジュールまたは積層を含む3次元電子装置である。

0014

本発明の他の特徴および利点は、添付の図面を参照しながら、非限定的な例に基づく以下の詳細説明精査することにより明らかになろう。

図面の簡単な説明

0015

本発明による3次元電子モジュールの第1の例を模式的に示す。
パッケージおよび柔軟(または「フレックス」)回路が関連付けられた、本発明による3次元電子モジュールの要素の例の分解図を模式的に示す。
本発明による3次元電子モジュールの第2の例を、ラジエータを備えた薄化済パッケージと共に模式的に示す。
2個のフレックス回路に載置されている受動および/または能動素子を備えた3次元電子モジュールの第3の例を模式的に示す。
硬質回路(または「コア」回路)に一体化されている受動および/または能動素子を備えた3次元電子モジュールの第3の例を模式的に示す。
「コア」回路の表面に載置されている受動および/または能動素子を備えた3次元電子モジュールの第3の例を模式的に示す。
3次元電子モジュールの積層の一例を、一部が2個の隣接するモジュールに共有される複数のラジエータを備えた薄化済パッケージと共に、フレックス回路に載置された能動および/または受動素子が有る状態で模式的に示す。
3次元電子モジュールの積層の一例を、一部が2個の隣接するモジュールに共有される複数のラジエータを備えた薄化済パッケージと共に、フレックス回路に載置された能動および/または受動素子が無い状態で模式的に示す。

実施例

0016

各図面を通じて同一要素は同一参照番号により識別される。

0017

以下の説明において、「高い」、「低い」、「前面」、「後面」および「側面」の用語は記述する図面の向きに関して用いられる。モジュール、積層または素子が他の向きに応じて配置されている限り、方向に関する用語は限定的ではなく例示的に示される。

0018

本発明による3次元電子モジュールの第1の例について図1、2を参照しながら記述する。2個のボールグリッドアレイ(BGA)パッケージが、2個の隣接する柔軟またはフレックス印刷回路基板(PCB)を含む基板の両面に載置されている。

0019

ボールグリッドアレイ(BGA)パッケージ10は各々、エポキシ樹脂12にカプセル化された少なくとも1個のチップ11を含み、各チップ11は、主面15と称するパッケージの単一の面上に配置されたパッケージの出力ボール13に接続されている。長さLb、幅Ibおよび厚さebのパッケージ10は従って、共に寸法がLb×Ibである主面15および外面14と称する反対側の面、および寸法がIb×ebである側面16を有している。以下の寸法が典型的である。
− 6mm≦Lb≦9mm、
− 6mm≦Ib≦14mm、
− 0.8mm≦eb≦1.4mm

0020

積層を意図されたこれらのパッケージ10は、製造業者により試験ソケットおよび適当な検査器を用いて電気的に試験され、次いで試験済パッケージとして販売される。このような試験済パッケージの製造業者のうち、Micron、Xilinx、Samsung、Freescale、Infineon、STMicroelectronics等が挙げられる。本発明による3次元モジュールはこのような試験済パッケージを含んでいる。

0021

2個の試験済パッケージが以下でPCBと称する基板の対向する2面に載置される。より具体的には、PCBは2個の柔軟回路20を含んでいる。長さLf(Lf=Lf1+Lf2)、幅Ifおよび厚さefの各柔軟回路20もまた、パッケージのボール13のように分散された第1の相互接続パッド22を備えた主面21、寸法がLf×Ifである反対側の面23、および寸法がLf×efである側面を有している。以下が得られる。
Lf≧Lb+ebおよびIf=Ib

0022

以下の寸法が典型的である。
− 7mm≦Lf≦11mm、
− 6mm≦If≦14mm、
− 0.8mm≦eb≦1.4mm

0023

フレックス回路20は一般に多層化されていて、折り畳み等の相当な変形を許すべく一般にポリイミド製であり、すなわち内部にガラス繊維を含んでいない。ポリイミドはまた、繊維で強化されていないエポキシ樹脂で代替可能である。フレックス回路20は、当該フレックス回路の主面21に配置された(且つパッケージの出力ボール13と接触させる)第1の電気的相互接続パッド22と、当該フレックス回路の部分26の反対側の面23(パッケージの側面に重ねて折り畳まれるべく意図された)に配置された寸法がLf2×Ifである第2の電気的相互接続パッド24との間で信号を誘導すべく意図された電気トラックを含み、図2では視認不可な面23にあるこれらの第2の相互接続パッド24を破線で示している。典型的には、
Lf1=Lb且つLf2≧ebである。

0024

各パッケージ10は従って、以下のようにフレックス回路20に載置されている。すなわち、
− パッケージの出力ボール13およびフレックス回路の主部分27の第1の相互接続パッド22(折り畳まれない)を機械的および電気的に接触させ(例えば従来の有鉛または無鉛ハンダを用いるハンダ付けにより)、従ってフレックス回路の部分26が主部分27から突出する、
− 第2の相互接続パッド24がパッケージの前記側面16と同じ高さになるよう当該フレックス回路を90°折り曲げることにより、パッケージの側面16を当該フレックス回路の(突出)部分26と機械的に接触させる。

0025

充填樹脂17(例えばエポキシ樹脂)を従来方式でボール13の間に挿入する。

0026

これらの部分26は、パッケージの側面に接着される。この接着は、側面16に接着される部分26を完全に平坦に保てるようにするツールまたはジグを用いて実行される。接着剤30は、パッケージの側面16と折り畳まれた柔軟部分26との間のレベル調整器役割を果たす。これはパッケージングに極めて重要であり、特に、BGAパッケージは一般に、「反り」としても知られる湾曲を示し、当該湾曲はパッケージの寸法に応じて50〜150μmに達し得る。当該湾曲は従って、ボール25の共平面性、従ってハンダ付け性能に弊害をもたらす。

0027

2対のパッケージ/フレックス回路がこのように得られ、これら自身が、最終的に図1に示すように2個のパッケージ10およびPCBを用いて3次元モジュールを形成すべくフレックス回路(接着剤は図示せず)の反対側の面23を接着することにより組み立てられる。ハンダボール25が、当該3次元モジュールがユーザの印刷回路基板(またはPCB)に載置可能なように第2の相互接続パッド24に配置される。

0028

各パッケージ10は図3に示すように薄化することができる。薄化の後でチップ11の背面が視認可能になる。薄化済パッケージの外面14は、チップ11により生じた熱を逃がすために、例えば金属のラジエータ40を収納可能である。ラジエータ40は次いで、自身の断面を介してコールドプレートに接続される。ラジエータとチップ11の背面との間の熱接続41は、一般に熱接着剤を用いるか、または最適にはハンダを用いて実現される。後者の場合、外面14は、例えばニッケルと金の化学堆積を介して金属化される。この方式では、フレックス回路の部分26の長さLf2が伸びてため、第2の相互接続パッド24または間隔の数を増やすことができる。3次元モジュールは、図3に示すように各パッケージ10上にラジエータ40を含んでいても、または以下の3次元モジュールの場合で分かるように、1個のパッケージ上に単一のラジエータを含んでいて別の3次元モジュールの別のパッケージと共有されてもよい。この場合、図5a、5bのモジュール100について分かるように、長さLf2はフレックス回路毎に異なっている。

0029

図1〜3に示すように、パッケージ/フレックス回路のペアは直接組み立てられても、または図4、5に示すように、接地および電源面を含む長さLc、幅Icおよび厚さecの「コア」回路と称する中央硬質印刷回路基板50を介して組み立てられてもよく、当該回路は寸法がLc×Icの面を介して2個のフレックス回路20の部分27に機械的および電気的に接続されている。換言すれば、PCBは2個のフレックス回路20だけを含んでいても、または2個のフレックス回路20の間に「コア」回路50を含んでいてもよい。実際には、「コア」回路50が両者の間に挟まれた2個のフレックス回路20を含むPCB回路は、各パッケージ10がPCB回路のいずれかの側に載置されてパッケージから突出する2個のフレックス回路の部分26がパッケージの側面16に重ねて折り畳まれる前に製造される。

0030

図4bに、能動および/または受動素子60を一体化すると共に、特にコンデンサを分離する一般に多層化された「コア」回路50を2個のフレックス回路20の間のPCBに含む、本発明による3次元モジュールの一例を示す。図4bにおいて、素子60を一体化している層は、一方では2個の層51の間に、他方では3個の層51の間にある。これらのコンデンサは、パッケージ10のチップ11のなるべく近くに配置されていて、最小のインダクタンス電力を送ることができる。能動および受動素子60は「コア」回路50の厚さの範囲内に配置されており、他のレベルが次いで、PCBを製造する場合と同様に当該素子に接着される。金属化された貫通孔150は、相互接続を実現すべく「コア」および2個のフレックス回路(またはフレックス)の全て(図に示すように)または一部を通過する。

0031

図4cに見られる一代替案によれば、能動および/または受動素子60、特にコンデンサは、複数の層51を含む「コア」回路50の表面に載置されていてよく、これらの素子60は一般に極めて小型(402、すなわち1mm×0.5mm型)の素子であるため、金属化された貫通孔が「コア」回路50を通過するのに充分なスペースを残すことができる。素子60は、表面載置技術を用いてPCBに載置され、次いで、フレックス20を接着できるように接着剤を受容する平坦面を設けるべくこれらの素子60の上に樹脂151が堆積される。コンデンサ(e2)の現在の厚さは0.6mmであり、特定のサプライヤは既に0.4mm未満の厚さを提案している。載置される素子60の厚さは従って0.7mmとなって、(e3)の場合0.5mmまで減少する。全体の厚さ(e4)を1.5mm〜1.7mmとすることは充分可能である。

0032

図4aに、各パッケージ10の2個の対向する側面16に重ねて折り畳まれたフレックス回路20を備えたモジュールを示す。主な利点は機能の分離によるものである。すなわち、
− パッケージの側面16に重ねて折り畳まれ(図の最下部)、外部接続部(ボール25)を支持するフレックス。
− パッケージの側面16に重ねて折り畳まれたフレックス、当該側面は先行する面の反対側(図の最上部)にあり、それらの面23に能動および/または受動素子60(コンデンサ、抵抗等)および/または「バッファ」型能動回路が載置されていることで「コア」回路50が不要となる。

0033

潜在的に、2個のフレックス回路20のうち一方だけが素子60を自身の上部の折り畳まれた部分に含んでいる。

0034

受動および/または能動素子(「コア」回路に一体化または載置されているか、あるいはフレックスに載置されている)を用いる上述の方式により、3次元モジュールを、RDIMM(レジスターデュアルインラインメモリモジュール)またはLRDIMM(負荷軽減デュアルインラインメモリモジュール)のいずれにせよ、DIMM(デュアルインラインメモリモジュール)のように電気的に自律化させることができる。

0035

好適には、3次元モジュール100のPCBが2個のフレックス回路20の間に配置された「コア」回路50を含んでいる場合、シリカ充填エポキシ樹脂のビード70が、付随するパッケージ10の側面16に重ねて折り畳まれた際に各フレックス回路20により、形成された屈曲部の間に各々導入される。当該ビード70は従って、幅Ifにわたり広がるため、ボール25を「フレックス」回路の相互接続パッド24にハンダ付けするステップの実行中に、溶けたハンダが入り込むのを防ぐことができる。フレックス回路がパッケージの両方の側面に重ねて折り畳まれている場合、2個のビード70は図4a、5aに示すように配置される。

0036

このように得られた複数の3次元モジュール100を積層することができる。これらは典型的には、接着剤またはエポキシ樹脂1001を用いて接着される。図5a、5bに、3個のモジュール100の、従って合計6個のパッケージ10を含む積層1000を示すが、各パッケージの熱抵抗は重ね合わされたパッケージの場合のように層には依存しないため、これに限定されない。実際、各パッケージ10は、隣接パッケージに影響を受けないため、同一の熱抵抗を有している。

0037

これらの図において、パッケージ10は薄化されていて、ラジエータ40を備えており、一部のラジエータは、特に積層1000の全厚を増やさないように隣接するモジュール100の2個のパッケージ10で共有されている。図5aにおいて、フレックス回路20は、一方に接続部(ボール25)を、他方に受動および/または能動素子60を備えた各パッケージ側面16に重ねて折り畳まれているため、「コア」回路50は不要である。図5bにおいて、フレックス回路20は、接続部(ボール25)を備えた単一のパッケージ側面16に重ねて折り畳まれていて、受動および/または能動素子は「コア」回路50に一体化されている。しかし、上述の3次元モジュールのいずれも積層されて、熱接着剤を用いて、またはハンダ付けにより互いに接着されていてよい、薄化済パッケージを備えるが側面16に対向する受動要素は無い3次元モジュールが、受動要素等を備えた非薄化済パッケージを備えた3次元モジュールに積層されていてよい。当該積層1000は無論、各フレックス回路の第2の相互接続パッド24およびこれらのパッドに配置されたハンダボール25を介してユーザの相互接続回路(図示せず)に機械的および電気的に接続されるべく意図されている。

0038

現在知られている他の全ての技術に対する当該3次元積層技術の主な利点は極めて多い。すなわち、
−モジュールの側面上にルーティングが無い、
− レベル間相互接続用ポリマー貫通孔(TPV)または金型貫通孔(TMV)が無い、
−ジグを用いて接着された構造によるボールの共平面性、
− 本質的に、積層されるパッケージの数に制限が無い、
− ユーザの相互接続PCBにおける容量性分離を、
鋳造無し、
・モジュール面を金属化無し、
レーザーエッチング無しに一体化可能であること。

0039

一つの短所として、3次元モジュールの高さHが、6〜9mmの間で変動する標準BGAパッケージの長さLbに依存することに加え、折り畳まれたフレックスおよびボールの厚さefが、片側に重ねて折り畳んだ場合に約700〜800μmであることが挙げられる。

0040

当該積層方法は特に、メモリパッケージの積層に有利である。

0041

10パッケージ
11チップ
12エポキシ樹脂
13 出力ボール
14 外面
15 主面
16 側面
17充填樹脂
20フレックス回路
21 主面
22、24相互接続パッド
23 反対側の面
25 ボール
26、27 フレックス回路の部分
30接着剤
40ラジエータ
41熱接続
50 「コア」回路
51 層
60 能動/受動素子
70ビード
100 3次元モジュール
150貫通孔
151樹脂
1000 積層
1001 エポキシ樹脂

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