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技術 半導体集積回路および選択検出回路

出願人 ローム株式会社
発明者 橘田啓太郎
出願日 2015年6月23日 (5年6ヶ月経過) 出願番号 2015-125369
公開日 2017年1月12日 (3年11ヶ月経過) 公開番号 2017-011110
状態 特許登録済
技術分野 ボンディング 半導体集積回路
主要キーワード 製品バリエーション pチャネルMOS 機能集積回路 字構造 複数製品 制御用集積回路 リードフレーム端子 IO回路
関連する未来課題
重要な関連分野

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図面 (16)

課題

同一のシリコンチップ複数製品を実現可能な半導体集積回路および同一の半導体集積回路に作りこまれた機能の中から選択し、複数の製品バリエーションを実現すると共に、ボンディングワイヤ接続不良を検出可能な選択検出回路を提供する。

解決手段

半導体集積回路10は、半導体基板上に配置され、外部のパッケージに配置される複数のリードフレーム端子141・142とボンディング接続される複数のボンディングパッド121・122・123と、半導体基板上に配置され、複数の機能集積回路を備える機能集積回路部20と、半導体基板上に機能集積回路部に隣接して配置され、複数の機能集積回路の組み合せを選択する複数の選択検出回路181・182・183とを備える。複数の選択検出回路181・182・183は、ボンディングワイヤ接続不良も検出可能である。

概要

背景

シリコンウェハ上に形成される同一の半導体大規模集積回路(LSI:Large Scale Integration)において、複数の製品バリエーションを実現する方法としては、LSIチップ不揮発性メモリを内蔵して、モデルデータを書き込む手法や、LSIチップにヒューズを備えるトリミング回路を内蔵し、ヒューズを切断する手法などがある。また、複数の製品バリエーションを実現する方法として、LSIパッドへのワイヤリングによりハイレベルローレベル入力を固定する手法などもある。

また、ボンディングパッドオプションを備えた集積回路装置とボンディングパッドオプションの実行方法が開示されている。

また、電源における複数の機能を実現するために多機能端子を備える電源システムおよび集積回路デバイスも開示されている。

概要

同一のシリコンチップ複数製品を実現可能な半導体集積回路および同一の半導体集積回路に作りこまれた機能の中から選択し、複数の製品バリエーションを実現すると共に、ボンディングワイヤ接続不良を検出可能な選択検出回路を提供する。半導体集積回路10は、半導体基板上に配置され、外部のパッケージに配置される複数のリードフレーム端子141・142とボンディング接続される複数のボンディングパッド121・122・123と、半導体基板上に配置され、複数の機能集積回路を備える機能集積回路部20と、半導体基板上に機能集積回路部に隣接して配置され、複数の機能集積回路の組み合せを選択する複数の選択検出回路181・182・183とを備える。複数の選択検出回路181・182・183は、ボンディングワイヤ接続不良も検出可能である。

目的

本実施の形態は、同一のシリコンチップで複数製品を実現可能な半導体集積回路および同一の半導体集積回路に作りこまれた機能の中から選択し、複数の製品バリエーションを実現すると共に、ボンディングワイヤ接続不良を検出可能な選択検出回路を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

半導体基板と、前記半導体基板上に配置され、外部のパッケージに配置される複数のリードフレーム端子ボンディング接続される複数のボンディングパッドと、前記半導体基板上に配置され、複数の機能集積回路を備える機能集積回路部と、前記半導体基板上に前記機能集積回路部に隣接して配置され、前記複数の機能集積回路の組み合せを選択する複数の選択検出回路とを備えることを特徴とする半導体集積回路

請求項2

前記複数の選択検出回路は、前記複数のボンディングパッドと前記機能集積回路部との間に配置されることを特徴とする請求項1に記載の半導体集積回路。

請求項3

前記複数の選択検出回路は、前記複数のボンディングパッドと積層化されて配置されることを特徴とする請求項1に記載の半導体集積回路。

請求項4

前記複数の選択検出回路は、組立時のワイヤ不良検出を可能であることを特徴とする請求項1〜3のいずれか1項に記載の半導体集積回路。

請求項5

前記複数の機能集積回路は、オーディオ用集積回路コンパクトディスク制御用集積回路、USB制御用集積回路、SDカード制御用集積回路、ブルートゥ—ス用集積回路UART用集積回路、DSP用集積回路、マスタースレーブ入出力用集積回路汎用入出力用集積回路、I2S用集積回路、I2C用集積回路、FM/AM用集積回路、若しくはPWM用集積回路を備えることを特徴とする請求項1〜4のいずれか1項に記載の半導体集積回路。

請求項6

前記複数の機能集積回路は、他の機能はそのままに保持しつつ、特定の機能集積回路のバージョンアップにも対応可能であることを特徴とする請求項1〜4のいずれか1項に記載の半導体集積回路。。

請求項7

前記リードフレーム端子は、電源電圧を供給する第1リードフレーム端子と、接地電圧を供給する第2リードフレーム端子とを備えることを特徴とする請求項1〜6のいずれか1項に記載の半導体集積回路。

請求項8

前記複数のボンディングパッドは、電源電圧の供給用の第1ボンディングパッドと、テスト用の第2ボンディングパッドと、接地電圧の供給用の第3ボンディングパッドとを備えることを特徴とする請求項1〜7のいずれか1項に記載の半導体集積回路。

請求項9

前記複数の選択検出回路は、当該半導体集積回路の形成と同時に形成可能であることを特徴とする請求項1〜8のいずれか1項に記載の半導体集積回路。

請求項10

チャネルMOSトランジスタと、pチャネルMOSトランジスタと、前記nチャネルMOSトランジスタの第1負荷抵抗と、前記pチャネルMOSトランジスタの第2負荷抵抗と、分割用の第1抵抗および第2抵抗とを備え、前記nチャネルMOSトランジスタのドレインは、前記第1負荷抵抗を介して電源電圧に接続され、前記nチャネルMOSトランジスタのソースは、接地電圧に接続され、前記pチャネルMOSトランジスタのドレインは第2負荷抵抗を介して接地電圧に接続され、前記pチャネルMOSトランジスタのソースは電源電圧に接続されることを特徴とする選択検出回路。

請求項11

前記電源電圧は、電源電圧端子に接続され、前記接地電圧は、接地電圧端子に接続されることを特徴とする請求項10に記載の選択検出回路。

請求項12

前記nチャネルMOSトランジスタおよび前記pチャネルMOSトランジスタは、それぞれ前記第1負荷抵抗および前記第2負荷抵抗を介して、前記電源電圧と前記接地電圧間において、並列接続されることを特徴とする請求項10または11に記載の選択検出回路。

請求項13

前記nチャネルMOSトランジスタおよび前記pチャネルMOSトランジスタのゲートはテスト用ボンディングパッドに共通接続されることを特徴とする請求項10〜12のいずれか1項に記載の選択検出回路。

請求項14

前記テスト用ボンディングパッドの電位は、前記電源電圧および前記接地電圧間において、前記第1抵抗および前記第2抵抗によって抵抗分割されて得られることを特徴とする請求項10〜13のいずれか1項に記載の選択検出回路。

請求項15

前記テスト用ボンディングパッドの電位は、ボンディング接続状態であれば、前記電源電圧若しくは前記接地電圧に等しいことを特徴とする請求項10〜14のいずれか1項に記載の選択検出回路。

請求項16

前記テスト用ボンディングパッドの電位は、前記第1抵抗および前記第2抵抗の値が等しく、かつ前記テスト用ボンディングパッドのボンディングが切断状態であれば、前記電源電圧の1/2に等しいことを特徴とする請求項10〜14のいずれか1項に記載の選択検出回路。

請求項17

前記nチャネルMOSトランジスタのドレイン出力と前記pチャネルMOSトランジスタのドレイン出力が共にローレベルであれば、前記テスト用ボンディングパッドは、前記電源電圧に接続された状態であると判定され、前記nチャネルMOSトランジスタのドレイン出力と前記pチャネルMOSトランジスタのドレイン出力が共にハイレベルであれば、前記テスト用ボンディングパッドは、前記接地電圧に接続された状態であると判定され、前記nチャネルMOSトランジスタのドレイン出力がローレベルであり、前記pチャネルMOSトランジスタのドレイン出力がハイレベルであれば、前記テスト用ボンディングパッドは、ボンディングワイヤワイヤリングが切断されている状態であると判定されることを特徴とする請求項10〜14のいずれか1項に記載の選択検出回路。

請求項18

半導体基板上に配置され、かつ前記テスト用ボンディングパッドの下部に積層化形成されることを特徴とする請求項10〜17のいずれか1項に記載の選択検出回路。

請求項19

前記第1負荷抵抗、前記第1負荷抵抗、前記第1抵抗および前記第2抵抗は、ポリシリコン抵抗により形成されることを特徴とする請求項10〜18のいずれか1項に記載の選択検出回路。

請求項20

前記テスト用ボンディングパッド上に形成されたパッシベーション層を備え、前記テスト用ボンディングパッドは、前記パッシベーション層に形成された開口部において、ボンディング接続可能であることを特徴とする請求項18に記載の選択検出回路。

技術分野

0001

本実施の形態は、半導体集積回路および選択検出回路に関する。

背景技術

0002

シリコンウェハ上に形成される同一の半導体大規模集積回路(LSI:Large Scale Integration)において、複数の製品バリエーションを実現する方法としては、LSIチップ不揮発性メモリを内蔵して、モデルデータを書き込む手法や、LSIチップにヒューズを備えるトリミング回路を内蔵し、ヒューズを切断する手法などがある。また、複数の製品バリエーションを実現する方法として、LSIパッドへのワイヤリングによりハイレベルローレベル入力を固定する手法などもある。

0003

また、ボンディングパッドオプションを備えた集積回路装置とボンディングパッドオプションの実行方法が開示されている。

0004

また、電源における複数の機能を実現するために多機能端子を備える電源システムおよび集積回路デバイスも開示されている。

先行技術

0005

特開平08−306734号公報
特開2008−533972号公報

発明が解決しようとする課題

0006

しかし、LSIチップに不揮発性メモリやトリミング回路を内蔵すると、不揮発性メモリやトリミング回路のための占有面積による面積増大効果が大きい。また、LSIチップ完成後のモデル確定用の工程追加による製造工程数の増加を伴う。

0007

また、LSIパッドへのワイヤリングによりハイレベル/ローレベル入力を固定する手法では、LSIパッドとリードフレーム間のワイヤリングにおいて、その切断および未接続を意図したものか、意図したものでないかを判別することができないため、LSIパッドとリードフレーム間のワイヤリングにおいて、その切断および未接続の不具合を製造工程において検出することができない可能性があった。

0008

本実施の形態は、同一のシリコンチップ複数製品を実現可能な半導体集積回路および同一の半導体集積回路に作りこまれた機能の中から選択し、複数の製品バリエーションを実現すると共に、ボンディングワイヤ接続不良を検出可能な選択検出回路を提供する。

課題を解決するための手段

0009

本実施の形態の一態様によれば、半導体基板と、前記半導体基板上に配置され、外部のパッケージに配置される複数のリードフレーム端子ボンディング接続される複数のボンディングパッドと、前記半導体基板上に配置され、複数の機能集積回路を備える機能集積回路部と、前記半導体基板上に前記機能集積回路部に隣接して配置され、前記複数の機能集積回路の組み合せを選択する複数の選択検出回路とを備える半導体集積回路が提供される。

0010

本実施の形態の他の態様によれば、nチャネルMOSトランジスタと、pチャネルMOSトランジスタと、前記nチャネルMOSトランジスタの第1負荷抵抗と、前記pチャネルMOSトランジスタの第2負荷抵抗と、分割用の第1抵抗および第2抵抗とを備え、前記nチャネルMOSトランジスタのドレインは、前記第1負荷抵抗を介して電源電圧に接続され、前記nチャネルMOSトランジスタのソースは、接地電圧に接続され、前記pチャネルMOSトランジスタのドレインは第2負荷抵抗を介して接地電圧に接続され、前記pチャネルMOSトランジスタのソースは電源電圧に接続される選択検出回路が提供される。

発明の効果

0011

本実施の形態によれば、同一のシリコンチップで複数製品を実現可能な半導体集積回路および同一の半導体集積回路に作りこまれた機能の中から選択し、複数の製品バリエーションを実現すると共に、ボンディングワイヤ接続不良を検出可能な選択検出回路を提供することができる。

図面の簡単な説明

0012

(a)実施の形態に係る半導体集積回路をシリコンウェハ上に形成した様子を説明する模式的平面パターン構成図、(b)実施の形態に係る半導体集積回路の模式的平面パターン構成図。
実施の形態に係る半導体集積回路に搭載される機能集積回路部の模式的ブロック構成図。
実施の形態に係る半導体集積回路において、複数の機能集積回路部の組み合せ例を説明する模式図。
実施の形態に係る半導体集積回路において、複数の機能集積回路部の別の組み合例を説明する模式図。
実施の形態に係る半導体集積回路において、(a)リードフレーム端子とボンディングパッドとの間の接続構成例および選択検出回路を介したテスト用ボンディングパッドと機能集積回路部との接続例を説明する模式的ブロック構成図、(b)リードフレーム端子とボンディングパッドとの間の接続構成例および選択検出回路を介したテスト用ボンディングパッドと機能集積回路部との接続例を説明する別の模式的ブロック構成図。
実施の形態に係る半導体集積回路において、3個の選択検出回路の論理動作説明図。
実施の形態に係る半導体集積回路において、リードフレーム端子とボンディングパッドとの間の接続構成例および選択検出回路を介したテスト用ボンディングパッドと機能集積回路部との接続例を説明する詳細なブロック構成図。
比較例に係る半導体集積回路に搭載されるEEPROMと機能集積回路部の模式的ブロック構成図。
(a)比較例に係る半導体集積回路に搭載されるトリミング回路の回路構成図、(b)図9(a)のトリミング回路に隣接配置されるトリミング回路の回路構成図。
図9(a)および図9(b)に示されたトリミング回路の論理動作説明図。
実施の形態に係る半導体集積回路に適用可能な選択検出回路の回路構成図。
実施の形態に係る半導体集積回路に適用可能な選択検出回路の詳細回路構成図。
図12に示された選択検出回路の論理動作説明図。
(a)実施の形態に係る半導体集積回路に適用可能な選択検出回路の配置例を説明する模式的平面パターン構成図、(b)図14(a)のI−I線に沿う模式的断面構造図
実施の形態に係る半導体集積回路において、ボンディングパッドと選択検出回路の積層化配置例を説明する詳細断面構造図。

実施例

0013

次に、図面を参照して、本実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

0014

又、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、構成部品材質、形状、構造、配置等を下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。

0015

[第1の実施の形態]
実施の形態に係る半導体集積回路を半導体ウェハ100上に形成した様子を説明する模式的平面パターン構成は、図1(a)に示すように表される。

0016

実施の形態に係る半導体集積回路は、図1(a)に示すように、半導体ウェハ100上に複数形成され、半導体ウェハ100をスクライブライン102に沿って、切断することによって、チップ化された半導体集積回路101・102・103・104…を得ることができる。

0017

また、実施の形態に係る半導体集積回路の模式的平面パターン構成は、図1(b)に示すように表される。図1(b)においては、一例として、半導体集積回路104の模式的平面パターン構成が示されているが、他の半導体集積回路101・102・103なども同様の構成を備える。

0018

実施の形態に係る半導体集積回路104は、図1(b)に示すように、ボンディングパッド121・122・123・124・125・…と、機能集積回路201・202・203・204・205・206・207・208・209・2010・2011…とを備える。

0019

ボンディングパッド121・122・123・124・125・…は、外部に配置されるリードフレーム端子とボンディング接続される。

0020

機能集積回路201・202・203・204・205・206・207・208・209・2010・2011…は、それぞれ機能A・B・C・D・E・F・G・H・I・J・K・…を有する集積回路によって構成される。

0021

また、実施の形態に係る半導体集積回路10は、後述する図5(a)・図5(b)・図7に示すように、機能集積回路部20に隣接して配置され、機能集積回路201・202・203・204・205・206・207・208・209・2010・2011…の組み合せを選択する選択検出回路181・182・183を備える。

0022

ここで、選択検出回路181・182・183は、ボンディングパッド121・122・123と機能集積回路部20との間に配置されていても良い。

0023

また、選択検出回路181・182・183は、後述するように、ボンディングパッド121・122・123と積層化されて配置されていても良い。

0024

また、選択検出回路181・182・183は、機能集積回路201・202・203・204・205・206・207・208・209・2010・2011…の組み合せを選択すると共にLSI組立時のワイヤ不良検出を可能にしている。

0025

選択検出回路181・182・183については、図11〜図16の説明において詳述する。

0026

実施の形態に係る半導体集積回路10に搭載される機能集積回路部20の模式的ブロック構成例は、図2に示すように表される。

0027

実施の形態に係る半導体集積回路10に搭載される機能集積回路部20は、例えば、図2に示すように、機能集積回路201・202・203・204・205・206・207・208・209・2010・2011…を備える。

0028

機能集積回路201は、例えば、オーディオ用集積回路を備える。

0029

機能集積回路202は、例えば、コンパクトディスク(CD)制御用集積回路を備える。

0030

機能集積回路203は、例えば、USB制御用集積回路を備える。

0031

機能集積回路204は、例えば、SDカード制御用集積回路を備える。

0032

機能集積回路205は、例えば、デジタル機器用の近距離無線通信規格の1つであるブルートゥ—ス(Blue Tooth)用集積回路を備える。

0033

機能集積回路206は、例えば、調歩同期方式によるシリアルパラレル若しくはパラレル/シリアル変換用変換を行うためのUART(Universal Asynchronous Receiver Transmitter)用集積回路を備える。

0034

機能集積回路207は、例えば、デジタルシグナルプロセッサ(DSP: Digital Signal Processor)用集積回路を備える。

0035

機能集積回路208は、例えば、マスタースレーブ入出力MSIO:Master Slave Input/Output)用集積回路を備える。

0036

機能集積回路209は、例えば、汎用入出力(GPIO: General Purpose Input/Output)用集積回路を備える。

0037

機能集積回路2010は、例えば、IC間デジタル音声データシリアル転送するための規格であるIC間サウンド(I2S:Inter-IC Sound)用集積回路を備える。

0038

機能集積回路2011は、例えば、アイツーシー(I2C: Inter-IntegratedCircuit)用集積回路を備える。

0039

機能集積回路2012は、例えば、FM/AM用集積回路を備える。

0040

機能集積回路2013は、例えば、パルス幅変調(PWM:Pulse Width Modulation)用集積回路を備える。その他の機能集積回路も、同様に、それぞれ異なる機能を備える。

0041

実施の形態に係る半導体集積回路において、複数の機能の組み合せ例は、模式的に図3に示すように表される。

0042

実施の形態に係る半導体集積回路において、複数の機能の組み合せ例は、模式的に図3に示すように、例えば、機能A・B・C・D・E・F・G・H・I・J・K・…・Zおよびcommonを有する機能集積回路を選択することによって得ることができる。ここで、commonで示される機能は、例えばスピーカドライブなどの共通に配置される機能を示す。機能A・B・C・D・E・F・G・H・I・J・K・…・Zは、例えば、上述の機能集積回路201・202・203・204・205・206・207・208・209・2010・2011…などによって得ることができる。

0043

図3においては、25=32通りの選択例が示されている。機能A・B・C・D・E・F・G・H・I・J・K・…・Zおよびcommonを有する機能集積回路をすべて選択するのでは、コスト増に繋がるが、実施の形態に係る半導体集積回路においては、選択検出回路を配置することによって、複数の機能A・B・C・D・E・F・G・H・I・J・K・…・Zおよびcommonの内、適宜必要な機能のみを選択可能である。

0044

このため、実施の形態においては、コスト増を抑制しつつ、同一のシリコンチップで複数製品を実現可能な半導体集積回路および同一の半導体集積回路に作りこまれた機能の中から選択し、複数の製品バリエーションを適宜選択可能な半導体集積回路を提供することができる。

0045

また、実施の形態に係る半導体集積回路において、複数の機能の別の組み合例は、模式的に図4に示すように表される。

0046

実施の形態に係る半導体集積回路において、複数の機能の組み合せ例は、模式的に図4に示すように、例えば、機能A・B・C・D・E1(V1)・E2(V2)・E3(V3)・F・G・H・I・J・K・…・Zおよびcommonを有する機能集積回路を選択することによって得ることができる。ここで、commonで示される機能は、例えばスピーカドライブなどの共通に配置される機能を示す。機能A・B・C・D・E1(V1)・E2(V2)・E3(V3)・F・G・H・I・J・K・…・Zは、例えば、上述の機能集積回路201・202・203・204・205・206・207・208・209・2010・2011…などによって得ることができる。特に、図4において、機能E1(V1)・E2(V2)・E3(V3)は、図1(b)に示すように、機能集積回路205のバージョンアップ機能に対応している。機能Eを有する機能集積回路205がバージョンアップされるような場合においても機能E1(V1)・E2(V2)・E3(V3)を備えることによって、他の機能はそのままに保持しつつ、機能集積回路205のバージョンアップにも対応することができる。

0047

このため、実施の形態においては、コスト増を抑制しつつ、同一のシリコンチップで複数製品を実現可能な半導体集積回路および同一の半導体集積回路に作りこまれた機能の中から選択し、複数の製品バリエーションを適宜選択可能でかつバージョンアップにも対応可能な半導体集積回路を提供することができる。

0048

実施の形態に係る半導体集積回路10において、リードフレーム端子141・142とボンディングパッド121・122・123との間の接続構成例および選択検出回路181を介したテスト用ボンディングパッド122と機能集積回路部20との接続例を説明する模式的ブロック構成は、図5(a)に示すように表される。また、実施の形態に係る半導体集積回路において、リードフレーム端子141・142とボンディングパッド121・122・122・123との間の接続構成例および選択検出回路181を介したテスト用ボンディングパッド122と機能集積回路部20との接続例を説明する別の模式的ブロック構成は、図5(b)に示すように表される。

0049

リードフレーム端子141・142は、外部のパッケージ部に配置されている。ここで、リードフレーム端子141は、電源電圧VDD供給端子であり、リードフレーム端子142は、接地電圧VSSの供給端子である。電源電圧VDDの値は、例えば3V、接地電圧VSSの値は、0Vである。

0050

ボンディングパッド121・122・123は、図5(a)・図5(b)に示すように、半導体集積回路10の端面近傍に配置され、リードフレーム端子141・142との間でボンディングワイヤ161・162・163・164を介して接続される。ここで、ボンディングパッド121は、電源電圧VDDの供給用ボンディングパッドであり、ボンディングパッド123は、接地電圧VSSの供給用ボンディングパッドである。また、ボンディングパッド122は、テスト(TEST)用ボンディングパッドである。

0051

リードフレーム端子141は、ボンディングパッド121・122との間にボンディングワイヤ161・162を介して接続される。

0052

リードフレーム端子142は、ボンディングパッド122・123との間にボンディングワイヤ163・164を介して接続される。

0053

VDD用のリードフレーム端子141・VSS用のリードフレーム端子142は、図5(a)に示すように、連続して配置されている例が示されているが、必ずしも連続して配置されている必要はなく、図5(b)に示すように、所定の距離Lだけ離隔して配置されていても良い。

0054

また、VDD用のボンディングパッド121・TEST用のボンディングパッド122・VSS用のボンディングパッド123は、図5(a)に示すように、連続して配置されている例が示されているが、必ずしも連続して配置されている必要はなく、図5(b)に示すように、VDD用のボンディングパッドボンディングパッド121・VSS用のボンディングパッド122間を所定の距離だけ離隔して配置し、かつTEST用のボンディングパッド122・122をそれぞれのVDD用のボンディングパッド121・VSS用のボンディングパッド122近傍に配置して、TEST用のボンディングパッド122・122同士を互いに接続しても良い。

0055

また、選択検出回路181・182・183の出力MDO1・MDO2・MDO3は、機能集積回路部20と接続される。選択検出回路181・182・183は、機能集積回路部20に隣接して配置され、機能集積回路部20内の機能集積回路201・202・203・204・205・206・207・208・209・2010・2011…の組み合せを選択すると共にLSI組立時のワイヤ不良検出可能である。

0056

また、実施の形態に係る半導体集積回路10において、3個の選択検出回路181・182・183の論理動作は、図6に示すように表される。実施の形態に係る半導体集積回路10において、3個の選択検出回路181・182・183は、図6に示される23=8通りの論理動作が可能である。

0057

実施の形態に係る半導体集積回路10において、図5(a)・図5(b)に示す例では、リードフレーム端子141・142の接続状態は、VDDとVSSの21通りであることから、例えば、21・23=16種類の機能を適宜選択可能である。

0058

実施の形態に係る半導体集積回路10において、リードフレーム端子1411・1421、1412・1422、1413・1423とボンディングパッド1211・1221・1231、1212・1222・1232、1213・1223・1233との間の接続構成例および選択検出回路181・182・183を介したテスト用ボンディングパッド1221・1222・1223と機能集積回路部20との接続例を説明する詳細なブロック構成は、図7に示すように表される。

0059

リードフレーム端子1411・1421、1412・1422、1413・1423は、外部のパッケージ部15内に配置されている。ここで、リードフレーム端子1411・1412・1413は、電源電圧VDDの供給端子であり、リードフレーム端子1421・1422・1423は、接地電圧VSSの供給端子である。電源電圧VDDの値は、例えば3V、接地電圧VSSの値は、0Vである。

0060

ボンディングパッド1211・1221・1231、1212・1222・1232、1213・1223・1233は、図7に示すように、半導体集積回路10の端面近傍に配置され、リードフレーム端子1411・1421、1412・1422、1413・1423との間でボンディングワイヤ1611・1612・1613・1614、1621・1622・1623・1624、1631・1632・1633・1634を介して接続される。

0061

ここで、ボンディングパッド1211・1212・1213は、電源電圧VDDの供給用ボンディングパッドであり、ボンディングパッド1231・1232・1233は、接地電圧VSSの供給用ボンディングパッドである。また、ボンディングパッド1221・1222・・1223は、テスト(TEST)用ボンディングパッドである。

0062

リードフレーム端子1411は、ボンディングパッド1211・1221との間にボンディングワイヤ1611・1612を介して接続される。

0063

リードフレーム端子1421は、ボンディングパッド1221・1231との間にボンディングワイヤ1613・1614を介して接続される。

0064

リードフレーム端子1412は、ボンディングパッド1212・1222との間にボンディングワイヤ1621・1622を介して接続される。

0065

リードフレーム端子1422は、ボンディングパッド1222・1232との間にボンディングワイヤ1623・1624を介して接続される。

0066

リードフレーム端子1413は、ボンディングパッド1213・1223との間にボンディングワイヤ1631・1632を介して接続される。

0067

リードフレーム端子1423は、ボンディングパッド1223・1233との間にボンディングワイヤ1633・1634を介して接続される。

0068

また、選択検出回路181・182・183のモデル出力MDO1・MDO2・MDO3は、機能集積回路部20と接続される。選択検出回路181・182・183は、機能集積回路部20に隣接して配置され、機能集積回路部20内の機能集積回路201・202・203・204・205・206・207・208・209・2010・2011…の組み合せを選択すると共にLSI組立時のワイヤ不良検出可能である。

0069

また、選択検出回路181・182・183の論理動作は、図6と同様に表され、23=8通りの論理動作が可能である。

0070

実施の形態に係る半導体集積回路10において、図7に示す例では、リードフレーム端子1411・1421、1412・1422、1413・1423の接続状態は、23通りであることから、例えば、23・23=64種類の機能を適宜選択可能である。

0071

また、実施の形態に係る半導体集積回路10において、更にリードフレーム端子の対がn個の場合には、2n・23種類の機能を適宜選択可能である。

0072

実施の形態に係る半導体集積回路10は、非常に多くの仕様向けのLSIを1つのチップカバーすることができる。

0073

また、実施の形態に係る半導体集積回路10は、限られた端子数で多端子の仕様向けのLSIを1種類のチップでカバーすることができる。

0074

また、実施の形態に係る半導体集積回路10は、規格の制約がある場合において、バージョンアップに対応可能で、リスクを少なく保持すると共に低コストのLSIを実現可能である。

0075

(比較例)
比較例に係る半導体集積回路10Aに搭載されるEEPROM120と機能集積回路部20Aの模式的ブロック構成は、図8に示すように表される。

0076

比較例に係る半導体集積回路10Aは、図8に示すように、複数の製品バリエーションを実現するために、半導体集積回路10AにEEPROM120を内蔵して、モデルデータをプログラム書き込む(PW)。この書き込まれたモデルデータに基づいて、機能集積回路部20A内の機能A・B・C・D・…を有する機能集積回路を選択する。しかし、半導体集積回路10AにEEPROM120を内蔵すると、EEPROM120のための占有面積による面積増大効果が大きい。また、半導体集積回路10A完成後のモデル確定用の工程追加による製造工程数の増加を伴う。

0077

比較例に係る半導体集積回路に搭載されるトリミング回路22Aの回路構成は、図9(a)に示すように表される。また、図9(a)のトリミング回路22Aに隣接配置されるトリミング回路22Bの回路構成は、図9(b)に示すように表される。

0078

図9(a)および図9(b)に示されたトリミング回路22A・22B.の論理動作説明図は、図10に示すように表される。

0079

トリミング回路22Aは、図9(a)に示すように、バッファ増幅器321と電源電圧VDDとの接続ライン上の端子N1・N2間にヒューズ(FUSE1)301を備える。同様に、トリミング回路22Bは、図9(b)に示すように、バッファ増幅器322と電源電圧VDDとの接続ライン上の端子N1・N2間にヒューズ(FUSE2)302を備える。図9(a)・図9(b)において、RFは、バッファ増幅器321・322の入力に接続される抵抗を表し、det1・det2は、バッファ増幅器321・322の出力端子を表す。

0080

また、図10において、P・Q・R・Sは、ヒューズ(FUSE1)301・ヒューズ(FUSE2)302をオンオフする組み合せ状態を示す。図10において、接続状態を〇/切断状態を×で表している。

0081

比較例に係る半導体集積回路においては、図9(a)・図9(b)に示すように、複数の製品バリエーションを実現するために、トリミング回路22A・22Bを内蔵して、ヒューズ(FUSE1)301・302をオン/オフ(接続/切断)する。しかし、半導体集積回路にトリミング回路を内蔵すると、トリミング回路のための占有面積による面積増大効果が大きい。また、半導体集積回路完成後のモデル確定用の工程追加による製造工程数の増加を伴う。

0082

実施の形態に係る半導体集積回路10においては、選択検出回路1個の占有面積は、例えば、ボンディングパッド1個の占有面積と同程度以下であるため、占有面積による面積増大効果は、ほとんど無い。特に、後述する図14図15に示すように、選択検出回路181・182・183は、ボンディングパッドと積層化形成可能であるため、占有面積による面積増大を無くすことができる。また、実施の形態に係る半導体集積回路10においては、半導体集積回路の形成と同時に選択検出回路も形成されるため、半導体集積回路完成後のモデル確定用の工程追加による製造工程数の増加も無い。

0083

(選択検出回路)
実施の形態に係る半導体集積回路に適用可能な選択検出回路18の回路構成は、図11に示すように表される。

0084

実施の形態に係る半導体集積回路においては、同一のシリコンチップに形成された半導体集積回路において複数の製品バリエーションを実現するために、選択検出回路18をモデル判別IO回路として搭載している。

0085

LSIの組み立て時において、ある確率でボンディング接続不良が発生するため、接続されているか否かを判定するための回路が必要になるが、実施の形態に係る半導体集積回路に適用可能な選択検出回路18は、このような用途にも適用可能である。

0086

実施の形態に係る半導体集積回路に適用可能な選択検出回路18は、図11に示すように、正入力がテスト(TEST)用ボンディングパッドに接続され、負入力が1/2・VDDに接続され、モデル出力MDOを有する検出用増幅器34を備える。ここで、負入力に接続される1/2・VDDは、電源電圧VDDの抵抗R1・R2による抵抗分割で決定される。ここで、R1=R2であれば、1/2・VDDが容易に得られる。

0087

実施の形態に係る半導体集積回路に適用可能な選択検出回路18の詳細回路構成は、図12に示すように表される。また、図12に示された選択検出回路18の論理動作説明図は、図13に示すように表される。

0088

実施の形態に係る半導体集積回路に適用可能な選択検出回路18は、図12に示すように、nチャネルMOSトランジスタQnと、pチャネルMOSトランジスタQpと、nチャネルMOSトランジスタQnの負荷抵抗R3と、pチャネルMOSトランジスタQpの負荷抵抗R4と、分割用の抵抗R1・R2とを備える。

0089

nチャネルMOSトランジスタQnのドレインは、負荷抵抗R3を介して電源電圧VDDに接続され、nチャネルMOSトランジスタQnのソースは、接地電圧VSSに接続される。

0090

pチャネルMOSトランジスタQpのドレインは、負荷抵抗R4を介して接地電圧VSSに接続され、pチャネルMOSトランジスタQpのソースは、電源電圧VDDと接続される。

0091

電源電圧VDDは、電源電圧端子(VDD)に接続され、接地電圧VSSは、接地電圧端子(VSS)に接続される。

0092

また、nチャネルMOSトランジスタQn・pチャネルMOSトランジスタQpは、それぞれの負荷抵抗R3・R4を介して、電源電圧VDD・接地電圧VSS間において、並列接続される。

0093

nチャネルMOSトランジスタQnとpチャネルMOSトランジスタQpのゲートはテスト(TEST)用ボンディングパッド(PAD)に共通接続される。テスト(TEST)用ボンディングパッド(PAD)の電位Vpは、電源電圧VDD・接地電圧VSS間において、抵抗R1・R2によって抵抗分割される。

0094

ここで、テスト(TEST)用ボンディングパッド(PAD)の電位Vpは、ボンディング接続がON状態(接続状態)であれば、VDD若しくはVSSに等しい。

0095

テスト(TEST)用ボンディングパッド(PAD)のボンディング接続がOPEN状態(切断状態)であれば、Vp=VDD/2となる。ここで、R1=R2としている。

0096

ここで、VDD=3V、VSS=0Vとし、nチャネルMOSトランジスタQn・pチャネルMOSトランジスタQpの閾値電圧を0.5V〜0.8V程度に設定する。R1=R2であれば、テスト(TEST)用ボンディングパッド(PAD)のボンディング接続がOPEN状態であれば、Vp=1.5Vとなる。

0097

nチャネルMOSトランジスタQn・pチャネルMOSトランジスタQpのそれぞれのドレイン出力をNOUT・POUTとする。

0098

図13に示すように、NOUT=ローレベルかつPOUT=ローレベルであれば、テスト(TEST)用ボンディングパッド(PAD)は、電源電圧VDDに接続された状態であると判定される。NOUT=ハイレベルかつPOUT=ハイレベルであれば、テスト(TEST)用ボンディングパッド(PAD)は、接地電圧VSSに接続された状態であると判定される。NOUT=ローレベルかつPOUT=ハイレベルであれば、テスト(TEST)用ボンディングパッド(PAD)は、ボンディングワイヤのワイヤリングが切断されている状態であると判定される。

0099

実施の形態に係る半導体集積回路に適用可能な選択検出回路18は、複数の製品バリエーションを実現するためのモデル判別用IO回路であると同時に、ボンディングワイヤが接続されているか否かを判定するための回路としての用途にも適用可能である。

0100

(選択検出回路の配置例)
実施の形態に係る半導体集積回路に適用可能な選択検出回路の配置例を説明する模式的平面パターン構成は、図14(a)に示すように表され、図14(a)のI−I線に沿う模式的断面構造は、図14(b)に示すように表される。

0101

実施の形態に係る半導体集積回路10においては、選択検出回路1個の占有面積は、例えば、ボンディングパッド1個の占有面積と同程度以下であるため、占有面積による面積増大効果は、ほとんど無い。さらに、実施の形態に係る半導体集積回路に適用可能な選択検出回路18DETは、図14(a)・図14(b)に示すように、ボンディングパッド12PADと積層化形成可能である。すなわち、実施の形態に係る半導体集積回路において、選択検出回路18DETを構成するpチャネルMOSトランジスタQp・nチャネルMOSトランジスタQnは、半導体ウェハ100からなるシリコン基板内に形成可能であり、ボンディングパッド12PADは、選択検出回路18DET上に絶縁層42を介して形成可能である。

0102

図14(a)に示すように、ボンディングパッド12PADのパターンサイズW1×L1に比較して、選択検出回路18DETを構成するパターンサイズは、W2×L2であり、実質的な占有面積による面積増大を無くすことができる。
また、実施の形態に係る半導体集積回路10においては、半導体集積回路の形成と同時に選択検出回路も形成されるため、半導体集積回路完成後のモデル確定用の工程追加による製造工程数の増加も無い。

0103

実施の形態に係る半導体集積回路において、ボンディングパッドと選択検出回路の積層化配置例を説明する詳細な断面構造例は、図15に示すように表される。

0104

選択検出回路を構成するnチャネルMOSトランジスタQnは、図15に示すように、シリコン基板100に形成されたp型半導体層40と、p型半導体層40内に形成されたn型ソース領域54S・n型ドレイン領域54Dと、n型ソース領域54S・n型ドレイン領域54D間のp型半導体層40上に形成されたゲート絶縁膜78と、ゲート絶縁膜78上に形成されたゲート電極56Gとを備える。

0105

さらに、ゲート電極56Gは、第1VIA電極761・第1電極層741・第2VIA電極721・第2電極層701・第3VIA電極681を介してボンディングパッド66に接続される。ボンディングパッド66には、ボンディングパッド側壁部64が接続される。

0106

ボンディングパッド66およびボンディングパッド側壁部64は、図15に示すように、絶縁層48・50内にU字構造に形成される。

0107

絶縁層50およびボンディングパッド側壁部64上に形成されたパッシベーション層52に形成された開口部OPにおいて、ボンディングパッド66はボンディングワイヤ60とボンディング接続部62において接続される。

0108

選択検出回路を構成する抵抗素子(R1・R2・R3・R4)は、図15に示すように、p型半導体層40上に形成されたポリシリコン抵抗58Poly-Rによって形成可能である。

0109

ポリシリコン抵抗58Poly-Rには第1VIA電極762・763を介して第1電極層742・743が接続される。さらに第1電極層742・743には、第2VIA電極722・723が接続される。第2VIA電極722には、第2電極層702が接続される。

0110

ボンディングパッド66に接続される第3VIA電極682は、図示は省略するが、pチャネルMOSトランジスタQpのゲート電極に接続されている。

0111

絶縁層44は、絶縁層42上に形成され、第2VIA電極721・722・723を形成するための層間絶縁層である。

0112

絶縁層46は、絶縁層44上に形成され、第2電極層701・702および第3VIA電極681・682を形成するための層間絶縁層である。

0113

実施の形態に係る半導体集積回路は、一つの半導体集積回路にハードウェア的に機能が異なる複数のLSIを実現することができ、LSI製品シリーズのモデル判別機能を備え、かつLSI組立時のワイヤ切断を検出することができる。

0114

以上説明したように、本実施の形態によれば、同一のシリコンチップで複数製品を実現可能な半導体集積回路および同一の半導体集積回路に作りこまれた機能の中から選択し、複数の製品バリエーションを実現すると共に、ボンディングワイヤ接続不良を検出可能な選択検出回路を提供することができる。

0115

[その他の実施の形態]
上記のように、本実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、本実施の形態を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。

0116

このように、本実施の形態はここでは記載していない様々な実施の形態などを含む。

0117

本実施の形態の半導体集積回路は、同一のシリコンチップで複数製品を実現可能であり、モバイル機器車載機器産業機器医療機器ディスプレイ装置など幅広い分野に適用可能である。

0118

10、10A、101、102、103、104…半導体集積回路
12、121、122、123、124、125、1211、1221、1231、1212、1222、1232、1213、1223、1233…ボンディングパッド
12PAD…パッド電極
14、141、142、1411、1421、1412、1422、1413、1423…リードフレーム端子
15…パッケージ部
16、161、162、163、164、1611、1612、1613、1614、1621、1622、1623、1624、1631、1632、1633、1634…ボンディングワイヤ
18、181、182、183…選択検出回路
18DET…選択検出回路部
20、20A、201、202、203、204、205、…、2013…機能集積回路部
22A、22B…トリミング回路
30、301、302…ヒューズ
32、321、322…バッファ増幅器
34…検出用増幅器
40…半導体層
42、44、46、48、50…絶縁層
52…パッシベーション層
54S…ソース領域
54D…ドレイン領域
56G…ゲート電極
58Poly-R…ポリシリコン抵抗
60…ボンディングワイヤ
62…ボンディング接続部
64…ボンディングパッド側壁部
66…ボンディングパッド
68、681、682…第3VIA電極(貫通VIA電極)
70、701、702…第2電極層
72、721、722、723…第2VIA電極(貫通VIA電極)
74、741、742、743…第1電極層
76、761、762、763…第1VIA電極(貫通VIA電極)
78…ゲート絶縁膜
100…半導体ウェハ(半導体基板)
102…スクライブライン
120…EEPROM
Q1、Qp…pチャネルMOSトランジスタ
Q2、Qn…nチャネルMOSトランジスタ
OP…開口部
R1、R2、R3、R4…抵抗

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