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技術 電圧発生回路、負電圧発生回路、正負電圧論理回路、及び高周波スイッチ回路

出願人 新日本無線株式会社
発明者 榎本光浩
出願日 2015年6月8日 (4年1ヶ月経過) 出願番号 2015-116143
公開日 2017年1月5日 (2年6ヶ月経過) 公開番号 2017-005063
状態 特許登録済
技術分野 半導体集積回路 トランジスタを用いた連続制御型電源 DC‐DCコンバータ 電子的スイッチ1
主要キーワード 電流制限抵抗値 動作ウィンドウ 論理入力端子 論理出力端子 電力切替 電圧論理回路 高周波信号入出力端子 バラツキ範囲
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課題

回路を構成するトランジスタピンチオフ電圧の変動の影響を抑制することが可能な電圧発生回路を提供する。

解決手段

ドレイン端子電源に接続され、ソース端子が出力に接続されるディプレッション型FET32と、ディプレッション型FET32のソース端子とゲート端子間に接続される電流制限抵抗Rrと、ディプレッション型FET32のゲート端子とグランド端子間に接続される、互いに直列接続されたショットキーバリアダイオード33及び所定段数ダイオード接続エンハンスメント型FET35と、を備え、ディプレッション型FET32のピンチオフ電圧の変動に対して、ダイオード接続エンハンスメント型FET35の順方向電圧が変動してピンチオフ電圧の変動が相殺される。

概要

背景

ガリウム砒素(以下「GaAs」と記載する)化合物半導体は、高周波特性に優れた素子やICが実現できることから無線通信機器に広く用いられている。主な応用例としては、低雑音増幅器電力増幅器、スイッチ、ミキサ回路など無線通信機器の高周波フロントエンドと呼ばれる部分に用いられ、比較的簡単な回路構成のICに使用されることが多い。

これらの高周波フロントエンドに用いられるICは、経路切替電源制御などの付加機能が組み込まれることもある。組み込まれる付加機能としては、論理回路制御回路電圧発生回路が必要とされる場合がある。この場合、SiCMOSICと混載してICを構成する場合があるが、GaAsIC内にSiCMOSICで実現していた機能を取り込みワンチップ化すると、小型化やコスト低減などのメリットがある。

現在、携帯電話端末などの無線通信機器が広く普及しているが、近年これらの無線通信機器ではマルチバンド化マルチモード化が進んでおり、それに伴い高周波フロントエンドに上記のような付加機能が強く求められるようになってきた。

例えば、高周波スイッチ回路においては、複数の経路切り替えるための論理回路、外部素子削減のための負電圧制御回路、高電力切替のためのチャージポンプ回路などが高周波スイッチ回路の付加機能回路として採用されている。

図5に、高周波スイッチ回路の一例として、GaAsFET(ガリウム砒素電界効果トランジスタ)を用いたSPDT(Single Pole Double Throw)スイッチの構成例を示す。この高周波スイッチ回路は、半導体スイッチ回路10、デコーダ回路(DEC)3、及び正負電圧論理回路40が主な構成要素となっている。

以下に、本回路構成を用いて高周波スイッチ回路の動作について説明を行う。半導体スイッチ回路10は、共通端子13と、第1の個別端子14と、第2の個別端子15と、GaAsFETを用いた第1のスイッチ素子11及び第2のスイッチ素子12とを有する。第1及び第2のスイッチ素子11、12は、ゲート端子がそれぞれ抵抗R1、R2を介して正負電圧論理回路40の出力端子と接続される。半導体スイッチ回路10は、正負電圧論理回路40からの出力電圧を抵抗R1、R2を介してスイッチ素子11及びスイッチ素子12にそれぞれ印加することにより、第1及び第2のスイッチ素子11、12の導通、非導通を制御する。

電界効果トランジスタ(以下「FET」と記載する)であるスイッチ素子11、12は、ドレイン端子及びソース端子電位に対してゲート端子に印加される電圧が高い場合には、導通状態になる。一方、スイッチ素子11、12は、ドレイン端子及びソース端子の電位に対してゲート端子に印加される電圧が低い場合には、非導通状態になる。

例えば、第1のスイッチ素子11を導通状態にし、かつ第2のスイッチ素子12を非導通状態にする場合は、RF信号入出力端子である共通端子13、第1の個別端子14、第2の個別端子15を接地状態とし、正負電圧論理回路40からの出力Vout1を0V以上の正電圧とし、出力Vout2をスイッチ素子12を構成するFETのピンチオフ電圧以下の電圧とする。

一方、第1のスイッチ素子11を非導通状態にし、かつ第2のスイッチ素子12を導通状態にする場合は、正負電圧論理回路40からの出力Vout1とVout2の電圧を上記と逆にすればよい。

ここで、高周波スイッチ回路の高周波信号入出力端子である端子13、14、15を接地状態とする理由は、高周波信号入出力端子を接地すると端子のDC電圧が0Vとなるので、高周波スイッチ回路の外部素子として設けるDC遮断用の外部キャパシタを不要とすることができるためである。

この場合、第1のスイッチ素子11及び第2のスイッチ素子12を構成するFETのドレイン端子及びソース端子は、上記の通り端子13、14、15に対応して接地状態となっている。このため、スイッチ素子11、12のうち、非導通状態にしたいスイッチ素子を構成するFETのゲート端子には、使用しているFETがディプレッション型エンハンスメント型に関わらず負電圧印加が必要である。

以上の理由により、高周波スイッチ回路を駆動する正負電圧論理回路40は、回路の動作電圧範囲において一定の正電圧を生成するレギュレータ回路(REG)30、レギュレータ回路30から出力される電圧を用いて負電圧を生成する負電圧出力チャージポンプ回路(NVG)50、並びにこれらの正電圧及び負電圧を用いて半導体スイッチ回路10を制御する正負電圧デコーダ回路(DEC(−))20を備える構成となる。正負電圧論理回路40の電源端子1には、電源電圧DDが印加される。

高周波スイッチ回路を制御する制御電圧VCTLは、通常、CMOSを用いたデジタル回路からの出力となる。このため、一般的にはHighレベルは正電圧、Lowレベルは0Vとなり、制御入力端子2には負電圧が印加されない。制御電圧として負電圧を用いることができなければ、直接半導体スイッチ回路10を動作させることができない。そこで、正電圧のみで動作するデコーダ回路3から正負電圧論理回路40を介して半導体スイッチ回路10を動作させる。この場合、デコーダ回路3の制御入力端子2には、正電圧又は0Vの制御電圧VCTLが印加される。このため、正負電圧論理回路40には、正電圧動作から正負電圧動作に変換するレベルシフト回路具備される。

このような正負電圧動作によって高周波スイッチ回路を動作させる回路例として、例えば特許文献1、2に記載の回路がある。

概要

回路を構成するトランジスタのピンチオフ電圧の変動の影響を抑制することが可能な電圧発生回路を提供する。ドレイン端子が電源に接続され、ソース端子が出力に接続されるディプレッション型FET32と、ディプレッション型FET32のソース端子とゲート端子間に接続される電流制限抵抗Rrと、ディプレッション型FET32のゲート端子とグランド端子間に接続される、互いに直列接続されたショットキーバリアダイオード33及び所定段数ダイオード接続エンハンスメント型FET35と、を備え、ディプレッション型FET32のピンチオフ電圧の変動に対して、ダイオード接続エンハンスメント型FET35の順方向電圧が変動してピンチオフ電圧の変動が相殺される。

目的

本発明は、上記事情に鑑みなされたもので、回路を構成するトランジスタのピンチオフ電圧の変動の影響を抑制することが可能な電圧発生回路、負電圧発生回路、正負電圧論理回路、及び高周波スイッチ回路を提供する

効果

実績

技術文献被引用数
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牽制数
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請求項1

ドレイン端子電源に接続され、ソース端子が出力に接続されるディプレッション型トランジスタと、前記ディプレッション型トランジスタのソース端子とゲート端子間に接続される電流制限抵抗と、前記ディプレッション型トランジスタのゲート端子とグランド端子間に接続される、互いに直列接続されたダイオード及び所定段数ダイオード接続エンハンスメント型トランジスタと、を備え、前記ディプレッション型トランジスタのピンチオフ電圧の変動に対して、前記ダイオード接続エンハンスメント型トランジスタの順方向電圧が変動して前記ピンチオフ電圧の変動が相殺される、電圧発生回路

請求項2

請求項1に記載の電圧発生回路であって、前記ダイオード接続エンハンスメント型トランジスタは、1又は複数の段数トランジスタがダイオード接続され、当該電圧発生回路又はこの電圧発生回路に接続される回路の特性に応じて、前記トランジスタの接続段数が設定される、電圧発生回路。

請求項3

請求項1又は2に記載の電圧発生回路と、前記電圧発生回路の出力電圧を用いて負電圧を生成する負電圧出力チャージポンプ回路と、を備え、前記負電圧出力チャージポンプ回路におけるトランジスタのピンチオフ電圧の変動に対して、前記ダイオード接続エンハンスメント型トランジスタの順方向電圧が変動して前記ピンチオフ電圧の変動が相殺される、負電圧発生回路

請求項4

請求項3に記載の負電圧発生回路であって、前記電圧発生回路又は前記負電圧出力チャージポンプ回路におけるトランジスタのピンチオフ電圧の変動によって、前記負電圧出力チャージポンプ回路の出力電圧が低下する場合、前記電圧発生回路の出力電圧は当該負電圧発生回路の出力電圧が上昇するように変動し、前記ピンチオフ電圧の変動によって、前記負電圧出力チャージポンプ回路の出力電圧が上昇する場合、前記電圧発生回路の出力電圧は当該負電圧発生回路の出力電圧が低下するように変動する、負電圧発生回路。

請求項5

請求項3又は4に記載の負電圧発生回路と、論理入力数に応じて設けられ、前記電圧発生回路の出力の正電圧と前記負電圧発生回路の出力の負電圧とを用いて、論理入力に対して正電圧又は負電圧の論理出力を出力する正負電圧デコーダ回路と、を備える正負電圧論理回路

請求項6

請求項5に記載の正負電圧論理回路と、前記正負電圧論理回路の論理出力数に応じて設けられ、前記正負電圧論理回路から出力される正電圧又は負電圧の論理出力によって、導通状態又は非導通状態となるスイッチ素子を有する半導体スイッチ回路と、を備える高周波スイッチ回路

技術分野

背景技術

0002

ガリウム砒素(以下「GaAs」と記載する)化合物半導体は、高周波特性に優れた素子やICが実現できることから無線通信機器に広く用いられている。主な応用例としては、低雑音増幅器電力増幅器、スイッチ、ミキサ回路など無線通信機器の高周波フロントエンドと呼ばれる部分に用いられ、比較的簡単な回路構成のICに使用されることが多い。

0003

これらの高周波フロントエンドに用いられるICは、経路切替電源制御などの付加機能が組み込まれることもある。組み込まれる付加機能としては、論理回路制御回路、電圧発生回路が必要とされる場合がある。この場合、SiCMOSICと混載してICを構成する場合があるが、GaAsIC内にSiCMOSICで実現していた機能を取り込みワンチップ化すると、小型化やコスト低減などのメリットがある。

0004

現在、携帯電話端末などの無線通信機器が広く普及しているが、近年これらの無線通信機器ではマルチバンド化マルチモード化が進んでおり、それに伴い高周波フロントエンドに上記のような付加機能が強く求められるようになってきた。

0005

例えば、高周波スイッチ回路においては、複数の経路切り替えるための論理回路、外部素子削減のための負電圧制御回路、高電力切替のためのチャージポンプ回路などが高周波スイッチ回路の付加機能回路として採用されている。

0006

図5に、高周波スイッチ回路の一例として、GaAsFET(ガリウム砒素電界効果トランジスタ)を用いたSPDT(Single Pole Double Throw)スイッチの構成例を示す。この高周波スイッチ回路は、半導体スイッチ回路10、デコーダ回路(DEC)3、及び正負電圧論理回路40が主な構成要素となっている。

0007

以下に、本回路構成を用いて高周波スイッチ回路の動作について説明を行う。半導体スイッチ回路10は、共通端子13と、第1の個別端子14と、第2の個別端子15と、GaAsFETを用いた第1のスイッチ素子11及び第2のスイッチ素子12とを有する。第1及び第2のスイッチ素子11、12は、ゲート端子がそれぞれ抵抗R1、R2を介して正負電圧論理回路40の出力端子と接続される。半導体スイッチ回路10は、正負電圧論理回路40からの出力電圧を抵抗R1、R2を介してスイッチ素子11及びスイッチ素子12にそれぞれ印加することにより、第1及び第2のスイッチ素子11、12の導通、非導通を制御する。

0008

電界効果トランジスタ(以下「FET」と記載する)であるスイッチ素子11、12は、ドレイン端子及びソース端子電位に対してゲート端子に印加される電圧が高い場合には、導通状態になる。一方、スイッチ素子11、12は、ドレイン端子及びソース端子の電位に対してゲート端子に印加される電圧が低い場合には、非導通状態になる。

0009

例えば、第1のスイッチ素子11を導通状態にし、かつ第2のスイッチ素子12を非導通状態にする場合は、RF信号入出力端子である共通端子13、第1の個別端子14、第2の個別端子15を接地状態とし、正負電圧論理回路40からの出力Vout1を0V以上の正電圧とし、出力Vout2をスイッチ素子12を構成するFETのピンチオフ電圧以下の電圧とする。

0010

一方、第1のスイッチ素子11を非導通状態にし、かつ第2のスイッチ素子12を導通状態にする場合は、正負電圧論理回路40からの出力Vout1とVout2の電圧を上記と逆にすればよい。

0011

ここで、高周波スイッチ回路の高周波信号入出力端子である端子13、14、15を接地状態とする理由は、高周波信号入出力端子を接地すると端子のDC電圧が0Vとなるので、高周波スイッチ回路の外部素子として設けるDC遮断用の外部キャパシタを不要とすることができるためである。

0012

この場合、第1のスイッチ素子11及び第2のスイッチ素子12を構成するFETのドレイン端子及びソース端子は、上記の通り端子13、14、15に対応して接地状態となっている。このため、スイッチ素子11、12のうち、非導通状態にしたいスイッチ素子を構成するFETのゲート端子には、使用しているFETがディプレッション型エンハンスメント型に関わらず負電圧印加が必要である。

0013

以上の理由により、高周波スイッチ回路を駆動する正負電圧論理回路40は、回路の動作電圧範囲において一定の正電圧を生成するレギュレータ回路(REG)30、レギュレータ回路30から出力される電圧を用いて負電圧を生成する負電圧出力チャージポンプ回路(NVG)50、並びにこれらの正電圧及び負電圧を用いて半導体スイッチ回路10を制御する正負電圧デコーダ回路(DEC(−))20を備える構成となる。正負電圧論理回路40の電源端子1には、電源電圧DDが印加される。

0014

高周波スイッチ回路を制御する制御電圧VCTLは、通常、CMOSを用いたデジタル回路からの出力となる。このため、一般的にはHighレベルは正電圧、Lowレベルは0Vとなり、制御入力端子2には負電圧が印加されない。制御電圧として負電圧を用いることができなければ、直接半導体スイッチ回路10を動作させることができない。そこで、正電圧のみで動作するデコーダ回路3から正負電圧論理回路40を介して半導体スイッチ回路10を動作させる。この場合、デコーダ回路3の制御入力端子2には、正電圧又は0Vの制御電圧VCTLが印加される。このため、正負電圧論理回路40には、正電圧動作から正負電圧動作に変換するレベルシフト回路具備される。

0015

このような正負電圧動作によって高周波スイッチ回路を動作させる回路例として、例えば特許文献1、2に記載の回路がある。

先行技術

0016

特開平9−200021号公報
特開2013−42219号公報

発明が解決しようとする課題

0017

上述したように、高周波スイッチ回路においては、図5の構成例のように、正負電圧論理回路40から半導体スイッチ回路10に負電圧を印加するために、正負電圧論理回路40にはレギュレータ回路30と負電圧出力チャージポンプ回路50が設けられる。

0018

レギュレータ回路は、FETを用いた構成の場合、回路を構成するFETのピンチオフ電圧の変動に対して出力電圧が変動する。FETのピンチオフ電圧の変動は、半導体製造プロセス上のバラツキによって生じる。

0019

レギュレータ回路において、回路を構成するFETのピンチオフ電圧が所望の値よりもずれると、レギュレータ回路を含む回路における各部電圧が大きく変動し、動作に不具合が生じる場合がある。例えば、上記図5の構成例の正負電圧論理回路40では、レギュレータ回路30のFETのピンチオフ電圧の変動に対して出力電圧VREGが変動すると、この出力電圧VREGを用いて駆動する負電圧出力チャージポンプ回路50の出力の負電圧VSSが大きく変動する。これにより、正負電圧論理回路40が正常に動作する負電圧VSSの電圧範囲外れてしまい、半導体スイッチ回路10を適切に制御できない場合が生じ得る。

0020

本発明は、上記事情に鑑みなされたもので、回路を構成するトランジスタのピンチオフ電圧の変動の影響を抑制することが可能な電圧発生回路、負電圧発生回路、正負電圧論理回路、及び高周波スイッチ回路を提供することを目的とする。

課題を解決するための手段

0021

本発明は、ドレイン端子が電源に接続され、ソース端子が出力に接続されるディプレッション型トランジスタと、前記ディプレッション型トランジスタのソース端子とゲート端子間に接続される電流制限抵抗と、前記ディプレッション型トランジスタのゲート端子とグランド端子間に接続される、互いに直列接続されたダイオード及び所定段数ダイオード接続エンハンスメント型トランジスタと、を備え、前記ディプレッション型トランジスタのピンチオフ電圧の変動に対して、前記ダイオード接続エンハンスメント型トランジスタの順方向電圧が変動して前記ピンチオフ電圧の変動が相殺される、電圧発生回路を提供する。

0022

また、本発明は、上記の電圧発生回路であって、前記ダイオード接続エンハンスメント型トランジスタは、1又は複数の段数のトランジスタがダイオード接続され、当該電圧発生回路又はこの電圧発生回路に接続される回路の特性に応じて、前記トランジスタの接続段数が設定される、電圧発生回路を提供する。

0023

本発明は、上記いずれかの電圧発生回路と、前記電圧発生回路の出力電圧を用いて負電圧を生成する負電圧出力チャージポンプ回路と、を備え、前記負電圧出力チャージポンプ回路におけるトランジスタのピンチオフ電圧の変動に対して、前記ダイオード接続エンハンスメント型トランジスタの順方向電圧が変動して前記ピンチオフ電圧の変動が相殺される、負電圧発生回路を提供する。

0024

また、本発明は、上記の負電圧発生回路であって、前記電圧発生回路又は前記負電圧出力チャージポンプ回路におけるトランジスタのピンチオフ電圧の変動によって、前記負電圧出力チャージポンプ回路の出力電圧が低下する場合、前記電圧発生回路の出力電圧は当該負電圧発生回路の出力電圧が上昇するように変動し、前記ピンチオフ電圧の変動によって、前記負電圧出力チャージポンプ回路の出力電圧が上昇する場合、前記電圧発生回路の出力電圧は当該負電圧発生回路の出力電圧が低下するように変動する、負電圧発生回路を提供する。

0025

本発明は、上記いずれかの負電圧発生回路と、論理入力数に応じて設けられ、前記電圧発生回路の出力の正電圧と前記負電圧発生回路の出力の負電圧とを用いて、論理入力に対して正電圧又は負電圧の論理出力を出力する正負電圧デコーダ回路と、を備える正負電圧論理回路を提供する。

0026

本発明は、上記の正負電圧論理回路と、前記正負電圧論理回路の論理出力数に応じて設けられ、前記正負電圧論理回路から出力される正電圧又は負電圧の論理出力によって、導通状態又は非導通状態となるスイッチ素子を有する半導体スイッチ回路と、を備える高周波スイッチ回路を提供する。

発明の効果

0027

本発明によれば、回路を構成するトランジスタのピンチオフ電圧の変動の影響を抑制することが可能な電圧発生回路、負電圧発生回路、正負電圧論理回路、及び高周波スイッチ回路を提供できる。

図面の簡単な説明

0028

本発明の第1の実施形態に係る負電圧発生回路の構成を示す図である。
本実施形態における負電圧発生回路の出力の負電圧とピンチオフ電圧の相関関係を示す図である。
本発明の第2の実施形態に係る負電圧発生回路の構成を示す図である。
本実施形態におけるダイオード接続エンハンスメント型FETの接続段数に対する、負電圧発生回路の出力の負電圧とピンチオフ電圧の関係を示す図である。
高周波スイッチ回路の一例を示す図である。
正負電圧論理回路の構成例を示す図である。
正負電圧論理回路の出力制御電圧の負電圧依存性を示した特性図である。
負電圧出力チャージポンプ回路の入出力電圧特性を示す図である。
従来のレギュレータ回路の一例を示す図である。
負電圧出力チャージポンプ回路の構成例を示す図である。
負電圧発生回路の出力の負電圧とピンチオフ電圧の相関関係を示す図である。

実施例

0029

以下、本発明に係る電圧発生回路、負電圧発生回路、正負電圧論理回路、及び高周波スイッチ回路を具体的に開示した実施形態(以下、「本実施形態」という)について、図面を参照して詳細に説明する。

0030

本実施形態では、GaAsなどのIII−V族化合物半導体を用いた集積回路に搭載される回路を例に説明するが、本発明は化合物半導体に限定されず、シリコン半導体などの他の各種半導体素子を用いた回路にも適用可能である。

0031

(本発明の各実施形態の内容に至る経緯)
本実施形態の構成を説明するにあたり、まず、GaAs化合物半導体を用いた回路の例として、図5に示したSPDTスイッチによる高周波スイッチ回路の構成及び動作を詳細に説明する。

0032

高周波スイッチ回路は、前述したように、半導体スイッチ回路10、正負電圧論理回路40、デコーダ回路3を有して構成される。半導体スイッチ回路10に正電圧又は負電圧のVout1、Vout2を印加して駆動する正負電圧論理回路40は、レギュレータ回路30、負電圧出力チャージポンプ回路50、正負電圧デコーダ回路20を有する。このような正負電圧論理回路40において、正負電圧制御を実現する際の課題について以下に述べる。

0033

図6に、正負電圧論理回路40の構成例を示す。この構成例の正負電圧論理回路40は、レギュレータ回路30と、負電圧出力チャージポンプ回路50と、第1の負電圧レベルシフト回路23aと、第2の負電圧レベルシフト回路23bと、第1の出力インバータ回路24aと、第2の出力インバータ回路24bとを有する。ここで、第1の負電圧レベルシフト回路23a、第2の負電圧レベルシフト回路23b、第1の出力インバータ回路24a、第2の出力インバータ回路24bが論理入力数に応じて設けられる正負電圧デコーダ回路20に相当する。

0034

第1の負電圧レベルシフト回路23aと第2の負電圧レベルシフト回路23bは、基本的に同一の回路構成となっている。また、第1の出力インバータ回路24aと第2の出力インバータ回路24bも、基本的に同一の回路構成となっている。そして、第1の負電圧レベルシフト回路23aと第1の出力インバータ回路24aにより、デコーダ回路3の出力電圧Vout1’がVout1に変換され出力される。また、第2の負電圧レベルシフト回路23bと第2の出力インバータ回路24bにより、デコーダ回路3の出力電圧Vout2’ がVout2に変換され出力される。正負電圧論理回路40の電源端子1には、電源電圧VDDが印加される。

0035

正負電圧デコーダ回路20は、レギュレータ回路30から出力される正電圧と負電圧出力チャージポンプ回路50から出力される負電圧とを用いて、論理入力としてLowレベルが入力された場合に、論理値Lowに相当する負電圧を出力する。また、正負電圧論理回路40は、論理入力としてHighレベルが入力された場合に、論理値Highに相当する正電圧を出力する。

0036

第1及び第2の負電圧レベルシフト回路23a、23bは、第1及び第2の正負電圧論理入力端子43、44にそれぞれ入力される論理入力(Vout1’、Vout2’)を反転し、論理値Lowに相当する電圧を0Vから負電圧VSSへシフトする。第1及び第2の出力インバータ回路24a、24bは、第1及び第2の負電圧レベルシフト回路23a、23bの出力を反転し、第1及び第2の正負電圧論理出力端子41、42よりVout1、Vout2を出力する。

0037

第1、第2の負電圧レベルシフト回路(LVS)23a、23bは、P型FET21と、ブレークダウン防止用ダイオード22と、電流制限抵抗RC1とを有する。P型FET21は、ゲート端子が第1の正負電圧論理入力端子43(第2の正負電圧論理入力端子44)に接続され、ソース端子がレギュレータ回路30の出力端子(VREG)31に接続され、ドレイン端子がブレークダウン防止用ダイオード22に接続される。ブレークダウン防止用ダイオード22は、3段直列接続のダイオードDx3により構成され、P型FET21のゲートドレイン間のブレークダウンを防止する目的で設けられている。ブレークダウン防止用ダイオード22の他端は、電流制限抵抗RC1を介して負電圧出力端子(VSS)45に接続される。

0038

第1、第2の出力インバータ回路24a、24bは、エンハンスメント型トランジスタ(FET)25を有する。エンハンスメント型FET25は、ゲート端子がブレークダウン防止用ダイオード22と電流制限抵抗RC1の接続点に接続され、ドレイン端子が第1の正負電圧論理出力端子41、及び電流制限抵抗RC2を介してレギュレータ回路30の出力端子31に接続され、ソース端子が負電圧出力端子45に接続される。

0039

上記の回路構成において、デコーダ回路3の第1の出力電圧である制御電圧(第1の入力電圧)Vout1’が論理値Low時の正負電圧論理回路40の動作について説明する。第1の負電圧レベルシフト回路23aにLowレベル(0V)の制御電圧Vout1’が入力されると、P型FET21はオン状態となり、ブレークダウン防止用ダイオード22と電流制限抵抗RC1に電流が流れる。

0040

この場合、ブレークダウン防止用ダイオード22と電流制限抵抗RC1の接続点における電位が上昇し、第1の出力インバータ回路24aを構成するエンハンスメント型FET25はオン状態となり、第1の正負電圧論理出力端子41は制御電圧Vout1として論理値Lowに相当する負電圧VSSを出力する。

0041

一方、制御電圧Vout1’が論理値High時の動作について説明する。第1の負電圧レベルシフト回路23aにHighレベル(正電圧)の制御電圧Vout1’が入力されると、P型FET21はオフ状態となり、ブレークダウン防止用ダイオード22と電流制限抵抗RC1の接続点は負電圧VSSと同電位となる。

0042

この場合、第1の出力インバータ回路24aを構成するエンハンスメント型FET25はオフ状態となり、第1の正負電圧論理出力端子41は制御電圧Vout1として論理値Highに相当する正電圧VREGを出力する。

0043

また、デコーダ回路3の第2の出力電圧である制御電圧(第2の入力電圧)Vout2’に対する正負電圧論理回路40の動作も同様である。第2の負電圧レベルシフト回路23bにLowレベル又はHighレベルの制御電圧Vout2’が入力されると、第2の負電圧レベルシフト回路23bと第2の出力インバータ回路24bを介して、上記と同様に第2の正負電圧論理出力端子42から制御電圧Vout2’に応じた制御電圧Vout2が出力される。

0044

このように、正負電圧論理回路40は、第1及び第2の負電圧レベルシフト回路23a、23bがインバータとして機能し、その出力にさらに第1及び第2の出力インバータ回路24a、24bが接続されているため、インバータ2段相当の動作となる。したがって、正負電圧論理回路40は、論理値Low入力時には、出力は論理値Lowとなり、論理値High入力時には、出力は論理値Highとなる。

0045

上述の正負電圧論理回路40には、論理回路が正常動作できる負電圧VSSの電圧範囲が存在する。以下、正負電圧論理回路40が正常に動作する負電圧VSSの電圧範囲を「動作ウィンドウ」と呼ぶ。

0046

図7に、正負電圧論理回路40の第1の入力電圧である制御電圧Vout1’として、論理値Highに相当する電圧と、論理値Lowに相当する電圧を入力した場合における、出力制御電圧Vout1の負電圧VSS依存性を示した特性図を示す。図7において、横軸は負電圧VSSを、縦軸は出力の制御電圧Vout1を示している。図中の実線は、制御電圧Vout1’として論理値Highに相当する電圧を入力した時の負電圧VSSの変化に対する制御電圧Vout1の変化を、破線は、制御電圧Vout1’として論理値Lowに相当する電圧を入力した時の負電圧VSSの変化に対する制御電圧Vout1の変化を、それぞれ示している。

0047

ここで、図6及び図7を参照して負電圧VSSが動作ウィンドウから外れた場合の動作について説明する。

0048

まず、負電圧VSSが動作ウィンドウよりも電位が高く、正負電圧論理回路40が「常時ON」となる場合について説明する。

0049

正負電圧論理回路40に制御電圧Vout1’として論理値Lowに相当する電圧が入力されたとき、P型FET21はオン状態となり、ブレークダウン防止用ダイオード22と電流制限抵抗RC1に電流が流れる。ここで、負電圧VSSが十分に低く動作ウィンドウ内の場合、ブレークダウン防止用ダイオード22と電流制限抵抗RC1の接続点における電位はP型FET21のドレイン電流と電流制限抵抗RC1との積によって決定される。しかし、負電圧VSSが高くなっていくとP型FET21のドレイン端子と負電圧VSS間の電位差がブレークダウン防止用ダイオード22に発生する順方向電圧を下回ってしまう。その結果、電流制限抵抗RC1に発生する電位差が小さくなっていき、最終的には第1の出力インバータ回路24aを構成するエンハンスメント型FET25をオン状態にするための電位差が得られなくなり、第1の正負電圧論理出力端子41からは論理値Highに相当する正電圧VREGが出力される。

0050

このように、負電圧VSSが動作ウィンドウよりも電位が高い場合、入力の制御電圧Vout1’が論理値Lowにも関わらず、出力の制御電圧Vout1は論理値Highとなってしまう。つまり、正負電圧論理回路40が「常時ON」となってしまう。

0051

次に、負電圧VSSが動作ウィンドウよりも電位が低く、正負電圧論理回路40が「常時OFF」となる場合について説明する。

0052

正負電圧論理回路40に制御電圧Vout1’として論理値Highに相当する電圧が入力されたとき、負電圧VSSが十分に高く動作ウィンドウ内の場合、P型FET21はオフ状態となり、ブレークダウン防止用ダイオード22と電流制限抵抗RC1の接続点は負電圧VSSと同電位となる。しかし、負電圧VSSが低くなっていくと同様にP型FET21のドレイン端子の電位も低くなり、P型FET21のゲート−ドレイン間電圧が高くなる。P型FET21のゲート−ドレイン間に逆方向耐圧を超える電圧が印加された場合には、P型FET21はオン状態となる。その結果、ブレークダウン防止用ダイオード22と電流制限抵抗RC1に電流が流れ、エンハンスメント型FET25のゲートにはソース電位よりも高い電圧が加わる。したがって、第1の出力インバータ回路24aを構成するエンハンスメント型FET25はオン状態となり、第1の正負電圧論理出力端子41からは論理値Lowに相当する負電圧VSSが出力される。

0053

このように、負電圧VSSが動作ウィンドウよりも電位が低い場合、入力の制御電圧Vout1’が論理値Highにも関わらず、出力の制御電圧Vout1は論理値Lowとなってしまう。つまり、正負電圧論理回路40が「常時OFF」となってしまう。

0054

以上説明したように、正負電圧論理回路40には正常に動作する負電圧VSSの電圧範囲「動作ウィンドウ」が存在するため、レギュレータ回路30と負電圧出力チャージポンプ回路50による負電圧発生回路4は、負電圧VSSを動作ウィンドウ内に収める必要がある。例えば、上記の特許文献2では、動作ウィンドウの幅(負電圧VSSの上限と下限との差)が5.8V程度であったものを7.8Vまで広げることにより、回路動作確実性、安定性の向上を図っている。

0055

正負電圧論理回路40は、本来は負電圧VSSの変動が少ない方が望ましい。例えば、前述したように論理値Highに相当する電圧Vhighと論理値Lowに相当する電圧Vlowとの電位差は、高周波ひずみ、IMD特性などのひずみ特性、及び線形性に相関関係がある。そのため、負電圧VSSが大きく変動すると、正負電圧論理回路40が問題無く動作しても、高周波スイッチ回路の特性にバラツキが発生することがある。したがって、以下では上記特許文献2とは異なる解決手段を検討する。

0056

負電圧VSSの変動の主要因としては、半導体製造プロセス上のバラツキ、具体的には回路を構成するFETのピンチオフ電圧のバラツキが挙げられる。

0057

図5に示されるように、負電圧発生回路4は、レギュレータ回路30と負電圧出力チャージポンプ回路50とにより構成されている。図8に、負電圧出力チャージポンプ回路50の入出力電圧特性を示す。図8において、横軸は入力の正電圧VREGを、縦軸は出力の負電圧VSSを示している。負電圧発生回路4は、レギュレータ回路30の出力の正電圧VREGによって負電圧出力チャージポンプ回路50が駆動され、負電圧VSSを出力する。このため、図8に示すように、負電圧出力チャージポンプ回路50の入力の正電圧VREGと出力の負電圧VSSは負の相関関係を持つ。

0058

ここで、図9に、従来のレギュレータ回路の一例を示す。レギュレータ回路130は、ディプレッション型FET132、電流制限抵抗Rr、多段接続されたショットキーバリアダイオード133を有して構成される。ディプレッション型FET132は、ドレイン端子は電源端子(VDD)1に接続され、ソース端子は出力端子31に接続され、ソース端子とゲート端子は電流制限抵抗Rrを介して接続されており、さらにゲート端子はショットキーバリアダイオード133を介してグランド端子(GND)34と接続されている。

0059

レギュレータ回路130の動作時は、ディプレッション型FET132はオン状態となり、ゲート−ソース間電圧VgsはFET132のピンチオフ電圧程度の電位VP_DFETとなる。FET132のゲート端子の電位はショットキーバリアダイオード133の順方向電圧によって決定される。ショットキーバリアダイオードの1つ当たりの順方向電圧をVf_SBDとすると、図9のショットキーバリアダイオード133は2段接続されているため、FET132のゲート電圧は2・Vf_SBDとなる。また、ショットキーバリアダイオード133に流れる電流値電流制限抵抗値Rrによって決定される。具体的には、FET132のゲート−ソース間電圧Vgsと電流制限抵抗Rrとの商により決定される。上記構成の場合、レギュレータ回路130の出力電圧VREGは、FET132のゲート電圧とゲート−ソース間電圧Vgsとの差をとった値となるため、数式(1)のようになる。

0060

VREG=2・Vf_SBD−VP_DFET …(1)

0061

数式(1)からわかるように、従来のレギュレータ回路130では、出力電圧VREGはピンチオフ電圧VP_DFETに対して負の相関関係を持ち、FETのピンチオフ電圧の変動に対して出力電圧VREGが変動する。図8に示したように、負電圧発生回路4において、レギュレータ回路の出力の正電圧VREGと負電圧出力チャージポンプ回路の出力の負電圧VSSは負の相関関係を持つ。このため、従来のレギュレータ回路130を用いた場合、負電圧発生回路4から出力される負電圧VSSとピンチオフ電圧は正の相関関係を持つことになる。FETのピンチオフ電圧は、半導体製造プロセス上のバラツキによって変動するため、半導体製造プロセス上のバラツキを考慮した回路設計が必要となる。

0062

図10に、負電圧出力チャージポンプ回路50の構成例を示す。負電圧出力チャージポンプ回路50は、クロック発生器51と、充放電容量52と、ダイオード接続エンハンスメント型FET53と、チャージポンプ回路の出力容量54と、ローパスフィルタ55とを有する。負電圧出力チャージポンプ回路50は、レギュレータ回路の出力電圧VREGを入力とし、負電圧VSSを出力する。クロック発生器51の論理値Highに相当する電圧はVREGであり、論理値Lowに相当する電圧はグランド電位となっている。クロック発生器51からは2つの出力電圧VC1、VC2がそれぞれ出力され、VC1はVC2の論理反転出力となっている。チャージポンプ回路については公知の技術のため、詳細な動作原理については説明を省略する。

0063

負電圧出力チャージポンプ回路50の出力の負電圧VSSは、ダイオード接続エンハンスメント型FET53のピンチオフ電圧に依存する。例えば、FET53のピンチオフ電圧が低い場合は、順方向電圧Vf_EFETが低下するため負電圧VSSは低くなり、逆にピンチオフ電圧が高い場合は、順方向電圧Vf_EFETが上昇するため負電圧VSSは高くなる。つまり、負電圧出力チャージポンプ回路50単体で考えると、負電圧VSSとピンチオフ電圧は正の相関関係となる。

0064

なお、負電圧出力チャージポンプ回路50に用いられているダイオード接続エンハンスメント型FET53をショットキーバリアダイオードに変更することにより、ピンチオフ電圧の依存性を低減することは可能である。しかし、ショットキーバリアダイオードの順方向電圧Vf_SBDはダイオード接続エンハンスメント型FETの順方向電圧Vf_EFETに比べて高いため、ショットキーバリアダイオードに置き換えると負電圧VSSの出力電圧が高くなってしまう問題がある。

0065

ここまで説明してきたように、従来のレギュレータ回路130では、回路を構成するFETのピンチオフ電圧が所望の値よりも高めにずれると出力電圧が低下する。このため、負電圧発生回路4においては、レギュレータ回路130の出力電圧を用いて負電圧出力チャージポンプ回路50を駆動すると、負電圧出力チャージポンプ回路50の出力の負電圧VSSは上昇する。また、負電圧出力チャージポンプ回路50自体においても、回路を構成するFETのピンチオフ電圧が所望の値より高めにずれると、同じ駆動電圧であっても負電圧出力は上昇し、結果として出力される負電圧VSSは所望の特性値よりも大きく上昇することになる。

0066

一方で、従来のレギュレータ回路130では、回路を構成するFETのピンチオフ電圧が所望の値よりも低めにずれると出力電圧が上昇する。このため、負電圧発生回路4においては、レギュレータ回路130の出力電圧を用いて負電圧出力チャージポンプ回路50を駆動すると、負電圧出力チャージポンプ回路50の出力の負電圧VSSは低下する。また、負電圧出力チャージポンプ回路50自体においても、回路を構成するFETのピンチオフ電圧が所望の値より低めにずれると、同じ駆動電圧であっても負電圧出力は低下し、結果として出力される負電圧VSSは所望の特性値よりも大きく低下することになる。

0067

つまり、負電圧発生回路4は、従来のレギュレータ回路130の構成では、FETのピンチオフ電圧の変動に対して負電圧出力が更に大きく変動する特性となっている。

0068

図11に、負電圧発生回路4の出力の負電圧VSSとピンチオフ電圧の相関関係を示す。図11において、横軸はピンチオフ電圧VPを、縦軸は負電圧VSSを、VSSMAXとVSSMINは動作ウィンドウの上限と下限を示している。図11の特性図において、負電圧VSSとピンチオフ電圧VPの相関関係が強くなると、負電圧発生回路4から出力される負電圧VSSの変動特性の傾きが大きくなる。その結果、負電圧VSSが動作ウィンドウ内に収まる条件を満たすFETのピンチオフ電圧の幅は狭くなる。このようなピンチオフ電圧依存性は、半導体回路歩留まりの低下を招き、高周波スイッチ回路ICのチップコストの増大に繋がる。

0069

そこで、上記事情を鑑み、本実施形態では、レギュレータ回路として動作する電圧発生回路において、回路を構成するFETのピンチオフ電圧依存性を抑制した構成例を以下に示す。本実施形態の電圧発生回路を用いることにより、負電圧発生回路、正負電圧論理回路、及び高周波スイッチ回路において、負電圧VSSのピンチオフ電圧依存性を抑制可能とする。よって、本実施形態は、半導体回路の歩留まりの向上を図り、高周波スイッチ回路の特性バラツキを低減させた回路を提供するものである。

0070

(第1の実施形態)
図1は、本発明の第1の実施形態に係る負電圧発生回路4の構成を示す図である。負電圧発生回路4は、レギュレータ回路30と、負電圧出力チャージポンプ回路50とを有する。負電圧出力チャージポンプ回路50は、例えば図10に示した構成とする。

0071

電圧発生回路として機能する本実施形態のレギュレータ回路30は、ディプレッション型トランジスタ(FET)32、電流制限抵抗Rr、ショットキーバリアダイオード33、所定段数のトランジスタがダイオード接続されたピンチオフ電圧補償用のダイオード接続エンハンスメント型トランジスタ(FET)35を有して構成される。ディプレッション型FET32及びダイオード接続エンハンスメント型FET35は、例えばN型FETにより構成される。

0072

ディプレッション型FET32は、ドレイン端子は電源端子(VDD)1に接続され、ソース端子は出力端子(VREG)31に接続され、ソース端子とゲート端子は電流制限抵抗Rrを介して接続されている。また、ディプレッション型FET32のゲート端子は、互いに直列接続されたショットキーバリアダイオード33及びダイオード接続エンハンスメント型FET35を介してグランド端子(GND)34と接続されている。ダイオード接続エンハンスメント型FET35の接続段数は、ここでは2段としている。なお、ショットキーバリアダイオード33は、PNダイオードなどの他の構成のダイオードであってもよい。

0073

ディプレッション型FET32とダイオード接続エンハンスメント型FET35とは、レギュレータ回路30の半導体チップの製造においては同一プロセス、かつ近傍に形成される。例えば、レギュレータ回路30は単一チップのICにより構成される。また、レギュレータ回路30のダイオード接続エンハンスメント型FET35と負電圧出力チャージポンプ回路50のダイオード接続エンハンスメント型FET53とは、レギュレータ回路30と負電圧出力チャージポンプ回路50の半導体チップの製造においては同一プロセス、かつ近傍に形成される。例えば、レギュレータ回路30と負電圧出力チャージポンプ回路50は単一チップに構成される。

0074

レギュレータ回路30の動作時は、ディプレッション型FET32はオン状態となり、ゲート−ソース間電圧VgsはFET32のピンチオフ電圧程度の電位VP_DFETとなる。FET32のゲート端子の電位は、ダイオード接続エンハンスメント型FET35とショットキーバリアダイオード33の順方向電圧によって決定される。ショットキーバリアダイオードの順方向電圧をVf_SBD、ダイオード接続エンハンスメント型FET35の順方向電圧をVf_EFETとすると、FET32のゲート電圧はVf_SBD+2・Vf_EFETとなる。また、ダイオード接続エンハンスメント型FET35及びショットキーバリアダイオード33に流れる電流値は電流制限抵抗値Rrによって決定される。具体的には、FET32のゲート−ソース間電圧Vgsと電流制限抵抗Rrとの商により決定される。上記構成の場合、レギュレータ回路30の出力電圧VREGは、FET32のゲート電圧とゲート−ソース間電圧Vgsとの差をとった値となるため、数式(2)のようになる。

0075

VREG=Vf_SBD+2・Vf_EFET−VP_DFET …(2)

0076

通常、半導体製造プロセス上のバラツキにより、ダイオード接続エンハンスメント型FET35の順方向電圧Vf_EFETとディプレッション型FET32のピンチオフ電圧VP_DFETは同様の変化をする。つまり、ディプレッション型FET32のピンチオフ電圧VP_DFETが高くなればエンハンスメント型FET35のダイオードの順方向電圧Vf_EFETも同様に高くなり、ディプレッション型FET32のピンチオフ電圧VP_DFETが低くなればエンハンスメント型FET35のダイオードの順方向電圧Vf_EFETも同様に低くなる。

0077

数式(2)からわかるように、加算の項であるVf_EFETの係数が2であるのに対して、減算の項であるVP_DFETの係数が1になっている、このため、レギュレータ回路30の出力電圧VREGは、FETのピンチオフ電圧の変化に対して、図9に示した従来例の回路とは逆に、正の相関関係を持つ。

0078

ここで、図8に示したように、負電圧発生回路4において、レギュレータ回路30の出力の正電圧VREGと負電圧出力チャージポンプ回路50の出力の負電圧VSSは負の相関関係を持つ。したがって、負電圧出力チャージポンプ回路50から出力される負電圧VSSとピンチオフ電圧は負の相関関係を持つことになる。

0079

図2は、負電圧発生回路4の出力の負電圧VSSとピンチオフ電圧の相関関係を示す図である。図2において、横軸はピンチオフ電圧VPを、縦軸は負電圧VSSを示している。上述したように、半導体製造プロセス上のバラツキによってFETのピンチオフ電圧が変化した場合、負電圧出力チャージポンプ回路50とレギュレータ回路30は、負電圧VSSとピンチオフ電圧VPの相関関係がそれぞれ逆相関となる。このため、図2の左側(A)の特性図に示すように、ピンチオフ電圧VPの変動に対して、レギュレータ回路30の出力電圧VREGによる負電圧VSSの出力変動と、負電圧出力チャージポンプ回路50の出力VSSの変動とは逆方向の特性になり、互いに相殺される。つまり、負電圧出力チャージポンプ回路50のピンチオフ電圧依存性は、ピンチオフ電圧VPの変動に対するレギュレータ回路30の出力変動によってキャンセルされる。したがって、負電圧発生回路4全体でみると、図2の右側(B)の特性図に示すように、出力の負電圧VSSがFETのピンチオフ電圧VPに関わらず一定となるように制御される。

0080

このように、本実施形態のレギュレータ回路30では、ピンチオフ電圧補償用のダイオード接続エンハンスメント型FET35を設けることにより、ディプレッション型FET32のピンチオフ電圧VP_DFETの変動の影響をエンハンスメント型FET35のダイオードの順方向電圧Vf_EFETによって低減できる。この場合、レギュレータ回路30の出力電圧がピンチオフ電圧の変動に対して正の相関関係を持つようになる。また、レギュレータ回路30の出力電圧VREGを基に負電圧VSSを発生する負電圧出力チャージポンプ回路50におけるピンチオフ電圧依存性を、ダイオード接続エンハンスメント型FET35のピンチオフ電圧特性によって相殺して低減できる。以上により、レギュレータ回路30及び負電圧出力チャージポンプ回路50を有する負電圧発生回路4において、ピンチオフ電圧依存性をできるだけ小さくすることができるよう、理想的にはゼロになるように、ピンチオフ電圧の変動の影響を抑制できる。

0081

したがって、半導体製造プロセス上のバラツキによりFETのピンチオフ電圧が変化したときの、負電圧発生回路4の出力電圧の変動を抑えることができる。また、負電圧発生回路4において、半導体製造プロセス上のピンチオフ電圧のバラツキ範囲を大きく許容できるため、半導体回路の歩留まりを向上できる。

0082

(第2の実施形態)
図3は、本発明の第2の実施形態に係る負電圧発生回路4Aの構成を示す図である。第2の実施形態は、負電圧発生回路4Aにおいて、回路構成を一部変更したレギュレータ回路30Aを備える例である。レギュレータ回路30Aは、ディプレッション型FET32、電流制限抵抗Rr、ショットキーバリアダイオード33、所定段数接続されたピンチオフ電圧補償用のダイオード接続エンハンスメント型FET35Aを有して構成される。

0083

ダイオード接続エンハンスメント型FET35Aは、第1の実施形態と比べて、ダイオード接続されたエンハンスメント型FETの接続段数を変更したものであり、FETの段数は1段以上の任意の段数に設定可能とする。例えば、負電圧出力チャージポンプ回路50のピンチオフ電圧依存性など、レギュレータ回路30Aに接続される回路の特性、或いはレギュレータ回路30A単体でのピンチオフ電圧依存性の特性に応じて、FETの接続段数が設定される。

0084

ダイオード接続エンハンスメント型FET35Aにおいて、FETの接続段数を変更することにより、レギュレータ回路30Aからの負電圧VSSに対するピンチオフ電圧依存性を調整できる。このことは、使用する負電圧出力チャージポンプ回路50のFETのピンチオフ電圧依存性に合わせて、レギュレータ回路30Aからのピンチオフ電圧依存性を調整することで、出力の負電圧VSSをFETのピンチオフ電圧に関わらず一定にできることを示している。

0085

例えば、負電圧出力チャージポンプ回路50のFETのピンチオフ電圧の依存性が強い場合、ダイオード接続エンハンスメント型FET35AにおけるFETの接続段数を多くすることにより、レギュレータ回路30Aからのピンチオフ電圧依存性を強くすることができる。その結果、負電圧出力チャージポンプ回路50の出力の負電圧VSSをFETのピンチオフ電圧に関わらず一定にすることができる。

0086

一方で、負電圧出力チャージポンプ回路50のFETのピンチオフ電圧の依存性が弱い場合、ダイオード接続エンハンスメント型FET35AにおけるFETの接続段数を少なくする。特に、使用する負電圧出力チャージポンプ回路50自体にFETのピンチオフ電圧依存性が無い場合(例えば図10のダイオード接続エンハンスメント型FET53の代わりにピンチオフ依存性の無いPNダイオードを用いた場合など)では、ダイオード接続エンハンスメント型FET35AにおけるFETの接続段数を1個にする。これにより、レギュレータ回路30Aからの出力電圧VREGをFETのピンチオフ電圧によらず一定にすることができるのは明らかであり、その場合においても負電圧出力チャージポンプ回路50の出力の負電圧VSSをFETのピンチオフ電圧に関わらず一定にすることができる。すなわち、レギュレータ回路30A単体においてもダイオード接続エンハンスメント型FET35Aによってピンチオフ電圧の変動の影響を抑制し、出力電圧VREGを一定にすることができる。

0087

この第2の実施形態の構成では、レギュレータ回路30Aの出力VREGのピンチオフ電圧依存性、負電圧出力チャージポンプ回路50の出力VSSのピンチオフ電圧依存性(すなわち負電圧発生回路4Aのピンチオフ電圧依存性)を、各回路の特性に合わせてそれぞれ調整できる。

0088

以上の説明では、レギュレータ回路30、30Aにおいて、ピンチオフ電圧補償用のダイオード接続エンハンスメント型FET35、35Aのダイオードの順方向電圧Vf_EFETと、ディプレッション型FET32のピンチオフ電圧VP_DFETとは、半導体製造プロセスのバラツキによって同じように変化するとしていたが、変動特性が異なる場合がある。実際には、使用する半導体製造プロセスにより、ダイオード接続されたエンハンスメント型FETの順方向電圧Vf_EFETとディプレッション型FETのピンチオフ電圧VP_DFETとは、係数1の相関ではなく、相関係数が1よりも大きい場合や小さい場合などが存在する。このような場合に、第2の実施形態のレギュレータ回路30Aにおいて、ダイオード接続エンハンスメント型FET35AのFETの接続段数を変更することにより、レギュレータ回路30Aからの出力電圧のピンチオフ電圧依存性を細かく制御することが可能である。これにより、より精密に負電圧出力チャージポンプ回路50の特性と合わせることが可能となる。

0089

図4は、ダイオード接続エンハンスメント型FET35Aの接続段数に対する、負電圧発生回路4Aの出力の負電圧VSSとピンチオフ電圧の関係を示す図である。図4において、横軸はピンチオフ電圧VPを、縦軸は負電圧VSSを示している。図4の左側(A)の特性図に示すように、ピンチオフ電圧VPの変動に対して一定の負電圧VSSの出力が得られる状態で、ダイオード接続エンハンスメント型FET35Aの接続段数を増加させると、ピンチオフ電圧VPに対する負電圧VSSの変動特性の傾きが右下がりになる。一方、ダイオード接続エンハンスメント型FET35Aの接続段数を減少させると、ピンチオフ電圧VPに対する負電圧VSSの変動特性の傾きが右上がりになる。

0090

上記特性を利用し、負電圧VSSの動作ウィンドウの範囲がピンチオフ電圧VPによって変動する場合、動作ウィンドウの変動に合わせて負電圧VSSの変動特性の傾きを調整することができる。例えば、図4の右上(B)の特性図に示すように、動作ウィンドウの範囲がピンチオフ電圧VPの増加に伴って負方向に変動する場合、ダイオード接続エンハンスメント型FET35Aの接続段数を増やして負電圧VSSの変動特性の傾きを右下がりにする。一方、図4の右下(C)の特性図に示すように、動作ウィンドウの範囲がピンチオフ電圧VPの増加に伴って正方向に変動する場合、ダイオード接続エンハンスメント型FET35Aの接続段数を減らして負電圧VSSの変動特性の傾きを右上がりにする。このようにピンチオフ電圧VPに対する負電圧VSSの変動特性の傾きを調整することによって、ピンチオフ電圧の変動の影響をより最小限に抑えることができる。

0091

このように、本実施形態では、ダイオード接続エンハンスメント型FET35Aの接続段数によってレギュレータ回路30Aの出力電圧とピンチオフ電圧との相関関係を任意に調整できる。また、ダイオード接続エンハンスメント型FET35Aの接続段数を調整することにより、負電圧発生回路4Aの出力電圧とピンチオフ電圧の相関関係を正の相関関係や負の相関関係など、任意の相関関係に調整できる。

0092

本実施形態のレギュレータ回路30Aによれば、ピンチオフ電圧補償用のダイオード接続エンハンスメント型FET35AのFETの接続段数を回路特性に応じて設定することにより、ディプレッション型FET32のピンチオフ電圧VP_DFETの変動の影響をより細かく調整し、ピンチオフ電圧の影響をより最小限に抑制できる。また、レギュレータ回路30Aの出力電圧VREGを基に負電圧VSSを発生する負電圧出力チャージポンプ回路50の特性に合わせて、ピンチオフ電圧依存性の補償強度を調整し、負電圧VSSをピンチオフ電圧に関わらず一定にすることができる。以上により、レギュレータ回路30A及び負電圧出力チャージポンプ回路50を有する負電圧発生回路4Aにおいて、ピンチオフ電圧依存性をできるだけ小さくすることができるよう、理想的にはゼロになるように、ピンチオフ電圧の変動の影響を抑制できる。

0093

したがって、半導体製造プロセス上のバラツキによりFETのピンチオフ電圧が変化したときの、負電圧発生回路4Aの出力電圧の変動を抑えることができる。また、負電圧発生回路4Aにおいて、半導体製造プロセス上のピンチオフ電圧のバラツキ範囲を大きく許容できるため、半導体回路の歩留まりを向上できる。

0094

(応用例の実施形態)
上述した第1及び第2の実施形態の電圧発生回路及び負電圧発生回路を適用した回路について説明する。

0095

図1のレギュレータ回路30及び負電圧発生回路4、図3のレギュレータ回路30A及び負電圧発生回路4Aを、図6の構成に適用して正負電圧論理回路40を構成することができる。正負電圧論理回路40は、論理入力数に応じて設けられた正負電圧デコーダ回路20を有する。正負電圧デコーダ回路20は、レギュレータ回路30、30Aの出力の正電圧VREGと、負電圧発生回路4、4Aの出力の負電圧VSSとを用いて、論理入力Vout1’、Vout2’に対して、論理出力として制御電圧Vout1、Vout2を出力する。ここで、正負電圧デコーダ回路20は、論理入力がHighの場合は正電圧VREGを、論理入力がLowの場合は負電圧VSSを、それぞれ出力する。

0096

本実施形態では、回路内のFETのピンチオフ電圧に関わらず一定の負電圧VSSを得ることができ、論理値Highに相当する電圧Vhigh(VREG)と論理値Lowに相当する電圧Vlow(VSS)との電位差がFETのピンチオフ電圧に関わらず一定となる。このため、正負電圧論理回路40を常に安定して動作させることができ、制御電圧Vout1、Vout2を正確に出力できる。

0097

また、図1のレギュレータ回路30及び負電圧発生回路4、図3のレギュレータ回路30A及び負電圧発生回路4Aを、図5の構成に適用して高周波スイッチ回路を構成することができる。高周波スイッチ回路は、論理入力数に応じて設けられた半導体スイッチ回路10を有する。半導体スイッチ回路10は、正負電圧論理回路40から出力される正電圧VREG又は負電圧VSSの論理出力によって、導通状態又は非導通状態となるスイッチ素子11、12を有して構成される。

0098

本実施形態では、回路内のFETのピンチオフ電圧に関わらず一定の負電圧VSSを得ることができ、正負電圧論理回路40から常に正確な制御電圧Vout1、Vout2が出力される。このため、ピンチオフ電圧の変動があっても常に半導体スイッチ回路10を適切に制御でき、高周波スイッチ回路の特性バラツキを低減できる。

0099

以上、図面を参照しながら各種の実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例又は修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。また、本発明の趣旨を逸脱しない範囲において、上記実施形態における各構成要素を任意に組み合わせてもよい。

0100

本発明は、FETを有して構成される電圧発生回路、負電圧発生回路、正負電圧論理回路等に利用可能であり、特にガリウム砒素などのIII−V族化合物半導体を用いた高周波スイッチ回路等の高周波回路に有用である。

0101

1:電源端子(VDD)
2:制御入力端子(VCTL)
3:デコーダ回路(DEC)
4、4A:負電圧発生回路
10:半導体スイッチ回路
11:第1のスイッチ素子
12:第2のスイッチ素子
13:共通端子
14:第1の個別端子
15:第2の個別端子
20:正負電圧デコーダ回路(DEC(−))
21:P型FET
22:ブレークダウン防止用ダイオード
23a:第1の負電圧レベルシフト回路
23b:第2の負電圧レベルシフト回路
24a:第1の出力インバータ回路
24b:第2の出力インバータ回路
25:エンハンスメント型FET
30、30A:レギュレータ回路
31:出力端子(VREG)
32:ディプレッション型FET
33:ショットキーバリアダイオード
34:グランド端子(GND)
35、35A:ダイオード接続エンハンスメント型FET
Rr:電流制限抵抗
40:正負電圧論理回路
41:第1の正負電圧論理出力端子
42:第2の正負電圧論理出力端子
43:第1の正負電圧論理入力端子
44:第2の正負電圧論理入力端子
45:負電圧出力端子(VSS)
50:負電圧出力チャージポンプ回路
51:クロック発生器
52:充放電容量
53:ダイオード接続エンハンスメント型FET
54:出力容量
55:ローパスフィルタ

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