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技術 アレイ基板及び当該アレイ基板を備えた液晶表示装置

出願人 三菱電機株式会社
発明者 外徳仁
出願日 2015年6月5日 (5年6ヶ月経過) 出願番号 2015-115064
公開日 2017年1月5日 (3年11ヶ月経過) 公開番号 2017-003660
状態 特許登録済
技術分野 要素組合せによる可変情報用表示装置2 液晶5(電極、アクティブマトリックス)
主要キーワード 製造限界 引き回し距離 スリット形 余剰スペース 配線引き回し 引回し 補償対象 重畳面積
関連する未来課題
重要な関連分野

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図面 (6)

課題

引き回し配線抵抗差配線容量による配線負荷調整を行うことで配線負荷差を一定に調整することができる配線構造及び表示装置を提供する。

解決手段

アレイ基板1の額縁領域12aにおいて、ゲート引き回し配線133a〜133cを覆う絶縁膜上に第1導電パターン160と、第1導電パターン160上に容量絶縁膜を介して第2導電パターン161を形成する。

効果

ゲート引き回し配線の長さに応じて、導電パターンとゲート引き回し配線との間の容量を調整できる。

概要

背景

液晶表示装置を構成する液晶表示パネルは、マトリクス状に配置された複数のゲート線走査信号線)と複数のソース線画像信号線)を有する。この液晶表示パネルの表示領域において、複数の表示画素が、これらのゲート線とソース線の各交点に対応して形成されている。これら複数のゲート信号線ゲートドライバIC によって駆動され、複数のソース線はソース用ドライバIC によって駆動される。

ゲート配線ソース配線は液晶表示パネルの液晶面側に形成される。各配線への引き回しは表示領域から表示領域外実装されるドライバIC まで引き回しされる。この配線引き回しは、表示領域周辺スペース( 以下、このスペースを額縁と呼ぶことがある) を利用して行われる。そのため、ドライバIC の実装位置により、表示領域まで引き回す各引き回し配線引回し距離は異なってくる。よって、各々の引き回し配線の電気的抵抗も異なることになり、配線間抵抗格差により表示ムラが発生する。この配線抵抗格差を低く抑えるために額縁の空きスペースを使用し、配線長さや配線幅を制御しているが、抵抗格差の調整が難しく、表示ムラの発生を抑えることが困難である。

引き回し配線の引き回し距離は、ドライバIC の配置や配線配置やドライバICから表示領域の信号線に出力される出力本数によって変化する。例えば、表示領域の右回しと左回しとで、引き回し配線長が異なる場合がある。パネル外形サイズが大きく表示画素数が少ない液晶表示パネルでは、ドライバIC から表示面に接続する各配線の引回しを行う額縁スペースにゆとりがある。そのため、例えば、ソース用ドライバIC の配置のように表示の左右でソース配線の引回し距離が異なる場合には、配線幅や長さを調整することによって各配線間の抵抗調整を行うことができる。(特許文献1、2)

しかしながら、近年の表示の高精細化パネルの狭額縁化に伴い、額縁に十分なスペースを確保することが難しくなってきている。そのため、製造限界に近い細さの配線幅にて引き回し配線を形成する必要が出てきた。この場合、余剰スペースが狭くなり、配線幅での抵抗調整が困難になってしまう。よって、配線長のみでの抵抗調整を行う必要が生じてしまう。この場合、上記のように、ドライバIC の配置等や出力本数によって配線長が決まってしまうため、配線間抵抗差による表示のムラを抑えることが困難であった。

このような状況に対して、額縁において絶縁膜を介して配線と重畳する導電体パターンを設けることにより、各配線の長さの違いに起因する配線負荷分布の差、すなわちRC遅延の差を低減する技術が知られている。(特許文献3)

概要

引き回し配線の抵抗差を配線容量による配線負荷調整を行うことで配線負荷差を一定に調整することができる配線構造及び表示装置を提供する。アレイ基板1の額縁領域12aにおいて、ゲート引き回し配線133a〜133cを覆う絶縁膜上に第1導電パターン160と、第1導電パターン160上に容量絶縁膜を介して第2導電パターン161を形成する。ゲート引き回し配線の長さに応じて、導電パターンとゲート引き回し配線との間の容量を調整できる。

目的

本発明はこのような問題点を解決するためになされたもので、引き回し配線の抵抗差を配線容量による配線負荷調整を行うことで配線負荷差を一定に調整することができる配線構造及び表示装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

絶縁性基板上に表示領域と前記表示領域の外側の額縁領域を有し、前記表示領域には、ゲート配線と、第1の絶縁膜を介して前記ゲート配線と交差するソース配線と、前記ゲート配線と前記ソース配線との交差部近辺に形成されたスイッチング素子と、前記スイッチング素子と電気的に接続する画素電極と、が形成され、前記額縁領域には前記ゲート配線と各々接続して外部端子まで延在するゲート引き回し配線と少なくとも前記第1の絶縁膜を介して前記ゲート引き回し配線と重畳する領域を有する第1の導電パターンと、前記第1の導電パターンの上層容量絶縁膜と、少なくとも前記容量絶縁膜と前記第1の絶縁膜とを介して前記ゲート引き回し配線と重畳する領域を有する第2の導電パターンと、を有したアレイ基板であって、第1の導電パターンと各ゲート引き回し配線とが重畳する各々の面積は、ゲート引き回し配線の配線抵抗が高いほど小さくなるように配設され、第2の導電パターンと各ゲート引き回し配線とが重畳する各々の面積は、ゲート引き回し配線の配線抵抗が高いほど小さくなるように配設されていることを特徴とするアレイ基板。

請求項2

少なくとも前記第1の導電パターンと前記ゲート引き回し配線とが重畳する第1の領域と、前記第2の導電パターンと前記ゲート引き回し配線とが重畳し、かつ、前記第1の導電パターンと前記ゲート引き回し配線とが重畳しない第2の領域とを有し、前記第1の領域におけるゲート引き回し配線の配線抵抗は、前記第2の領域におけるゲート引き回し配線の配線抵抗よりも高いことを特徴とする請求項1に記載のアレイ基板。

請求項3

前記ゲート引き回し配線が前記第1の導電パターンとも前記第2の導電パターンとも重畳しない第3の領域を有し、前記第1の領域におけるゲート引き回し配線の配線抵抗は、前記第3の領域におけるゲート引き回し配線の配線抵抗よりも高いことを特徴とする請求項2に記載のアレイ基板。

請求項4

前記画素電極と前記第1の導電パターンとは同じレイヤーであることを特徴とする請求項1ないし3のいずれか1項に記載のアレイ基板。

請求項5

前記表示領域に、前記容量絶縁膜を介して前記画素電極と対向するコモン電極を有し、前記コモン電極は前記第2の導電パターンと同じレイヤーであることを特徴とする請求項1ないし4のいずれか1項に記載のアレイ基板。

請求項6

請求項1ないし5のいずれか1項に記載のアレイ基板を備えたことを特徴とする液晶表示装置

技術分野

0001

本発明は、配線構造及び表示装置に関し、特に詳しくは複数の引き回し配線を備える配線構造、及びそれを用いた表示装置に関する。

背景技術

0002

液晶表示装置を構成する液晶表示パネルは、マトリクス状に配置された複数のゲート線走査信号線)と複数のソース線画像信号線)を有する。この液晶表示パネルの表示領域において、複数の表示画素が、これらのゲート線とソース線の各交点に対応して形成されている。これら複数のゲート信号線ゲートドライバIC によって駆動され、複数のソース線はソース用ドライバIC によって駆動される。

0003

ゲート配線ソース配線は液晶表示パネルの液晶面側に形成される。各配線への引き回しは表示領域から表示領域外実装されるドライバIC まで引き回しされる。この配線引き回しは、表示領域周辺スペース( 以下、このスペースを額縁と呼ぶことがある) を利用して行われる。そのため、ドライバIC の実装位置により、表示領域まで引き回す各引き回し配線の引回し距離は異なってくる。よって、各々の引き回し配線の電気的抵抗も異なることになり、配線間抵抗格差により表示ムラが発生する。この配線抵抗格差を低く抑えるために額縁の空きスペースを使用し、配線長さや配線幅を制御しているが、抵抗格差の調整が難しく、表示ムラの発生を抑えることが困難である。

0004

引き回し配線の引き回し距離は、ドライバIC の配置や配線配置やドライバICから表示領域の信号線に出力される出力本数によって変化する。例えば、表示領域の右回しと左回しとで、引き回し配線長が異なる場合がある。パネル外形サイズが大きく表示画素数が少ない液晶表示パネルでは、ドライバIC から表示面に接続する各配線の引回しを行う額縁スペースにゆとりがある。そのため、例えば、ソース用ドライバIC の配置のように表示の左右でソース配線の引回し距離が異なる場合には、配線幅や長さを調整することによって各配線間の抵抗調整を行うことができる。(特許文献1、2)

0005

しかしながら、近年の表示の高精細化パネルの狭額縁化に伴い、額縁に十分なスペースを確保することが難しくなってきている。そのため、製造限界に近い細さの配線幅にて引き回し配線を形成する必要が出てきた。この場合、余剰スペースが狭くなり、配線幅での抵抗調整が困難になってしまう。よって、配線長のみでの抵抗調整を行う必要が生じてしまう。この場合、上記のように、ドライバIC の配置等や出力本数によって配線長が決まってしまうため、配線間抵抗差による表示のムラを抑えることが困難であった。

0006

このような状況に対して、額縁において絶縁膜を介して配線と重畳する導電体パターンを設けることにより、各配線の長さの違いに起因する配線負荷分布の差、すなわちRC遅延の差を低減する技術が知られている。(特許文献3)

先行技術

0007

特開2007−047259号公開公報
特開平7−134305号公開公報
特表2005−529360号公表公報(図2

発明が解決しようとする課題

0008

従来の液晶表示装置では、各配線の引き回し距離が異なるために、配線間で抵抗格差が生じ、配線領域全体での配線負荷分布を持つ表示ムラが発生するという問題があった。その問題を改善するために配線と絶縁膜を介して重畳する導電体パターンを設けることによりRC遅延の差を改善する技術が知られているが、それだけでは微調整が困難、調整範囲が狭いという問題が生じてきた。

0009

本発明はこのような問題点を解決するためになされたもので、引き回し配線の抵抗差を配線容量による配線負荷調整を行うことで配線負荷差を一定に調整することができる配線構造及び表示装置を提供することを目的とする。

課題を解決するための手段

0010

本発明に係るアレイ基板は、絶縁性基板上に表示領域と前記表示領域の外側の額縁領域を有し、その表示領域にはゲート配線と、絶縁膜を介して前記ゲート配線と交差するソース配線と、ゲート配線とソース配線との交差部近辺に形成されたスイッチング素子と、スイッチング素子と電気的に接続する画素電極と、が形成され、額縁領域にはゲート配線と各々接続して外部端子まで延在するゲート引き回し配線と少なくとも絶縁膜を介してゲート引き回し配線と重畳する領域を有する第1の導電パターンと、第1の導電パターンの上層容量絶縁膜と、少なくとも容量絶縁膜と絶縁膜とを介して前記ゲート引き回し配線と重畳する領域を有する第2の導電パターンと、を有したアレイ基板であって、第1の導電パターンと各ゲート引き回し配線とが重畳する各々の面積は、ゲート引き回し配線の配線抵抗が高いほど小さくなるように配設され、第2の導電パターンと各ゲート引き回し配線とが重畳する各々の面積は、ゲート引き回し配線の配線抵抗が高いほど小さくなるように配設されていることを特徴とするアレイ基板である。

発明の効果

0011

引き回し配線の抵抗差を配線容量による配線負荷調整を行うことで配線負荷の差を一定に調整することができるアレイ基板及び表示装置を提供する。

図面の簡単な説明

0012

本発明の実施の形態1に係るアレイ基板を示す平面図である。
本発明の実施の形態1に係るアレイ基板の表示領域の平面図と断面図である。
本発明の実施の形態1に係るアレイ基板の額縁部の断面図である。
本発明の実施の形態2に係るアレイ基板を示す平面図である。
本発明の実施の形態2の変形例に係るアレイ基板を示す平面図である。

実施例

0013

実施の形態1.
図1に、本発明に係る液晶表示パネルに用いられるアレイ基板の平面図を示す。絶縁性基板上に後述する素子等が形成されたアレイ基板1と、対向基板2とが対向して貼り合わされている。対向基板2には必要に応じて、たとえばRGB3色を含むカラーフィルタが形成されていてもよい。また、図示しないがアレイ基板1と対向基板2との間には液晶封入されており、漏れださないようにシール等で密封されている。

0014

次にアレイ基板1について説明する。アレイ基板1には、マトリックス状に配置された複数の画素から構成される表示領域11と、その外周領域である額縁領域12とを有している。すなわち、表示領域11の外周を囲む非表示領域が額縁領域12となる。

0015

表示領域11内においてアレイ基板1上には、複数のソース配線132と複数のゲート配線131が互いに交差してマトリックス状に配設されている。すなわち、アレイ基板1は複数の配線が形成された配線基板である。表示領域11において、ゲート配線131のそれぞれは図面上の横方向に延在するように形成されている。横方向に延在するように形成されたゲート配線131は縦方向に並んで複数配置される。表示領域11において、同じ幅のゲート配線131が同じ間隔で形成されている。

0016

一方、ソース配線132のそれぞれは図面上の縦方向に沿って延在するように形成されている。縦方向に延在するように形成されたソース配線132は図面上の横方向に並んで複数配置される。図1において、同じ幅のソース配線132が同じ間隔で形成されている。

0017

これらソース配線132とゲート配線131により区切られる領域が画素である。各画素は、液晶に電圧印加するための画素電極と、電圧の印加を制御するスイッチング素子を備えている。スイッチング素子は、ソース配線132とゲート配線131の交差部付近に設けられることが多く、典型的には、TFT( T h i n F i l m T r a n s i s t o r) であるが、詳細について以下、説明する。

0018

図2に、表示領域内の画素周辺の平面図と断面図を示す。断面図は平面図においてD−Dで記載された箇所における断面図である。絶縁性基板20上において、ゲート配線131 、及びゲート配線131 から延在されたゲート電極を覆うようにゲート絶縁膜21が形成される。ゲート絶縁膜21は酸化シリコン窒化シリコンなどを用いることができる。なお、本実施の形態においては、後述するゲート引き回し配線とゲート配線131とを一体形成する構造について扱うので、ゲート引き回し配線もゲート配線と同時に形成されることになる。

0019

次にゲート絶縁膜21の上に半導体膜22が形成される。半導体膜22には、a−Si(非晶質珪素)膜やp−Si(多結晶珪素膜)膜やIn−Ga−Zn−O等の酸化物半導体膜を用いることができる。この半導体膜22の上には、ソース配線132 から延在されたソース電極23が形成される。これにより、半導体膜22のソース領域にはソース電圧を供給することができる。

0020

さらには、半導体膜22のドレイン領域の上にはドレイン電極24が形成されている。ソース電極23、及びドレイン電極24は、ソース配線132と同じ工程で形成することができる。

0021

ゲート配線131とソース配線132には、例えば、AlやCrやMoなどの低抵抗の金属材料を用いることができる。このように、ゲート配線131とソース配線132とは異なる配線層で形成されている。すなわち、ソース配線132とゲート配線131とはゲート絶縁膜21を介してお互いにほぼ直角に交差するように配設され、交差点近傍にはゲート電極、半導体膜、ドレイン電極、ソース電極を有するTFTが配置されることになる。

0022

そして、ドレイン電極24を含むTFTの上には、層間絶縁膜25が形成される。さらに、層間絶縁膜25の上には画素電極26が形成される。ドレイン電極24は、層間絶縁膜25に設けられたコンタクトホールCHを介して画素電極26が接続される。そのため、ドレイン電極24に伝達した電圧は画素電極26にも印加されることとなる。

0023

液晶表示パネルが透過型の場合、画素電極26はITO などの透明導電膜によって形成される。さらに、横電界方式FFS方式液晶パネルでは、画素電極26の上層に容量絶縁膜27が設けられ、容量絶縁膜27を介して画素電極26と対向するようにしてコモン電極28が設けられる。コモン電極28は透明導電膜で形成され、スリット形状の開口部を有している。つまり、スリット形状部はコモン電極28が形成されていない領域であって、容量絶縁膜27を介して下層の画素電極26が露出していることになる。

0024

コモン電極28は図面上では、複数の画素を横切って横方向に延在する帯状パターンとして記載されているが、このようなパターン形状でなくてもよい。コモン電極28は一般的には、表示領域11内のほぼ全面に渡って形成されることが多いが、例えばTFTの上方には設けない等、必要に応じて適宜開口を設けることもある。また、後述するようにコモン電極28にはコモン電位が印加されている。

0025

以上のようにして完成したTFTにおいては、ゲート配線131にゲート信号が供給されると、所定のゲート電極にゲート電圧が印加される。これにより、TFTがONとなり、ソース配線からソース電極とドレイン電極を介して画素電極に画像表示信号電圧が供給される。

0026

図1に戻って、額縁領域12のうち、表示領域11よりも図面上で右側の部分を額縁領域12の右部12aとする。また、額縁領域12のうち、表示領域11よりも図面上で下側の部分を額縁領域12の下側部12bとする。さらに額縁領域12 のうち、図面上における表示領域11の上側の部分を額縁領域12の上部12c、同様に左側の部分を額縁領域12の左側部12dとする。従って、表示領域11 は、額縁領域12の右側部12a、下部12b、上部12c、左側部12dにより囲まれている。

0027

図1において、表示領域11の下辺側、すなわち下部12b内に、ソースドライバIC142が配置され、右辺側、すなわち右側部12a内にゲートドライバIC141が配置される。ゲートドライバIC141はゲート引き回し配線133を介してゲート配線131とつながっている。また、ソースドライバIC142はソース引き回し配線134を介してソース配線132とつながっている。つまり、ゲート引き回し配線133はゲート配線131と各々接続し、外部端子(図示せず)まで延在している。ソース引き回し配線134も同様である。

0028

そして、ゲートドライバIC141と、ソースドライバIC142とは、外部から供給される制御信号や表示データを基にして、各々ゲート配線131にゲート信号を供給したり、ソース配線132に画像表示信号電圧を供給したりする。この供給により、前述の通りTFTがONとなって画素電極に画像表示信号電圧が供給される。一方、画素電極26と対向するコモン電極28にはコモン電位が印加されているため、画素電極26とコモン電極28との間に両方の電位差に応じたフリンジ電界が生じることにより、液晶の配向方向が変化するので各画素において所望の透過光量を得て表示することができる。

0029

図1において、ゲート引き回し配線133とゲート配線131とは1対1で対応して設けられている。両者は互いに異なる部材で形成してもよいが、同じ材質で一体的に形成してもよい。ソース引き回し配線134とソース配線132との関係も同様である。本実施の形態においては、両者とも同じ材質で一体的に形成された場合について説明を行うため、ゲート配線131がゲート引き回し配線133を含む場合と、両者の呼称により部位を区別する場合もある。

0030

また図1において、ゲート引き回し配線133aは上部12cに近い方のゲート引き回し配線であり、ゲート引き回し配線133cは下部12bに近い方のゲート引き回し配線を指す。ゲート引き回し配線133bは右側部12aの中央付近にあるゲート引き回し配線である。図1からわかるように、ゲート引き回し配線133a、133cの長さはゲート引き回し配線133bよりも長い。また、ゲート引き回し配線の長さは右側部12aの中央から図面における上下方向に離れるに従って増大する。このとき引き回し配線の幅が一定であれば、その配線抵抗も増大することになる。

0031

それ故、右側部12aのゲート引き回し配線133a、133cの配線抵抗は、ドライバIC141中央部のゲート引き回し配線133bの配線抵抗に比べて高くなってしまう。このような抵抗差が存在するアレイ基板を用いた液晶表示パネルを表示させた場合、ゲート引き回し配線133とゲート配線131との接続部付近において、ゲート引き回し配線133の低抗分布をもった表示ムラが視認されやすくなるのは前述した通りである。

0032

このような表示ムラを改善するために設けられたパターンが、第1の導電パターン160と第2の導電パターン161である。なお、第1の導電パターンと第2の導電パターンとをまとめて単に、導電パターンと呼ぶことがある。第1の導電パターン160は平面図では三角形をなしており、さらには概略で二等辺三角形であり、図では斜線を入れて示している。この二等辺三角形の底辺は、ゲート配線131とゲート引き回し配線133との境界部に沿っており、頂角はゲート引き回し配線133b付近に配置されている。

0033

このような配置により、第1の導電パターン160とゲート引き回し配線133とが重畳する長さは、ゲート引き回し配線133b付近で最も長くなる。そして右側部12aの中央部から図面における上下方向に離れるに従い、重畳する長さは短くなる。このように、重畳する長さは各ゲート引き回し配線で同一ではないが、より正確に表現すると長さよりも面積が異なるように配設している。重畳面積が異なる点については、その効果も含めて後述する。

0034

一方、第2の導電パターン161の形状は、第1の導電パターン160を内包するような三角形で、概略で二等辺三角形である。また、第2の導電パターン161と各ゲート引き回し配線との重畳面積の大小関係も第1の導電パターン160場合とほぼ同様である。

0035

次に、これらの導電パターンについて図3を用いてさらに説明する。図3は、図1における断面図であり、図1においてA−A、B−B、C−Cで示す箇所の断面図が各々、図3(a)、図3(b)、図3(c)に対応する。具体的には、図3(a)はゲート引き回し配線133bと導電パターンとが重畳する領域における断面図である。図3(b)は第1の導電パターン160の端部を含む領域とゲート引き回し配線133とが重畳する領域における断面図である。さらに、図3(c)は第2の導電パターン161の端部を含む領域とゲート引き回し配線133とが重畳する領域における断面図である。

0036

以下、各図面について説明する。図3(a)においては、絶縁性基板2上に形成されるゲート引き回し配線133をゲート絶縁膜21と層間絶縁膜25が覆い、その上層に第1の導電パターン160が形成されている。その上層をさらに容量絶縁膜27が覆い、その上層に第2の導電パターン161が形成されている。すなわち、ゲート引き回し配線133と第1の導電パターンと第2の導電パターンとが重畳する。この領域を第1の領域として領域Aと呼ぶことにする。

0037

なお、本実施の形態では、第1の導電パターン160と画素電極26が同層に形成されており、第2の導電パターン161とコモン電極28とが同層で形成されているが、必ずしも同層に限定する必要は無い。また導電パターンは、画素電極26やコモン電極28と同じ材質で形成してもよく、透明導電膜で形成してもよい。透明導電膜はゲート引き回し配線よりも高抵抗でもよい。後述するように導電パターンは主に容量に対して影響し、電気的抵抗への直接的な影響は少ないからである。また、導電パターンはソース電極23と同層で形成してもよい。

0038

図3(b)では、第1の導電パターン160が形成されていない領域が一部存在する。その領域においてはゲート引き回し配線133の上層にゲート絶縁膜21、層間絶縁膜25、容量絶縁膜27の積層を介して第2の導電パターン161が重畳する構造である。つまり、ゲート引き回し配線133と第2の導電パターン161とが重畳する。ただし、第1の導電パターン160とは重畳しない。この領域を第2の領域として領域Bと呼ぶことにする。

0039

図3(c)では、第1の導電パターン160は形成されていないうえに、さらに第2の導電パターン161が形成されていない領域が一部存在する。その領域においては、ゲート引き回し配線133の上層にゲート絶縁膜21、層間絶縁膜25、容量絶縁膜27の積層があるのみで、ゲート引き回し配線133と導電パターンとは重畳していない。この領域を第3の領域として領域Cと呼ぶことにする。

0040

ここで、領域A〜Cにおけるゲート引き回し配線と導電パターンとの間の容量の違いについて説明する。領域Aにおいては、ゲート引き回し配線133と第1の導電パターン160との間に容量が形成される。一方、領域Bにおいては、ゲート引き回し配線133と第2の導電パターン161との間に容量が形成されるが、領域Aと比較して容量絶縁膜27をも介する点が異なる。したがって、ゲート引き回し配線と導電パターンとの間の容量は、領域Aよりも領域Bの方において小さくなる。さらに、領域Cにおいては導電パターンが存在しないため、容量はほとんど無視できる。したがって、重畳領域での単位面積当たりの容量の大小関係は、領域A>領域B>領域Cとなる。

0041

ところで、この容量は配線抵抗と相乗的に配線負荷となる。すなわち、配線抵抗と配線の容量との積により配線負荷が決まる。配線抵抗も容量も額縁領域12だけでなく、表示領域11内に形成される分も含むが、表示領域11内のゲート配線の抵抗や容量は各ゲート配線でほとんど同一とみてよい。一方で額縁領域12においては、ゲート引き回し配線133の長さが各々異なるため、配線負荷に差が生じて表示ムラを引きおこすのであった。

0042

図1図3で示す通り、第1の導電パターン160と第2の導電パターン161とはゲート引き回し配線133の一部と重畳する領域に形成される。また、図1で示したように、ゲート引き回し配線と重畳する長さは位置により異なる。しかし、本発明においては後述するように、重畳する面積の違いが重要であるので、以後は面積に着目した表現を用いる。なお、各ゲート引き回し配線の幅が同じであれば、重畳する長さの違いは、重畳する面積の違いと同様とみなせる。

0043

図1より、ゲートドライバIC141の右側部12a中央部から引き出されたゲート引き回し配線133bの長さは、ゲート引き回し配線133a、133cよりも短い。このため、ゲート引き回し配線133bの配線抵抗も、ゲート引き回し配線133a、133cの配線抵抗より低い。しかも、右側部12a中央部から図面における上下方向に離れるに従い、ゲート引き回し配線は長くなり配線抵抗も増大する。

0044

一方、図1図3からわかるように、導電パターンは三角形をなしているため、ゲート引き回し配線133bと導電パターンの重畳する面積は、ゲート引き回し配線133a、133cと導電パターンの重畳する面積よりも大きくなる。そして、右側部12a中央部から図面における上下方向に離れるに従い、ゲート引き回し配線と導電パターンとの重畳面積は減少する。

0045

以上から、導電パターンと各ゲート引き回し配線とが重畳する各々の面積は、ゲート引き回し配線の配線抵抗が高いほど小さくなるように配設されていることがわかる。そして、このように配設することにより、配線抵抗の差により生じる配線負荷の差を容量の差によって補償する効果を奏するため、表示ムラを低減することができる。

0046

さらに、先に見たように単なる重畳面積の違いだけでなく、領域Aと領域Bとの単位面積あたりの容量の違いも考慮する必要がある。すなわち、領域Bに比べて単位面積あたりの容量が大きい領域Aは、特にゲート引き回し配線133bで広い範囲で重畳する。したがって、ゲート引き回し配線133bと導電パターンとの間に形成される容量と、ゲート引き回し配線133a、133cと導電パターンの間の容量との差は面積の差よりもさらに広がることになる。

0047

すなわち、配線長や配線抵抗の際により生じた配線負荷の差に対して、本発明の形態においては導電パターンが1層しかない場合に比べて、幅広い範囲でより精密な調整で補償をすることができる。1層しかない場合、たとえば、ゲート引き回し配線133a、133cのうち最も配線長が長い箇所の近辺においては、容量を形成するための重畳面積を小さく設ける必要があり、一方ではゲート引き回し配線133b近傍では重畳面積を大きく設ける必要があった。そのため、両者のバランスによっては、ゲート引き回し配線133bにおいては重畳面積が不足したり、あるいはゲート引き回し配線133a、133cのうち最も配線長が長い箇所の近辺においては、パターン加工制御ができないほど小さな面積になったりすることもあった。

0048

本発明に係る実施形態においては、ゲート引き回し配線と重畳する導電パターンを異なるレイヤーごとに形成することにより、配線抵抗の差が著しい場合においても精密な調整で補償することにより表示ムラを低減することができる。

0049

次に、ゲート引き回し配線133と導電パターンとを重ねる面積の寸法を決定する方法について説明する。

0050

まず、ゲート引き回し配線133のパターン、本数を決定する。そして、それぞれのゲート引き回し配線133の抵抗値を算出する。そして、複数のゲート引き回し配線133間の抵抗値の差を求める。この抵抗値の差と、表示領域11内のゲート配線131の配線抵抗から、それぞれの配線抵抗の差を補償するのに必要となる容量を求める。この容量を実現するために必要となる導電パターンについて、各ゲート引き出し配線との重畳面積とどのレイヤーで形成するかを決定する。

0051

これにより、配線上に絶縁膜を介して1層のみの導電膜パターンを形成する場合に比べてより幅広い範囲で精密な調整で各引き回し配線間の抵抗値の差を低減することができる。また、FFS型の液晶表示装置の場合には、アレイ基板上に容量絶縁膜を介して画素電極26とコモン電極28とが形成されているため、すでに説明した通り、第1の導電パターンと第2の導電パターンの形成は、各々画素電極やコモン電極と同時に行うことにより、製造工程を追加する必要が無いという効果を奏する。

0052

なお、本実施の形態においては図1に示すように、第1の導電パターン160と第2の導電パターン161は両方ともおよそ二等辺三角形をなしているが、その形状に限定されることはない。また、導電パターンの形状は、ゲートドライバIC141の中央部を横切る線に対して線対称となっているが、線対称で無くてもよい。導電パターンは複数のパターンに分離していてもよい。重要なことは、ゲート配線抵抗の差を容量で補償することである。

0053

また、導電パターンは2層に限らず、3層以上でも良い。本実施の形態では、例えばソース電極23と同層の金属膜からなる導電パターンを追加して形成してもよい。工程数を増やして新たな導電パターンを追加してもよい。

0054

さらに、導電パターンは他のパターンから分離したパターンでもよい。しかし、導電パターンが分離したパターンである場合、ゲート引き回し配線に印加される電圧に引きずられて導電パターンの電位も変動するため、ゲート引き回し配線と導電パターンとの間に形成される容量が低下してしまう。その場合、前述の補償効果も低下することとなる。そのため、導電パターンにはゲート引き回し配線とは異なる電位を印加しておくとなおよい。

0055

たとえば、導電パターンにコモン電位を印加してもよい。この場合、コモン電位を外部から印加するための端子(図示せず)やその端子につながる配線に電気的に接続するように導電パターンを形成してもよい。表示領域11内のコモン電極28から延在するようにして第2の導電パターン162を一体として形成してもよい。

0056

また、コモン電極28から容量絶縁膜27上を延在するパターンと第1の導電パターン161とを接続してもよい。この場合、容量絶縁膜27にコンタクトホール(図示せず)を開口してそのコンタクトホールを介して両者を接続してもよい。

0057

さらに、実施の形態1では、第1の導電パターン160と第2の導電パターン161とを設けることにより配線抵抗を補償できる範囲を広げた形態について説明したが、かかる形態に加えて、導電パターンとして孤立パターンとコモン電位を印加したパターンとを混在させることにより同様の効果を奏することも可能である。

0058

実施の形態2.
本実施の形態2にかかる液晶表示パネルの構成について図4を用いて説明する。図4は、額縁領域について説明するための平面図である。表示領域11内で複数のゲート配線131が図面上の水平方向に延在し、額縁領域12内でゲート引き回し配線133が形成されている点は実施の形態1と同様であるが異なる点もある。

0059

まず、ドライバICが1辺にしか形成されていない点が異なっている。具体的には、本実施の形態2では、実施の形態1で示したゲートドライバIC141とソースドライバIC142とを共通のドライバIC150に集約して一辺上に形成している。そのため、ドライバIC150はソース配線とゲート引き回し配線の両方と接続している。

0060

さらに、ドライバIC150からの距離に応じてゲート引き回し配線が異なる位置になるように配設している。具体的には、ドライバIC150からの距離が近いゲート配線については、額縁領域の左側部12dにゲート引き回し配線133dを配設している。一方で、ドライバIC150からの距離が遠いゲート配線については、額縁領域の右側部12aにゲート引き回し配線133eを配設している。

0061

図4に示す配置は、額縁領域12の特に右側部12aと左側部12dを狭くすることにより表示装置の小型化や狭額縁化を図る際に用いられるものであるが、このような構成においても各ゲート配線の配線抵抗の差が生じる。そのため、実施の形態1と同様に第1の導電パターン160、第2の導電パターン161を図4に示すように配設することにより、配線抵抗の差を補償することができ、表示ムラを抑制することが可能である。なお、図4では、ゲート引き回し配線133eと重畳するように設けているが、ゲート引き回し配線133dと重畳して別途導電パターンを設けてもよい。

0062

ところで、図4に示したような構成においては、表示領域11の上側におけるゲート配線の配線負荷を重くしているため、表示領域11の上側と下側との境界、つまりゲート引き回し配線133dとゲート引き回し配線133eとの境界における表示ムラが発生しやすくなる場合がある。これについて、実施の形態2の変形例として図5を用いて説明する。図5図4と同様、額縁領域について説明するための平面図である。

0063

ゲート引き回し配線133dと重畳するように第1の導電パターン160と、第2の導電パターン161が形成されている。図5においては第1の導電パターン160を三角形としている。さらに、その上層に矩形の第2の導電パターン161を形成している。図5の構成では、第2の導電パターン161によりドライバIC150から遠いゲート配線の引き回し配線133eと、ドライバIC150に近いゲート配線の引き回し配線133dとの配線抵抗差を補償し、さらに第1の導電パターン160により、ゲート引き回し配線133d間の各配線抵抗差も補償することが可能である。もちろん、導電パターンの形状は、表示ムラを抑制するためにはどこの配線抵抗を補償するのが効果的かを見定めてから決定されるものであり、図4図5に示すような形態に限定されるものではない。図5において、第1の導電パターンと第2の導電パターンとの補償対象入れ替えてもよいし、パターン形状を適宜変更してもよい。

0064

実施の形態1で説明したように、導電パターンは孤立パターンでもよい。導電パターンにゲート引き回し配線とは異なる電位を印加しておくとなおよい。

0065

実施の形態1、2にかかるアレイ基板を用いて、公知の製法により表示装置を製造することができる。たとえば、アレイ基板と対向基板との間に液晶が封入されるように貼り合わせて基板周辺部をシールした後、アレイ基板や対向基板の端子に外部回路を接続し、光源を背後に設置することにより液晶表示装置を製造することができる。

0066

また、アレイ基板の画素電極上に電界を印加することにより発光する発光層を形成した後、絶縁膜により覆い、共通電極を形成することによりエレクトロルミネッセンス表示装置を製造することができる。さらに、白と黒との顔料粒子を含むマイクロカプセルをアレイ基板と外部回路とが生成する電界により駆動する電気泳動方式の表示装置や、電子粉流体方式の表示装置を製造することも可能である。表示装置とは異なるが、本発明にかかるアレイ基板において画素電極の代わりに光電変換素子を設けることにより、可視光紫外光放射線イメージセンサーを製造することも可能である。

0067

1アレイ基板、11 表示領域、12額縁領域、
21ゲート絶縁膜、22半導体膜、23ソース電極、24ドレイン電極、
25層間絶縁膜、26画素電極、27容量絶縁膜、28コモン電極、
131ゲート配線、132ソース配線
133ゲート引き回し配線、134ソース引き回し配線
141ゲートドライバIC 、142ソースドライバIC 、
150ドライバI C 、
160 第1の導電パターン、161 第2の導電パターン

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