図面 (/)

技術 技術スケーリングのためのMRAM統合技法

出願人 クアルコム,インコーポレイテッド
発明者 シア・リユ・ルスン・ヒュク・カン
出願日 2014年12月12日 (5年11ヶ月経過) 出願番号 2016-539325
公開日 2016年12月28日 (3年11ヶ月経過) 公開番号 2016-541123
状態 特許登録済
技術分野 ホール/MR素子 MRAM・スピンメモリ技術
主要キーワード 平面エリア キャップ層厚 水平セグメント 受動構成要素 金属島 サイドキャップ オープン領域 論理プロセス
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2016年12月28日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (20)

課題・解決手段

縮小デバイス技術と互換性を持つ磁気抵抗ランダムアクセスメモリMRAM)統合は、1つまたは複数の論理素子を有する共通の層間金属誘電体IMD)層において形成された磁気トンネル接合MTJ)を含む。MTJは、下部IMD層における下部金属線に接続され、上部ビアは上部IMD層に接続される。MTJは、実質的に、共通のIMD層と下部IMD層を分離するように構成された1つまたは複数の下部キャップ層と、共通のIMD層と上部IMD層を分離するように構成された1つまたは複数の上部キャップ層との間に延在する。MTJは、上部ビアに接続するための上部電極を含むことができ、または小型デバイス技術のためにハードマスクを介して上部ビアに直接接続することができる。論理素子は、ビア、金属線、および半導体素子を含む。

概要

背景

磁気抵抗ランダムアクセスメモリMRAM)は、磁性素子を用いる不揮発性メモリの技術である。MRAM動作は、よく知られており、一般的に使用される様々なMRAM、スピン転送トルクMRAM(STT−MRAM)の例を使用して、簡単に説明することができる。STT−MRAMは、電子薄膜スピンフィルタ)を通過するとき、スピン偏極される電子を使用する。

図1は、従来のSTT−MRAMビットセル100を示す。STT−MRAMビットセル100は、磁気トンネル接合MTJ)記憶素子105(「MTJ積層体」または「MTJセル」とも呼ばれる)、トランジスタ101、ビット線102、およびワード線103を含む。MTJセル105は、たとえば、ピン止め層124およびフリー層120から形成され、これらの層の各々は、磁気モーメントまたは極性を保持することができ、絶縁トンネルバリア層122によって分離される。

MTJセル105の設計が面内MTJのものである場合、反強磁性AFM)層およびキャップ層(図示せず)がMTJセル105において使用される。AFM層は、面内MTJのピン止め層の磁気モーメントをピニングするために使われる。キャップ層は、MTJと金属の相互接続との間で、バッファ層として使われる。MTJセル105が垂直なMTJとして設計されている場合、ピン止め層124は存在するが、AFM層は含まれない。

フリー層の極性は、ピン止め層およびフリー層の極性が、実質的に揃うか反対になるかのいずれかとなるように、特定の方向に電流を流すことによって反転され得る。MTJを通る電気経路抵抗は、ピン止め層およびフリー層の極性の一致度に応じて変化する。知られているように、この抵抗の変動は、STT−MRAMビットセル100をプログラムし読み取るのに用いられ得る。また、STT−MRAMビットセル100は、回路素子ソース線104、センス増幅器108、読取り書込み回路106、およびビット線基準107を含む。当業者は、当技術分野で知られているように、STT−MRAMビットセル100の動作および構造を理解するであろう。

上記の例からわかるように、従来のSTT−MRAMビットセルの形成は、回路基板または半導体パッケージ上の様々な上記の構成要素の統合を伴う。より具体的には、メモリまたは記憶素子(たとえば、MTJビットセル105)は、たとえば、受動構成要素金属ワイヤ、トランジスタ、論理ゲートなど、様々な他の回路素子(本明細書では一般に「論理素子」と呼ばれる)と統合されなければならない。一般に、そのような統合は、メモリ素子と論理素子との間のプロセスの互換性を必要とする。

しかし、半導体技術のスケーリングは、集積回路の様々な構成要素に対して均一ではないことが、よく知られている。たとえば、MRAM形成に関して、Vertical Interconnect Access(一般に「ビア(via)」として知られている)の金属配線の幅および高さは、ある世代から次の世代に進むと約70%のスケーリングになることがわかる。一方、MTJビットセルの高さ、キャップ層厚さなどの側面は、同等のペースでスケーリングしていない。

Liらの出願人の同一出願人が所有する米国特許出願(現在係属中であり、以下「Li」と呼ぶ、“MRAM Device and Integration Techniques Compatible with Logic Integration”という名称の米国特許公報第2012/0032287号)は、MRAMデバイス素子、たとえばMTJビットセルを形成するプロセスとの論理プロセス(すなわち、論理素子の形成に関係する)の統合の様々な技法を開示する。

図2を参照すると、Liの開示された実施形態のうちの1つと類似のメモリデバイスが示される。より詳細には、図2はメモリデバイス200の断面図を示し、これは、本開示では、参照番号が変更され、および/または追加された状態で、Liの実施形態を反映する。以下の名称は、図2に適用可能である。メモリデバイス200の要素は、金属間誘電体IMD)層IMDx−1、IMDx、およびIMDx+1に対応する“x−1”、“x”および“x+1”と識別される3つの層において示される。IMD層を識別するための同じ接尾辞は、対応するIMD層に存在する金属/ビア要素にも加えられる。図示の要素は、「論理」要素として区分されるように示されており、「MTJ」要素と並置される。

さらに詳細には、論理素子は、それぞれ層x+1およびxにおけるビアV’x+1およびV’x、ならびにそれぞれ層xおよびx−1における金属線M’xおよびM’x−1によって、上記の表記の後のビアおよび金属線として代表的に示される。

MTJ側に、ビットセルMTJ202は、上部電極(TE)204および下部電極(BE)206を含む、層xにおいて示される。金属線Mxは、層xにおけるTE204に結合されてもよく、これはさらに、層xにおける上部ビアtop_Vxの随意の使用によって、層x+1におけるビアVx+1に結合することができる。層xにおけるキャップ層Cap3xは、金属線Mxのための金属島の絶縁および形成のためのオプションの特徴である。BE206は、ビアVxを介して層x−1における金属線Mx−1に結合されてもよい。

論理側とMTJ側の両方の要素に共通するのは、それぞれ、層x−1、x、およびx+1の各々におけるIMD層、IMDx−1、IMDx、およびIMDx+1である。これらのIMD層は、表された実施形態における1つまたは複数のキャップ層によって分離される。絶縁キャップ層は、金属線のための拡散バリア層であり、たとえばSiC、SiN膜などの絶縁体から形成されてもよい。より具体的には、1つまたは複数の下部キャップ層、bottom−cap1〜2は、IMD層、IMDx−1およびIMDx+1を分離し、1つまたは複数の上部キャップ層、top−cap1〜2は、IMD層、IMDxおよびIMDx+1を分離する。

図2のメモリデバイス200は、現在の技術のLiにおける論理側およびMTJ側の要素のロバストで有効な統合を表すが、技術的進歩は、層x−1、x、およびx+1の各々における最大利用可能な高さに常に増加する制限を加える。層の高さは、層に境界を付けるキャップ層間の分離と見なされてもよい。たとえば、層xの高さは、下部キャップ層、bottom−cap1〜2と上部キャップ層、top−cap1〜2との間の距離の観点から見られてもよい。将来の技術が、20nm、16nm、10nm、およびそれ以上に発展するにつれて、たとえば、層xの高さは、層xの高さが論理側においてビアV’xおよび金属M’xに適応するのにかろうじて十分であるほど小さい寸法に達するように縮小してもよい。これは、上述したように、金属線およびビアが、技術の発展につれて比較的急速にスケーリングすることができるからである。しかしながら、MRAM技術は、同じレートで発展しそうにない。言い換えれば、技術の発展につれて、層xの高さがビアV’xに適応するのにかろうじて十分である寸法に達する場合、層xにおけるMTJ側の現在図示されている構成に適応することは非常に難しい。

したがって、技術が発展し、デバイスサイズが縮小するにつれて、MTJ202は、金属島Mxに押し出されてもよい。さらに、金属島Mxが事実上存在しなくてもよいポイントまで、金属島Mxは、薄くなる必要がある場合がある。Liは、BE206が、たとえば、bottom−cap2により深く沈むことをしてもよいように、層xにおけるMTJ側上の構成要素が低くなってもよい実施形態を開示しているが、これは、技術が発展するにつれて、残りの下部キャップ層、bottom−cap1における応力の増加をもたらす場合がある。一方、MTJ側上の構成要素の位置を高くすることは、上部のx+1層に入り込み始める場合がある。

したがって、多数の理由のために、半導体素子におけるMRAMおよび論理統合のための現在の手法は、デバイスサイズが縮小し続けるにつれて、将来の技術のために実用的ではなくなる場合がある。

概要

縮小デバイス技術と互換性を持つ磁気抵抗ランダムアクセスメモリ(MRAM)統合は、1つまたは複数の論理素子を有する共通の層間金属誘電体(IMD)層において形成された磁気トンネル接合(MTJ)を含む。MTJは、下部IMD層における下部金属線に接続され、上部ビアは上部IMD層に接続される。MTJは、実質的に、共通のIMD層と下部IMD層を分離するように構成された1つまたは複数の下部キャップ層と、共通のIMD層と上部IMD層を分離するように構成された1つまたは複数の上部キャップ層との間に延在する。MTJは、上部ビアに接続するための上部電極を含むことができ、または小型デバイス技術のためにハードマスクを介して上部ビアに直接接続することができる。論理素子は、ビア、金属線、および半導体素子を含む。

目的

2つの下部キャップ層は、以下でさらに説明するように、MTJ素子の形成に安定性を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

この技術が所属する分野

(分野番号表示ON)※整理標準化データをもとに当社作成

ライセンス契約や譲渡などの可能性がある特許掲載中! 開放特許随時追加・更新中 詳しくはこちら

請求項1

磁気抵抗ランダムアクセスメモリMRAM)であって、1つまたは複数の論理素子を有する共通の金属層誘電体IMD)層において形成された磁気トンネル接合MTJ)を含み、前記MTJが下部IMD層における下部金属線に接続され、上部ビアが上部IMD層に接続され、前記MTJが、実質的に、前記共通のIMD層と前記下部IMD層を分離するように構成された1つまたは複数の下部キャップ層と、前記共通のIMD層と前記上部IMD層を分離するように構成された1つまたは複数の上部キャップ層との間に延在する、磁気抵抗ランダムアクセスメモリ(MRAM)。

請求項2

前記MTJがフリー層と、バリア層と、ピン止め層とを含む、請求項1に記載のMRAM。

請求項3

前記MTJが上部電極を介して前記上部ビアに接続されるように、前記MTJが前記上部電極に接続されたハードマスクを含む、請求項1に記載のMRAM。

請求項4

前記共通のIMD層と前記下部IMD層を分離するように構成された2つの下部キャップ層を含み、前記MTJの下部電極が、下部電極コンタクトを介して前記下部金属線に接続され、前記下部電極コンタクトが、前記2つの下部キャップ層の両方を通って延在する、請求項3に記載のMRAM。

請求項5

3つのマスク製作され、第1のマスクが、前記下部電極コンタクトの形成のために使用され、第2のマスクが、前記MTJの形成のために使用され、第3のマスクが、前記上部電極の形成のために使用される、請求項4に記載のMRAM。

請求項6

前記共通のIMD層と前記下部IMD層を分離するように構成された2つの下部キャップ層を含み、前記MTJの下部電極が、下部電極コンタクトを介して前記下部金属線に接続され、前記下部電極コンタクトが、前記2つの下部キャップ層うちの1つのみを通って延在する、請求項3に記載のMRAM。

請求項7

前記MTJがハードマスクを含み、前記MTJが前記ハードマスクを介して前記上部ビアに直接接続される、請求項1に記載のMRAM。

請求項8

前記共通のIMD層と前記下部IMD層を分離するように構成された2つの下部キャップ層を含み、前記MTJの下部電極が、下部電極コンタクトを介して前記下部金属線に接続され、前記下部電極コンタクトが、前記2つの下部キャップ層の両方を通って延在する、請求項7に記載のMRAM。

請求項9

2つのマスクで製作され、第1のマスクが、前記下部電極コンタクトの形成のために使用され、第2のマスクが、前記MTJの形成のために使用される、請求項8に記載のMRAM。

請求項10

前記共通のIMD層と前記下部IMD層を分離するように構成された2つの下部キャップ層を含み、前記MTJの下部電極が、下部電極コンタクトを介して前記下部金属線に接続され、前記下部電極コンタクトが、前記2つの下部キャップ層うちの1つのみを通って延在する、請求項7に記載のMRAM。

請求項11

前記論理素子が、前記共通のIMD層において形成されたビアおよび金属線のうちの1つまたは複数を含む、請求項1に記載のMRAM。

請求項12

前記MTJを囲むように構成された保護サイドキャップをさらに含む、請求項1に記載のMRAM。

請求項13

1つまたは複数の論理素子を含む共通の金属層間誘電体(IMD)層において磁気トンネル接合(MTJ)を形成する方法であって、下部IMD層において下部金属線を形成するステップと、前記共通のIMD層と前記下部IMD層を分離する1つまたは複数の下部キャップ層を形成するステップと、前記下部金属線に結合された下部電極コンタクトを形成するステップと、前記下部電極コンタクト上に前記MTJを形成するステップと、前記共通のIMD層と上部IMD層を分離する1つまたは複数の上部キャップ層を形成するステップと、前記1つまたは複数の上部キャップ層において上部ビアを形成するステップであって、前記上部ビアが前記MTJに接続されており、前記MTJが、実質的に、前記1つまたは複数の下部キャップ層と前記1つまたは複数の上部キャップ層との間に延在する、ステップとを含む方法。

請求項14

前記MTJを形成するステップが、前記下部電極コンタクト上に下部電極を形成するステップと、前記下部電極の上部にピン止め層、バリア層、およびフリー層を形成するステップと、ハードマスクを形成するステップとを含む、請求項13に記載の方法。

請求項15

前記ハードマスクを前記上部ビアに接続するステップを含む、請求項14に記載の方法。

請求項16

第1のマスクにより前記下部電極コンタクトを形成し、第2のマスクにより前記MTJを形成するステップを含む、請求項15に記載の方法。

請求項17

前記ハードマスクの上部に上部電極を形成し、前記上部電極を前記上部ビアに接続するステップを含む、請求項14に記載の方法。

請求項18

第1のマスクにより前記下部電極コンタクトを形成し、第2のマスクにより前記MTJを形成し、第3のマスクにより前記上部電極を形成するステップを含む、請求項17に記載の方法。

請求項19

前記下部キャップ層のうちの1つにおいてエッチングされたパターンにおいて前記下部電極コンタクトを形成するステップを含む、請求項13に記載の方法。

請求項20

前記共通のIMD層において前記1つまたは複数の論理要素を形成するステップが、前記共通のIMD層においてビアおよび金属線を形成するステップを含み、前記ビアおよび前記金属線の結合された高さが、前記MTJおよび前記下部電極コンタクトの結合された高さに一致するようにする、請求項13に記載の方法。

請求項21

前記MTJを囲む保護サイドキャップを形成するステップをさらに含む、請求項13に記載の方法。

請求項22

磁気抵抗ランダムアクセスメモリ(MRAM)デバイスであって、論理機能を実行するための1つまたは複数の手段を有する共通の絶縁手段において形成された磁気ストレージ手段を含み、前記磁気ストレージ手段が、下部絶縁手段における下部金属手段に接続され、上部スルー相互接続手段が、上部絶縁手段に接続されており、前記MTJが、実質的に、前記共通の絶縁手段と前記下部絶縁手段を分離するための下部手段と、前記共通の絶縁手段と前記上部絶縁手段を分離するための1つまたは複数の上部手段との間に延在する、磁気抵抗ランダムアクセスメモリ(MRAM)デバイス。

請求項23

磁気抵抗ランダムアクセスメモリ(MRAM)デバイスを形成する方法であって、下部IMD層において下部金属線をパターニングするステップと、共通のIMD層から下部IMD層を分離する1つまたは複数の下部キャップ層を形成するステップと、下部電極を形成するために前記1つまたは複数の下部キャップ層において下部電極穴をパターニングし、前記下部電極穴を前記下部電極のための金属で埋めるステップと、前記下部電極上に磁気トンネル接合(MTJ)を堆積させるステップと、前記MTJをパターニングするステップと、前記共通のIMD層を形成するために誘電体材料を堆積させ、前記MTJの上部に平坦化を実行するステップと、前記共通のIMD層において論理素子をパターニングし、堆積させるステップと、上部IMD層から前記共通のIMD層を分離するための上部キャップ層を堆積させるステップと、前記上部キャップ層において上部ビアホールをパターニングし、前記MTJを前記上部IMD層における上部金属線に接続するために前記上部ビアホールにおいて上部ビアを堆積させるステップとを含む方法。

請求項24

前記MTJを前記下部電極上に堆積させる前に前記下部電極上で化学機械ポリッシング(CMP)を実行するステップをさらに含む、請求項23に記載の方法。

請求項25

前記MTJ上にサイドキャップ層を堆積し、前記上部キャップ層を堆積させる前にマスクによって前記下部電極をパターニングするステップをさらに含む、請求項23に記載の方法。

請求項26

前記論理素子が、ビアおよび共通の層の金属線を含む、請求項23に記載の方法。

技術分野

0001

開示された実施形態は、磁気抵抗ランダムアクセスメモリMRAM)の統合を対象とし、より詳細には、例示的な実施形態は、デバイス技術の進歩およびデバイスサイズ縮小に伴いスケーラブルである論理プロセスとのMRAM統合の技法を対象とする。

背景技術

0002

磁気抵抗ランダムアクセスメモリ(MRAM)は、磁性素子を用いる不揮発性メモリの技術である。MRAM動作は、よく知られており、一般的に使用される様々なMRAM、スピン転送トルクMRAM(STT−MRAM)の例を使用して、簡単に説明することができる。STT−MRAMは、電子薄膜スピンフィルタ)を通過するとき、スピン偏極される電子を使用する。

0003

図1は、従来のSTT−MRAMビットセル100を示す。STT−MRAMビットセル100は、磁気トンネル接合MTJ)記憶素子105(「MTJ積層体」または「MTJセル」とも呼ばれる)、トランジスタ101、ビット線102、およびワード線103を含む。MTJセル105は、たとえば、ピン止め層124およびフリー層120から形成され、これらの層の各々は、磁気モーメントまたは極性を保持することができ、絶縁トンネルバリア層122によって分離される。

0004

MTJセル105の設計が面内MTJのものである場合、反強磁性AFM)層およびキャップ層(図示せず)がMTJセル105において使用される。AFM層は、面内MTJのピン止め層の磁気モーメントをピニングするために使われる。キャップ層は、MTJと金属の相互接続との間で、バッファ層として使われる。MTJセル105が垂直なMTJとして設計されている場合、ピン止め層124は存在するが、AFM層は含まれない。

0005

フリー層の極性は、ピン止め層およびフリー層の極性が、実質的に揃うか反対になるかのいずれかとなるように、特定の方向に電流を流すことによって反転され得る。MTJを通る電気経路抵抗は、ピン止め層およびフリー層の極性の一致度に応じて変化する。知られているように、この抵抗の変動は、STT−MRAMビットセル100をプログラムし読み取るのに用いられ得る。また、STT−MRAMビットセル100は、回路素子ソース線104、センス増幅器108、読取り書込み回路106、およびビット線基準107を含む。当業者は、当技術分野で知られているように、STT−MRAMビットセル100の動作および構造を理解するであろう。

0006

上記の例からわかるように、従来のSTT−MRAMビットセルの形成は、回路基板または半導体パッケージ上の様々な上記の構成要素の統合を伴う。より具体的には、メモリまたは記憶素子(たとえば、MTJビットセル105)は、たとえば、受動構成要素金属ワイヤ、トランジスタ、論理ゲートなど、様々な他の回路素子(本明細書では一般に「論理素子」と呼ばれる)と統合されなければならない。一般に、そのような統合は、メモリ素子と論理素子との間のプロセスの互換性を必要とする。

0007

しかし、半導体技術のスケーリングは、集積回路の様々な構成要素に対して均一ではないことが、よく知られている。たとえば、MRAM形成に関して、Vertical Interconnect Access(一般に「ビア(via)」として知られている)の金属配線の幅および高さは、ある世代から次の世代に進むと約70%のスケーリングになることがわかる。一方、MTJビットセルの高さ、キャップ層厚さなどの側面は、同等のペースでスケーリングしていない。

0008

Liらの出願人の同一出願人が所有する米国特許出願(現在係属中であり、以下「Li」と呼ぶ、“MRAM Device and Integration Techniques Compatible with Logic Integration”という名称の米国特許公報第2012/0032287号)は、MRAMデバイス素子、たとえばMTJビットセルを形成するプロセスとの論理プロセス(すなわち、論理素子の形成に関係する)の統合の様々な技法を開示する。

0009

図2を参照すると、Liの開示された実施形態のうちの1つと類似のメモリデバイスが示される。より詳細には、図2はメモリデバイス200の断面図を示し、これは、本開示では、参照番号が変更され、および/または追加された状態で、Liの実施形態を反映する。以下の名称は、図2に適用可能である。メモリデバイス200の要素は、金属間誘電体IMD)層IMDx−1、IMDx、およびIMDx+1に対応する“x−1”、“x”および“x+1”と識別される3つの層において示される。IMD層を識別するための同じ接尾辞は、対応するIMD層に存在する金属/ビア要素にも加えられる。図示の要素は、「論理」要素として区分されるように示されており、「MTJ」要素と並置される。

0010

さらに詳細には、論理素子は、それぞれ層x+1およびxにおけるビアV’x+1およびV’x、ならびにそれぞれ層xおよびx−1における金属線M’xおよびM’x−1によって、上記の表記の後のビアおよび金属線として代表的に示される。

0011

MTJ側に、ビットセルMTJ202は、上部電極(TE)204および下部電極(BE)206を含む、層xにおいて示される。金属線Mxは、層xにおけるTE204に結合されてもよく、これはさらに、層xにおける上部ビアtop_Vxの随意の使用によって、層x+1におけるビアVx+1に結合することができる。層xにおけるキャップ層Cap3xは、金属線Mxのための金属島の絶縁および形成のためのオプションの特徴である。BE206は、ビアVxを介して層x−1における金属線Mx−1に結合されてもよい。

0012

論理側とMTJ側の両方の要素に共通するのは、それぞれ、層x−1、x、およびx+1の各々におけるIMD層、IMDx−1、IMDx、およびIMDx+1である。これらのIMD層は、表された実施形態における1つまたは複数のキャップ層によって分離される。絶縁キャップ層は、金属線のための拡散バリア層であり、たとえばSiC、SiN膜などの絶縁体から形成されてもよい。より具体的には、1つまたは複数の下部キャップ層、bottom−cap1〜2は、IMD層、IMDx−1およびIMDx+1を分離し、1つまたは複数の上部キャップ層、top−cap1〜2は、IMD層、IMDxおよびIMDx+1を分離する。

0013

図2のメモリデバイス200は、現在の技術のLiにおける論理側およびMTJ側の要素のロバストで有効な統合を表すが、技術的進歩は、層x−1、x、およびx+1の各々における最大利用可能な高さに常に増加する制限を加える。層の高さは、層に境界を付けるキャップ層間の分離と見なされてもよい。たとえば、層xの高さは、下部キャップ層、bottom−cap1〜2と上部キャップ層、top−cap1〜2との間の距離の観点から見られてもよい。将来の技術が、20nm、16nm、10nm、およびそれ以上に発展するにつれて、たとえば、層xの高さは、層xの高さが論理側においてビアV’xおよび金属M’xに適応するのにかろうじて十分であるほど小さい寸法に達するように縮小してもよい。これは、上述したように、金属線およびビアが、技術の発展につれて比較的急速にスケーリングすることができるからである。しかしながら、MRAM技術は、同じレートで発展しそうにない。言い換えれば、技術の発展につれて、層xの高さがビアV’xに適応するのにかろうじて十分である寸法に達する場合、層xにおけるMTJ側の現在図示されている構成に適応することは非常に難しい。

0014

したがって、技術が発展し、デバイスサイズが縮小するにつれて、MTJ202は、金属島Mxに押し出されてもよい。さらに、金属島Mxが事実上存在しなくてもよいポイントまで、金属島Mxは、薄くなる必要がある場合がある。Liは、BE206が、たとえば、bottom−cap2により深く沈むことをしてもよいように、層xにおけるMTJ側上の構成要素が低くなってもよい実施形態を開示しているが、これは、技術が発展するにつれて、残りの下部キャップ層、bottom−cap1における応力の増加をもたらす場合がある。一方、MTJ側上の構成要素の位置を高くすることは、上部のx+1層に入り込み始める場合がある。

0015

したがって、多数の理由のために、半導体素子におけるMRAMおよび論理統合のための現在の手法は、デバイスサイズが縮小し続けるにつれて、将来の技術のために実用的ではなくなる場合がある。

先行技術

0016

米国特許公報第2012/0032287号

発明が解決しようとする課題

0017

例示的な実施形態は、縮小デバイス技術と互換性を持つ磁気抵抗ランダムアクセスメモリ(MRAM)統合に関係するシステムおよび方法を対象とする。

課題を解決するための手段

0018

したがって、例示的なMRAMデバイスは、1つまたは複数の論理素子を有する共通の金属層誘電体(IMD:Interlayer metal dielectric)層において形成された磁気トンネル接合(MTJ)を含む。MTJは、下部IMD層における下部金属線に接続され、上部ビアは上部IMD層に接続される。MTJは、実質的に、共通のIMD層と下部IMD層を分離するように構成された1つまたは複数の下部キャップ層と、共通のIMD層と上部IMD層を分離するように構成された1つまたは複数の上部キャップ層との間に延在する。MTJは、上部ビアに接続するための上部電極を含むことができ、または小型デバイス技術のためにハードマスクを介して上部ビアに直接接続することができる。論理素子は、ビア、金属線、および半導体素子を含む。

0019

別の例示的な実施形態は、1つまたは複数の論理素子を含む共通の金属層間誘電体(IMD)層において磁気トンネル接合(MTJ)を形成する方法を対象とし、この方法は、下部IMD層において下部金属線を形成するステップと、共通のIMD層と下部IMD層を分離する1つまたは複数の下部キャップ層を形成するステップと、下部金属線に結合された下部電極コンタクトを形成するステップと、下部電極コンタクト上にMTJを形成するステップと、共通のIMD層と上部IMD層を分離する1つまたは複数の上部キャップ層を形成するステップと、1つまたは複数の上部キャップ層において上部ビアを形成するステップであって、上部ビアがMTJに接続されており、MTJが、実質的に、1つまたは複数の下部キャップ層と1つまたは複数の上部キャップ層との間に延在する、ステップとを含む。

0020

別の例示的な実施形態は、磁気抵抗ランダムアクセスメモリ(MRAM)デバイスを対象とし、論理機能を実行するための1つまたは複数の手段を有する共通の絶縁手段で形成された磁気ストレージ手段を含み、磁気ストレージ手段は、下部絶縁手段における下部金属手段に接続され、上部スルー相互接続(through interconnection)手段は、上部絶縁手段に接続されており、MTJは、実質的に、共通の絶縁手段と下部絶縁手段を分離するための下部手段と、共通の絶縁手段と上部絶縁手段を分離するための1つまたは複数の上部手段との間に延在する。

0021

また別の例示的な実施形態は、磁気抵抗ランダムアクセスメモリ(MRAM)デバイスを形成する方法を対象とし、この方法は、下部IMD層において下部金属線をパターニングするステップと、共通のIMD層から下部IMD層を分離する1つまたは複数の下部キャップ層を形成するステップと、下部電極を形成し、下部電極穴を下部電極のための金属で埋めるために1つまたは複数の下部キャップ層において下部電極穴をパターニングするステップと、下部電極上に磁気トンネル接合(MTJ)を堆積させるステップと、MTJをパターニングするステップと、共通のIMD層を形成するために誘電体材料を堆積させ、MTJの上部に平坦化を実行するステップと、共通のIMD層において論理素子をパターニングし、堆積させるステップと、上部IMD層から共通のIMD層を分離するための上部キャップ層を堆積させるステップと、上部キャップ層において上部ビアホールをパターニングし、MTJを上部IMD層における上部金属線に接続するために上部ビアホールにおいて上部ビアを堆積させるステップとを含む。

0022

添付の図面は、様々な実施形態の説明において助けとなるように与えられており、本発明の限定ではなく、実施形態の例示のみのために提供されている。

図面の簡単な説明

0023

MTJ記憶素子を有する従来のMRAM回路を示す図である。
Liの同時係属出願による、論理素子およびMRAMセルを含むメモリデバイスの断面図である。
デバイス技術の進歩に伴うデバイス寸法の傾向を示す図である。
例示的な実施形態による、論理プロセスと互換性を持つMRAM統合のための例示的なメモリデバイス400のバリエーションを示す図である。
例示的な実施形態による、論理プロセスと互換性を持つMRAM統合のための例示的なメモリデバイス400のバリエーションを示す図である。
例示的な実施形態による、論理プロセスと互換性を持つMRAM統合のための例示的なメモリデバイス400のバリエーションを示す図である。
例示的な実施形態による、論理プロセスと互換性を持つMRAM統合のための例示的なメモリデバイス400のバリエーションを示す図である。
例示的な実施形態による、論理プロセスと互換性を持つMRAM統合のための例示的なメモリデバイス400のバリエーションを示す図である。
例示的な実施形態による、論理プロセスと互換性を持つMRAM統合のための例示的なメモリデバイス400のバリエーションを示す図である。
例示的な実施形態による、論理プロセスと互換性を持つMRAM統合のための例示的なメモリデバイス400のバリエーションを示す図である。
例示的な実施形態による、論理プロセスと互換性を持つMRAM統合のための例示的なメモリデバイス400のバリエーションを示す図である。
例示的な実施形態による、論理プロセスと互換性を持つMRAM統合のための例示的なメモリデバイス400のバリエーションを示す図である。
例示的な実施形態による、論理プロセスと互換性を持つMRAM統合のための例示的なメモリデバイス400のバリエーションを示す図である。
例示的な実施形態による、論理プロセスと互換性を持つMRAM統合のための例示的なメモリデバイス400のバリエーションを示す図である。
例示的な実施形態による、論理プロセスと互換性を持つMRAM統合のための例示的なメモリデバイス400のバリエーションを示す図である。
実質的に図4A図4Lにわたって見られるメモリデバイス400のバリエーションのほとんどに対応する、メモリデバイス400のMTJ側のレイアウトの上面図を示す図である。
図4A図4Lのメモリデバイス400を形成する例示的なプロセスを詳述するフローチャートを示す図である。
例示的な実施形態による、論理プロセスと互換性を持つMRAM統合のための例示的なメモリデバイス600のバリエーションを示す図である。
例示的な実施形態による、論理プロセスと互換性を持つMRAM統合のための例示的なメモリデバイス600のバリエーションを示す図である。
例示的な実施形態による、論理プロセスと互換性を持つMRAM統合のための例示的なメモリデバイス600のバリエーションを示す図である。
例示的な実施形態による、論理プロセスと互換性を持つMRAM統合のための例示的なメモリデバイス600のバリエーションを示す図である。
例示的な実施形態による、論理プロセスと互換性を持つMRAM統合のための例示的なメモリデバイス600のバリエーションを示す図である。
例示的な実施形態による、論理プロセスと互換性を持つMRAM統合のための例示的なメモリデバイス600のバリエーションを示す図である。
例示的な実施形態による、論理プロセスと互換性を持つMRAM統合のための例示的なメモリデバイス600のバリエーションを示す図である。
例示的な実施形態による、論理プロセスと互換性を持つMRAM統合のための例示的なメモリデバイス600のバリエーションを示す図である。
実質的に図6A図6Hにわたって見られるメモリデバイス600のバリエーションのほとんどに対応する、メモリデバイス600のMTJ側のレイアウトの上面図を示す図である。
図6A図6Hのメモリデバイス600を形成する例示的なプロセスを詳述するフローチャートを示す図である。

実施例

0024

様々な実施形態の態様が、以下の説明および特定の実施形態を対象とする関連する図面において、開示される。本発明の範囲から逸脱することなく、代替の実施形態を考案してもよい。さらに、様々な実施形態の関連する詳細を不明瞭にしないように、様々な実施形態のよく知られている要素については詳細に説明しないか、または省略する。

0025

「例示的」という言葉は、「例、事例、または例示として役立つ」ことを意味するように本明細書において使用される。「例示的」として本明細書で説明するいかなる実施形態も、他の実施形態よりも好ましいまたは有利であると必ずしも解釈されるべきではない。同様に、「実施形態」という用語は、すべての実施形態が、論じられている特徴、利点、または動作モードを含むことを必要としない。

0026

本明細書で使用する用語は、特定の実施形態を説明するためのものにすぎず、実施形態を限定するものではない。本明細書で使用する単数形「a」、「an」、および「the」は、文脈が別段に明確に示すのでなければ、複数形をも含むものとする。「含む、備える(comprises)」、「含んでいる、備えている(comprising)」、「含む(includes)」、および/または「含んでいる(including)」という用語は、本明細書において使用されるときに、述べられた特徴、整数、ステップ、動作、要素、および/または構成要素の存在を明示するが、1つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および/またはそれらのグループの存在または追加を排除しないことはさらに理解されよう。

0027

例示的な実施形態は、MRAMの設計および製造を対象とし、いくつかの態様では、より具体的には、高度なデバイス技術に例示的に適用可能なように、論理素子を含むMRAMまたはMTJ素子の改良された統合を対象とする。言い換えれば、実施形態は、極めて小さい、および常に縮小する寸法(たとえば、20nm、16nm、10nmなど)を有する将来のデバイス技術と互換性を持つ、MTJ素子の設計およびレイアウトを含む。しかしながら、例示的な実施形態は、現在または将来の任意の特定のデバイス技術に限定されると解釈すべきではなく、一方、実施形態は、MRAM統合を含む統合された回路または半導体素子におけるスペースおよびエリアの改良された利用のための効率的なソリューションを表すことを理解されよう。

0028

図3を参照すると、デバイス技術の進歩に伴うデバイス寸法の傾向が示される。図3の態様は、再度図2を参照して説明することができる。MRAM統合における様々な上記の構成要素の高さは、デバイス技術サイズの関数として示される。より具体的には、図2で説明したように、論理素子は、たとえば、共通の層xにおいて、ビアおよび金属の高さによって表される。典型的に、たとえば、共通のIMD層の高さ(たとえば、IMDxの高さ、および加えて、下部キャップ1〜2の厚さ)は、層xの高さに対応するように考えられる。図3から、ビアおよび金属の高さを急速にスケーリングすることができることを探り出すことができる。たとえば40/45nmおよび28nmなど、現在の技術において、IMDの高さは、それぞれ約2800nmおよび1700nmであり、図2に示されるものなど、MRAM統合構造に適応するための十分な余地を可能にする。しかしながら、技術が進むにつれて、ビアおよび金属線の高さは、劇的に低下し、それに対応して、IMD層の高さも低下する必要がある。たとえば、20/16nmの技術では、650Aのビア高さ、および10nmの技術では、400Aのビア高さが可能である。それに対応して、20/16nmの技術では、図2のIMDxのIMD高さは(下部キャップ1〜2の厚さに加えて)、約1350Aに限定され、これは、たとえば、図2に示したように、MTJ202の構成では、その接触する金属線Mxとともに、MTJビットセルに適応するためのごくわずかな余地を残す。さらに、キャップ層の厚さは、IMDx層における論理よりもゆっくりスケーリングする。デバイスサイズを縮小することに関連したこれらの問題は、たとえば、IMDx層の高さが800Aに制限される、10nmなどの技術では、非常に厳しいことがわかる。
したがって、例示的な実施形態は、論理側におけるビアおよび金属線の高さにおけるスケーリングに一致するMTJ側の要素の設計の改良を含む。いくつかの場合には、上部キャップ層および下部キャップ層の数に対応するパラメータ、キャップ層の位置決めおよび厚さ、下部電極BEの位置決めおよび厚さ、MTJ上部電極TE、ならびに/またはハードマスク(HM)などは、以下でさらに説明するように、技術的進歩の要求に合うように適切に設計することができる。いくつかの実施形態では、共通のIMD層における1つまたは複数の論理素子は、共通のIMD層において形成されたビアおよび金属線の結合された高さが、例示的なMTJおよび下部電極コンタクトの結合された高さに一致するように形成される。

0029

次に図4A図4Lを参照すると、デバイスサイズを縮小するためにロバストな論理プロセスとのMRAMの例示的な統合のために、そのバリエーションとともに第1の実施形態が表されている。より具体的には、これらの図には、メモリデバイス400の様々な態様が示されている。例示的な実施形態の特徴的な態様の説明の整合性および容易さのために、図4A図4Lは、Liの実施形態に関連する図2の上述したメモリデバイス200のものと類似の例示的な特徴および名称を採用する。より具体的には、類似の特徴には類似の参照番号が付けられ、一方、特徴的な態様は、異なってラベルを付けられる。

0030

図2図4A図4Lとの間の共通性に関して、図4A図4Lにおいて、MRAM素子、または磁気ストレージ手段、またはMTJ素子、互換性を持つ論理素子、または論理プロセスの統合を示すために、「論理」側の下に示される構成要素のセット、および「MTJ」側の下に示される構成要素の別のセットを含むメモリデバイス400が示される。前記のように、IMD層、IMDx−1、IMDx、およびIMDx+1として示される誘電体または絶縁手段を含む3つの層x−1、x、およびx+1が示される。一般に、これらの層に属する構成要素は、構成要素が属する層を識別する適切な接尾辞でラベルが付けられている。たとえば、論理側には、スルー相互接続手段、またはビアV’x+1およびV’x、ならびに金属線M’xおよびM’x−1が示されている。論理側は、他の半導体素子を含むこともできるが、明快のために、これらは示されていない。一方、MTJ側には、ビアVx+1および金属線Mx−1が示されている。IMDx−1層とIMDx層を分離するための2つの手段は、図4A図4Lには、IMDx−1層とIMDx層を分離するための下部キャップ層、“bottom−cap1”および“bottom−cap2”として示される。IMD層は、論理側およびMTJ側に共通である。一般に、「共通のIMD層」の言及は、MTJが形成されるIMDx層に向けられる。

0031

図2と比較して、IMDx層とIMDx+1層を分離するための1つの手段のみが上部キャップ層として示されており、これは、図4A図4LにおいてIMDx層とIMDx+1層を分離するものとして示されており、それによって、第2の上部キャップ層によって取られるスペースは、回避することができる。2つの下部キャップ層は、以下でさらに説明するように、MTJ素子の形成に安定性を提供するために、図4A図4Lにおいて表される実施形態において依然として使用されてもよい。前記のように、図4A図4Lは、たとえば、共通のIMDx層またはtop−capおよびbottom−cap1〜2の間の分離を含む層xの高さが、デバイスサイズの縮小に対応するために低下される(たとえば、20nm、16nm、10nm、技術)ケースに適用可能である。したがって、図2と比較して、例示的な態様(しかし、限定としてではなく)の説明のために、x層の高さまたは上部および下部のキャップ層の間の分離が著しく低下される(たとえば、例示的な実施形態が有利に適用されてもよい、デバイスサイズの縮小に関連する高度なデバイス技術に比例して)と仮定されてもよい。

0032

次に、顕著な特徴のいくつかに関して、図4A図4Lは、MTJビットセル構造のバリエーションを示し、ここにおいて、TE404およびBE406とともに、MTJ402は、実質的に下部キャップ層と上部キャップ層との間に延在する。言い換えれば、Liのメモリデバイス200とは対照的に、メモリデバイス400は、MTJ402に接続されている金属線(たとえば、図2のMx)を犠牲にする。代わりに、TE404は、層x+1における接続を形成するためにビアVx+1に直接接続され、したがって、共通のIMDx層において利用可能な低下した高さでのMTJ402の形成のためにより多くの余地を作る。

0033

加えて、Liのメモリデバイス200とは対照的に、図4A図4Lのメモリデバイス400は、それらをMTJ402の本体に整合させることによって、BE406およびTE404の水平または表面積を低下させてもよい。実質的に図4A図4Lにわたって見られるメモリデバイス400のバリエーションのほとんどに対応する、メモリデバイス400のMTJ側のレイアウトの上面図を示す図4Mを参照すると、この整合を理解することができる。(円形の水平面エリアを有してもよい)MTJ402のMTJスタックは、ビアVx+1に結合するTE404に整合され、またはその中央に配置される。一方、MTJ402は、BE406に結合され、これは、BEコンタクトを介してMx−1に結合される(この図には図示せず)。図4Mの上面図からわかるように、BE406の水平面エリアは、以下でさらに説明するように、図4A図4Lにわたって変わり得る。

0034

図をさらに詳細に参照して、図4Aは、基本的な構造的詳細を提供し、そのバリエーションは、図4B図4Lの残りの図にわたって見られる。図4Aは、たとえば、フリー層402f、バリア層402b、およびピン止め層402cを含む、MTJスタックを含むMTJ402を示し、ここにおいて、MTJスタックは、TE404およびBE406の中央に配置される。IMDx−1層における金属Mx−1に対する下部コンタクトは、示されるように、BEコンタクト412を介して形成することができる(代替的に、BEコンタクト412は、ビアによって形成されてもよい)。BEコンタクト412は、(表されるように)BE406よりも小さい水平面エリアのものとすることができ、したがって、BEコンタクト412の形成のために堆積される金属の量を節約することができるが、これは、必要条件ではなく、BEコンタクト412は、任意の適切なサイズから形成されてもよい。MTJ402の本体は、保護カバーサイドキャップ408によってカバーされてもよい。さらに、ハードマスクHM410(たとえば、MTJスタックを保護し、MTJ402をTE404に電気的に結合するために導電性材料でできている)も存在していてもよい。図4Bおよび図4Cは、図4Aの代替を表し、いくつかの態様において、上記の図4Aの構造に達することに関係してもよい中間構造を含む。さらなる詳細では、図4Bにおいて、TE404、BE406、ならびに拡張されたピン止め層402pAbを含む、全MTJ構造を保護し、それを囲む側壁を形成する保護サイドキャップ414Abを形成することができる。図4Cにおいて、保護サイドキャップ414Acは、さらに、拡張されたピン止め層402pAc上に形成される拡張されたバリア層402bAcをカバーする。保護サイドキャップ414Abおよび414Acは、以下で図5に関してさらに説明される、2ステップパターニングプロセスの間に図4A図4Cに示されるMTJ402のバリエーションを保護することができる。このようにして、MTJ側における要素は、それらが共通のIMDx層の低下した高さ内で適応され得、論理側の統合との互換性を持ったままであり得るように設計することができる。

0035

次に、図4D図4Fを参照しながら、図4Aのメモリデバイス400のバリエーションについて説明する。図4Dにおいて、BE406Bの水平面エリアは低減されてもよく、サイドキャップ408Bは、適切に調整されてもよい。図4Eにおいて、MTJ402のピン止め層は拡大されてもよく、サイドキャップ408Cは、より広いピン止め層をカバーするように成形することができ、BE406Cの水平面エリアも適切に増加または拡大することができる。サイドキャップ408Cの水平セグメントは、図4Fのサイドキャップ408Dにおいて削除される。

0036

次に、図4G図4Lに関して、下部金属線M’x−1およびMx−1は、bottom−cap1を介して突出するように形成される。このようにして、MTJ側では、BEコンタクト412Eの幅は縮小することができ、下位層x−1における金属線Mx−1を、MTJ402のより近くにすることができる。この場合もまた、図4Aのように、図4Gは、基本構造を表し、一方、図4Hおよび図4Iは、図4Gの代替を表し、これは、いくつかの態様では、図4Gの構造に達することに関係してもよい中間構造を含む。より具体的には、図4Gにおいて、BE406Eは、BEコンタクト412Eを介して金属線Mx−1に接続され、ここにおいて、BEコンタクト412Eは、ビアスルーbottom−cap2として働く。この構成は、x層におけるある余地を取り除く、または下部および上部のキャップ層の間の追加の分離を作ることができるので、HM410Eは、伸張され、またはMTJ402をTE404に結合するための追加の高さで形成されてもよい。それに対応して、HM410Eの追加の高さとともに、MTJ402を保護するために、サイドキャップ408Eは、拡大され得る。図4Hにおいて、TE404、BE406E、ならびに拡張されたピン止め層402pEbを含む、図4Gの全MTJ構造を保護し、その上に側壁を形成する保護サイドキャップ414Ebを形成することができる。図4Iにおいて、保護サイドキャップ414Ecは、さらに、拡張されたピン止め層402pEc上に形成される拡張されたバリア層402bEcをカバーする。保護サイドキャップ414Ebおよび414Ecは、以下で図5に関してさらに説明される、2ステップパターニングプロセスの間に図4G図4Iに示されるMTJ402のバリエーションを保護することができる。

0037

図4Jにおいて、BE406Fの水平面エリアは低減され、図4GにおけるBE406E上に形成されたその水平セグメントを削除するように、サイドキャップ408Fは対応して変更される。図4Kにおいて、MTJ402のピン止め層は拡大され、BE406Gの水平面エリアは増加し、サイドキャップ408Gは、適切に成形される。図4Kと比較して、BE406Hの水平面エリアは低減され、サイドキャップ408Hは、図4Lにおいて対応して調整される。

0038

再び図4Mを参照すると、前述のように、実質的に図4A図4Lにわたって見られるメモリデバイス400のバリエーションのほとんどに対応する、メモリデバイス400のMTJ側のレイアウトの上面図が示される。さらに詳細には、表されるように、IMDx−1層における金属Mx−1は、大きい矩形領域であることが示され、これは、この上面図における下部のほとんどの層と見なされるものとする。この金属Mx−1層の上部に、上面図における矩形寸法のBE406が形成される。MTJ402として表されるMTJスタックは、BE406の上部に形成される、従来の円柱または円形/楕円形状で上面図に示される。TE404は、MTJ402の上部に形成され、ビアVx+1は、MTJ402を上部IMDx+1層に接続するためにTE404に接続されており、これは、たとえばMx+1(図示せず)など、金属線を含んでもよい。図4Mに示される素子の相対的な寸法は、例示的な実施形態の説明のためのものにすぎず、これらの相対的な寸法および形状は、限定的なものと解釈すべきではないことを理解されよう。

0039

次に図5を参照すると、メモリデバイス400を形成する例示的なプロセスを詳述するフローチャートが示されている。フローチャートは、以下のプロセスを含む。層x−1におけるIMDx−1の金属線Mx−1(ならびに、論理側の金属線M’x−1)がパターニングされる−ブロック502、次に層xにおける絶縁下部キャップ層bottom−cap1および2を堆積させることができる−ブロック504、BEコンタクト(たとえば、BEコンタクト412E)のための余地を作るために、下部キャップ層がパターニングされ、BEコンタクトを形成するために金属が堆積され、化学機械ポリッシング(CMP)がMTJ層の堆積前に実行される−ブロック506、いくつかの態様では、次いで薄いBE層(明示的に図示せず)が堆積され、短いCMPが実行され、その後、BE(たとえば、BE404)およびMTJ層またはMTJスタック(たとえば、ピン止め層、バリア層、フリー層、およびHM410を含むMTJ402)が薄いBE層の上に堆積される−ブロック508、MTJ層(または、いくつかの態様では、たとえば、MTJ402の402fなど、フリー層)がパターニングされ、サイドキャップ層(たとえば、サイドキャップ408)が堆積され、その後、マスクまたはスペーサを使用して、またはTEマスクによって、ピン止め層(たとえば、ピン止め層402p)およびBEがパターニングされる−ブロック510、共通のIMDxが層xにおけるMTJ側と論理側との間の領域に堆積され、MTJの上部において平坦化が実行される−ブロック512、TE(たとえば、TE404)がMTJスタック上に堆積され、TEがパターニングされ、ここにおいて、随意に、(たとえば、図4A図4C図4G図4Iに従って)保護サイドキャップを含むツーステップMTJエッチングに従って、MTJスタックまたはピン止め層BE層がパターニングされる−ブロック514、層xのオープン領域充填するために、誘電体IMDxが再度堆積され、その後、IMDx層の平坦化のために、IMDCMPプロセスを使用することができる−ブロック516、bottom−cap1および2がパターニングされ、論理側のためのビアV’xがbottom−cap1および2を介して作られ、MTJ側にパターニングしないように注意しながら、層xにおける論理側のための金属線M’x/ビアV’xを堆積させることができる−ブロック518、MTJ側上のTE上、および論理側の金属線M’xにtop−cap1を堆積させることができる−ブロック520、TEに接続するために、MTJ側にビアVx+1を形成し、論理側に金属線M’xに接続するためのV’x+1を形成するためにtop−capがパターニングされる−ブロック522。

0040

図5の上記のプロセスにおいて、図4A図4Lに従って製作されるメモリデバイスの場合、3つのマスクが必要とされる場合があり、第1のマスクは、ブロック506〜508に記載される、BEコンタクト形成のためのものであり、第2のマスクは、ブロック508〜510に記載される、MTJスタックの形成のためのものであり、第3のマスクは、ブロック514に記載される、MTJの上部とのTE接続の形成のためのものである。メモリデバイス400が論理プロセス(たとえば、ブロック502〜504および518〜522)と完全に互換性を持つことがわかる。

0041

次に図6A図6Hを参照すると、デバイスサイズを縮小するためにロバストな論理プロセスとのMRAMの例示的な統合のために、そのバリエーションとともに第2の実施形態が表されている。より具体的には、これらの図には、メモリデバイス600の様々な態様が示されている。例示的な実施形態の特徴的な態様の説明の整合性および容易さのために、図6A〜図6Lは、図2の上述したメモリデバイス200および図4A図4Lのデバイス400のものと類似の例示的な特徴および名称を採用する。より具体的には、類似の特徴には類似の参照番号が付けられ、一方、はっきり区別できる態様は、異なってラベルを付けられる。簡潔のために、一般の態様の詳細な説明は、本明細書では繰り返さない。

0042

簡単に言えば、図2および図4A図4Lのように、図6A図6Hにおいて、MRAMまたはMTJ素子の論理プロセスとの統合を示すために、「論理」側の下に示される構成要素のセット、および「MTJ」側の下に示される構成要素の別のセットを含むメモリデバイス600が示される。前記のように、共通のIMD層、IMDx−1、IMDx、およびIMDx+1を含む3つの層x−1、x、およびx+1、ならびに3つの層に属する構成要素は、構成要素が属する層を識別する適切な接尾辞でラベルが付けられている。たとえば、論理側には、ビアV’x+1およびV’x、ならびに金属線M’xおよびM’x−1が示されている。一方、MTJ側には、ビアVx+1および金属線Mx−1が示されている。IMDx−1層とIMDx層を分離するために、2つの下部キャップ層、bottom−cap1および2が示されており、1つの上部キャップ層、top−capは、IMDx層とIMDx+1層を分離するものとして示されている。図4A図4Lのケースのように、図6A図6Hも、たとえば、図2と比較して、共通のIMDx層またはtop−capおよびbottom−cap1〜2の間の分離を含む層xの高さが、デバイスサイズの縮小に対応するために低下される(たとえば、20nm、16nm、10nm、技術)態様を表す。

0043

一方、メモリデバイス600および400の違いに関して、図6A図6Hは、一般に、MTJビットセル構造上の上部電極(TE)形成を犠牲にする実施形態に関係し、したがって、MTJ側の要素の統合のためのより多くの余地を作る。別々のTEを形成する代わりに、メモリデバイス600は、層x+1におけるIMDx+1層に接続する、ビアVx+1に接続するために、例示的なMTJスタックにすでに存在する導電性のハードマスク(HM)を利用する。したがって、いくつかの非限定的な態様において、メモリデバイス600は、メモリデバイス400よりもさらに進歩した(すなわち、さらに少ない高さをMTJ側の統合に提供する)デバイス技術に適用できると考えられてもよいが、これは必須ではなく、メモリデバイス400も特定のMRAM統合の効果に適用可能であり得る場合であっても、メモリデバイス600は、設計選択の問題として選択されてもよい。

0044

より具体的には、図6A図6Hは、MTJ602が、仲介のTEなしに、層xにおいてMTJ側上のビアVx+1に直接接続されるHM610を含む、メモリデバイス600のバリエーションを示す。図6A図6Hの残りの態様は、実質的に図4A図4Lであり、以下のセクションでさらに詳細に説明する。図4A図4Lのメモリデバイス400と同様に、図6A図6Hのメモリデバイス600は、BE606をMTJ602の本体に整合させることによって、BE606の水平または表面積を低下させてもよい。実質的に図6A図6Hにわたって見られるメモリデバイス600のバリエーションのほとんどに対応する、メモリデバイス600のMTJ側のレイアウトの上面図を示す図6Iを参照すると、この整合を理解することができる。(円形の水平面エリアを有してもよい)MTJ602のMTJスタックは、ビアVx+1に整合され、またはその中央に配置され、HM610を介してビアVx+1に結合される(この図には図示せず)。一方、前述のように、MTJ602は、BE606に結合され、これは、BEコンタクトを介してMx−1に結合される(この図には図示せず)。図6Iの上面図からわかるように、BE606の水平面エリアは、以下でさらに説明するように、図6A図6Hにわたって変わり得る。

0045

図6Aをさらに詳細に参照すると、たとえば、MTJ602は、MTJスタックを形成し、BE606の中央に配置されるか、それに整合されるフリー層、バリア層、およびピン止め層を含む。IMDx−1層における金属Mx−1に対する下部コンタクトは、示されるように、BEコンタクト612を介して形成することができる(代替的に、BEコンタクト612は、ビアによって形成されてもよい)。BEコンタクト612は、(表されるように)BE606よりも小さい水平面エリアのものとすることができ、したがって、BEコンタクト612の形成のために堆積される金属の量を節約することができるが、これは、必要条件ではなく、BEコンタクト612は、任意の適切なサイズから形成されてもよい。MTJ602の本体は、保護カバーサイドキャップ408などによってカバーされてもよい。すでに述べたように、HM610(たとえば、MTJスタックを保護するために、導電性材料でできている)は、層xにおけるMTJ602を、たとえば、層x+1における金属線Mx+1(図示せず)などの要素に接続するためにビアVx+1に電気的に結合される。わかるように、メモリデバイス600も、論理プロセスと互換性を持つMRAM統合の要件を満たし、ここにおいて、MTJ側の要素は、それらが共通のIMDx層の低下した高さ内で適応できるように設計される。

0046

次に、図6B図6Dを参照しながら、図6Aのメモリデバイス600のバリエーションについて説明する。図6Bにおいて、BE606Bの水平面エリアは低減されてもよく、サイドキャップ608Bは、適切に調整されてもよい。図6Cにおいて、MTJ602のピン止め層は拡大されてもよく、サイドキャップ608Cは、より広いピン止め層をカバーするように成形することができ、BE606Cの水平面エリアも適切に増加または拡大することができる。サイドキャップ608Cの水平セグメントは、図6Dのサイドキャップ608Dにおいて削除される。

0047

次に、図6E図6Hに関して、図4G図4Lに表された実施形態と同様に、下部金属線M’x−1およびMx−1は、bottom−cap1を介して突出するように形成される。このようにして、MTJ側では、BEコンタクト612Eの幅は縮小することができ、下位層x−1における金属線Mx−1を、MTJ602のより近くにすることができる。より具体的には、図6Eにおいて、BE606Eは、BEコンタクト612Eを介して金属線Mx−1に接続され、ここにおいて、BEコンタクト612Eは、ビアスルーbottom−cap2として働く。この構成は、x層におけるある余地を取り除く、または下部および上部のキャップ層の間の追加の分離を作ることができるので、HM610Eは、伸張され、またはMTJ602をビアVx+1に結合するための追加の高さで形成されてもよい。それに対応して、HM610Eの追加の高さとともに、MTJ602を保護するために、サイドキャップ608Eは、拡大され得る。図6Fにおいて、BE606Fの水平面エリアは低減され、図6EにおけるBE606E上に形成されたその水平セグメントを削除するように、サイドキャップ608Fは対応して変更される。図6Gにおいて、MTJ602のピン止め層は拡大され、BE606Gの水平面エリアは増加し、サイドキャップ608Gは、適切に成形される。図6Gと比較して、BE606Hの水平面エリアは低減され、サイドキャップ608Hは、対応して調整される。

0048

次に図7を参照すると、メモリデバイス600を形成する例示的なプロセスを詳述するフローチャートが示されている。フローチャートは、以下のプロセスを含む。層x−1におけるIMDx−1の金属線Mx−1(ならびに、論理側の金属線M’x−1)がパターニングされる−ブロック702、次に層xにおける絶縁下部キャップ層bottom−cap1および2を堆積させることができる−ブロック704、BEコンタクト(たとえば、BEコンタクト612)のための余地を作るために、下部キャップ層がパターニングされ、次いで、BEコンタクトのための金属が充填され、化学機械ポリッシング(CMP)が実行される−ブロック706、次いで薄いBE層または膜が堆積され、短いCMPが実行され、その後、BE(たとえば、BE604)およびMTJ層またはMTJスタック(たとえば、ピン止め層、バリア層、フリー層、およびHM610を含むMTJ602)が薄いBE層の上に堆積される−ブロック708、MTJ層がパターニングされ、サイドキャップ層(たとえば、サイドキャップ608)が堆積され、マスクまたはスペーサを使用してBEがパターニングされる−ブロック710、共通のIMDxが層xにおけるMTJ側と論理側との間の領域に堆積され、MTJの上部において平坦化が実行される−ブロック712、bottom−cap1および2がパターニングされ、論理側のためのビアV’xがbottom−cap1および2を介して作られ、MTJ側にパターニングしないように注意しながら、層xにおける論理側のための金属線M’xを堆積させることができる−ブロック714、MTJ側上のハードマスク(たとえばHM610)上、および論理側の金属線M’xにtop−cap1を堆積させることができる−ブロック716、HMに接続するために、MTJ側にビアVx+1を形成し、論理側に金属線M’xに接続するためのV’x+1を形成するためにtop−cap1がパターニングされる−ブロック718。

0049

図4A図4Lによるメモリデバイス400の形成のための図5に記載されているプロセスとは対照的に、より少しのステップが、図6A図6Hによるメモリデバイス600の形成のための図7の上記のプロセスに関与していることがわかる。これは、TEの形成に関係するステップが、図7のプロセスに必要とされないからである。それに対応して、図7のプロセスに使用されるマスクの数も、図5に関して記載されたものよりも少ない。

0050

さらなる詳細では、図7のプロセスについて、図6A図6Hに従って製作されるメモリデバイス600の場合、2つのマスクのみが必要とされる場合があり、ここにおいて、第1のマスクは、ブロック706〜708に記載されたBEコンタクトの形成のためのものであり、第2のマスクは、ブロック708〜710に記載されたMTJスタックの形成のためのものである。メモリデバイス600も論理プロセス(たとえば、ブロック702〜704および714〜718)と完全に互換性を持つことがわかる。

0051

情報および信号が、多種多様な異なる技術および技法のいずれかを用いて表される場合があることが当業者には理解されよう。たとえば、上記の説明全体にわたって参照される場合があるデータ、命令コマンド、情報、信号、ビットシンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子光場もしくは光学粒子、またはそれらの任意の組合せによって表されてもよい。

0052

さらに、本明細書において開示された実施形態に関連して説明した種々の例示的な論理ブロックモジュール、回路、およびアルゴリズムステップを、電子ハードウェアコンピュータソフトウェア、または両方の組合せとして実現してもよいことが当業者には理解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップは、概してそれらの機能に関してこれまで説明されてきた。そのような機能が、ハードウェアとして実装されるかソフトウェアとして実装されるかは、具体的な適用例と、システム全体に課せられる設計制約とによって決まる。当業者は、説明された機能を各々の特定の応用分野について様々な方式で実装してもよいが、そのような実装判断は、本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。

0053

本明細書で開示した実施形態に関して説明した方法、シーケンス、および/またはアルゴリズムは、ハードウェア、プロセッサによって実行されるソフトウェアモジュール、またはその2つの組合せにおいて直接具現化されてもよい。ソフトウェアモジュールは、RAMメモリフラッシュメモリROMメモリEPROMメモリ、EEPROMメモリレジスタハードディスクリムーバブルディスクCD−ROM、または当技術分野において知られている任意の他の形の記憶媒体中に存在してもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるようにプロセッサに結合される。代替的に、記憶媒体はプロセッサと一体化されてもよい。

0054

したがって、本発明の一実施形態は、デバイスサイズの縮小に関する将来のデバイス技術のために互換性を持ち、ロバストな、論理プロセスとのMRAM統合のための方法を具現化するコンピュータ可読媒体を含み得る。したがって、本発明は図示の例に限定されず、本明細書で説明する機能を実行するためのあらゆる手段が、本発明の実施形態に含まれる。

0055

上記の開示は本発明の例示的な実施形態を示すが、添付の特許請求の範囲によって規定される本発明の範囲から逸脱することなく、本明細書において様々な変更および修正を加えることができることに留意されたい。本明細書で説明する本発明の実施形態による方法クレームの機能、ステップ、および/または動作は、任意の特定の順序で実行される必要はない。さらに、本発明の要素は、単数形で説明または請求される場合があるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。

0056

100 従来のSTT−MRAMビットセル
101トランジスタ
102ビット線
103ワード線
104ソース線
105磁気トンネル接合(MTJ)記憶素子
106読取り/書込み回路
107 ビット線基準
108センス増幅器
120フリー層
122絶縁トンネルバリア層
124ピン止め層
200メモリデバイス
202ビットセルMTJ
204 上部電極(TE)
206 下部電極(BE)
400 メモリデバイス
402 MTJ
402bバリア層
402c ピン止め層
402f フリー層
402pAb拡張されたピン止め層
402pAc 拡張されたピン止め層
404 TE
406 BE
408サイドキャップ
410ハードマスクHM
412 BEコンタクト
414Ab 保護サイドキャップ
414Ac 保護サイドキャップ
600 メモリデバイス
602 MTJ
604 BE
606 BE
608 サイドキャップ
610 HM
612 BEコンタクト

ページトップへ

この技術を出願した法人

この技術を発明した人物

ページトップへ

関連する挑戦したい社会課題

関連する公募課題

該当するデータがありません

ページトップへ

技術視点だけで見ていませんか?

この技術の活用可能性がある分野

分野別動向を把握したい方- 事業化視点で見る -

(分野番号表示ON)※整理標準化データをもとに当社作成

ページトップへ

おススメ サービス

おススメ astavisionコンテンツ

新着 最近 公開された関連が強い技術

この 技術と関連性が強い人物

関連性が強い人物一覧

この 技術と関連する社会課題

関連する挑戦したい社会課題一覧

この 技術と関連する公募課題

該当するデータがありません

astavision 新着記事

サイト情報について

本サービスは、国が公開している情報(公開特許公報、特許整理標準化データ等)を元に構成されています。出典元のデータには一部間違いやノイズがあり、情報の正確さについては保証致しかねます。また一時的に、各データの収録範囲や更新周期によって、一部の情報が正しく表示されないことがございます。当サイトの情報を元にした諸問題、不利益等について当方は何ら責任を負いかねることを予めご承知おきのほど宜しくお願い申し上げます。

主たる情報の出典

特許情報…特許整理標準化データ(XML編)、公開特許公報、特許公報、審決公報、Patent Map Guidance System データ