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技術 SERDES受信機オーバーサンプリングレート

出願人 ザイリンクスインコーポレイテッド
発明者 ノベリッニ,パオロトルザ,アンソニー
出願日 2014年7月9日 (6年7ヶ月経過) 出願番号 2016-552410
公開日 2016年12月28日 (4年1ヶ月経過) 公開番号 2016-541079
状態 特許登録済
技術分野 バス制御 情報転送方式
主要キーワード 調整増 制御選択信号 整列操作 データ出力インターフェース コンプレックスプログラマブルロジックデバイス パラレル情報 クロックマネージャ マルチギガビットトランシーバ
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2016年12月28日)のものです。
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図面 (6)

課題・解決手段

装置は、シリアライザデシリアライザに関する。そのような装置においては、第1のシリアライザ−デシリアライザ(210)は、第1のデータパス(251)、データアイパス(252)を有する。第1のデータパスは、第1のシリアライザ−デシリアライザの第1のデータ出力インターフェース(241)に結合される。第2のシリアライザ−デシリアライザ(211)は、第2のデータパス(261)を有する。第2のデータパスは、第2のシリアライザ−デシリアライザの第2のデータ出力インターフェース(242)に結合される。第1のシリアライザ−デシリアライザのデータアイパスは、第2のシリアライザ−デシリアライザの第2のデータパスに結合される(220、230)。関連する方法も記載される。

概要

背景

背景
受信機シリアライザデシリアライザは、オーバーサンプリングデータを処理するために、参照モードロックされる用途がある。しかし、より高いラインおよびオーバーサンプリングレート需要が増加するにつれて、そのようなより高いレートでのオーバーサンプリングデータのコストと複雑さも同様に増加している。これは、オーバーサンプリングラインレートを増加させるための回路資源および/または複雑さの点で大幅なコストを追加することを意味している。したがって、追加のリソースを著しく追加することなく、および/または複雑な回路なしに、オーバーサンプリングラインレートを増加させることが望ましく、有用である。

概要

装置は、シリアライザ−デシリアライザに関する。そのような装置においては、第1のシリアライザ−デシリアライザ(210)は、第1のデータパス(251)、データアイパス(252)を有する。第1のデータパスは、第1のシリアライザ−デシリアライザの第1のデータ出力インターフェース(241)に結合される。第2のシリアライザ−デシリアライザ(211)は、第2のデータパス(261)を有する。第2のデータパスは、第2のシリアライザ−デシリアライザの第2のデータ出力インターフェース(242)に結合される。第1のシリアライザ−デシリアライザのデータアイパスは、第2のシリアライザ−デシリアライザの第2のデータパスに結合される(220、230)。関連する方法も記載される。

目的

第1のシリアル情報は、第1のデータパスおよび第1シリアライザ−デシリアライザのデータアイパスの各々上で、第1のパラレル情報および第2のパラレル情報のそれぞれを提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

装置であって、第1のシリアライザデシリアライザを備え、前記第1のシリアライザ−デシリアライザは、第1のデータパスおよびデータアイパスを有し、前記第1のデータパスは、前記第1のシリアライザ−デシリアライザの第1のデータ出力インターフェースに結合され、前記装置はさらに、第2のシリアライザ−デシリアライザを備え、前記第2のシリアライザ−デシリアライザは、第2のデータパスを有し、前記第2のデータパスは、前記第2のシリアライザ−デシリアライザの第2のデータ出力インターフェースに結合され、前記第1のシリアライザ−デシリアライザの前記データアイパスは、前記第2のシリアライザ−デシリアライザの前記第2のデータパスに結合される、装置。

請求項2

前記データアイパスは、第1のデータアイパスであり、前記第2のシリアライザ−デシリアライザは第2のデータアイパスを有する、請求項1に記載の装置。

請求項3

前記第1のデータ出力インターフェースに結合される第1の遅延と、前記第2のデータ出力インターフェースに結合される第2の遅延とをさらに備え、前記第1の遅延および前記第2の遅延の少なくとも1つは、前記第1のデータ出力インターフェース上の第1の情報と前記第2のデータ出力インターフェース上の第2の情報との間のスキュー調整のために互いに相対的に調整可能である、請求項1または請求項2に記載の装置。

請求項4

インターリーブされた情報を提供するために、前記第1の情報および前記第2の情報をインターリーブするために前記第1の遅延および前記第2の遅延に結合されるインターリーバと、前記インターリーブされた情報を受信するために、前記インターリーバに結合されるアライナとをさらに備える、請求項3に記載の装置。

請求項5

前記アライナは、前記第1のデータ出力インターフェース上の前記第1の情報と前記第2のデータ出力インターフェース上の前記第2の情報との間の前記スキュー調整のために調整増分をそこに提供するために前記第1の遅延および前記第2の遅延の少なくとも1つに結合される、請求項4に記載の装置。

請求項6

前記第1の遅延は、固定された遅延であり、前記第2の遅延は、前記第1のデータ出力インターフェース上の前記第1の情報と前記第2のデータ出力インターフェース上の前記第2の情報との間の前記スキュー調整のために調整可能である、請求項3から請求項5のいずれか1項に記載の装置。

請求項7

前記第1の遅延および前記第2の遅延は両方、前記第1のデータ出力インターフェース上の前記第1の情報と前記第2のデータ出力インターフェース上の前記第2の情報との間の前記スキュー調整のために一方向のみで調整可能である、請求項3から請求項5のいずれか1項に記載の装置。

請求項8

前記データアイパスは、前記データパスに対して非破壊的パスである、請求項1から請求項7のいずれか1項に記載の装置。

請求項9

前記データアイパスは、前記第1のデータ出力インターフェースに結合されない、請求項1から請求項8のいずれか1項に記載の装置。

請求項10

前記第1のシリアライザ−デシリアライザの前記データアイパスは、前記第2のシリアライザ−デシリアライザの前記第2のデータパスに前記第2のシリアライザ−デシリアライザのマルチプレクサを通して結合される、請求項1から請求項9のいずれか1項に記載の装置。

請求項11

前記マルチプレクサは、前記第2のシリアライザ−デシリアライザのハード物理コーディングサブレイヤ(「PCS」)論理ブロックにある、請求項10に記載の装置。

請求項12

方法であって、第1のシリアル情報を第1のシリアライザ−デシリアライザにラインレートで受信することと、前記第1のシリアル情報を第1のデータパスおよび前記第1のシリアライザ−デシリアライザのデータアイパスの各々上でそれぞれ第1のパラレル情報および第2のパラレル情報を提供するためにオーバーサンプリングすることを備え、前記第1のデータパスは、前記第1のシリアライザ−デシリアライザの第1のデータ出力インターフェースに結合され、前記方法はさらに、前記第1のパラレル情報を前記第1のデータ出力インターフェースを介して出力することと、前記第2のパラレル情報を前記第1のシリアライザ−デシリアライザの前記データアイパスから第2のシリアライザ−デシリアライザの第2のデータパスに提供することとを備え、前記第2のデータパスは、前記第2のシリアライザ−デシリアライザの第2のデータ出力インターフェースに結合され、前記方法はさらに、前記第2のパラレル情報を前記第2のデータ出力インターフェースを介して出力することを備える、方法。

請求項13

前記第1のパラレル情報および前記第2のパラレル情報の各々は、実効オーバーサンプリングレートの半分でオーバーサンプリングされる、請求項12に記載の方法。

請求項14

インターリーブされた情報を提供するために、前記第1のパラレル情報を前記第2のパラレル情報とともにインターリーブすることをさらに備える、請求項12または請求項13に記載の方法。

請求項15

前記インターリーブされた情報内の前記第1のパラレル情報と前記第2のパラレル情報との間のスキューための調整量を決定することと、前記第1のパラレル情報および前記第2のパラレル情報の少なくとも1つの遅延を前記調整量によって前記スキューを低減するために調整することとをさらに備える、請求項14に記載の方法。

技術分野

0001

技術分野
以下の説明は、集積回路デバイス(「IC」)に関する。より具体的には、以下の説明は、ICのシリアライザデシリアライザ(「SERES」)オーバーサンプリングレートに関する。

背景技術

0002

背景
受信機シリアライザ−デシリアライザは、オーバーサンプリングデータを処理するために、参照モードロックされる用途がある。しかし、より高いラインおよびオーバーサンプリングレートの需要が増加するにつれて、そのようなより高いレートでのオーバーサンプリングデータのコストと複雑さも同様に増加している。これは、オーバーサンプリングラインレートを増加させるための回路資源および/または複雑さの点で大幅なコストを追加することを意味している。したがって、追加のリソースを著しく追加することなく、および/または複雑な回路なしに、オーバーサンプリングラインレートを増加させることが望ましく、有用である。

課題を解決するための手段

0003

概要
この装置は、シリアライザ、デシリアライザに関する。このような装置においては、第1のシリアライザ−デシリアライザは、第1のデータパスおよびデータアイパスを有する。第1のデータパスは、第1のシリアライザ−デシリアライザの第1のデータ出力インターフェースに結合される。第2のシリアライザ−デシリアライザは、第2のデータパスを有する。第2のデータパスは、第2のシリアライザ−デシリアライザの第2のデータ出力インターフェースに結合される。第1のシリアライザ−デシリアライザのデータアイパスは第2のシリアライザ−デシリアライザの第2のデータパスに結合される。

0004

この方法は、シリアライザ−デシリアライザに関する。第1のシリアル情報は、ラインレートで第1のシリアライザ−デシリアライザによって受信される。第1のシリアル情報は、第1のデータパスおよび第1シリアライザ−デシリアライザのデータアイパスの各々上で、第1のパラレル情報および第2のパラレル情報のそれぞれを提供するために、オーバーサンプリングされる。第1のデータパスは、第1のシリアライザ−デシリアライザの第1のデータ出力インターフェースに結合される。第1のパラレル情報は、第1のデータ出力インターフェースを介して出力される。第2のパラレルの情報は、第1のシリアライザ−デシリアライザのデータアイパスから第2シリアライザ−デシリアライザの第2のデータパスに供給される。第2のデータパスは、第2のシリアライザ−デシリアライザの第2のデータ出力インターフェースに結合される。第2のパラレル情報は、第2のデータ出力インターフェースを介して出力される。

0005

図面の簡単な説明
添付の図面は、例示的な装置(複数可)および/または方法(複数可)を示す。しかし、添付の図面は、特許請求の範囲を限定するものではなく、説明と理解のためのみのものである。

図面の簡単な説明

0006

例示的なコラムフィールドプログラマブルゲートアレイ(「FPGA」)アーキテクチャを示す簡略ブロック図である。
例示的なシリアライザ−デシリアライザ(「SERDES」)システムを示すブロック図である。
例示的なデスキューワを示すブロック図である。
例示的な信号を表す信号図である。
例示的なオーバーサンプリング処理を示すフロー図である。

実施例

0007

詳細な説明
以下の説明において、本明細書に記載の特定の実施例のより完全な説明を提供するために、多数の特定の詳細が記載される。これらの実施例の1つまたは複数の他の実施例および/または変形は、以下にすべての具体的な詳細を示すことなしに実施されてもよいことは、当業者には明らかである。他の例において、本明細書の実施例の説明を不明瞭にしないように、周知の特徴は詳細には説明していない。説明を容易にするために、異なる図で同じ番号のラベルが同一の項目を参照するために使用されるが、代替例では、項目は異なっていてもよい。

0008

例示的に、いくつかの図に示される例を説明する前に、さらなる理解のために一般的な紹介が提供される。

0009

シリアライザデシリアライザ(「SERDES」)は、高速シリアルリンクといった通信に使用される。SERDESを提供するために使用されるトランシーバは、データアイパスを有していてもよい。このようなデータアイパスの説明は、カリフォルニアサンノゼのザイリクス社(「ザイリンクス」)によって発行された2012年11月30日付のホワイトペーパー(WP428バージョン1.0)の、Harry FuとRomi Mayderによる「"Serial Link Signal Integrity Analysis with IBIS−AMISimulation and On−Chip Eye Scan for Low−Cost, High−VolumeFPGA Transceivers"(低コスト、高ボリュームFPGAトランシーバのためのIBIS−AMIシミュレーションおよびオンチップアイスキャンを有するシリアルリンク信号インテグリティ解析」で詳細に見ることができる。また、ザイリンクスによって2012年10月18日付で発行されたザイリンクスアプリケーションノート(XAPP743バージョン1.0)のMike JenkinsとDavid Hahashinによる「"Eye Scan with Micro Blaze Processor MCS"(Micro BlazeプロセッサMCSを有するアイスキャン)」などに記載されるような、FPGAのプログラム可能資源から形成されたマイクロプロセッサを使用するアイスキャンが使用されてもよい。そのようなトランシーバで形成されたSERDESのこのようなデータアイまたはアイスキャンパスは、FPGAのプログラマブルファブリックには適用されなかったものであり、時にFPGAプログラマブルリソースまたはFPGAロジックとも呼ばれる。

0010

しかし、さらに詳細に以下に説明するように、1つのトランシーバの、またはより特定的にはその受信部のデータアイパスを、別のトランシーバの別の受信部の出力パスに結合することにより、1つのSERDESのデータアイパスは別のSERDESのインターフェースを介してこのようなFPGAファブリックに効果的に結合するために使用されてもよい。これは、実効オーバーサンプリングレートの分数であるオーバーサンプリングを実行するために使用される実際のクロック周波数で、実効オーバーサンプリングレートを増大させるために使用されることができる。

0011

上記の一般的な理解に留意し、様々なSERDESシステムのための構成は、一般に以下に記載される。

0012

上記例の1つ以上がICの特定の種類を使用して本明細書に記載されるので、そのようなICの詳細な説明は以下に提供される。しかし、本明細書に記載された技術の1つ以上から、他の種類のICは、利益を得てもよいことが理解されるべきである。

0013

プログラマブルロジックデバイス(「PL製品」)は、指定の論理機能を実行するようにプログラムすることができる集積回路の周知の種類である。PLDの一種、フィールドプログラマブルゲートアレイ(「FPGA」)は、例示的にはプログラム可能なタイルアレイを含む。これらのプログラム可能なタイルは、たとえば、入力/出力ブロック(「IOB」)、構成可能論理ブロック(「CLB」)、専用ランダムアクセスメモリブロック(「BRAM」)、乗算器デジタル信号処理ブロック(「DSP」)、プロセッサ、クロックマネージャ遅延ロックループ(「DLL」)、などを含んでもよい。本明細書で使用される場合、「含む」、「含まれる」という用語は、非限定的に含むことを意味する。

0014

各プログラマブルタイルは、例示的には、プログラマブル相互接続およびプログラマブルロジックの両方を含む。プログラマブル相互接続は、例示的にはプログラム可能な相互接続ポイント(「PIP」)によって相互接続された様々な長さの配線を多数含む。プログラマブルロジックは、たとえば、関数発生器レジスタ算術論理演算、などを含むことができるプログラマブル要素を使用してユーザ設計のロジックを実現する。

0015

プログラマブル相互接続およびプログラマブルロジックは、例示的にはプログラム可能な要素が構成される方法を規定する内部構成メモリセルコンフィギュレーションデータストリームをロードすることによってプログラムされる。コンフィギュレーションデータは、メモリから(たとえば、外部PROMから)読み出され、または外部装置によってFPGAに書き込むことができる。個々のメモリセル集合的な状態は、その後、FPGAの機能を決定する。

0016

PLDの他の種類は、コンプレックスプログラマブルロジックデバイス、またはCPLDである。CPLDは、ともに接続され、相互接続スイッチマトリクスの入力/出力(「I/O」)リソースに接続された2つ以上の「機能ブロック」を含む。CPLDの各機能ブロックは、プログラマブルロジックアレイ(「PLA」)、およびプログラマブルアレイロジック(「PAL」)デバイスで使用されるものと同様の2レベルAND/OR構造を含む。CPLDでは、コンフィギュレーションデータは、例示的には、不揮発性メモリにオンチップで記憶される。いくつかのCPLDでは、コンフィギュレーションデータは、不揮発性メモリにオンチップで記憶され、初期構成(プログラム)シーケンスの一部として不揮発性メモリにダウンロードされる。

0017

これらのプログラマブルロジックデバイス(「PLD製品」)のすべてのために、装置の機能は、その目的のために装置に提供されるデータのビットによって制御される。データビットは、揮発性メモリ(たとえば、FPGAおよびいくつかのCPLDのようなスタティックメモリセル)、不揮発性メモリ(たとえば、いくつかのCPLDのようなフラッシュメモリ)、または他の種類のメモリセルに記憶されることができる。

0018

他のPLDは、装置上で様々な要素をプログラム可能に相互接続する金属層といった処理層を適用することによってプログラムされる。これらのPLDは、マスクプログラマブルデバイスとして知られている。PLDはまた、たとえば、ヒューズまたはアンチヒューズ技術を使用して、他の方法で実現することができる。「PLD」および「プログラマブルロジックデバイス」という用語は、これらの例示的なデバイスを含むが、これらに限定されるものではなく、同様に部分的にのみプログラム可能なデバイスを包含する。たとえば、PLDの一つの種類は、ハードコードされたトランジスタロジックとハードコードされたトランジスタロジックをプログラム可能に相互接続するプログラマブルスイッチファブリックの組み合わせを含む。

0019

上述したように、高度なFPGAは、アレイ内のプログラマブル論理ブロックのいくつかの異なる種類を含んでもよい。たとえば、図1は、マルチギガビットトランシーバ(「MGT」)101、構成可能な論理ブロック(「CLB」)102、ランダムアクセスメモリブロック(「BRAM」)103、入力/出力ブロック(「IOB」)104、構成およびクロッキングロジック(「CONFIG/CLOCKS」)105、デジタル信号処理ブロック(「DSP」)106、特殊な入力/出力ブロック(「I/O」)107(たとえば、コンフィギュレーションポートおよびクロックポート)、およびデジタルクロックマネージャとアナログデジタル変換器システム監視ロジックなどの他のプログラマブルロジック108とを含む、大規模な数の異なるプログラマブルタイルを含むFPGAアーキテクチャ100を示す。いくつかのFPGAはまた、専用のプロセッサブロック(「PROC」)110も含む。

0020

いくつかのFPGAでは、各プログラマブルタイルは、隣接する各タイル内の対応する相互接続要素へとおよびそれからの接続を標準化したプログラマブル相互接続要素(「INT」)111を含む。したがって、プログラマブル相互接続要素は、図示されたFPGAのプログラム可能な相互接続構造をともに実現する。図1の上部に含まれる例によって示されるように、プログラマブル相互接続要素111はまた、同じタイル内のプログラマブル論理要素へとそれからの接続を含む。

0021

たとえば、CLB102は、ユーザロジックに加えて、単一のプログラマブル相互接続要素(「INT」)111を実現するようにプログラムすることができる構成可能な論理要素(「CLE」)112を含むことができる。BRAM103は、1つまたは複数のプログラム可能な相互接続要素に加えて、BRAM論理要素(「BRL」)113を含むことができる。一般的に、タイルに含まれる相互接続要素の数は、タイルの高さに依存する。描かれた例では、BRAMタイルは、5つのCLBと同じ高さを有するが、他の数(たとえば4つ)が使用されることもできる。DSPタイル106は、適した数のプログラマブル相互接続要素に加えて、DSP論理要素(「DSPL」)114を含んでもよい。IOB104は、プログラマブル相互接続要素111のインスタンスに加えて、たとえば、入力/出力論理要素(「IOL」)115の2つのインスタンスを含んでもよい。当業者には明らかなように、たとえばI/O論理要素115に接続される、実際のI/Oパッドは、例示的に、入力/出力論理要素115の領域に限定されない。

0022

描かれた例では、ダイの中央付近の水平方向の面積図1に示される)は、構成、クロックおよび他の制御論理のために使用される。この水平面積または列から延びる縦の列109は、FPGAの幅を横切るクロックおよびコンフィギュレーション信号を分配するために使用される。

0023

図1に示したアーキテクチャを利用するいくつかのFPGAは、FPGAの大部分を構成する規則的な柱状構造崩壊させる、追加の論理ブロックを含む。追加の論理ブロックは、プログラマブルブロックおよび/または専用ロジックであり得る。たとえば、プロセッサブロック110は、CLBおよびBRAMの複数の列にまたがる。

0024

図1は、単に例示的なFPGAアーキテクチャを図示することを意図していることに留意されたい。たとえば、行の論理ブロックの数、列の相対的な幅、列の数および順序、列に含まれる論理ブロックの種類、論理ブロックの相対的な大きさの数、および図1の上部に含まれている相互接続/ロジックの実装は、単に例示的なものである。たとえば、ユーザロジックの効率的な実装を促進するために、実際のFPGAではCLBの複数の隣接する行は、CLBが現れるところどこにでも通常含まれているが、隣接するCLBの行数は、FPGAの全体の大きさに応じて変化する。

0025

図2は、例示的なシリアライザ−デシリアライザ(「SERDES」)システム200のブロック図である。SERDESシステム200は、そのトランシーバを使用する、図1のFPGA100に実装されてもよい。しかし、SERDESシステム200は、より一般的にSERDES210およびSERDES211のように、2つ以上のSERDESを有する任意のICに実装されてもよい。この例では、SERDES210およびSERDES211は、受信機SERDESである。

0026

各SERDES210および211は、それぞれ、入力データ信号201および202を受信するデータ入力パスを有している。各SERDES210および211は、クロックデータリカバリ(「CDR」)論理ブロック212と、一般的にフリップフロップFF213またはFF214として示されるようなレジスタの対と、一般的にSIPO215およびSIPO216として示されるようなシリアル入力パラレル出力変換器(「SIPOS」)の対と、アイスキャン制御論理ブロック217と、先入れ先出しバッファ(「FIFO」)218とを含む。この例では、アイスキャン制御ロジック217は、例示的にXORゲート221およびカウンタ222を含むものとして描かれているが、このまたは他の回路はさらに、アイスキャン制御ロジック217を提供するために使用されてもよい。追加的に、SERDES210はFPGAファブリック240へのデータ出力インターフェース241を有しており、SERDES211はFPGAファブリック240へのデータ出力インターフェース242を有している。FPGAファブリック240は、例示的に2つの別々のブロックとして示され、いくつかの実装では解析(パース)されるものの、一般にFPGAファブリック240は、データ出力インターフェース241および242を介してアクセス可能なプログラム可能なリソースの複数のアレイを含むアレイと考えられてもよい。

0027

過去のSERDESとは対照的に、SERDES210および211は、SERDES対SERDESパス220と、マルチプレクサ230の追加を介して互いに結合される。この例では、専用のマルチプレクサ230は、SERDES211のデータ出力パスに追加されるが、別の構成では、マルチプレクサ230は、2つのSERDESの間のグルーロジックとして提供されてもよい。また、SERDES210は、必要に応じて、別のSERDES(図示せず)に結合するため、または各同一のSERDESを形成するために、別のマルチプレクサ230で構成されてもよい。

0028

SERDES210および211は、それぞれ、制御信号203−0および203−1を参照するためのユーザーロックを受信してもよく、ならびにユーザ探索相(「EP」)制御信号204および205それぞれをそれらのそれぞれのCDRの論理ブロック212へ受信してもよい。このような制御信号に応答して、各CDR論理ブロック212は、たとえば、SP信号206といったサンプリング位相(「SP」)信号と、たとえば、EP信号207といった、探索相(「EP」)信号とを提供してもよい。

0029

SERDES210を参照すると、SP信号206は、オーバーサンプリング周波数サンプリングするためにFF213に入力されたデータ信号201からのデータをクロックするために使用されてもよい。入力データ信号201からの入力データは、FF213へのデータ入力として提供されてもよい。さらに、SP信号206は、FF213のクロック入力として提供されてもよい。このように、入力データ信号201からのデータは、オーバーサンプリングのためのSP信号206によって、FF213からクロック入力または出力されてもよい。換言すれば、入力データ信号201からのデータは、SP信号206のSPセットでオーバーサンプリングされてもよい。FF213からのシリアルデータ208は、SIPO215への入力として提供され、SIPO215からのデシリアル化される情報(「パラレルデータ」)209は、FIFO218およびアイスキャン論理ブロック217へのデータ入力として提供される。シリアル入力データクロックおよびより低速のパラレルデータ出力クロック(どちらも例示的に明確にするために示されていない)は、シリアルデータ208のクロック入力とパラレルデータ209へのクロック出力のためにそれぞれ使用されてもよい。FIFO218は、インターフェース241を介してFPGAファブリック240へそのようなデータを提供するために、パラレルデータ209からのデータを入力および出力するためにクロックされてもよい(明確にするために図示せず)。

0030

SERDES210の参照を続けて、EP信号207は、オーバーサンプリング周波数で、すなわちFF213を用いてオーバーサンプリングするために使用されるものと同じ周波数で、サンプリングするために入力されたデータ信号201からFF214にデータをクロックするために使用されることができる。この周波数は、本明細書に記載したような理由のために実効オーバーサンプリング周波数の分数であってもよい。入力データ信号201からの入力データは、FF214へのデータ入力として提供することができる。さらに、EP信号207は、FF214にクロック入力として提供されてもよい。したがって、入力データ信号201からのデータは、オーバーサンプリングのためにEP信号207によってFF214へクロック入力またはクロック出力されることができる。換言すれば、入力データ信号201からのデータは、EP信号207のEPのセットでオーバーサンプリングされてもよい。FF214からのシリアルデータ228は、SlPO216への入力として提供され、SlPO216からのデシリアライズ情報(「パラレルデータ」)229は、SERDES211のマルチプレクサ230およびSERDES210のアイスキャン論理ブロック217へのデータ入力として提供される。シリアル入力データクロックおよびより低速のパラレルデータ出力クロック(どちらも明確にするために示されていない)は、前述のように、シリアルデータ228およびクロック出力パラレルデータ229それぞれをクロックするために使用されてもよく、このようなクロックは、SlPO215のクロック入力側と出力側に対して使用されるものと同じであってもよい。

0031

上述したように、SERDES210は、一般に、データパス251とデータアイパス252とを有している。データアイパス252が、FPGAファブリック240にデータを提供することを防ぐことなく、パラレルデータ229からそのようなデータを受信するように有効に結合されるので、データアイパス252は、無中断または非破壊のアイスキャンパスである。また、しかしSERDES対SERDESパス220の追加のために、データアイパス252は、FPGAファブリック240に結合されていない。特に、データアイパス252は、SERDES210のデータ出力インターフェース241に結合されておらず、データアイパス252はSERDES210の一部である。

0032

SERDES211は、SERDES210と同様であるので、同一の説明はその明瞭性および限定しない目的のために繰り返されない。SERDES211は、SERDES210のSlPO216からパラレルデータ229の出力を受け取るようにマルチプレクサ230と結合され、そのようなパラレルデータ229は、SERDES対SERDESパス220を介してマルチプレクサ230へのデータ入力として提供される。マルチプレクサへの別の入力230は、SlPO215からSERDES211のパラレルデータ出力であるが、明瞭性および限定しない目的のために、この入力は、この実装中で使用されていない。制御選択信号231は、それへの入力間で選択するためにマルチプレクサ230を設けられる。この実装では、制御選択信号231は、マルチプレクサ230からの出力のためのSERDES対SERDESパス220上でパラレルデータ229を選択するために設定される。マルチプレクサ230からのパラレルデータ229の出力は、SERDES211のFIFO218に入力される。SERDES211のFIFO218からのパラレルデータ229の出力は、データ出力インターフェース242を介してFPGAファブリック240に提供されてもよい。したがって、SERDES211のデータパス261は、FPGAファブリック240へのデータアイパス252の一部に有効に結合するために、部分的に使用されてもよい。任意にSERDES211は、SERDES211と同一または同様の、別のSERDESに結合するSERDES対SERDESパス253を有していてもよく、このため、データアイパス262は任意に、FPGAファブリック240に対して別のインターフェースに結合するためのそのような他のSERDESのデータパスに結合されてもよい。

0033

一部の用途は、少なくともいくつかの入来データのオーバーサンプリングを伴うが、オーバーサンプリングレートまたは乗算器は、用途ごとに異なる場合がある。オーバーサンプリングの使用例は、ギガビット対応の受動光ネットワーク(「GPON」)用途用のバーストCDRであるが、しかし、オーバーサンプリングデータのための多くの用途がある。限定ではなく例として明瞭にするために、5倍(「5×」)のオーバーサンプリングレートが使用されることを仮定するものとする。従来、アナログデータは、たとえば、1ビットのアナログ−デジタル変換器などのアナログ−デジタル変換器(「ADC」)にデジタルデータを提供するために入力される。受信データレートまたはラインレートが毎秒10ギガビット(「Gb/s」)である場合、そのようなADCは従来、50Gb/秒のオーバーサンプリングデータレートを提供するのに十分な周波数でクロックされなければならないだろう。同じデータが複数のストリームに設けられている場合には、そのようなオーバーサンプリングレートは、ストリームの数分の一に低減されてもよい。これはオーバーサンプリングクロック周波数を減少させるために使用されてもよく、このことはかなり複雑さを低減する、あるいはさらにFPGAで以前に実現可能ではないいくつかのオーバーサンプリング用途を実行可能にする。上記の例では、25Gb/sのオーバーサンプリングデータレートは、1つの相であってもよく、25Gb/sの別のオーバーサンプリングデータレートは180度離れた別の相であってもよく、そのようなオーバーサンプリングデータストリームは、50Gb/sの等価なオーバーサンプリングデータレートを有する単一のオーバーサンプリングデータストリームを提供するために組み合わされることができる。

0034

マルチプレクサとSERDESとSERDES対SERDESパスの追加は、追加回路の著しい量を伴わず、IC上のFPGAインターフェースへの出力SERDESFIFOの1対1の比率を維持する。また、このような変化は、特にSERDES211のハードマクロまたはハードウェアのような、専用論理回路として、物理コーディングサブレイヤ(「PCS」)レベル内に完全に実装されてもよい。SERDESの物理媒体アタッチメント(「PMA」)部分への変更は行われる必要はない。FPGAファブリックインタフェースに追加的なSERDESは、追加されないので、その1対1の比率が維持される。したがって、マルチプレクサ230とSERDESとSERDES対SERDESパス220を追加するための費用の額は、オーバーサンプリングクロック周波数を有効に半分に減少させるというさらなる利点と比較して、重要ではないかもしれない。また、以下にさらに詳細に記載されるように、インターフェース241および242上のデータは、位相がずれているが、同じデータである。

0035

上記に沿って、データアイパス252は、たとえば、入力データ信号201のデータをサンプリングするための最適なサンプリング位相を決定するために使用されることができる。そのような最適なサンプリング位相のセットを用いて、CDRロジック212は、最適なサンプリング位相セットから180°位相がずれたEPを設定するために使用されてもよい。換言すると、EPは、このような最適なSPが設定されるいずれの場所でも、最適なSPから離れて単位インターバル(「UI」)の1/2に設定されるように調節可能である。より一般的には、EPは調整可能であり、正確にUI/2、またはデータアイの非対称性に起因してSPに関して位相ずれしてわずかに異なってもよいため、その近辺に設定してもよい。したがって、SPでのデシリアライズデータは、インターフェース241を介して、FPGAファブリック240に出力され、EPを通るそのような同じデシリアライズデータは、FPGAファブリック240に出力することができ、そのようなEPは、そのようなSPと比較してUIの50%離れて設定されてもよい。これは、同等のオーバーサンプリングデータスループットが、単一SERDESのインターフェース、またはより具体的には、受信機(「RX」)SERDESを倍増することなく、単一SERDESの2倍にされることを可能とする。明瞭性および限定しない目的のために、パラレルデータ209およびパラレルデータ229は、以下ではSPパラレルデータ209およびEPパラレルデータ229と呼ばれる。

0036

SPパラレルデータ209およびEPパラレルデータ229は、それぞれFPGAファブリック240にインターフェース241および242を結合するために、異なるFIFO218を通り、そのようなデータは、もはやFPGAファブリックレベルで整列されていない。換言すれば、SERDES210または211のクロックドメインのFIFO218の入力クロック側のパラレルデータクロックドメインから、そのようなFPGAファブリック240のクロックドメインのFIFO218の出力クロック側のパラレルデータクロックドメインに進むとき、インターフェース241と242との間などのデータのずれがあってもよい。FIFO218からデータをクロック出力するために、FPGAファブリック240からのクロック信号が、この例では使用される。このようなクロック信号は、FPGAファブリック240のクロックツリーに沿って伝播してもよく、同じ周波数でもわずかなクロック信号伝搬遅延によるインターフェース241および242上のデータ間の位相のずれがあってもよい。これらに沿って、SERDES210および211は、互いに独立して動作するように構成されてもよく、したがって、インターフェース241および242は、位相整列操作のために結合されなくてもよい。高周波用途のために、わずかなずれは、重要であり得る。この位置ずれは、さらにマルチプレクサ230によって引き起こされるタイミング差、SERDES対SERDESパス220、および/またはSERDES210と211との差によるものであり得る。しかしながら、たとえ2つのSERDESが互いに異なってよくても、マルチプレクサ230、SERDES対SERDESパス220、およびSERDES211のFIFO218のみがSERDES210から離れて設定され、このためずれが重要となり得る高周波用途では、このようなずれの可能性は、実質的SERDES210の唯一のCDR論理ブロック212と、唯一の入力データストリームの入力がそのようなSERDES210に使用されるために削減されるということを理解されるべきである。

0037

図3は、例示的なデスキューワ340を示すブロック図である。デスキューワ340は、SERDES対FPGAファブリック境界310のFPGAファブリック側のFPGAファブリック240のプログラム可能な資源でインスタンス化することができる。これらに沿って、デスキューワ340は、FPGAファブリック240において全体的にまたは部分的にインスタンス化されるユーザアプリケーション314と、SERDES210、211それぞれのインターフェース241および242との間に結合されてもよい。デスキューワ340は、遅延311、遅延312、インターリーバ315、およびアライナ313を含み、遅延311、遅延312、インターリーバ315、およびアライナ313のそれぞれのいくつかまたはすべては、FPGAファブリック240のプログラム可能な資源でインスタンス化されてもよい。

0038

SPパラレルデータ209は、データ出力インターフェース241を介してそれに結合されたアライナ240の固定されたデジタル遅延311に提供され、EPパラレルデータ229は、データ出力インターフェース242を介してそれに結合されたアライナ240のプログラム可能なデジタル遅延312へ提供される。SERDES210および211のそれぞれのFIFO218は、SERDES対FPGAファブリック境界310のFPGAファブリック240側からそのSERDES側のそのようなFIFOに提供されるクロック信号333に応答して、その出力側でクロックすることができる。より一般的には、遅延311および312の少なくとも一方は、データ出力インターフェース241からの第1の情報とデータ出力インターフェース242からの第2の情報の間のスキュー調整のために、互いに対して調整可能である。したがって、たとえば、両方の遅延がプログラム可能であってもよく、一方は基準を提供するために固定値に設定される。したがって、明瞭さおよび限定しない目的のために、データ出力インターフェース241を介してSERDES210に結合された固定遅延311を参照として使用されるものとする。

0039

固定されたデジタル遅延311はSPデータ301を出力し、プログラム可能なデジタル遅延312はEPデータ302を出力する。SPデータ301およびEPデータ302は両方、パラレルデータ209および229のそれぞれに並列に設けられたビットシリアルデータであり、このため、前述のように、両方のストリームは互いに対して180度または0.5UI位相ずれする。しかし、データ出力インターフェース241および242それぞれに結合されたFIFO218は、互いに対してUIの分数のスキューを有していてもよく、UIの分数は、値「X」である。

0040

遅延311および312からそれぞれSPデータ301およびEPデータ302がデスキューワ340のインターリーバ315への入力として提供され、インターリーバ315は、インターリーブされたデータ303といったインターリーブ情報を提供するために、たとえばSPデータ301およびEPデータ302などの情報をインターリーブするように構成される。たとえば、Nビット幅であるSPデータ301およびEPデータ302のそれぞれについて、インターリーバ315からの出力として提供されるビットインターリーブされたデータ303は、2Nビット幅であってもよい。このようなインターリーブされたデータ303は、インターリーバ315に結合されたユーザアプリケーション314に提供することができ、そのようなインターリーブされたデータ303は、インターリーバ315に結合されたデスキューワ340のアライナ313に入力として提供される。

0041

アライナ313は、任意の調整信号305を介して調整を提供するために、プログラム可能なデジタル遅延311に任意に接続されてもよく、SPとEPデータの両方は、遅延調整される。再び、しかし、明瞭さおよび限定しない目的のために、遅延311が固定デジタル遅延であると仮定するものとする。アライナ313は、調整信号304を介してプログラム可能または調整可能なデジタル遅延312に調整増分Xを提供するように構成される。調整増分Xは、データ出力インターフェース241上の情報とデータ出力インターフェース242上の情報、特にそれぞれパラレルデータ209とパラレルデータ229との間のスキュー調整である。遅延311および312の両方が、インターフェース241および242内のデータのスキュー調整のために、それぞれ調整信号305および304に応答して調節可能である場合、そのようなスキュー調整は、データ出力インターフェース241上の情報とデータ出力インターフェース242上の情報との間の一方向のみにされてもよい。

0042

FPGAファブリックレベルでは、互いに180度位相ずれした2つのオーバーサンプリングデータストリームのスキューはX.5UIであってもよく、Xは、UIの分数を表す目盛り未知整数であってもよい。再び、このような関係の0.5UIの部分は前述のように、EPデータ229をSPデータ209に対して設定することによって保証することができる。したがって、Xは、−Aから+Aの、限られた範囲内で検索されてもよく、遅延Aは、FIFO218の構造によって規定されるような、有効に可能な最大スキューである。これに沿って、遅延311の固定された遅延は、UIのA/2、またはA/2×UIであってもよい。起動時に、データの存在下で、Xのすべての可能な値は、インターリーブデータ303を使用してアライナ313によってスキャンされることができる。そのようなデータのいずれの間違った設定も、インターリーブされたオーバーサンプリングデータ内の少なくとも1つの「101」または「010」の存在下に現わされてもよい。したがって、アライナ313は、インターリーブされたオーバーサンプリングデータが誤ったパターンを示さないように、Xの値を選択することができる。一旦アライナ313が問題のパターンを示さないように遅延312の遅延を調整すると、この時点で、ロック信号306は、必要に応じてアライナ313によってアサートされユーザアプリケーション314に提供されてもよく、このようなロック信号306は、ユーザアプリケーション314に提供されたオーバーサンプリングされたインターリーブデータ303が有効であることを示すために使用されてもよい。

0043

実行時に、無効なパターン「101」と「010」の存在は、アライナ313によってインターリーブされたオーバーサンプリングデータ303内で継続的に検索されてもよい。整列が失われてしまうまで、このようなパターンのいずれもが表わされないために、正しい整列は、各起動時に提供され得、そのような正確な整列が動作中の時間にわたって維持されるようにチェックされてもよい。

0044

限定ではなく例として明確にする目的のために、図4は、例示的な信号400を描いた信号図である。信号400は、さらに、図2図4を同時に参照して説明される。

0045

入力データ信号201の受信データは、たとえば、一般的にFF213またはFF214として示される、それぞれ1ビットADCのような、第1および第2のオーバーサンプラによってサンプリングされる。そのようなオーバーサンプラからの出力は、それぞれシリアルデータ208およびシリアルデータ228と考えることができる。この例では、入力データ信号201は、時刻420までローレベル401にあり、時刻420とその後の時刻430の間、入力データ信号201は論理ハイレベル402にある。最後にこの例では、入力データは、時刻430の後ローレベル401にある。時刻420の前に、そのようなFF213とFF214によって取得された各論理ローレベル401のサンプルに対して、論理0ビット410がサンプリングされ、時刻420の後、時刻420の前に、そのようなFF213とFF214によって取得された各論理ローレベル402のサンプルについて、論理1ビット410がサンプリングされる。最後に、時刻430の後、このようなFF213とFF214で取得された各論理ローレベル401のサンプルについて、論理0ビット410がサンプリングされる。

0046

思い出すべきは、そのようなデータはオーバーサンプリングされ、このため、複数のサンプリングされたビットは、単一のデータビットを表すことである。パラレルデータ209および229のn番目のビットの2つはいずれも、互いに、すなわちSPパラレルデータ209−nおよびEPパラレルデータ229−nと比較されてもよい。このようなSPパラレルデータのn番目のビット位置209−nおよびEPパラレルデータ229−nが互いに対して、スキューされていない、または少なくとも有意にスキューされていない場合は、たとえば「101」または「010」のビットパターンなどを有さない上の例のようなオーバーサンプリングされたインターリーブデータ303−nのように、n番目のビットといった位置にあるインターリーブされたデータ303は「101」または「010」のビットパターンを有さない。しかし、FIFOに起因してオーバーサンプリングデータに対してn番目のようなビット位置間にデジタル遅延が挿入される場合、そのようなオーバーサンプリングされたインターリーブデータ303−Nは、少なくとも「101」または「010」のビットパターンを有する。オーバーサンプリングされたインターリーブデータ303−nでは、そのようなオーバーサンプリングインターリーブされたデータ303−nは、「010」のビットパターン404の下部の例では、たとえば、SERDES210のFIFO218の出力に対して遅延されていること、またはそのようなn番目のビット位置においてSERDES211のFIFO218の出力がより一般的にスキューされていることを示す。もちろん、遷移時刻420または430のいずれかまたは両方で起こり得るスキューを示すそのような誤ったパターンの他の例が可能である。限定ではなく例として明瞭にするために、最大スキューAは、プログラマブル遅延の6目盛りまたは増分で表すことができるUIの最大10分の1値であり、そして、アライナ313は、「101」パターンと「010」パターンがオーバーサンプリングされた各インターリーブデータ303の任意のnビット目レーンに表わされないように選択するために、そのような6の増分それぞれについて正遅延方向に、およびそのような6の増分それぞれについて負の遅延方向に、調整信号304を介して遅延を調整するように構成することができる。

0047

スキャンアイについて1つだけのEPが記載されたものの、他の構成ではスキャンアイのために複数のサンプリング位相が利用可能であってもよい。そのような構成では、そのような複数のスキャンアイのサンプリング位相はそれぞれ、データがオーバーサンプリングされるレートをさらに低減するためにそのデータインタフェースを使用するための他のSERDESに提供することができ、そのようなオーバーサンプリングデータパスは、実際のサンプリングレートよりも高い倍数の実効サンプリングレートでオーバーサンプリングされたデータを提供するために組み合わされることができる。従来、SERDESの受信機に対して、最大オーバーサンプリングデータレートは最大データレートと等しい。しかし本明細書に記載したように、SERDES受信機の最大オーバーサンプリングデータレートは、SERDES受信機の最大データレートのスキャンアイのサンプリング位相の倍数である。

0048

図5は、例示的なオーバーサンプリングプロセス500を示すフロー図である。オーバーサンプリングプロセス500は、さらに図2図3、および図5を同時に参照して説明される。

0049

501では、たとえば、SERDES210によって受信された入力データ信号201といった、第1のシリアル情報は、ラインレートで第1のシリアライザ−デシリアライザによって受信されてもよい。502では、そのような第1のシリアル情報は、第1のデータパスおよびそのような第1のシリアライザ−デシリアライザのデータアイパスの各々の上で、第1のパラレル情報および第2のパラレルの情報をそれぞれ提供するために、オーバーサンプリングされてもよい。このオーバーサンプリングは、SPパラレルデータ209およびEPパラレルデータ229を提供するために、パス251および252上でそれぞれSIPOS215および216によるデシリアライズ化を用いてFF213および214によって実行されてもよい。第1のパラレル情報およびそのような第2のパラレル情報の各々は、実効オーバーサンプリングレートの半分でオーバーサンプリングされてもよい。再び、そのようなデータパス251は、SERDES210のデータ出力インターフェース241に結合される。

0050

503では、502で提供されるそのような第1のパラレル情報は、たとえば、インターフェース241などの第1のデータ出力インターフェースなどを介して出力されてもよい。504では、502で提供されるそのような第2のパラレル情報は、SERDES210のデータアイパス252からSERDES211のデータパス261のように、第1のシリアライザ−デシリアライザのようなデータアイパスから、別のシリアライザ−デシリアライザの第2のデータパスに出力されてもよい。再び、そのようなデータパス261は、SERDES242のデータ出力インターフェース242に結合される。

0051

505では、504で提供されるそのような第2のパラレル情報は、たとえば、データ出力インターフェース242のような、第2のデータ出力インターフェースを介して出力されてもよい。506では、そのような第1のパラレル情報は、インターリーブ情報を有効なオーバーサンプリングレートで提供するために、そのような第2のパラレル情報を用いてインターリーブされてもよい。507において、調整量は、506で提供されたそのようなインターリーブされた情報において、502で提供されたそのような第1のパラレルの情報と503で提供されたそのような第2のパラレルの情報との間のスキューに対して調整するために、決定されてもよい。508では、少なくとも1つのそのような第1のパラレル情報およびそのような第2のパラレル情報の遅延は、スキューを低減するために507で決定されたような調整量によって調整されてもよい。

0052

追加リソースおよび/または複雑な回路を著しく追加することなく、オーバーサンプリングラインレートを増加させるための装置が記載された。そのような装置においては、第1のシリアライザ−デシリアライザは、第1のデータパスおよびデータアイパスを有する。第1のデータパスは、第1のシリアライザ−デシリアライザの第1のデータ出力インターフェースに結合される。第2のシリアライザデシリアライザは、第2のデータパスを有している。第2のデータパスは、第2のシリアライザ−デシリアライザの第2のデータ出力インターフェースに結合される。第1のシリアライザ−デシリアライザのデータアイパスは第2のシリアライザ−デシリアライザの第2のデータパスに結合される。

0053

そのような装置では、以下の1つ以上がまた適用されてもよい。データアイパスは、第1のデータアイパスであることができ、第2のシリアライザ−デシリアライザは、第2のデータアイパスを有することができる。装置はさらに、第1のデータ出力インターフェースに結合された第1の遅延と第2のデータ出力インターフェースに結合された第2の遅延を含むことができ、第1の遅延および第2の遅延の少なくとも1つは、第1のデータ出力インターフェース上の第1の情報と第2のデータ出力インターフェース上の第2の情報との間のスキュー調整ために互いに相対的に調整可能である。装置はさらに、インターリーブされた情報を提供するために、第1の情報および第2の情報をインターリーブするために第1の遅延および第2の遅延に結合されるインターリーバと、インターリーブされた情報を受信するために、インターリーバに結合されるアライナとを備えることができる。アライナは、第1のデータ出力インターフェース上の第1の情報と第2のデータ出力インターフェース上の第2の情報との間のスキュー調整ために調整増分をそこに提供するために第1の遅延および第2の遅延の少なくとも1つに結合されることができる。第1の遅延は、固定された遅延であることができ、第2の遅延は、第1のデータ出力インターフェース上の第1の情報と第2のデータ出力インターフェース上の第2の情報との間のスキュー調整のために調整可能であることができる。第1の遅延および第2の遅延は両方、第1のデータ出力インターフェース上の第1の情報と第2のデータ出力インターフェース上の第2の情報との間のスキュー調整のために一方向のみで調整可能であることができる。第1の遅延、第2の遅延、インターリーバ、およびアライナそれぞれのすべてまたは一部は、プログラマブルな資源でインスタンス化されることができる。プログラム可能なリソースは、フィールドプログラマブルゲートアレイ装置とされることができる。第1のデータ出力インターフェースと第2のデータ出力インターフェースは、プログラマブルリソースの配列に結合するためとすることができる。プログラム可能なリソースの配列は、フィールドプログラマブルゲートアレイ装置とされることができる。データアイパスはデータパスに対して非破壊的パスとされることができる。データアイパスは第1のデータインタフェースに結合されないことができる。第1のシリアライザ−デシリアライザのデータアイパスは、第2のシリアライザ−デシリアライザの第2のデータパスに第2のシリアライザ−デシリアライザのマルチプレクサを通して結合されることができる。マルチプレクサは、第2のシリアライザ−デシリアライザのハード物理コーディングサブレイヤ(「PCS」)論理ブロックにあることができる。

0054

関連する方法もまた記載された。第1のシリアル情報は、第1のシリアライザ−デシリアライザによってラインレートで受信される。第1のシリアル情報は、第1のデータパスおよび第1のシリアライザ−デシリアライザのデータアイパスの各々上でそれぞれ第1のパラレル情報および第2のパラレル情報を提供するためにオーバーサンプリングされる。第1のデータパスは、第1のシリアライザ−デシリアライザの第1のデータ出力インターフェースに結合される。第1のパラレル情報は、第1のデータ出力インターフェースを介して出力される。第2のパラレル情報は、第1のシリアライザ−デシリアライザのデータアイパスから第2のシリアライザ−デシリアライザの第2のデータパスに提供される。第2のパラレル情報は、第2のシリアライザ−デシリアライザの第2のデータ出力インターフェースに結合される。第2のパラレル情報は、第2のデータ出力インターフェースを介して出力される。

0055

そのような方法では、以下の1つ以上が適用されてもよい。第1のパラレル情報および第2のパラレル情報の各々は、実効オーバーサンプリングレートの半分でオーバーサンプリングされることができる。方法は、インターリーブされた情報を提供するために、第1のパラレル情報を第2のパラレル情報とともにインターリーブすることをさらに備えることができる。方法は、インターリーブ情報における第1のパラレル情報および第2のパラレルの情報との間のスキューの調整量を決定することと、スキューを低減する調整量によって第1のパラレル情報および第2のパラレル情報の少なくとも1つの遅延を調整することとをさらに含んでもよい。第1のデータ出力インターフェースおよび第2のデータ出力インターフェースは、プログラマブルリソースのアレイに結合するためであることができる。

0056

例示的な装置(複数可)および/または方法(複数可)を説明したが、本明細書に記載の1つ以上の態様にしたがった他のさらなる例は、以下の特許請求の範囲とその均等物によって決定される本書の範囲から逸脱することなく、考案されてもよい。ステップを羅列する請求項は、ステップのいずれの順序を示すものではない。商標はそれぞれの所有者財産である。

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