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技術 入出力回路および入出力回路を実現する方法

出願人 ザイリンクスインコーポレイテッド
発明者 セワニ,アマンウパディアヤ,パラグ
出願日 2014年4月9日 (6年10ヶ月経過) 出願番号 2016-538908
公開日 2016年11月4日 (4年3ヶ月経過) 公開番号 2016-534647
状態 特許登録済
技術分野 直流方式デジタル伝送 論理回路III 論理回路II
主要キーワード 構成ポート ディジタル信号処理ブロック 出力駆動器 帰還損失 制御モード信号 結合抵抗 複合プログラム 柱状領域
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2016年11月4日)のものです。
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図面 (16)

課題・解決手段

集積回路(100)で実現される入出力回路(102)が記載される。入出力回路は、入出力パッド(202,204)と、入出力パッドに結合される電圧制御回路(229)とを備える。電圧制御回路は、入出力パッドが入力パッドとして実現されたとき、入出力パッドの電圧を第1の電圧で設定し(RXモード制御ハイ)、入出力パッドが出力パッドとして実現されたとき、入出力パッドの電圧を第2の電圧で設定する(RXモード制御:ロー)。集積回路において入出力回路を実現する方法もまた記載される。

概要

背景

背景
集積回路は、多種多様電子装置において重要な構成要素である。どの製品においても、集積回路装置を改善する努力が常になされている。他の改善と並んで、集積回路の大きさを低減し集積容量を高める努力は常時なされている。しかしながら、集積回路の大きさを低減しまたは集積回路の容量を高めるほど、十分な数の入出力(I/O)ピンを与えることがより困難になる。データは、装置の入出力ピンを経由して、集積回路装置にまたは集積回路装置から転送される。集積回路の複雑性が上がるにつれて、入出力ピンに対する要件も増加する。集積回路の柔軟性を改善するための努力も行なわれている。しかしながら、従来の集積回路装置は、入出力回路に対して柔軟性を与えていない。

概要

集積回路(100)で実現される入出力回路(102)が記載される。入出力回路は、入出力パッド(202,204)と、入出力パッドに結合される電圧制御回路(229)とを備える。電圧制御回路は、入出力パッドが入力パッドとして実現されたとき、入出力パッドの電圧を第1の電圧で設定し(RXモード制御ハイ)、入出力パッドが出力パッドとして実現されたとき、入出力パッドの電圧を第2の電圧で設定する(RXモード制御:ロー)。集積回路において入出力回路を実現する方法もまた記載される。

目的

効果

実績

技術文献被引用数
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牽制数
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請求項1

集積回路で実現される入出力回路であって、前記入出力回路は、第1の入出力パッドと、前記第1の入出力パッドに結合される電圧制御回路とを備え、前記電圧制御回路は、前記第1の入出力パッドが入力パッドとして実現されたとき、前記第1の入出力パッドの電圧を第1の電圧で設定し、前記第1の入出力パッドが出力パッドとして実現されたとき、前記第1の入出力パッドの電圧を第2の電圧で設定する、入出力回路。

請求項2

前記電圧制御回路は、前記第1の入出力パッドが入力パッドとして実現されたとき、共通モード電圧を前記第1の入出力パッドに結合する、請求項1に記載の入出力回路。

請求項3

前記共通モード電圧は、プログラム可能な共通モード電圧である、請求項2に記載の入出力回路。

請求項4

前記電圧制御回路は、前記共通モード電圧を設定するための可変抵抗を有する抵抗分割器回路を含む、請求項2に記載の入出力回路。

請求項5

前記入出力回路はさらに、第2の入出力パッドを含み、前記第2の入出力パッドは、前記電圧制御回路に結合される、請求項1〜4のいずれか1項に記載の入出力回路。

請求項6

前記入出力回路はさらに、前記第1の入出力パッドおよび前記第2の入出力パッドに結合される入力バッファを含む、請求項5に記載の入出力回路。

請求項7

前記入出力回路はさらに、前記入力バッファ出力ノードに結合されるCMLCMOS回路を含む、請求項6に記載の入出力回路。

請求項8

前記電圧制御回路は、共通モード電圧に結合される第1のスイッチを含み、前記第1のスイッチは、前記第1の入出力パッドが入力パッドとして実現されたとき、前記共通モード電圧を前記第1の入出力パッドに結合可能にし、前記電圧制御回路は、さらに、基準電圧に結合される第2のスイッチを含み、前記第2のスイッチは、前記第1の入出力パッドが出力パッドとして実現されたとき、前記基準電圧を前記第1の入出力パッドに結合させる、請求項1〜7のいずれか1項に記載の入出力回路。

請求項9

前記第1のスイッチは、第1のメモリ素子によって制御され、前記第2のスイッチは、第2のメモリ素子によって制御される、請求項8に記載の入出力回路。

請求項10

前記入出力回路はさらに、第2の入出力パッドを含み、前記第2の入出力パッドは、前記第2の入出力パッドが入力パッドとして実現されたとき、前記共通モード電圧に結合される、請求項8または9に記載の入出力回路。

請求項11

集積回路において入出力回路を実現する方法であって、前記方法は、第1の入出力パッドを与えることと、前記第1の入出力パッドが入力パッドとして実現されたとき、共通モード電圧を前記第1の入出力パッドに結合させることと、前記第1の入出力パッドが出力パッドとして実現されたとき、基準電圧を前記第1の入出力パッドに結合させることとを含む、方法。

請求項12

前記共通モード電圧を前記第1の入出力パッドに結合させることは、プログラム可能な共通モード電圧を結合させることを含む、請求項11に記載の方法。

請求項13

前記共通モード電圧または前記基準電圧を結合することは、少なくとも1つのメモリ素子のデータに基づく、請求項11または12に記載の方法。

請求項14

前記方法はさらに、第2の入出力パッドを与えることを含み、前記第2の入出力パッドが入力パッドとして実現されたとき、前記第2の入出力パッドは、前記共通モード電圧に結合される、請求項11〜13のいずれか1項に記載の方法。

技術分野

0001

この開示は、一般に集積回路装置に関し、特に、入出力回路および入出力回路を実現する方法に関する。

背景技術

0002

背景
集積回路は、多種多様電子装置において重要な構成要素である。どの製品においても、集積回路装置を改善する努力が常になされている。他の改善と並んで、集積回路の大きさを低減し集積容量を高める努力は常時なされている。しかしながら、集積回路の大きさを低減しまたは集積回路の容量を高めるほど、十分な数の入出力(I/O)ピンを与えることがより困難になる。データは、装置の入出力ピンを経由して、集積回路装置にまたは集積回路装置から転送される。集積回路の複雑性が上がるにつれて、入出力ピンに対する要件も増加する。集積回路の柔軟性を改善するための努力も行なわれている。しかしながら、従来の集積回路装置は、入出力回路に対して柔軟性を与えていない。

課題を解決するための手段

0003

概要
集積回路で実現される入出力回路が記載される。入出力回路は、第1の入出力パッドと、第1の入出力パッドに結合される電圧制御回路とを備え、電圧制御回路は、第1の入出力パッドが入力パッドとして実現されたとき、第1の入出力パッドの電圧を第1の電圧で設定し、第1の入出力パッドが出力パッドとして実現されたとき、第1の入出力パッドの電圧を第2の電圧で設定する。

0004

他の実現例によると、集積回路で実現される入出力回路は、第1の入出力パッドと、共通モード電圧に結合される第1のスイッチとを備え、第1のスイッチは、第1の入出力パッドが入力パッドとして実現されたとき、共通モード電圧を第1の入出力パッドに結合させ、入出力回路は、さらに、基準電圧に結合される第2のスイッチを備え、第2のスイッチは、第1の入出力パッドが出力パッドとして実現されたとき、基準電圧を第1の入出力パッドに結合させる。

0005

集積回路において入出力回路を実現する方法が開示される。当該方法は、第1の入出力パッドを与えることと、第1の入出力パッドが入力パッドとして実現されたとき、共通モード電圧を第1の入出力パッドに結合させることと、第1の入出力パッドが出力パッドとして実現されたとき、基準電圧を第1の入出力パッドに結合させることとを含む。

図面の簡単な説明

0006

入出力ポートを実現する集積回路装置のブロック図である。
入出力回路のブロック図である。
入力信号を受けるように構成された図2の入出力回路の実現を示すブロック図である。
信号を転送するように構成された図2の入出力回路の実現を示すブロック図である。
出力駆動器段に結合された保護回路を有する入出力回路のブロック図である。
CMLCMOS変換器のブロック図である。
図2の出力駆動器段の前駆動器段を示すブロック図である。
図7の前駆動器段の動作を示すタイミング図である。
前駆動器段のCMOS反転器の断面図である。
プログラム可能リソースを有する装置をプログラムするためのシステムのブロック図である。
図1〜9の回路を実現し得るプログラム可能なリソースを有する装置のブロック図である。
図11の装置の構成可能な論理素子のブロック図である。
集積回路において入出力回路を実現する方法を示すフロー図である。
集積回路において入出力回路を実現する他の方法を示すフロー図である。
複数の入出力回路を有する集積回路を実現する方法を示すフロー図である。

実施例

0007

詳細な説明
ここで図1を参照して、入出力ポートを実現する集積回路装置のブロック図が示される。図1の回路は、制御回路104およびプログラム可能なリソース106に結合された入出力(I/O)回路102を有する集積回路100において実現される。プログラム可能なリソースは、使用者選択の回路設計を実現するために回路の使用者によって構成可能な回路素子を含む。以下により詳細に記載されるように、プログラム可能なリソースは、図11および12に関連して記載されるプログラム可能な論理のようなプログラム可能な論理を含み得る。

0008

プログラム可能なリソースにおいて実現される回路は、集積回路100にダウンロードされる構成ビットストリームに従って実現され得る。以下により詳細に記載されるように、プログラム可能なリソース106は、構成メモリ108を含む。一般に、構成メモリ108は、構成ビットストリームの構成ビットに基づいて、プログラム可能なリソースを構成するためのメモリセルを含む。単一構成のリソースブロック106および構成メモリ108が示されるものの、所与の集積回路は、構成メモリによって制御される構成可能なリソースを有する複数のブロックを含み得る。また、集積回路100は、構成データ蓄積するために、プログラム可能なリソースの外部に不揮発性メモリのようなメモリ112を含み得る。

0009

集積回路100はまた、たとえば入出力ポート114〜116に結合される他の演算回路113をも含み得る。演算回路113は、演算回路から分離されて示されるが、演算回路は、プログラム可能なリソース106の一部であり得ることは理解されるべきである。入出力回路102および104〜116の全部またはいくつかは、メモリ素子に結合され得る。たとえば、入出力回路102は、メモリ素子118および120によって制御され得、入出力回路114は、メモリ素子122および124によって制御され得、入出力回路116は、メモリ素子126および128によって制御され得る。2つのメモリ素子は、各入出力回路とともに示されるが、以下により詳細に記載されるように、より多いまたはより少ない数のメモリ素子が実現され得ることは理解されるべきである。さらに、入出力回路はプログラム可能なリソース106から分離して示され、メモリ素子は構成メモリ108から分離して示されるが、入出力回路はプログラム可能なリソースであり、入出力回路102、114、116と関連するメモリ素子は構成メモリ108の一部であり得ることは理解されるべきである。

0010

構成制御器110は、構成データを構成メモリ108にロードするために、制御回路104の一部としてまたは制御回路104から分離して実現され得る。構成データは、I/Oポート102を経由して、または制御回路104およびメモリ112を経由して、構成制御器110によって直接ロードされ得る。図1の回路は、たとえば、下記に記載されるようなプログラム可能な論理素子、またはプログラム可能な一部の回路を有する特定用途向け集積回路ASIC)のような、プログラム可能なリソースを有するどのような装置でもあり得る。

0011

以下により詳細に記載されるように、構造および回路設計は、交流(AC)結合された低電圧リンクのための統合された双方向入出力回路に達する。当該回路は、入力での大きな振幅および大きなプログラム可能な出力振幅を支持する双方向クロッキングを可能にする。当該回路では、AC結合モードにおいて50オームインピーダンスで入力信号を受けるか出力信号を送信するのに同じピンを使用することができる。低電圧環境で提示される電圧ストレス問題(すなわち、入力振幅が2.4Vppの大きさを取り得る場合、差動振幅および出力振幅は、1V供給から800mVppまでの差動振幅をサポートする必要があること)も解決される。

0012

上記回路のある局面では、データを送受信するのに同じピンが用いられ、分離したピンを受信バッファおよび送信駆動器に結合する必要がなくなり、ハードウェア費用およびピン使用を低減させる、構成可能な設計が与えられる。使用者は、データを送受信するのにピンが用いられるかどうかを確立するために当該回路をプログラムし得、データを送受信するのに同じハードウェアを再利用し得る。

0013

図2に示されるように、入出力回路200は、たとえば1以上の入出力回路102、114または116として実現され得、一対の入出力パッド202(IO_Pと表記)および204(IO_Nと表記)を含み、入出力パッドの各々が受信バッファ206に結合される。受信バッファ206は、入力パッド202に結合されるゲートと、(基準電圧Vddに結合される端子を有する)第1のプルアップ抵抗210に結合されるドレインと、電流源212に結合されるソースとを有する第1の入力トランジスタ208を含む。入出力パッド204は、第2のプルアップ抵抗216と電流源212との間に結合された第2の入力トランジスタ214のゲートに結合される。オフチップキャパシタであり得るAC結合キャパシタ218および保護回路220および222もまた、入出力パッド202に結合される。同様に、オフチップキャパシタであり得るAC結合キャパシタ224および保護回路226および228は、入出力パッド204に結合される。

0014

電圧制御回路229は、入出力パッド202および204で電圧を制御するように結合される。特に、反転器230およびスイッチ231の制御端子は、受信モード制御信号(RXモード制御)を受けるように結合され、反転器230の出力で生成される信号の反転信号は、スイッチ232を制御するように結合される送信モード制御信号(TXモード制御)である。第1の抵抗234および第2の抵抗236を含む抵抗分割器ネットワークは、第1の抵抗234および第2の抵抗236を接続するノードで生成される電圧を通すスイッチ231に結合される。以下により詳細に記載されるように、第1および第2の抵抗234および236の一方または両方は、第1および第2の抵抗を接続するノードで共通モード電圧を設定することが可能な可変抵抗であり得る。

0015

RXモード制御信号がハイの場合、スイッチ231は、抵抗238および240の第1の端子を結合するノードに共通モード電圧を与えるように閉じられ、抵抗238の第2の端子は、入出力パッド202に結合され、抵抗240の第2の端子は、入出力パッド204に結合される。よって、RXモードの間、抵抗238は、I/Oパッドに結合される入力信号が振れ周辺オフセットを与える所定のDC電圧に入出力パッドを引き上げるために、共通モード電圧と入出力パッド202との間でプルアップ抵抗として機能する。たとえば、共通モード電圧が800ミリボルト(mv)で入力振幅が1.2ボルトの場合、AC結合された入力信号は、200mvから1.4ボルトまで振動し得る。同様に、抵抗240は、共通モード電圧と入出力パッド204との間のプルアップ抵抗として機能し得る。入出力パッド202および204に結合される入力信号は、入力バッファ206のトランジスタ208および214のゲートにそれぞれ結合される。トランジスタ208および214のドレインでの入力バッファの出力は、CML−CMOS変換器回路に結合され、これは図6に関連して以下でより詳細に記載される。

0016

送信モードでは、RXモード制御信号はローであり、スイッチを閉じノード結合抵抗238および240に基準電圧Vddを結合するハイのTXモード制御信号を生成する。送信駆動器回路241は、入出力パッド202および204に対する出力信号として生成される差動信号を与えるように構成される。送信駆動器回路241は、Dout_b信号を受けるように結合される反転器242を含み、その反転信号は、入出力パッド202で信号を生成するためにトランジスタ244のゲートに結合される。同様に、反転器246は、Dout信号を受けるように結合され、その反転信号は、入出力パッド204で信号を生成するためにトランジスタ248のゲートに結合される。図7および8に関連して以下により詳細に記載されるように、反転器242および246は、好ましくはスキュード反転器である。電流源250は、トランジスタ244および248のソースに結合され、送信モードで選択的にオンし、受信モードで選択的にオフする。トランジスタ244および248のゲートは、ハイに引き上げられ得(つまり、DoutおよびDout_bはローに引き下げられ)、トランジスタ244および248は弱くオンされ得る。しかしながら、電流源250がオフとなるため、弱くオンされたトランジスタ244および248は、動作を損なわない。

0017

抵抗238および240は、RXバッファのための終端およびTX駆動器の終端/負荷として働く二重の機能を有する50オームの抵抗であり得る。図3に示される受信モードでは、RXモード制御信号によって開閉されるスイッチ231は閉じ、TXモード制御信号によって開閉されるスイッチ232は開く。入力信号は、入出力パッド202および204から入力バッファ206のトランジスタ208および214にそれぞれ流れる。抵抗238および240によって与えられる100オームの差動終端抵抗は、反射に関する問題を軽減するために入力経路を終端する。入力バッファ206のトランジスタ208および214は、ストレス保護および改善されたCDM動作のための厚い酸化物NMOS素子トランジスタであり得る。差動増幅器として実現される入力段は、CML−CMOS段によって続けられる。

0018

図4に示される送信モードでは、TXモード制御信号によって開閉されるスイッチ232は閉じ、RXモード制御信号によって開閉されるスイッチ231は開き、差動対の各脚に対しCML出力駆動器を50オームの負荷抵抗で効果的に形成する。送信駆動器回路241のトランジスタ244および248は、大きなCML振幅を支持するために、好ましくは薄い酸化物の低電圧トランジスタであり、入出力パッド202および204での信号の出力振幅は、電流源の電流および抵抗238および240間の電圧低下にそれぞれ依存する。送信モードでは、入出力パッドでの電圧はVddとVdd−IRとの間で振動し得、Iは電流源250によって生成される電流であり、Rは(トランジスタ244または248がオンで電流が抵抗238または340を通じて流れるかどうかに応じて)抵抗238または240の抵抗値である。前駆動反転器242および246は、適当なバイアス付加および適当な共通モード帰還損失保証するために、スキュードCMOS反転器が好ましい。図9に関連して記載されるように、荷電素子モデル(CDM)静電放電ESD)保護を改善するために、CMOSトランジスタにおいて三重井戸の製造工程が好ましくは用いられる。

0019

ここで図5を参照して、入出力回路のブロック図は、出力駆動器の状態に結合される保護回路を有する。特に、保護回路502は、トランジスタ244および248のソースに結合される。受信モードでは、トランジスタ244および248のソースは、ゲート/ドレインのストレスを軽減するためにVddに引き上げられ得る。また、受信モードでは、入出力パッド202および204にフィードされる入力は、たとえば1.4ボルトの高さに振動し得る。トランジスタ244および248のソースが接地(すなわち、0ボルト)の場合、トランジスタ244および248のソースおよびドレインの間に1.4ボルトの電位差が生じる。しかしながら、トランジスタ244および248が薄い酸化物のトランジスタである場合、酸化物領域は、1.05ボルトより大きい電圧となることはありえない。したがって、受信モードの間、保護回路502は、Vddをトランジスタ244および248のソースに結合する。つまり、電流源250は受信モードの間オフでありトランジスタのソースは浮いているため、トランジスタのソースを基準電圧Vddに引き上げるとトランジスタ244および248のソースおよびドレインの間の電位差が減少し、そのためトランジスタへのいかなる損失も防ぐ。スイッチ231および232のみならず保護回路502も、所与の電圧に対して経路を与えるためにそのゲートでそれぞれの制御モード信号を受けるように結合されるトランジスタによって実現され得、制御モード信号は、図1の入出力回路に関連したメモリ素子のようなメモリ素子に蓄積されたデータ値によって実現され得る。

0020

ここで図6を参照して、CML−CMOS変換器600のブロック図が示される。特に、(図2の入力バッファ206の差動出力からの)入力を受けるための第1の入力段は、基準電圧Vddとトランジスタ604との間に結合されたトランジスタ602を含み、当該トランジスタは、そのゲートで入力バッファ206の差動出力の第1の差動出力V−を受ける。トランジスタ604のソースは、CML−CMOS変換器600の動作を可能にするためにそのゲートで可能化信号を受ける制御トランジスタ606のドレインに結合される。第2の入力段は、基準電圧Vddとトランジスタ610との間に結合されるトランジスタ608を含み、そのソースは、トランジスタ606のドレインに結合される。トランジスタ610のゲートは、第2の差動出力V+を受けるように結合される。出力段は、トランジスタ612およびトランジスタ614のドレインで出力信号Voutを生成するために、Vddと出力ノードとの間に結合されるトランジスタ612を含む。示されるように、トランジスタ612のゲートは、トランジスタ608のゲートに結合され、トランジスタ614のゲートは、トランジスタ616および618のドレインに結合される。トランジスタ616のゲートは、トランジスタ602のゲートに結合される一方、トランジスタ618のゲートは、そのドレインに結合される。図6の回路は、CML−CMOS変換器の一例を与える一方、CML−CMOS変換を与えるために他の回路配置も実現され得ることは理解されるべきである。

0021

ここで図7を参照して、ブロック図は、図2の出力駆動器の前駆動器段を示す。図7に示されるように、反転器242は、nチャネルトランジスタ704と直列に結合されたpチャネルトランジスタ702として実現される。同様に、反転器246は、nチャネルトランジスタ708と直列に結合されたpチャネルトランジスタ706として実現される。反転器のnチャネルトランジスタおよびpチャネルトランジスタのの相対的な大きさは、スキューを与えるために選択され得る。図8の1番目のタイミング図に示されるように、通常の反転器が与えられ、反転器のトランジスタは、対称的な引き上げの強度および引き下げの強度を有する。破線で示される2番目のタイミング図は、スキュード反転器を示し、pチャネルトランジスタの引き上げ強度は、nチャネルトランジスタの引き下げ強度より大きい。2つのタイミング図の合成図は、スキュード反転器の高い交わりを示す。よく知られているように、トランジスタの強さは、トランジスタの寸法を変えることによって変化し得る。スキュード反転器を与えることにより、電流源250は、一定の出力を生成することができる。

0022

ここで図9を参照して、前駆動器段の反転器として実現され得るCMOS反転器900の断面図が示される。図9の反転器は、三重井戸の酸化物で実現され、n井戸904を有するp型のウェハー902を含む。トランジスタ素子は、基板902およびn井戸904で形成される。特に、n井戸904における第1のトランジスタは、ゲート酸化物912に対して、ソース領域906、ドレイン領域908およびゲート接触910を含む。本体拡散領域914もまた、n井戸904へのバイアスを可能にするように設けられる。基板における第2のトランジスタは、示されるように、ゲート酸化物922に対して、ソース領域916、ドレイン領域918およびゲート接触920を含む。第2の拡散領域924は、基板へのバイアスを可能にする。ESD保護を改善する図9の反転器が一例として示されるが、他の反転器回路も使用され得ることは理解されるべきである。

0023

ここで図10を参照して、実現例に従ってプログラム可能なリソースを有する装置をプログラムするためのシステムのブロック図が示される。特に、コンピュータ1002は、メモリ1006から回路設計1004を受けるように結合され、不揮発性メモリ1006に記憶される構成ビットストリームを生成する。以下により詳細に記載されるように、回路設計は、ハードウェア記述言語HDL)で規定される回路設計のように高レベルの設計であり得る。また、コンピュータは、不揮発性メモリ1008に記憶され、図10において下記に記載される集積回路のようなプログラム可能な集積回路であり得る集積回路1010に与えられる、構成ビットストリームを生成するソフトウェアを実現するように構成され得る。以下により詳細に記載されるように、構成ビットストリームのビットは、図1の入出力回路のメモリ素子を含む集積回路のプログラム可能なリソースを構成するために使用される。

0024

ここで図11を参照して、図1〜7の回路を含むプログラム可能なリソースを有する装置のブロック図が示される。プログラム可能なリソースを有する装置は、プログラム可能なリソースを有する特定用途向け集積回路(ASIC)のような、いかなる型の集積回路装置においても実現され得るが、他の装置は、専用のプログラム可能な論理装置PLD)を含む。PLDの1つの型が、複合プログラム可能論理装置(CPLD)である。CPLDは、相互接続スイッチマトリックスによって入出力(I/O)リソースとともにに接続される2以上の「機能ブロック」を含む。CPLDの各機能ブロックは、プログラム可能な論理アレイ(PLA)またはプログラム可能なアレイ論理(PAL)の装置で使用されるものと同様に、2レベルのAND/OR構造を含む。PLDの他の型は、フィールドプログラマブルゲートアレイFPGA)である。典型的なFPGAでは、構成可能な論理ブロック(CLB)のアレイは、プログラム可能な入出力ブロック(IOB)に結合される。CLBおよびIOBは、プログラム可能な経路リソースの階層によって相互接続される。これらのCLB、IOBおよびプログラム可能な経路リソースは、典型的にはオフチップメモリからFPGAの構成メモリセルに構成ビットストリームをロードすることによってカスタマイズされる。プログラム可能な論理装置のこれらの型の両方に対し、装置の機能は、その目的のために装置に与えられる構成ビットストリームの構成データビットによって制御される。構成データビットは、揮発性メモリ(たとえば、FPGAおよびいくつかのCPLDにおけるような静的メモリセル)において、不揮発性メモリ(たとえば、いくつかのCPLDにおけるようなフラッシュメモリ)において、または他の型のメモリセルにおいて、記憶され得る。

0025

図11の装置は、多重ギガビット送受信器(MGT)を含む数多くの異なるプログラム可能なタイル1101と、CLBと、ランダムアクセスメモリブロック(BRAM)1103と、入出力ブロック(IOB)1104と、構成およびクロック論理(CONFIG/CLOCKS)1105と、ディジタル信号処理ブロック(DSP)1106と、専門入出力ブロック(I/O)1107(たとえば、構成ポートおよびクロックポート)と、ディジタルクロック管理部アナログ−ディジタル変換器システム監視論理などのような他のプログラム可能な論理1108とを有する、FPGAアーキテクチャ1100を含む。いくつかのFPGAはまた、たとえばソフトウェア応用を実現するのに用いられ得る専用プロセッサブロック(PROC)1110を含む。

0026

いくつかのFPGAでは、各プログラム可能なタイルは、各々の隣接するタイルにおいて対応する相互接続素子におよび対応する相互接続素子からの標準化された接続を有するプログラム可能な相互接続素子(INT)1111を含む。それゆえ、ともに取得されるプログラム可能な相互接続素子は、説明されるFPGAのためのプログラム可能な相互接続構造を実現する。プログラム可能な相互接続素子1111はまた、図11の一番上に含まれる例に示されるような、同じタイル内のプログラム可能な論理素子におよびプログラム可能な論理素子からの接続を含む。

0027

たとえば、CLB1102は、使用者論理に加えて単一のプログラム可能な相互接続素子1111を実現するようにプログラムされ得る構成可能な論理素子(CLE)1112を含み得る。BRAM1103は、1以上のプログラム可能な相互接続素子に加えてBRAM論理素子(BRL)1113を含み得る。BRAMは、構成論理ブロックの分散RAMから分離した専用メモリを含む。典型的には、タイルに含まれる相互接続素子の数は、当該タイルの高さに依存する。図示された実現例では、BRAMタイルは、5つのCLBと同じ高さを有するが、他の数も使用され得る。DSPタイル1106は、適当な数のプログラム可能な相互接続素子に加えてDSP論理素子(DSPL)1114を含み得る。IOB1104は、プログラム可能な相互接続素子1111の一例に加えて、たとえば入出力論理素子(IOL)1115の2つの例を含み得る。装置の接続位置は、その目的のために装置に与えられる構成ビットストリームの構成データビットによって制御される。プログラム可能な相互接続は、構成ビットストリームのビットに応じて、プログラム可能な論理で実現される回路ないしはBRAMまたはプロセッサのような他の回路に種々の信号を結合するように用いられる相互接続線を含む接続を可能にする。

0028

図示された実現例では、ダイの中央近くの柱状領域は、構成、クロックおよび他の制御論理に対して用いられる。この柱状域から延びる構成/クロック分布領域1109は、FPGAの幅に渡ってクロックおよび構成信号分配するのに用いられる。図11に示されるアーキテクチャを利用するいくつかのFPGAは、FPGAの大きな部分を占める通常の柱状構造を乱す付加的な論理ブロックを含む。付加的な論理ブロックは、プログラム可能なブロックおよび/または専用論理であり得る。例えば、図11に示されるプロセッサブロックPROC1110は、CLBおよびBRAMのいくつかの柱状域に及ぶ。

0029

図11は、例示的なFPGAアーキテクチャのみを示すよう意図されていることが留意される。柱状域における論理ブロックの数、柱状域の相対的な幅、柱状域の数および順序、柱状域に含まれる論理ブロックの型、論理ブロックの相対的な大きさ、および図11の一番上に含まれる相互接続/論理の実現は、まったく例示的なものである。たとえば、実際のFPGAにおいて、使用者論理の効率的な実現を容易にするために、CLBがどこに現れても、1より多くの隣接するCLBの柱状域が典型的には含まれる。図11の実現化がプログラム可能なリソースを有する集積回路に関連する一方、下記により詳細に説明される回路および方法は、ASICのいかなる型においても実現され得ることは理解されるべきである。

0030

ここで図12を参照して、図11における装置の構成可能な論理素子のブロック図が示される。特に、図12は、簡素化された形式で、図11の構成論理ブロック1102の構成可能な論理素子を示す。図12の実現例において、スライスM1201は、4つの参照表(LUTM)1201A〜1401Dを含み、各々は、6つのLUTデータ入力端子A1〜A6、B1〜B6、C1〜C6およびD1〜D6によって駆動され、2つのLUT出力信号O5およびO6を与える。LUT1201A〜1201DからのO6出力端子は、スライス出力端子A〜Dをそれぞれ駆動する。LUTデータ入力信号は、入力多重化装置を介してFPGAの相互接続構造によって供給され、入力多重化装置は、プログラム可能な相互接続素子1211によって実現され得、LUT出力信号もまた、相互接続構造に供給される。スライスMはまた、出力端子AMUX〜DMUXを駆動する出力選択多重化装置1211A〜1211Dと、メモリ素子1202A〜1202Dのデータ入力端子を駆動する多重化装置1212A〜1212Dと、結合多重化装置1216、1218および1219と、バウンス多重化装置回路1222〜1223と、反転器1205および多重化装置1206(これらは合わさって入力クロック経路上で選択的な反転を与える)によって表わされる回路と、多重化装置1214A〜1214D、1215A〜1215D、1220〜1221および排他的ORゲート1213A〜1213Dを有する桁上げ論理とを含む。これらの素子のすべては、図12に示されるように共に結合される。選択入力は、図12に表わされる多重化装置に対して示されていないが、構成メモリセルによって制御される。つまり、構成メモリセルに記憶される構成ビットストリームの構成ビットは、多重化装置に正しい入力を選択させるために多重化装置の選択入力に結合される。これらの構成メモリセルは、よく知られているため、明確化のため、ここで選択された他の図とともに図12からも省略されている。

0031

図示された実現例では、各メモリ素子1202A〜1202Dは、同期または非同期フリップフロップまたはラッチとして機能するようにプログラムされ得る。同期および非同期の機能間の選択は、同期/非同期の選択回路1203をプログラムすることによって、スライスのすべての4つのメモリ素子に対してなされる。S/R(セット/リセット)入力信号がセット機能を与えるようにメモリ素子がプログラムされる場合、REV入力端子はリセット機能を与える。S/R入力信号がリセット機能を与えるようにメモリ素子がプログラムされる場合、REV入力端子はセット機能を与える。メモリ素子1202A〜1202Dは、クロック信号CKによってクロックされ、当該クロック信号は、たとえば広域クロック網または相互接続構造によって与えられ得る。そのようなプログラム可能なメモリ素子は、FPGA設計の分野においてよく知られている。各メモリ素子1202A〜1202Dは、登録された出力信号AQ〜DQを相互接続構造に与える。各LUT1201A〜1201Dは、2つの出力信号O5およびO6を与えるため、LUTは、5つの共有される入力信号(IN1〜IN5)を有する2つの5入力LUTとして、または入力信号IN1〜IN6を有する1つの6入力LUTとして機能するように構成され得る。

0032

図12の実現例において、各LUTM1201A〜1201Dは、いくつかのモードのどれでも機能し得る。参照表のモードにおいて、各LUTは、入力多重化装置を介してFPGA相互接続構造によって供給される6つのデータ入力信号IN1〜IN6を有する。64個のデータ値の1つは、信号IN1〜IN6の値に基づいて、構成メモリセルからプログラム可能に選択される。RAMモードでは、各LUTは、共有アドレスを有する単一の64ビットRAMまたは2つの32ビットRAMとして機能する。RAM書き込みデータは、入力端子DI1を介して(LUT1201A〜1201Cに対する多重化装置1217A〜1217Cを介して)64ビットRAMに供給されるか、入力端子DI1およびDI2を介して2つの32ビットRAMに供給される。LUTのRAMにおけるRAM書き込み動作は、多重化装置1206からクロック信号CKによって制御されるとともに、多重化装置1207から書き込み可能化信号WENによって制御され、これらはクロック可能化信号CEまたは書き込み可能化信号WEのいずれかを選択的に通し得る。シフトレジスタモードでは、各LUTは、単一の32ビットシフトレジスタを生成するために、2つの16ビットシフトレジスタとして、または直列に結合された2つの16ビットシフトレジスタで機能する。シフトイン信号は、入力端子DI1およびDI2の一方または両方を介して供給される。16ビットおよび32ビットのシフトアウト信号は、LUT出力端子を通じて与えられ得、32ビットのシフトアウト信号もまた、LUT出力端子MC31を介してより直接的に与えられ得る。LUT1201Aの32ビットシフトアウト信号MC31もまた、出力選択多重化装置1211DおよびCLE出力端子DMUXを介して、シフトレジスタの連鎖のために一般相互接続構造に供給され得る。したがって、上記で説明された回路および方法は、図11および12の装置のような装置または他の適切な装置において実現され得る。

0033

ここで図13を参照して、フロー図は、集積回路において入出力回路を実現する方法を示す。特に、入出力パッドは、ブロック1302において与えられる。入出力パッドがブロック1304で入力パッドとして実現される場合、共通モード電圧は、入出力パッドに結合される。入出力パッドがブロック1306で出力パッドとして実現される場合、基準電圧は、入出力パッドに結合される。

0034

ここで図14を参照して、フロー図は、集積回路において入出力回路を実現する他の方法を示す。入出力パッドは、ブロック1402で集積回路において与えられる。ブロック1404において、入出力パッドが入力パッドとして実現されるか出力パッドとして実現されるかが判定される。入出力パッドがブロック1406で入力パッドとして実現される場合、共通モード電圧は、入出力パッドに結合される。入出力パッドがブロック1408で出力パッドとして実現される場合、基準電圧は、入出力パッドに結合される。

0035

ここで図15を参照して、フロー図は、複数の入出力回路を有する集積回路を実現する方法を示す。複数の入出力パッドは、ブロック1502で集積回路において与えられる。ブロック1504において、入出力パッドが入力パッドとして実現されるか出力パッドとして実現されるかが判定される。複数の入出力パッドの各々を入力パッドまたは出力パッドのいずれかとして構成するための構成データは、ブロック1506で集積回路にダウンロードされる。その後、ブロック1508で、入出力パッドが入力として実現されるかどうかが判定される。もし実現されれば、入出力パッドがブロック1510で構成データを用いて入力パッドとして実現される場合、共通モード電圧は入出力パッドに結合される。もし実現されなければ、入出力パッドがブロック1512で構成データを用いて出力パッドとして実現される場合、基準電圧は入出力パッドに結合される。その後、ブロック1514で、さらなる入出力パッドが構成されるかどうかが判定される。その後、ブロック1516で、複数の入出力パッドおよび入力パッドまたは出力パッドのいずれかを用いて、回路が作動される。

0036

図13〜15の方法の種々の素子は、記載された図1〜12の回路を用いて、またはいくつかの他の適した回路を用いて、実現され得る。方法の具体的な素子が記載されるが、方法の付加的な素子または当該素子に関連した付加的な詳細は、図1〜13の開示に従って実現され得ることが理解されるべきである。

0037

ここに記載される例示は、次のものを含む。
集積回路で実現される入出力回路が記載される。入出力回路は、第1の入出力パッドと、第1の入出力パッドに結合される電圧制御回路とを備え、電圧制御回路は、第1の入出力パッドが入力パッドとして実現されたとき、第1の入出力パッドの電圧を第1の電圧で設定し、第1の入出力パッドが出力パッドとして実現されたとき、第1の入出力パッドの電圧を第2の電圧で設定する。

0038

次の1以上のものも適用し得る。電圧制御回路は、第1の入出力パッドが入力パッドとして実現されたとき、共通モード電圧を第1の入出力パッドに結合し得る。共通モード電圧は、プログラム可能な共通モード電圧であり得る。電圧制御回路は、共通モード電圧を設定するための可変抵抗を有する抵抗分割器回路を含み得る。入出力回路はさらに、第2の入出力パッドを含み得、第2の入出力パッドは、電圧制御回路に結合される。入出力回路はさらに、第1の入出力パッドおよび第2の入出力パッドに結合される入力バッファを含み得る。入出力回路はさらに、入力バッファの出力ノードに結合されるCML−CMOS回路を含み得る。

0039

電圧制御回路は、共通モード電圧に結合される第1のスイッチを含み得、第1のスイッチは、第1の入出力パッドが入力パッドとして実現されたとき、共通モード電圧を第1の入出力パッドに結合可能にし、電圧制御回路は、さらに、基準電圧に結合される第2のスイッチを含み得、第2のスイッチは、第1の入出力パッドが出力パッドとして実現されたとき、基準電圧を第1の入出力パッドに結合させる。

0040

次の1以上のものも適用し得る。第1のスイッチは、第1のメモリ素子によって制御され得、第2のスイッチは、第2のメモリ素子によって制御され得る。入出力回路はさらに、第2の入出力パッドを含み得、第2の入出力パッドは、第2の入出力パッドが入力パッドとして実現されたとき、共通モード電圧に結合される。

0041

集積回路において入出力回路を実現する方法が開示される。当該方法は、第1の入出力パッドを与えることと、第1の入出力パッドが入力パッドとして実現されたとき、共通モード電圧を第1の入出力パッドに結合させることと、第1の入出力パッドが出力パッドとして実現されたとき、基準電圧を第1の入出力パッドに結合させることとを含む。

0042

次の1以上のものも適用し得る。共通モード電圧を第1の入出力パッドに結合させることは、プログラム可能な共通モード電圧を結合させることを含み得る。共通モード電圧または基準電圧を結合することは、少なくとも1つのメモリ素子のデータに基づき得る。上記方法はさらに、第2の入出力パッドを与えることを含み得、第2の入出力パッドが入力パッドとして実現されたとき、第2の入出力パッドは、共通モード電圧に結合される。

0043

しかしながら、集積回路において入出力回路を実現するための新たな方法および装置が記載されていることは評価され得る。開示された方法および装置を組み込む多くの代替案および等価物の存在が見られることは、この分野の当業者によって評価される。その結果、発明は上述した例に制限されず、次の特許請求の範囲によってのみ制限される。

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