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技術 構成可能な通信制御装置

出願人 エーティーアイ・テクノロジーズ・ユーエルシー
発明者 ナタ―レバルビエロゴードンチャルク
出願日 2013年12月18日 (7年10ヶ月経過) 出願番号 2015-548127
公開日 2016年2月25日 (5年8ヶ月経過) 公開番号 2016-506151
状態 特許登録済
技術分野 情報転送方式 通信制御
主要キーワード 低周波モード PI制御装置 単位間隔 内部パイプ フライト中 GPUコア リンク幅 ビット送信データ
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2016年2月25日)のものです。
また、この項目は機械的に抽出しているため、正しく解析できていない場合があります

図面 (9)

課題・解決手段

通信制御装置は、物理インタフェースと、内部送受信回路と、を含む。物理インタフェースは、通信媒体に接続するためのポートと、入力と、出力と、を有し、第1のデータビットシーケンスを入力から受信して、第1のデータビットのシーケンスをポートに送信し、第2のデータビットのシーケンスをポートから受信して、前記第2のデータビットのシーケンスを出力に伝達するように動作する。内部送受信回路は、物理インタフェースに接続されており、第1の複数のシンボル低周波モードにおける第1のレートで伝達し、第2の複数のシンボルを低遅延モードにおける第2のレートで伝達するための内部アーキテクチャを有しており、第1の複数は第2の複数よりも大きい数であり、第2のレートは第1のレートよりも高い。

概要

背景

様々な通信プロトコルは、通信媒体に接続された物理インタフェースサポートし、プロトコルに従って動作する。例えば、PCIExpress(PCIE)標準は、かかる通信用の特定のプロトコルを記述する。PCIE標準は、既存のPCIプログラミング概念を使用するPCI標準を拡張したものである。PCIE標準に従って、様々なPCIE互換リクエスタとPCIE互換システムコンプリータ(completer)との間でパケット転送される。周知のように、PCIE標準は、リンクを、2つのポートとそれらの相互接続レーン集合として記述し、リンクは、2つの構成要素間のデュアルシンプレックス通信経路である。PCIE標準は、レーンを、1組の差動信号対(1対の送信用および1対の受信用)としてさらに記述し、N倍のリンクは、N個のレーンから構成されている。例えば、1秒あたり2.5ギガ転送(GT/秒)データレートで動作する16倍のリンクは、各方向において40ギガビット/秒のアグリゲートな生(raw)帯域幅を表す。PCIE標準は、1倍、2倍、4倍、8倍、12倍、16倍および32倍のリンクに対する動作を記述する。

PCIE標準は、8ビット(b)/10b符号化(8ビットを10ビットに符号化)を用いた10ビット量シンボルと、128b/130b符号化(2ビットの同期ヘッダと128ビットのペイロード)を用いた8ビット量のシンボルとを記述する。また、PCIE標準は、シンボル時間を、シンボルをレーンに置くための期間(8b/10b符号化を使用する場合には単位間隔の10倍、128b/130b符号化を使用する場合には単位間隔の8倍)として記述する。さらに、PCIE標準は、単位間隔を、ソースクロックの全ての意図的な周波数変調を無視できるほど十分な長期の時間間隔に亘って、ビット当たりの時間間隔を平均することによって測定された値として記述する。

PCIE互換システムが各リンクを初期化すると、リンクは、サポートされたデータレートのうち1つのデータレートで動作する。PCIE1.0a標準は、生帯域幅の秒ごとに、レーンごとに、方向ごとに、2.5ギガビットの実効データレートを指定する。PCIE2.0標準は、生帯域幅の秒ごとに、レーンごとに、方向ごとに、5.0ギガビットの実効データレートを指定する。PCIE3.0標準は、生帯域幅の秒ごとに、レーンごとに、方向ごとに、8.0ギガビットの実効データレートを指定する。また、将来のPCIE4.0標準では、生帯域幅の秒ごとに、レーンごとに、方向ごとに、16.0ギガビットの実効データレートを指定すると予想される。PCIE標準の将来バージョンでは、指定されるデータレートが継続して向上すると考えられる。例えば、PCIE標準は、歴史的に、メジャーバージョンごと(通常、3〜4年ごと)にPCIE帯域幅を倍増してきた。

PCIE標準などの通信標準は、増加するデータレートを指定し続けるので、関連する通信制御装置の設計がますます困難になるであろう。

概要

通信制御装置は、物理インタフェースと、内部送受信回路と、を含む。物理インタフェースは、通信媒体に接続するためのポートと、入力と、出力と、を有し、第1のデータビットシーケンスを入力から受信して、第1のデータビットのシーケンスをポートに送信し、第2のデータビットのシーケンスをポートから受信して、前記第2のデータビットのシーケンスを出力に伝達するように動作する。内部送受信回路は、物理インタフェースに接続されており、第1の複数のシンボルを低周波モードにおける第1のレートで伝達し、第2の複数のシンボルを低遅延モードにおける第2のレートで伝達するための内部アーキテクチャを有しており、第1の複数は第2の複数よりも大きい数であり、第2のレートは第1のレートよりも高い。

目的

いくつかの実施形態では、以下に開示する通信制御装置は、物理インタフェースの出力に接続された入力と、データビットのシーケンスに応じて、第1の複数のデータビットを低周波モードにおける第1のレートで提供し、第2の複数のデータビットを低遅延モードにおける第2のレートで提供する

効果

実績

技術文献被引用数
1件
牽制数
1件

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請求項1

通信媒体(550)に接続するためのポートと、出力と、を有する物理インタフェース(540)であって、データビットシーケンスを前記出力に提供するために、プロトコルに従って動作する物理インタフェース(540)と、前記物理インタフェース(540)の前記出力に接続された入力と、前記データビットのシーケンスに応じて、第1の複数のデータビットを低周波モードにおける第1のレートで提供し、第2の複数のデータビットを低遅延モードにおける第2のレートで提供するための出力と、を有する直並列変換器(560)であって、前記第1の複数は前記第2の複数よりも大きな数であり、前記第2のレートは前記第1のレートよりも高い、直並列変換器(560)と、前記直並列変換器(560)の前記出力に接続された入力と、出力と、を有する受信ブロック(570)と、を備える、通信制御装置(500)。

請求項2

前記プロトコルは、PeripheralComponentInterconnectExpress(PCIE)標準として知られる標準を含む、請求項1に記載の通信制御装置(500)。

請求項3

前記ポートは、16のPCIEデータレーンを含む、請求項2に記載の通信制御装置(500)。

請求項4

前記第1の複数のビットは、第3の複数のPCIEシンボルを含む、請求項2に記載の通信制御装置(500)。

請求項5

前記直並列変換器(560)は、8b/10b符号化および128b/130b符号化のうち選択された一方を用いて、前記第3の複数のPCIEシンボルを形成する、請求項4に記載の通信制御装置(500)。

請求項6

前記通信制御装置(500)は、入力および出力を有する並直列変換器(530)と、リンク制御装置(580)と、をさらに含み、前記物理インタフェース(540)は、前記並直列変換器(530)の前記出力に接続された入力をさらに有し、前記直並列変換器(560)は、出力をさらに有し、前記リンク制御装置(580)は、前記直並列変換器(560)の前記出力に接続された入力と、前記並直列変換器(530)の前記入力に接続された出力と、をさらに有し、前記リンク制御装置(580)は、リンク速度を決定するために、前記並直列変換器(530)、物理インタフェース(540)および直並列変換器(560)を制御することと、前記リンク速度に応じて前記第1のレートおよび前記第2のレートを判断することと、を行うように構成されている、請求項1に記載の通信制御装置(500)。

請求項7

前記直並列変換器(560)に接続されたリンク制御装置(580)であって、前記リンク制御装置は、前記低周波モードおよび前記低遅延モードのうち一方を選択するための少なくとも1つのモードレジスタ(582)を含むリンク制御装置(580)をさらに備える、請求項1に記載の通信制御装置(500)。

請求項8

前記少なくとも1つのモードレジスタ(582)は、対応する複数のリンク速度ごとに、前記低周波モードおよび前記低遅延モードのうち一方を選択するための複数のモードレジスタを含む、請求項7に記載の通信制御装置(500)。

請求項9

前記受信ブロック(570)の前記出力に接続された入力と、ポートと、を有するクライアントインタフェース(510)をさらに備える、請求項1に記載の通信制御装置(500)。

請求項10

入力と、複数のシンボルのシーケンスと、を提供するための入力及び出力を有する送信ブロック(520)と、前記送信ブロック(520)の前記出力に接続された入力と、前記複数のシンボルのシーケンスに応じて、第1の複数のデータビットを低周波モードにおける第1のレートで提供し、第2の複数のデータビットを低遅延モードにおける第2のレートで提供するための出力と、を有する並直列変換器(530)であって、前記第1の複数は前記第2の複数よりも大きな数であり、前記第2のレートは前記第1のレートよりも高い、並直列変換器(530)と、前記並直列変換器(530)の前記出力に接続された入力と、通信媒体(550)へ接続するためのポートと、を有する物理インタフェース(540)であって、データビットのシーケンスを提供するために、プロトコルに従って動作するように構成された物理インタフェース(540)と、を備える、通信制御装置(500)。

請求項11

前記プロトコルは、PeripheralComponentInterconnectExpress(PCIE)標準として知られる標準を含む、請求項10に記載の通信制御装置(500)。

請求項12

前記ポートは、16のPCIEデータレーンを含む、請求項11に記載の通信制御装置(500)。

請求項13

前記第1の複数のビットは、第3の複数のPCIEシンボルを含む、請求項11に記載の通信制御装置(500)。

請求項14

前記並直列変換器(530)は、8b/10b符号化および128b/130b符号化のうち選択された一方を用いて、前記第1の複数のデータビットおよび第2の複数のデータビットのうち一方を前記物理インタフェースに提供する、請求項13に記載の通信制御装置(500)。

請求項15

前記通信制御装置(500)は、入力および出力を有する直並列変換器(560)と、リンク制御装置(580)と、をさらに含み、前記物理インタフェース(540)は、前記直並列変換器(560)の前記入力に接続された出力をさらに有し、前記並直列変換器(530)は、出力をさらに有し、前記リンク制御装置(580)は、前記送信ブロックと前記並直列変換器(530)との間にさらに接続されており、前記リンク制御装置(580)は、リンク速度を決定するために、前記並直列変換器(530)、物理インタフェース(540)および直並列変換器(560)を制御することと、前記リンク速度に応じて前記第1のレートおよび前記第2のレートを判断することと、を行うように構成されている、請求項10に記載の通信制御装置(500)。

請求項16

前記並直列変換器(530)に接続されたリンク制御装置(580)であって、前記リンク制御装置(570)は、前記低周波モードおよび前記低遅延モードのうち一方を選択するための少なくとも1つのモードレジスタ(582)を含むリンク制御装置(580)をさらに備える、請求項10に記載の通信制御装置(500)。

請求項17

前記少なくとも1つのモードレジスタ(582)は、対応する複数のリンク速度ごとに、前記低周波モードおよび前記低遅延モードのうち一方を選択するための複数のモードレジスタを含む、請求項16に記載の通信制御装置(500)。

請求項18

前記送信ブロック(520)の前記入力に結合された出力と、ポートと、を有するクライアントインタフェース(510)をさらに備える、請求項10に記載の通信制御装置(500)。

請求項19

通信媒体(550)に接続するためのポートと、入力と、出力と、を有する物理インタフェース(540)であって、第1のデータビットのシーケンスを前記入力から受信して、前記第1のデータビットのシーケンスを前記ポートに送信し、第2のデータビットのシーケンスを前記ポートから受信して、前記第2のデータビットのシーケンスを前記出力に伝達するために、プロトコルに従って動作するように構成された物理インタフェース(540)と、前記物理インタフェース(540)の前記入力および前記出力に接続された内部送受信回路であって、第1の複数のシンボルを低周波モードにおける第1のレートで伝達し、第2の複数のシンボルを低遅延モードにおける第2のレートで伝達するための内部アーキテクチャを有する内部送受信回路であって、前記第1の複数は前記第2の複数よりも大きな数であり、前記第2のレートは前記第1のレートよりも高い、内部送受信回路と、を備える、通信制御装置(500)。

請求項20

前記プロトコルは、PeripheralComponentInterconnectExpress(PCIE)標準として知られる標準を含む、請求項19に記載の通信制御装置(500)。

請求項21

前記ポートは、16のPCIEデータレーンを含む、請求項19に記載の通信制御装置(500)。

請求項22

前記第1の複数のシンボルは、複数のPCIEシンボルを含む、請求項19に記載の通信制御装置(500)。

請求項23

前記内部送受信回路は、8b/10b符号化および128b/130b符号化のうち選択された一方を用いて、前記複数のPCIEシンボルを形成する、請求項22に記載の通信制御装置(500)。

請求項24

前記内部送受信回路は、入力および出力を有する並直列変換器(530)と、入力および出力を有する直並列変換器(560)と、リンク制御装置(580)と、を含み、前記物理インタフェース(540)は、前記並直列変換器(530)の前記出力に接続された入力と、前記直並列変換器(560)の前記入力に接続された出力と、をさらに有し、前記リンク制御装置(580)は、前記直並列変換器(560)の前記出力に接続された入力と、前記並直列変換器(530)の前記入力に接続された出力と、をさらに有し、前記リンク制御装置(580)は、リンク速度を決定するために、前記並直列変換器(530)、前記物理インタフェース(540)および前記直並列変換器(560)を制御することと、前記リンク速度に応じて前記第1のレートおよび前記第2のレートを判断することと、を行うように構成されている、請求項19に記載の通信制御装置(500)。

請求項25

前記内部送受信回路は、前記低周波モードおよび前記低遅延モードのうち一方を選択するための少なくとも1つのモードレジスタ(582)を含むリンク制御装置(580)を備える、請求項19に記載の通信制御装置(500)。

請求項26

前記少なくとも1つのモードレジスタ(582)は、対応する複数のリンク速度ごとに、前記低周波モードおよび前記低遅延モードのうち一方を選択するための複数のモードレジスタを含む、請求項25に記載の通信制御装置(500)。

請求項27

前記内部送受信回路は、ポートを有するクライアントインタフェース(510)を含む、請求項19に記載の通信制御装置(500)。

請求項28

通信制御装置(500)が低周波モードで動作している場合に、第1の複数のデータビットを第1のレートで提供することと、前記通信制御装置(500)が低遅延モードで動作している場合に、第2の複数のデータビットを第2のレートで提供することであって、前記第1の複数は前記第2の複数よりも大きな数であり、前記第2のレートは前記第1のレートよりも高い、ことと、を含む方法。

請求項29

データビットのシーケンスを通信媒体(550)から受信することと、前記通信制御装置(500)を前記低周波モードまたは前記低遅延モードで動作させるか否かを判断することと、をさらに含む、請求項28に記載の方法。

請求項30

前記第1の複数のデータビットを前記低遅延モードで、前記第2の複数のデータビットを前記低周波モードで、クライアントインタフェース(510)に出力すること、をさらに含む、請求項28に記載の方法。

請求項31

前記第1の複数のデータビットを前記第1のレートで提供することは、前記第1の複数のデータビットを前記第1のレートで直並列変換器(560)から受信ブロック(570)に提供することを含む、請求項30に記載の方法。

請求項32

前記通信制御装置(500)のリンク速度を決定すること、をさらに含む、請求項28に記載の方法。

請求項33

前記リンク速度に応じて、前記第1のレートおよび前記第2のレートを判断すること、をさらに含む、請求項32に記載の方法。

請求項34

物理インタフェース(540)を有する通信制御装置(500)であって、前記通信制御装置(500)と、前記物理インタフェース(540)に接続された内部送受信回路とは、第1の複数のシンボルを低周波モードにおける第1のレートで伝達し、第2の複数のシンボルを低遅延モードにおける第2のレートで伝達するための内部アーキテクチャを有する、通信制御装置(500)であって、前記第1の複数は前記第2の複数よりも大きな数であり、前記第2のレートは前記第1のレートよりも高い、通信制御装置(500)と、前記通信制御装置(500)の前記物理インタフェース(540)に接続された通信媒体(150,160,170/510)と、前記通信媒体(150,160,170/510)に接続された装置(140)と、を備える、通信ステム(100)。

請求項35

クライアント(230,260)をさらに含み、前記通信制御装置(500)は、前記内部送受信回路と前記クライアント(230,260)との間に接続されたクライアントインタフェース(510)をさらに含む、請求項34に記載の通信システム(100)。

請求項36

前記通信制御装置(500)および前記装置(140)は、PeripheralComponentInterconnectExpress(PCIE)標準として知られる標準に従って動作する、請求項34に記載の通信システム(100)。

請求項37

前記第1の複数のシンボルは、複数のPCIEシンボルを含む、請求項36に記載の通信システム(100)。

請求項38

前記内部送受信回路は、8b/10b符号化および128b/130b符号化のうち選択された一方を用いて、前記複数のPCIEシンボルを形成する、請求項37に記載の通信システム(100)。

請求項39

前記内部送受信回路は、入力および出力を有する並直列変換器(530)と、入力および出力を有する直並列変換器(560)と、リンク制御装置(580)と、を含み、前記物理インタフェース(540)は、前記並直列変換器(530)の前記出力に接続された入力と、前記直並列変換器(560)の前記入力に接続された出力と、をさらに有し、前記リンク制御装置(580)は、前記直並列変換器(560)の前記出力に接続された入力と、前記並直列変換器(530)の前記入力に接続された出力と、をさらに有し、前記リンク制御装置(580)は、リンク速度を決定するために、前記並直列変換器(530)、前記物理インタフェース(540)および前記直並列変換器(560)を制御することと、前記リンク速度に応じて前記第1のレートおよび前記第2のレートを判断することと、を行うように構成されている、請求項34に記載の通信システム(100)。

技術分野

0001

(関連出願の相互参照
本願は、2012年12月21日に出願された米国出願第13/723,960号の利益を主張し、その内容が参照により本明細書に組み込まれる。

0002

本開示は、概して、通信制御装置に関し、より詳細には、構成可能な通信制御装置に関する。

背景技術

0003

様々な通信プロトコルは、通信媒体に接続された物理インタフェースサポートし、プロトコルに従って動作する。例えば、PCIExpress(PCIE)標準は、かかる通信用の特定のプロトコルを記述する。PCIE標準は、既存のPCIプログラミング概念を使用するPCI標準を拡張したものである。PCIE標準に従って、様々なPCIE互換リクエスタとPCIE互換システムコンプリータ(completer)との間でパケット転送される。周知のように、PCIE標準は、リンクを、2つのポートとそれらの相互接続レーン集合として記述し、リンクは、2つの構成要素間のデュアルシンプレックス通信経路である。PCIE標準は、レーンを、1組の差動信号対(1対の送信用および1対の受信用)としてさらに記述し、N倍のリンクは、N個のレーンから構成されている。例えば、1秒あたり2.5ギガ転送(GT/秒)データレートで動作する16倍のリンクは、各方向において40ギガビット/秒のアグリゲートな生(raw)帯域幅を表す。PCIE標準は、1倍、2倍、4倍、8倍、12倍、16倍および32倍のリンクに対する動作を記述する。

0004

PCIE標準は、8ビット(b)/10b符号化(8ビットを10ビットに符号化)を用いた10ビット量シンボルと、128b/130b符号化(2ビットの同期ヘッダと128ビットのペイロード)を用いた8ビット量のシンボルとを記述する。また、PCIE標準は、シンボル時間を、シンボルをレーンに置くための期間(8b/10b符号化を使用する場合には単位間隔の10倍、128b/130b符号化を使用する場合には単位間隔の8倍)として記述する。さらに、PCIE標準は、単位間隔を、ソースクロックの全ての意図的な周波数変調を無視できるほど十分な長期の時間間隔に亘って、ビット当たりの時間間隔を平均することによって測定された値として記述する。

0005

PCIE互換システムが各リンクを初期化すると、リンクは、サポートされたデータレートのうち1つのデータレートで動作する。PCIE1.0a標準は、生帯域幅の秒ごとに、レーンごとに、方向ごとに、2.5ギガビットの実効データレートを指定する。PCIE2.0標準は、生帯域幅の秒ごとに、レーンごとに、方向ごとに、5.0ギガビットの実効データレートを指定する。PCIE3.0標準は、生帯域幅の秒ごとに、レーンごとに、方向ごとに、8.0ギガビットの実効データレートを指定する。また、将来のPCIE4.0標準では、生帯域幅の秒ごとに、レーンごとに、方向ごとに、16.0ギガビットの実効データレートを指定すると予想される。PCIE標準の将来バージョンでは、指定されるデータレートが継続して向上すると考えられる。例えば、PCIE標準は、歴史的に、メジャーバージョンごと(通常、3〜4年ごと)にPCIE帯域幅を倍増してきた。

0006

PCIE標準などの通信標準は、増加するデータレートを指定し続けるので、関連する通信制御装置の設計がますます困難になるであろう。

図面の簡単な説明

0007

いくつかの実施形態による通信ファブリックを形成するブロック図である。
いくつかの実施形態によるコンピュータシステムを形成するブロック図である。
いくつかの実施形態による、図2グラフィックスプロセッサ実装するのに使用され得るグラフィックスプロセッサを形成するブロック図である。
いくつかの実施形態による、図2サウスブリッジを実装するのに使用され得るサウスブリッジを形成するブロック図である。
いくつかの実施形態による、図2のPCIE制御装置の何れかを実装するのに使用され得る通信制御装置を形成するブロック図である。
いくつかの実施形態による図5の通信制御装置の送信ブロックの動作の理解に有用なタイミング図である。
いくつかの実施形態による図5の通信制御装置の受信ブロックの動作の理解に有用なタイミング図である。
いくつかの実施形態による、図5の通信制御装置を構成するための方法のフロー図である。

実施例

0008

以下の記述では、異なる図面における同一符号の使用は、同様または同一の項目を示している。特に断りのない限り、「結合された(coupled)」という用語およびその関連した動詞形態は、当該技術分野で周知の手段による直接的な電気接続および間接的な電気接続の両方を含み、特に断りのない限り、直接的な電気接続の任意の記述は、間接的な電気接続の適切な形態を用いた代替的な実施形態も意味する。

0009

通信制御装置は、通常、クライアントインタフェースと物理インタフェースとの間に接続された、受信回路および送信回路を含む。通信制御装置は、通信媒体への接続用のポートを有し、データビットシーケンスを用いてシンボルを形成するプロトコル(例えば、PCIE標準プロトコルなど)に従って動作する。PCIEシンボルは、8b/10b符号化方式または128b/130b符号化方式の何れかを用いて形成され得る。ポートは、例えば、最大で16のPCIEデータレーンを有するリンクに接続するが、最大のサポートされるリンク幅は、異なる実施形態で変わる。

0010

いくつかの実施形態では、以下に開示する通信制御装置は、物理インタフェースの出力に接続された入力と、データビットのシーケンスに応じて、第1の複数のデータビットを低周波モードにおける第1のレートで提供し、第2の複数のデータビットを低遅延モードにおける第2のレートで提供するための出力と、を有する直並列変換器(deserializer)を含む。ここで、第1の複数は、第2の複数よりも大きな数であり、第2のレートは、第1のレートよりも高い。また、通信制御装置は、直並列変換器の出力に接続された入力を有する受信ブロックを有する。いくつかの実施形態では、通信制御装置は、入力と、複数シンボルのシーケンスを提供するための出力と、を有する送信ブロックを含む。通信制御装置は、送信ブロックの出力に接続された入力と、複数シンボルのシーケンスに応じて、第1の複数のデータビットを低周波モードにおける第1のレートで提供し、第2の複数のデータビットを低遅延モードにおける第2のレートで提供するための出力と、を有する並直列変換器(serializer)を含む。ここで、第1の複数は、第2の複数よりも大きな数であり、第2のレートは、第1のレートよりも高い。いくつかの実施形態では、通信制御装置は、低周波モードおよび低遅延モードの何れか一方を選択するための少なくとも1つのモードレジスタを有するリンク制御装置などの制御ブロックを含む。

0011

従って、通信制御装置は、自身の内部アーキテクチャを動的に変更して、異なる設計制約ニーズについてより適切に対応できる。また、当初は1つの標準(PCIE3.0など)に対して設計された通信制御装置を、再設計することなく、新しく、より高速な標準(PCIE 4.0など)に対して容易に適合できる。

0012

図1は、いくつかの実施形態による通信ファブリック100を形成するブロック図である。例えば、通信ファブリック100は、1組のPCIE互換構成要素を相互接続するポイントツーポイントリンクから構成されたPCIE互換ファブリックであってもよく、以下の説明では、通信ファブリック100をPCIEのコンテキストで説明する。いくつかの実施形態では、通信ファブリック100は、例えば、HyperTransport(HT)プロトコルなどの他の通信バスプロトコルに従って動作し得ることが理解されよう。通信ファブリック100は、概して、ルートコンプレックス110と、スイッチ120と、スイッチ130と、装置140と、リンク150と、リンク160と、リンク170と、を含む。スイッチ120,130の各々は、少なくとも1つのPCIブリッジ(図示せず)と、各々のリンクを介して、例えば、他のPCIE互換装置(図示せず)に接続するための追加のポートと、を含む。

0013

ルートコンプレックス110は、スイッチ120の上流ポートに接続されたルート入力ポートおよびルート出力ポートの各々を有しており、スイッチ120は、スイッチ130の上流ポートに接続された下流ポートを有している。スイッチ130は、装置140の入力ポートおよび出力ポートに接続された下流ポートを有している。ルートコンプレックス110、スイッチ120、スイッチ130および装置140の各々は、リンク150,160,170のうち対応するものを介して、信号を伝達する。リンク150,160,170の各々は、ファブリック100の構成要素間でパケット内のデータビットを伝達するためのデュアル単方向(dual unidirectional)リンクであり、本明細書で開示する原理は、任意のサポートされるリンク幅に適用される。

0014

動作中、PCIEハードウェア初期化プロセス中に、通信ファブリック100(ルートコンプレックス110、スイッチ120,130および装置140)のエージェントは、動作のレーン幅およびリンク周波数リンク速度)を「ネゴシエートする」ことにより、リンク150,160,170のパラメータを開始する。PCIEエージェント間で通信媒体と直接やりとりする層である物理層において、エージェントは、各エージェントのリンクデータレート能力と、リンク内でのレーン順序付けと、リンク幅と、多重レーンリンク内でレーンにわたってストライプ化されたパケットを組み立て直すためのレーンからレーンへの歪み補正と、を判断するためにリンクトレーニングを開始することによって、ネゴシエーションプロセスを開始する。PCIEエージェントは、リンクに沿った全てのエージェントが互いに通信する能力を有するように、各レーン上で2.5GT/秒のPCIE1.0aアーキテクチャデータレートで動作することによりトレーニングプロセスを開始する。例えば、装置140は、PCIEの「Ordered Set」トレーニングフィールドを他のPCIEエージェントに提供することにより、装置140のデータレート能力を提供する。

0015

ネゴシエーションプロセスが完了したときに、リンク上のエージェントは、特定のPCIEエージェントに対応するためにデータレートを2.5GT/秒に保持するか否かを判断する。また、リンク上のエージェントは、PCIEの「Recovery state」に遷移して、データレートを、例えば、PCIE3.0の8.0GT/秒レート、または、予期されるPCIE4.0の16.0GT/秒レートに変更し得る。ネゴシエーションプロセス中、エージェントは、リンク数の値、および、有効なリンクの一部であるレーンごとのレーン数の値に同意する。

0016

PCIEのリンク速度および幅のパラメータが確立されると、ルートコンプレックス110は、通常、リンク上でトランザクションを開始する。例えば、ルートコンプレックス110は、要求トランザクション層パケットTLP)を装置140に送信するためのPCIE互換リクエスタとして動作することによって、プログラム化されたI/Oトランザクションを実行する。それに応じて、装置140は、PCIE互換コンプリータとして機能し、完了として知られる応答パケットを提供する。メモリトランザクションなどのいくつかのトランザクションごとに交互に、装置140は、PCIE互換リクエスタとして機能する能力を有し、ルートコンプレックス110は、PCIE互換コンプリータとして機能する能力を有する。

0017

図2は、いくつかの実施形態によるコンピュータシステム200を形成するブロック図である。図2に示す例では、コンピュータシステム200は、プロセッサ可読命令を実行することが可能なPCIE互換コンピュータシステムである。コンピュータシステム200は、概して、中央処理装置(CPU)210と、「ノースブリッジ」220として知られるブリッジ制御装置と、グラフィックスプロセッサ230と、ディスプレイ240と、ダイナミックランダムアクセスメモリDRAM)250と、「サウスブリッジ」260として知られるブリッジ制御装置と、周辺機器のセット270(他の装置のセット272と、キーボード274と、ユニバーサルシリアルバスエージェント276と、フラッシュメモリ278と、を含む)と、を含む。グラフィックスプロセッサ230は、PCIE制御装置232を含み、サウスブリッジ260は、PCIE制御装置262を含む。

0018

CPU210およびノースブリッジ220は、アドレス、データ、制御信号割込み信号例外信号などの様々な信号を伝達する。ノースブリッジ220は、グラフィックスプロセッサ230に接続されている。グラフィックスプロセッサ230は、視覚データユーザーに提供するために、ディスプレイ240に接続されている。ノースブリッジ220は、DRAM250にも接続されている。

0019

サウスブリッジ260およびノースブリッジ220は、例えば、電力管理信号のセットまたはPCIE制御装置262に関連した信号などのように、各ブリッジ220,260の動作状態に関する様々な信号を伝達する。PCIE制御装置262は、PCIEリンクを介して、特定のPCIE互換周辺機器270間のデータビットのストリームも伝達する。サウスブリッジ260は、通常、レガシー装置と通信するためのレガシーPCI制御装置(図示せず)を含む。

0020

動作中、PCIE制御装置232およびPCIE制御装置262は、固有の要求を有する異なるPCIEエージェントとやりとりする。例えば、PCIE制御装置232は、並列処理技術および高帯域幅トランザクションを使用して、グラフィックスバーテックスおよびテクスチャレンダリングするために使用されるPCIEリンクを介して、パケットを伝達する。これらのトランザクションは、必要とされるスループット(例えば、フレームレート)、画像品質(例えば、エイリアス除去)、他のグラフィックス回路との互換性(図示せず)、および、全体的な柔軟性(例えば、複数のディスプレイ240の駆動)のために効率化される。他の動作に対して、PCIE制御装置232は、低周波数および低遅延トランザクションの組み合わせを用いてコマンドを処理するために、PCIEリンクを介してパケットを伝導する。かかるトランザクションに対して、PCIE制御装置232は、グラフィックスプロセッサ230と、ノースブリッジ220と、CPU210と、DRAM250との間でデータを移動させる。例えば、CPU210は、グラフィックスプロセッサ230のリソースに対する低遅延アクセスを要求するアプリケーションを実行して、汎用コンピューティングを実行し、特定の動作でグラフィックスプロセッサ230をサポートする。PCIE制御装置232は、16レーンにネゴシエートされ得るPCIEインタフェース上で動作して、いくつかのデータを2.5GT/秒で伝達するが、ほとんどのデータについては8.0GT/秒で伝達し、近い将来には16.0GT/秒で伝達する。

0021

図3は、いくつかの実施形態による図2のグラフィックスプロセッサ230を実装するために使用され得るグラフィックスプロセッサ300を形成するブロック図である。図3に示す例では、グラフィックスプロセッサ300は、単一チップグラフィック処理装置(GPU)であり、概して、GPUコア310と、メモリ制御装置320と、ハブ330と、PCIEインタフェース340と、ディスプレイ制御装置350と、ディスプレイ制御装置360と、ユニバーサルビデオデコーダ370と、サイドポート380と、を含む。

0022

GPUコア310は、対応するメモリバスに対する信号の複数のセットを伝達するために、メモリ制御装置320に接続されている。メモリ制御装置320は、外部メモリ(図示せず)に接続されている。ハブ330は、メモリ制御装置320と、GPUコア310と、PCIEインタフェース340と、ディスプレイ制御装置350,360と、ユニバーサルビデオデコーダ370と、サイドポート380と、を相互接続している。PCIEインタフェース340は、例えば、ノースブリッジ220とCPU210との間で、専用のPCI Expressリンクを介して、高帯域幅および低遅延データビットのストリームを伝達する。ディスプレイ制御装置350,360、ユニバーサルビデオデコーダ370およびサイドポート380の各々は、対応するバスを介して制御およびデータ信号のセットを伝達するために、各々の周辺機器(図示せず)の双方向ポートに接続された双方向ポートを有する。

0023

動作中、GPU300は、いくつかの内部処理エンジンを使用して大量のグラフィックスデータを処理し、内部処理エンジンの各々は、PCIE制御装置340に対するクライアントとなり得る。高度にパイプライン化されているので、GPU300は、高度にパイプライン化されているので、遅延に対して過度に敏感ではないが、GPU300によって実行される特定の処理シナリオは、低遅延でデータにアクセスする必要のある場合がある。

0024

図4は、いくつかの実施形態による図2のサウスブリッジ260を実装するために使用され得るサウスブリッジ400を形成するブロック図である。サウスブリッジ400は、概して、ホストブリッジ410と、PCIEルートポート420のセットと、ユニバーサルシリアルバス(USB)ポート422のセットと、シリアルアドバンスドテクノロジーアタッチメント(SATA)ポート424のセットと、内部バス440と、PCIブリッジ442と、システム管理バスSMBUS)/電力制御インタフェース(ACPI)制御装置444と、低ピンカウントLPC)制御装置446と、リアルタイムクロックRTC)448と、バス制御装置460と、内部バス470と、周辺機能のセット480(タイマー482と、汎用入力/出力(GPIO)484と、読取り専用メモリ(ROM)制御装置486と、を含む)と、を含む。

0025

ホストブリッジ410は、ノースブリッジ220に接続されたホスト側にポートを有する。ホストブリッジ410は、USBポート422と、SATAポート424と、PCIEルートポート420と、内部バス440と、にも接続されている。USBポート422は、USBバスを介して、USB周辺機器(図示せず)に接続することが可能である。SATAポート424は、SATAバスを介して、SATA周辺機器(図示せず)に接続することが可能である。PCIEルートポート420は、PCIEリンクを介して、対応するPCIE階層に信号を伝達する。

0026

内部バス440は、ホストブリッジ410と、PCIブリッジ442と、SMBUS/ACPI制御装置444と、LPC制御装置446と、の間で信号を伝達する。PCIブリッジ442は、PCIバスを介してレガシーPCI周辺機器(図示せず)の双方向ポートに接続可能な双方向ポートを有する。LPC制御装置446は、LPCバスを介してLPC周辺機器(図示せず)の双方向ポートに接続可能な双方向ポートを有する。SMBUS/ACPI制御装置444は、RTC448およびバス制御装置460に接続されている。RTC448は、水晶発振器クロック信号を受信するための入力を有する。バス制御装置460は、内部バス470を介して、信号を周辺機能480の各々に伝達する。

0027

動作中、サウスブリッジ400は、低速で汎用なコンピュータ周辺機器を備えたコンピュータシステム200の入力/出力、通信および音声機能を管理する。PCIEルートポート420は、図2のPCIE制御装置262の記載に従って動作することに留意されたい。図4に示す例では、コンピュータシステム200内の様々なクライアントは、それぞれ自身の要件を有しており、開始してPCIEアクセスに応答できることを示している。例えば、CPU210は、キャッシュまたはメモリシステムの何れにも存在していないが、PCIEファブリックに接続された装置に記憶されている命令の処理を継続する前に必要とされるデータを要求し得る。CPU210は、データを待って停止し得るので、必要とされるデータに低遅延でアクセスするのが好ましい。

0028

図5は、いくつかの実施形態による図2のPCIE制御装置232,262の何れかを実装するために使用され得る通信制御装置500を形成するブロック図である。通信制御装置500は、概して、クライアントインタフェース510と、送信(TX)ブロック520と、「TXP」と付された並直列変換器530と、物理インタフェース540と、「PCIEリンク」と付された通信媒体550と、「RXP」と付された直並列変換器560と、受信ブロック(RX)570と、モードレジスタ582のセットを含むリンク制御装置(LC)580と、を含む。

0029

クライアントインタフェース510は、クライアント(例えばグラフィックスプロセッサ230またはサウスブリッジ260内のクライアントなど)のポートへの接続用のポートを有する。クライアントインタフェース510は、256ビットデータバスを介して送信ブロック520にも接続されている。送信ブロック520は、256ビット送信データ信号のセットを提供するための出力と、制御信号のセットを受信するための入力と、を有する。並直列変換器530は、256ビット送信データ信号のセットを受信するための入力と、制御信号のセットを受信するための入力と、16ビット送信データ信号のセットを提供するための出力と、を有する。

0030

物理インタフェース540は、16ビット送信データ信号のセットを並直列変換器530から受信するための入力と、制御信号のセットを受信するための入力と、16ビット受信データ信号のセットを提供するための出力と、データビットのセットを通信媒体550を介して伝達するためのポートと、を有する。物理インタフェース540は、ネゴシエートされたリンク速度および選択されたモードに基づき、クロック信号を様々なブロックに提供するための出力のセット(図5に示されていない)も有しており、それに関しては以下で説明する。

0031

直並列変換器560は、16ビット受信データ信号のセットを物理インタフェース540から受信するための入力と、制御信号のセットを受信するための入力と、例えばPCIE順序付けされたセットおよび電気インジケータ(リンクの他方の端部上のPCIE装置がアイドルモードを終了しているという指示など)を含む特殊信号のセットを提供するための出力と、256ビット送信データ信号のセットを提供するための出力と、を有する。受信ブロック570は、制御信号のセットを受信するための入力、および256ビット受信データ信号のセットを直並列変換器560から受信するための入力と、を有しており、256ビットデータバスを介してクライアントインタフェース510に接続されている。

0032

リンク制御装置580は、256ビット送信データ信号を送信ブロック520から受信するための入力と、特殊信号のセットを直並列変換器560から受信するための入力と、256ビット送信データ信号を並直列変換器530に提供するための出力と、制御信号をクライアントインタフェース510、送信ブロック520、並直列変換器530、物理インタフェース540、直並列変換器560および受信ブロック570に提供するための出力と、を有する。

0033

通信制御装置500は、既存のPCIE標準と次世代の標準とを、構成後に再構成する必要なくサポートするように設計されている。図5に示す例では、PCIE制御装置500は、x1、x2、x4、x8、x12およびx16のPCIEリンク幅をサポートする。いくつかの実施形態では、本明細書に記載された原理に従って構築されたPCIE制御装置は、PCIE標準に記載されているような上述のリストに加えて、x32の幅またはx16未満の最大リンク幅を含む、異なる最大PCIEリンク幅をサポートできる。さらに、通信制御装置500は、256ビット幅の内部バスを含んでいるが、異なる実施形態では、異なる内部バスサイズを実装してもよい。PCIE標準の各リビジョンは、以下の表1にリストされた新たなアーキテクチャのバージョン(表1の第1列)を記述している。各PCIEリビジョンは、以前のバージョンよりも高いサポートデータレート(表1の第2列)を記述し、関連したデータ符号化方式(表1の第3列)をサポートデータレートで使用する。例えば、PCIE1.0aおよびPCIE2.0では、8b/10b符号化方式を使用するが、PCIE3.0および4.0では、128b/130b符号化方式を使用することに留意されたい。PCIEサポートデータレートが増加するごとに、送信ブロック520、並直列変換器530、物理インタフェース540、直並列変換器560および受信ブロック570などの機能回路設計周波数目標が増加する場合には、これらの機能回路は、適切な内部タイミング保証するために継続的な再設計が必要となるであろう。

0034

低遅延モード(表1の第4列)では、通信制御装置500は、PCIEレーンごとにPCIEデータの1つのシンボルを、128ビット内部データバスを使用して、実際の動作周波数で処理する。このモードでは、通信制御装置500は、一度に少ないデータを処理するが、より高い処理レートで処理することにより待機時間を低減する。このようにして、通信制御装置500は、クライアントインタフェース510を介して、データをクライアントにより早く返すことができる。

0035

低周波モード(表1の第5列)では、通信制御装置500は、PCIEレーンごとにPCIEデータの2つのシンボルを、拡張された256ビットの内部データバスを使用して、実装の動作周波数(低遅延モードで使用される周波数の半分の周波数)で処理する。

0036

通信制御装置500は、両方のモードを利用可能にすることにより、柔軟性を高める。上述した図2図4では、トランザクションの待機時間が重要となり得る様々なPCIEクライアント(例えば、サウスブリッジ260内のPCIEルートポート420にリクエスタが接続されているPCIEファブリックを介したバッファミストランザクション)を記述している。PCIEでは、待機時間は、PCIE互換リクエスタが要求パケットを提供したときから、PCIE互換コンプリータが肯定応答パケットを提供したときまでの時間で計算される。従って、待機時間は、PCIEファブリックのレベルの増加に伴って増加する。PCIE制御装置(230または262)の固定長内部パイプラインを介した待機時間は、クロックごとに2シンボルを処理する低周波モードで実行する場合に高くなり、この場合、クロックは、クロックごとに1シンボルを処理するパイプラインのレートの半分で実行している。または、待機時間がそれほど重要ではなく、(例えば、グラフィックスプロセッサ230に対して)節電により低周波トランザクション処理がより好ましい、他のPCIEクライアントが存在する。

0037

さらに、通信制御装置500は、低周波モードにおいてバス幅を拡張することにより、再設計の必要なく、新たに現れるPCIE4.0標準との互換性を確実にする。このようにして、通信制御装置500は、表1の第2列に示すデータレートの全てをサポートする機能を有する。例えば、通信制御装置500は、PCIE3.0の8.0GT/秒のデータレートに対して低遅延モードおよび低周波モードの両方をサポートして、コンピュータシステムが、クライアント、PCIEファブリック、および、構成要素を製造した技術の速度に適したモードを選択するのを可能にする。通信制御装置500は、PCIE4.0の16.0GT/秒のデータレートを、合理的な内部クロック周波数を有する拡張された内部バスサイズを使用して、低周波モードでサポートする。低周波モードで動作すると、通信制御装置500が、2.0GHz内部クロックレートで実行することなく、新たなPCIE4.0標準をサポートするのを可能にする。それは、いくつかの実施形態では、再設計なしで行うことができない。このようにして、通信制御装置500は、低PCIEレートに対する低遅延モードと、低周波モードを使用して再設計することなく、既に設計された回路ブロックの新たなPCIE4.0レートへの容易な移行と、を提供する。さらに、通信制御装置500は、動作環境に適合させるために、モードを動的に変更できる。

0038

低周波モードの追加は、制御論理小さな部分を二重にし、データ経路のサイズを2倍にすることによって、回路面積の小さな増加のみで実現できる。しかし、この追加された制御回路および拡張されたデータ経路幅に対する面積ペナルティは、より高い周波数をサポートするために要求され得る特定の回路に対する必要性(例えば、クロックリピータ、余分なバッファなど)を回避することによって、および、より高いクロックレートでのタイミングを満足するために必要な既存の回路マクロのサイズを増やす必要性を回避することによって、相殺される。

0039

いくつかの実施形態では、モードレジスタ582は、利用可能なリンク速度ごとに、通信制御装置500に対する低周波モードまたは低遅延モードを選択する。いくつかの実施形態では、リンク制御装置580は、どのトランザクションもフライト中ではないリンクのアイドル時間中(例えば、レーンが電気的にアイドルである間のPCIEリカバリ速度状態中)に、モードを変更することができるが、他の実施形態では、リンク制御装置580は、モードをいつでも変更することができる。いくつかの実施形態では、他の低周波モードがサポートされ得る。例えば、通信制御装置500は、512ビットバスを用いてクロックサイクルごとに4シンボルまで拡張される低周波モードであって、低遅延モードで使用される速度の4分の1で動作する低周波モードをサポートし得る。

0040

図6は、いくつかの実施形態による図5の通信制御装置500の送信ブロックの動作の理解に有用なタイミング図600である。横軸は、ナノ秒(ns)単位の時間を表し、縦軸は、様々な信号の振幅ボルト単位で表している。タイミング図600は、対象とする4つの波形のうち2セット(低遅延モードのセット610と、低周波モードのセット620)を示している。セット610は「IPコアクロック」と付されたクロックに対する波形612と、「TX_データ」と付された、送信ブロック520によって提供された送信データに対する波形614と、「残りのバイト」と付された波形616と、「TXP_データ」と付された、並直列変換器530によって受信された送信データの波形618と、を含む。セット620は、波形612,614,616,618内の同じ信号に対応する波形622,624,626,628を含む。横軸には、「t1」および「t2」と付された、対象とする2つの特定の時点が示されている。

0041

動作中、低遅延モードでは、物理インタフェース540は、IPコアクロックを、特定の周波数(PCIE3.0データレートに対する1.0GHzクロックなど)で、通信制御装置500の構成要素に提供する。送信ブロック520は、データをクライアントインタフェース510から256ビットデータ経路を介して受信し、256データビットを2つのIPコアクロックサイクルごとにリンク制御装置580に提供する。いくつかの実施形態では、送信ブロック520は、256データビットをIPコアクロックサイクルごとにリンク制御装置580に提供し、当該データは、2つのIPコアクロックサイクルごとに256ビットの平均値に調整される。リンク制御装置580は、IPコアクロックサイクルごとに128データビット(レーンごとに1シンボル)を並直列変換器530に提供する。時間t1の前に、リンク制御装置580は、並直列変換器530に提供するために残された32バイト×8=256ビットを有している。リンク制御装置580は、IPコアクロックの第1のサイクル中に、256データビットの下位128ビットを、拡張された256ビットバスの下位半分(ビット127:0)を介して並直列変換器530に提供し、IPコアクロックの第2のサイクル中に、256データビットの上位128ビットを、拡張された256ビットバスの下位半分(ビット127:0)を介して並直列変換器530に提供する。並直列変換器530は、IPコアクロックの各サイクルの128ビットのデータの総計を、例えば128b/130b符号化方式を用いて、8.0GT/秒のPCIE3.0データレートで16レーンの各々につき1ビットで出力する。

0042

低周波モードでは、物理インタフェース540は、IPコアクロックを、低遅延モードに対する周波数の半分の周波数(例えばPCIE3.0データレートに対する500MHzなど)で通信制御装置500の構成要素に提供する。送信ブロック520は、データをクライアントインタフェース510から256ビットデータ経路を介して受信し、256データビットをリンク制御装置580にIPコアクロックサイクル(このモードでは500MHz)ごとに提供する。リンク制御装置580は、IPコアクロックサイクルごとに256データビット(2シンボル)を並直列変換器530に提供する。時間t1の前に、リンク制御装置580は、並直列変換器530に提供するために残された32バイト×8=256ビットを有している。リンク制御装置580は、IPコアクロックのサイクルごとに、256データビットを、拡張された256ビットバスの両半部(ビット255:0)を介して並直列変換器530に提供する。並直列変換器530は、IPコアクロックの各サイクルの256ビットのデータの総計を、例えば128b/130b符号化方式を用いて、8.0GT/秒PCIE3.0データレートで16レーンの各々につき1ビットで出力する。通信制御装置500を通じた待機時間は、低遅延モードでは、低周波モードにおける長さの半分である。

0043

図7は、いくつかの実施形態による図5の通信制御装置500の受信ブロックの動作の理解に有用なタイミング図700である。横軸は、ns単位の時間を表し、縦軸は、様々な信号の振幅をボルト単位で表している。タイミング図700は、対象とする4つの波形の2つのセット(低遅延モードのセット710と低周波モードのセット720)を示している。セット710は、「受信クロック」と付されたクロックに対する波形712と、IPコアクロックに対する波形714と、「RXP_入力」と付された、直並列変換器560によって収集された受信データに対する波形716と、「RXP_出力」と付された、直並列変換器560によって出力された受信データに対する波形718と、を含む。セット720は、波形622,624,626,628内の同じ信号に対応する波形722,724,726,728を含む。横軸には、t1およびt2と付された、対象とする2つの特定の時点が示されている。

0044

動作中、低遅延モード710では、物理インタフェース540は、受信クロックおよびIPコアクロックの両方を、例えばPCIE3.0データレートに対する1.0GHzなどの特定の周波数で、通信制御装置500の構成要素に提供する。直並列変換器560は、物理インタフェース540から各受信クロックサイクルの128ビットのデータの総計を、例えば128b/130b復号方式を用いて、8.0GT/秒PCIE3.0データレートで16レーンの各々につき1ビットで受信する。直並列変換器560は、各受信クロックサイクルで1つのシンボルを構築するが、2つのシンボルを時間t1のあたりで、拡張された256ビット内部バスを用いて、IPコアクロックの2サイクルごとに受信ブロック570に転送し、そのプロセスをIPコアクロックのサイクルごと(例えば時間t2のあたりなど)に繰り返す。データ有効信号は、受信ブロック570がデータを捕捉しようとしているのはIPコアクロック714のどのクロックエッジかを示すデータとともに送信される。

0045

低周波モード720では、物理インタフェース540は、受信クロックおよびIPコアクロックを、PCIE3.0データレートに対する500MHzなどのように、低遅延モードに対する周波数の半分の周波数で通信制御装置500の構成要素に提供する。直並列変換器560は、物理インタフェース540から各受信クロックサイクルの256ビットのデータの総計を、例えば128b/130b復号方式を用いて、8.0GT/秒PCIE3.0データレートで16レーンの各々につき1ビットで受信する。直並列変換器560は、各受信クロックサイクルで2つのシンボルを構築し、同様に2つのシンボルを時間t1のあたりで、拡張された256ビット内部バスを用いて、IPコアクロックのサイクルごとに受信ブロック570に転送し、そのプロセスをIPコアクロックのサイクルごと(例えば時間t2のあたりなど)に繰り返す。直並列変換器560と受信ブロック570との間の転送は、同じ256ビットの拡張バスを用いて、半分のクロック周波数を用いることに留意されたい。

0046

図8は、いくつかの実施形態による図5の通信制御装置500を構成するための方法800のフロー図である。動作ボックス810は、データビットのシーケンスを通信媒体から受信することを含む。動作ボックス820は、通信制御装置を低周波モードまたは低遅延モードで動作させるか否かを判断することを含む。動作ボックス830は、通信制御装置が低周波モードであるか否かを判断し、データビットのシーケンスの受信に応じて、第1の複数のデータビットを第1のレートで提供することを含む。動作ボックス840は、通信制御装置が低遅延モードであるか否かを判断し、データビットのシーケンスの受信に応じて、第2の複数のデータビットを第2のレートで提供することを含む。第1の複数は第2の複数よりも大きく、第2のレートは第1のレートよりも高い。

0047

低周波モードにおける第1のレートでの第1の複数のデータビットと、低遅延モードにおける第2のレートでの第2の複数のデータビットとを並行してサポート(第1の複数は第2の複数よりも大きな数であり、第2のレートは第1のレートよりも高い)し、且つ、内部データ経路幅の一部または全部をさらに選択的に使用することによって、効率的な低遅延および低周波トランザクションが、例えば、グラフィックスプロセッサ、CPUおよびサウスブリッジの性能要求を満足する。また、例えば、PCIE3.0データレート環境内で動作するように設計された内部アーキテクチャ受信および送信回路は、PCIE4.0データレート環境でも問題なく動作できる。従って、通信制御装置500は、通信標準の向上し続ける機能を利用しながら、再設計の労力、電力消費、および、内部機能回路用シリコン面積を大いに節約する。

0048

図1図5の機能(例えば、通信制御装置232,262,420,500)は、ハードウェアおよびソフトウェアの様々な組合せで実装され得る。ソフトウェア構成要素のいくつかは、少なくとも1つのプロセッサによる実行のためにコンピュータ可読記憶媒体内に記憶され得る。さらに、図8に示す方法は、コンピュータ可読記憶媒体内に記憶された命令であって、少なくとも1つのプロセッサによって実行される命令によって制御され得る。図8に示す動作の各々は、持続性(non−transitory)コンピュータメモリまたはコンピュータ可読記憶媒体内に記憶された命令に対応し得る。様々な実施形態では、持続性コンピュータ可読記憶媒体は、磁気もしくは光ディスク記憶装置、フラッシュメモリなどのソリッドステート記憶装置、または、他の不揮発性メモリ装置もしくは複数の装置を含む。持続性コンピュータ可読記憶媒体上に記憶されたコンピュータ可読命令は、ソースコードアセンブリ言語コード、オブジェクトコード、または、1つ以上のプロセッサによって解釈かつ/もしくは実行可能である他の命令形式であり得る。

0049

さらに、図1図5の機能は、プログラムによって読み取ることができ、図1図5の回路と共に集積回路を製造するために、直接的もしくは間接的に使用可能なデータベースまたは他のデータ構造形式で、コンピュータアクセス可能なデータ構造によって記述または表現され得る。例えば、このデータ構造は、VerilogまたはVHDLなどの高水準設計言語(HDL)におけるハードウェア機能動作レベル記述またはレジスタ転送レベルRTL)記述であり得る。記述は、合成ライブラリからのゲートのリストを含むネットリストを生成するために、記述を合成し得る合成ツールによって読み取られ得る。ネットリストは、図1図5の回路を有する集積回路を含むハードウェアの機能を表すゲートのセットを含む。ネットリストは、次いで、マスクに適用される幾何学形状を記述するデータセットを生成するために配置されてルーティングされ得る。マスクは、次いで、図1図5の集積回路を製造するために様々な半導体製造テップで使用され得る。あるいは、コンピュータアクセス可能記憶媒体上のデータベースは、必要に応じて、ネットリスト(合成ライブラリの有無にかかわらず)もしくはデータセット、または、グラフィックデータシステムGDS)IIデータであり得る。

0050

特定の実施形態について説明してきたが、これらの実施形態に対する様々な修正が当業者には明らかであろう。例えば、図示した例では、コンピュータシステム200、グラフィックスプロセッサ300、サウスブリッジ400および通信制御装置500が、あるアーキテクチャを有するとして説明されているが、いくつかの実施形態では、各々は様々なアーキテクチャを有し得る。また、図示した例では、コンピュータシステム200、グラフィックスプロセッサ300、サウスブリッジ400および通信制御装置500は、PCIE標準のコンテキストで説明されるが、いくつかの実施形態では、各機能は、異なる通信プロトコルを記述する異なる標準のコンテキストで説明され得る。いくつかの実施形態では、コンピュータシステム200は、加速処理装置(APU)、デジタル信号プロセッサ(DSP)などの他のタイプの機能回路を含んでもよく、他のタイプの機能回路は、少なくとも1つの通信制御装置を含んでもよいし含まなくてもよい。また、図1図5の機能回路の各々は、単一の集積回路上で形成されてもよいし、複数の集積回路上で形成されてもよい。

0051

したがって、開示した実施形態の範囲に含まれる、開示した実施形態の全ての修正を包含することが、添付の請求項によって意図される。

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