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技術 圧力センサ装置において用いられるトランジスタ基板およびトランジスタ基板の検査方法

出願人 大日本印刷株式会社
発明者 藤本慎也永江充孝冨野健
出願日 2015年5月29日 (4年1ヶ月経過) 出願番号 2015-110526
公開日 2016年12月28日 (2年6ヶ月経過) 公開番号 2016-223912
状態 特許登録済
技術分野 特定の目的に適した力の測定 力の測定一般
主要キーワード 感圧導電体 感圧体 検査電圧 幾何学的条件 理解のしやすさ 圧力センサ装置 フロート状態 列トランジスタ
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2016年12月28日)のものです。
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図面 (13)

課題

トランジスタ回路端子間の短絡発生箇所を容易に特定することができるトランジスタ基板を提供する。

解決手段

トランジスタ基板の複数のトランジスタ回路は、ゲート端子が第1ワードラインに接続され、第1端子が第2ビットラインに接続された第1行第2列トランジスタ回路と、ゲート端子が第2ワードラインに接続され、第1端子が第1ビットラインに接続された第2行第1列トランジスタ回路と、を少なくとも含んでいる。また、第1行第2列トランジスタ回路の第2端子と、第2行第1列トランジスタ回路の第2端子とが接続されている。

概要

背景

ディスプレイ装置センサ装置などの様々な分野において、半導体層を含むトランジスタを有する複数のトランジスタ回路が設けられたトランジスタ基板が広く利用されている。トランジスタ回路は例えば、有機ELディスプレイ装置の複数の発光素子を個々に駆動するための駆動回路としてや、圧力センサ装置の複数の位置におけるセンサ信号を各々検出するためのセンサ回路として利用されている。

例えば特許文献1には、有機半導体材料を用いた有機トランジスタを有する複数のトランジスタ回路を基材上にマトリクス状に多数配置することにより、圧力センサ装置において用いられるトランジスタ基板を構成することが提案されている。この場合、各トランジスタ回路のソース端子またはドレイン端子の一方は、加えられる圧力に応じて電気抵抗や容量が変化する感圧体電気的に接続される。また、各トランジスタ回路のソース端子またはドレイン端子の他方は、感圧体の電気抵抗や静電容量に関する情報を含む検出信号を外部へ取り出すためのビットラインに接続される。このように構成された圧力センサ装置によれば、ビットラインを介して取り出される、各トランジスタ回路からの検出信号の変化を読み取ることにより、圧力センサ装置に加えられている圧力の分布などを算出することができる。

概要

トランジスタ回路の端子間の短絡発生箇所を容易に特定することができるトランジスタ基板を提供する。トランジスタ基板の複数のトランジスタ回路は、ゲート端子が第1ワードラインに接続され、第1端子が第2ビットラインに接続された第1行第2列トランジスタ回路と、ゲート端子が第2ワードラインに接続され、第1端子が第1ビットラインに接続された第2行第1列トランジスタ回路と、を少なくとも含んでいる。また、第1行第2列トランジスタ回路の第2端子と、第2行第1列トランジスタ回路の第2端子とが接続されている。

目的

本発明は、このような点を考慮してなされたものであり、トランジスタ回路の端子間の短絡の発生箇所を容易に特定することができるトランジスタ基板を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

感圧体を利用して圧力を測定する圧力センサ装置において用いられるトランジスタ基板であって、ゲート端子と、半導体層と、前記半導体層の一端に接続された第1端子と、前記半導体層の他端に接続された第2端子と、を含むトランジスタを有する複数のトランジスタ回路と、複数の前記トランジスタ回路に接続された複数のワードラインおよび複数のビットラインと、を備え、前記複数のワードラインは、複数の前記トランジスタ回路の前記ゲート端子に接続された第1ワードラインと、前記第1ワードラインに接続された前記トランジスタ回路とは異なる複数の前記トランジスタ回路の前記ゲート端子に接続された第2ワードラインと、を少なくとも含み、前記複数のビットラインは、複数の前記トランジスタ回路の前記第1端子に接続された第1ビットラインと、前記第1ビットラインに接続された前記トランジスタ回路とは異なる複数の前記トランジスタ回路の前記第1端子に接続された第2ビットラインと、を少なくとも含み、前記複数のトランジスタ回路は、前記ゲート端子が前記第1ワードラインに接続され、前記第1端子が前記第2ビットラインに接続された第1行第2列トランジスタ回路と、前記ゲート端子が前記第2ワードラインに接続され、前記第1端子が前記第1ビットラインに接続された第2行第1列トランジスタ回路と、を少なくとも含み、前記第1行第2列トランジスタ回路の前記第2端子と、前記第2行第1列トランジスタ回路の前記第2端子とが接続されている、トランジスタ基板。

請求項2

前記トランジスタ回路は、前記第2端子および前記圧力センサ装置の感圧体に接続された第1電極を含み、前記第1行第2列トランジスタ回路の前記第2端子と、前記第2行第1列トランジスタ回路の前記第2端子とが、同一の前記第1電極に接続されている、請求項1に記載のトランジスタ基板。

請求項3

前記トランジスタ回路は、複数の前記トランジスタを含む、請求項1または2に記載のトランジスタ基板。

請求項4

請求項1に記載のトランジスタ基板の検査方法であって、前記第1ビットラインと前記第2ビットラインとの間に検査電圧印加した状態で、前記第1ワードラインにオン電圧を印加して、前記第1ビットラインと前記第2ビットラインとの間に流れる電流を測定する、第1列〜第2列間第1検査工程と、前記第1ビットラインと前記第2ビットラインとの間に検査電圧を印加した状態で、前記第2ワードラインにオン電圧を印加して、前記第1ビットラインと前記第2ビットラインとの間に流れる電流を測定する、第1列〜第2列間第2検査工程と、を備える、検査方法。

請求項5

前記第1列〜第2列間第1検査工程において、前記第1ワードライン以外のワードラインにはオフ電圧が印加され、前記第1列〜第2列間第2検査工程において、前記第2ワードライン以外のワードラインにはオフ電圧が印加される、請求項4に記載の検査方法。

請求項6

前記複数のビットラインは、それぞれが複数の前記トランジスタ回路の前記第1端子に接続された第3ビットラインおよび第4ビットラインをさらに含み、前記複数のトランジスタ回路は、前記ゲート端子が前記第1ワードラインに接続され、前記第1端子が前記第4ビットラインに接続された第1行第4列トランジスタ回路と、前記ゲート端子が前記第2ワードラインに接続され、前記第1端子が前記第3ビットラインに接続された第2行第3列トランジスタ回路と、をさらに含み、前記検査方法は、前記第3ビットラインと前記第4ビットラインとの間に検査電圧を印加した状態で、前記第1ワードラインにオン電圧を印加して、前記第3ビットラインと前記第4ビットラインとの間に流れる電流を測定する、第3列〜第4列間第1検査工程と、前記第3ビットラインと前記第4ビットラインとの間に検査電圧を印加した状態で、前記第2ワードラインにオン電圧を印加して、前記第3ビットラインと前記第4ビットラインとの間に流れる電流を測定する、第3列〜第4列間第2検査工程と、をさらに備える、請求項4または5に記載の検査方法。

請求項7

前記第3列〜第4列間第1検査工程において、前記第1ワードライン以外のワードラインにはオフ電圧が印加され、前記第3列〜第4列間第2検査工程において、前記第2ワードライン以外のワードラインにはオフ電圧が印加される、請求項6に記載の検査方法。

技術分野

0001

本発明は、感圧体を利用して圧力を測定する圧力センサ装置において用いられるトランジスタ基板に関する。また本発明は、トランジスタ基板のトランジスタ回路の第1端子と第2端子とが短絡しているかどうかを検査する検査方法に関する。

背景技術

0002

ディスプレイ装置センサ装置などの様々な分野において、半導体層を含むトランジスタを有する複数のトランジスタ回路が設けられたトランジスタ基板が広く利用されている。トランジスタ回路は例えば、有機ELディスプレイ装置の複数の発光素子を個々に駆動するための駆動回路としてや、圧力センサ装置の複数の位置におけるセンサ信号を各々検出するためのセンサ回路として利用されている。

0003

例えば特許文献1には、有機半導体材料を用いた有機トランジスタを有する複数のトランジスタ回路を基材上にマトリクス状に多数配置することにより、圧力センサ装置において用いられるトランジスタ基板を構成することが提案されている。この場合、各トランジスタ回路のソース端子またはドレイン端子の一方は、加えられる圧力に応じて電気抵抗や容量が変化する感圧体が電気的に接続される。また、各トランジスタ回路のソース端子またはドレイン端子の他方は、感圧体の電気抵抗や静電容量に関する情報を含む検出信号を外部へ取り出すためのビットラインに接続される。このように構成された圧力センサ装置によれば、ビットラインを介して取り出される、各トランジスタ回路からの検出信号の変化を読み取ることにより、圧力センサ装置に加えられている圧力の分布などを算出することができる。

先行技術

0004

特開2012−53050号公報

発明が解決しようとする課題

0005

マトリクス状に配置された複数のトランジスタ回路を利用して圧力の分布を算出する場合、単位面積あたりに配置されるトランジスタ回路の数が多いほど、すなわちトランジスタ回路の実装密度が高いほど、圧力を場所に応じて細かく算出することができる。一方、トランジスタ回路の実装密度が高くなるにつれて、各トランジスタ回路におけるソース端子とドレイン端子との間隙が小さくなる。この結果、ソース端子とドレイン端子とが短絡する不具合などが生じやすくなる。ソース端子とドレイン端子とが短絡してしまう原因としては様々なものが考えられる。例えばフォトリソグラフィー法によってソース端子およびドレイン端子を形成する場合、ソース端子となるべき部分と、ドレイン端子となるべき部分との間に塵などの異物混入してしまい、この結果、ソース端子とドレイン端子とが適切に分離されない、ということが考えられる。また、印刷法によってソース端子およびドレイン端子を形成する場合、印刷公差に起因して電極の寸法が設計値からずれてしまい、この結果、ソース端子とドレイン端子とが繋がってしまう、ということが考えられる。ソース端子とドレイン端子とが短絡してしまうと、トランジスタ回路のオン状態およびオフ状態を制御することができなくなる。

0006

また、マトリクス状に配置された複数のトランジスタ回路においては一般に、ビットラインの本数を削減するため、1本のビットラインが、2つ以上のトランジスタ回路のソース端子またはドレイン端子に電気的に接続されている。この場合、複数のトランジスタ回路を順次オン状態とすることにより、1本のビットラインに接続されている複数のトランジスタ回路から順次、検出信号を取り出すことができる。一方、このように複数のトランジスタ回路で1本のビットラインを共有する場合、1つのトランジスタ回路に不良が生じると、その他のトランジスタ回路にも影響が及んでしまうことになる。例えば、1つのトランジスタ回路においてソース端子とドレイン端子とが短絡してしまうと、その他のトランジスタ回路の状態に依らず、ビットラインの電位が、接地電位などの一定の電位にはりついてしまうことが考えられる。すなわち、1つのトランジスタ回路においてソース端子とドレイン端子とが短絡してしまうことにより、短絡が生じたトランジスタ回路だけでなく、その他のトランジスタ回路からも、感圧体の電気抵抗や静電容量に関する情報を得ることができなくなってしまう。また、1つのビットラインに接続されている複数のトランジスタ回路のソース端子またはドレイン端子の電位が影響を受けるため、短絡が生じているトランジスタ回路を検査によって特定することが困難である。従って、短絡が生じているトランジスタ回路のみを除去したり修復したりしてトランジスタ基板の製造歩留りを向上させることは容易ではない。

0007

本発明は、このような点を考慮してなされたものであり、トランジスタ回路の端子間の短絡の発生箇所を容易に特定することができるトランジスタ基板を提供することを目的とする。

課題を解決するための手段

0008

本発明は、感圧体を利用して圧力を測定する圧力センサ装置において用いられるトランジスタ基板であって、ゲート端子と、半導体層と、前記半導体層の一端に接続された第1端子と、前記半導体層の他端に接続された第2端子と、を含むトランジスタを有する複数のトランジスタ回路と、複数の前記トランジスタ回路に接続された複数のワードラインおよび複数のビットラインと、を備え、前記複数のワードラインは、複数の前記トランジスタ回路の前記ゲート端子に接続された第1ワードラインと、前記第1ワードラインに接続された前記トランジスタ回路とは異なる複数の前記トランジスタ回路の前記ゲート端子に接続された第2ワードラインと、を少なくとも含み、前記複数のビットラインは、複数の前記トランジスタ回路の前記第1端子に接続された第1ビットラインと、前記第1ビットラインに接続された前記トランジスタ回路とは異なる複数の前記トランジスタ回路の前記第1端子に接続された第2ビットラインと、を少なくとも含み、前記複数のトランジスタ回路は、前記ゲート端子が前記第1ワードラインに接続され、前記第1端子が前記第2ビットラインに接続された第1行第2列トランジスタ回路と、前記ゲート端子が前記第2ワードラインに接続され、前記第1端子が前記第1ビットラインに接続された第2行第1列トランジスタ回路と、を少なくとも含み、前記第1行第2列トランジスタ回路の前記第2端子と、前記第2行第1列トランジスタ回路の前記第2端子とが接続されている、トランジスタ基板である。

0009

本発明によるトランジスタ基板において、前記トランジスタ回路は、前記第2端子および前記圧力センサ装置の感圧体に接続された第1電極を含み、前記第1行第2列トランジスタ回路の前記第2端子と、前記第2行第1列トランジスタ回路の前記第2端子とが、同一の前記第1電極に接続されていてもよい。

0010

本発明によるトランジスタ基板において、前記トランジスタ回路は、複数の前記トランジスタを含んでいてもよい。

0011

本発明は、上記記載のトランジスタ基板の検査方法であって、前記第1ビットラインと前記第2ビットラインとの間に検査電圧印加した状態で、前記第1ワードラインにオン電圧を印加して、前記第1ビットラインと前記第2ビットラインとの間に流れる電流を測定する、第1列〜第2列間第1検査工程と、前記第1ビットラインと前記第2ビットラインとの間に検査電圧を印加した状態で、前記第2ワードラインにオン電圧を印加して、前記第1ビットラインと前記第2ビットラインとの間に流れる電流を測定する、第1列〜第2列間第2検査工程と、を備える、検査方法である。前記第1列〜第2列間第1検査工程において、前記第1ワードライン以外のワードラインにはオフ電圧が印加され、前記第1列〜第2列間第2検査工程において、前記第2ワードライン以外のワードラインにはオフ電圧が印加されてもよい。

0012

本発明によるトランジスタ基板の検査方法において、前記複数のビットラインは、それぞれが複数の前記トランジスタ回路の前記第1端子に接続された第3ビットラインおよび第4ビットラインをさらに含み、前記複数のトランジスタ回路は、前記ゲート端子が前記第1ワードラインに接続され、前記第1端子が前記第4ビットラインに接続された第1行第4列トランジスタ回路と、前記ゲート端子が前記第2ワードラインに接続され、前記第1端子が前記第3ビットラインに接続された第2行第3列トランジスタ回路と、をさらに含んでいてもよい。この場合、前記検査方法は、前記第3ビットラインと前記第4ビットラインとの間に検査電圧を印加した状態で、前記第1ワードラインにオン電圧を印加して、前記第3ビットラインと前記第4ビットラインとの間に流れる電流を測定する、第3列〜第4列間第1検査工程と、前記第3ビットラインと前記第4ビットラインとの間に検査電圧を印加した状態で、前記第2ワードラインにオン電圧を印加して、前記第3ビットラインと前記第4ビットラインとの間に流れる電流を測定する、第3列〜第4列間第2検査工程と、をさらに備えていてもよい。この場合、前記第3列〜第4列間第1検査工程において、前記第1ワードライン以外のワードラインにはオフ電圧が印加され、前記第3列〜第4列間第2検査工程において、前記第2ワードライン以外のワードラインにはオフ電圧が印加されてもよい。

発明の効果

0013

本発明のトランジスタ基板によれば、トランジスタ回路の端子間の短絡の発生箇所を容易に特定することができる。

図面の簡単な説明

0014

図1は、本発明の実施の形態における圧力センサ装置を示す平面図。
図2は、図1に示す圧力センサ装置のトランジスタ基板を示す平面図。
図3は、図1に示す圧力センサ装置をIII−III方向において切断した場合を示す断面図。
図4は、図3に示すトランジスタ基板のトランジスタ回路を拡大して示す図。
図5は、トランジスタ回路の一変形例を示す断面図。
図6は、1つのトランジスタ回路および感圧体を示す回路図。
図7は、マトリクス状に配置された複数のトランジスタ回路を示す回路図。
図8は、マトリクス状に配置された複数のトランジスタ回路のレイアウトの一例を示す平面図。
図9は、複数のトランジスタ回路の一変形例を示す回路図。
図10は、複数のトランジスタ回路のレイアウトの一変形例を示す平面図。
図11は、トランジスタの一変形例を示す断面図。
図12は、トランジスタの一変形例を示す断面図。

実施例

0015

以下、図1乃至図8を参照して、本発明の実施の形態について説明する。なお、本明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺および縦横の寸法比等を、実物のそれらから変更し誇張してある。また本明細書において、「基材」や「フィルム」の用語は、呼称の違いのみに基づいて、互いから区別されるものではない。例えば、「基材」はシートやフィルムと呼ばれ得るような部材も含む概念である。さらに、本明細書において用いる、形状や幾何学的条件並びにそれらの程度を特定する、例えば、「面」等の用語や長さや角度の値等については、厳密な意味に縛られることなく、同様の機能を期待し得る程度の範囲を含めて解釈することとする。

0016

(圧力センサ装置)
はじめに図1を参照して、圧力センサ装置10全体について説明する。圧力センサ装置10は、感圧体38を利用して圧力を測定するよう構成されたものである。図1に示すように、圧力センサ装置10は、複数のトランジスタ回路を含むトランジスタ基板20と、トランジスタ基板20上に設けられた感圧体38および第2電極39と、を備えている。トランジスタ基板20には、ケーブル45を介して検査部50が接続され得る。検査部50は、トランジスタ回路の端子間の短絡を検査するためにトランジスタ回路に電圧を印加する検査工程を実施するよう構成された部分である。なお後述する検査工程において、検査部50は、端子部P(W(1))〜P(W(8))だけでなく、図示はしないが端子部P(B(1))〜B(W(8))にも、ケーブル45を介して接続される。また圧力センサ装置10の実運用時には、図示はしないが、感圧体38の電気抵抗に関する情報が得られるようトランジスタ基板20のトランジスタ回路に電圧を印加するセンサ工程を実施するよう構成された制御部がケーブルを介してトランジスタ基板20に接続される。

0017

圧力センサ装置10の用途は特には限られないが、例えば用途の1つとして、圧力センサ装置10をベッドなどの人体荷重を受ける器具に組み込んで使用することが考えられる。

0018

(トランジスタ基板)
次に図1および図2を参照して、圧力センサ装置10において用いられるトランジスタ基板20について詳細に説明する。図2は、トランジスタ基板20を示す平面図である。

0019

図2に示すように、トランジスタ基板20は、基材21と、基材21上に形成された複数のトランジスタ回路Tと、基材21の外縁22に沿って並べられ、トランジスタ回路Tに電気的に接続された複数の端子部Pと、を有している。図2に示すように、基材21は、第1方向D1に沿って延びる一対の第1辺22aと、第1方向D1に直交する第2方向D2に沿って延びる一対の第2辺22bと、を含む矩形状の外形を有している。また複数のトランジスタ回路Tは、第1方向D1および第2方向D2に沿ってマトリクス状に配置されている。

0020

図2において、符号W(1)〜W(8)が付された点線は、各トランジスタ回路Tを順にオン状態にするための制御信号を伝達するために設けられた複数のワードラインを表している。複数のワードラインW(1)〜W(8)はそれぞれ、第1方向D1に沿って並ぶ複数のトランジスタ回路Tの後述するゲート端子31に接続されている。例えば第1ワードラインW(1)は、図1紙面において最も下側に位置付けられ、第1方向D1に沿って並ぶ複数のトランジスタ回路Tのゲート端子31に接続されている。また第1ワードラインW(1)に隣接して配置された第2ワードラインW(2)は、第1ワードラインW(1)に接続された複数のトランジスタ回路Tとは異なる複数のトランジスタ回路Tのゲート端子31に接続されている。なお本明細書において、「接続」とは、端子同士、電極同士または端子と電極とが直接的に接触している状態だけでなく、導電性を有する部材を介して端子同士、電極同士または端子と電極とが電気的に接続されている状態をも含む概念である。

0021

トランジスタ回路Tに含まれる後述するトランジスタTaがP型である場合、トランジスタTaの第1端子33に対するゲート端子31の電圧が負になるように第1ワードラインW(1)に電圧を印加することにより、第1ワードラインW(1)に接続された複数のトランジスタ回路Tを同時にオン状態にすることができる。第2ワードラインW(2)およびその他のワードラインについても同様である。

0022

図1において、符号B(1)〜B(8)が付された点線は、各トランジスタ回路Tに接続された感圧体38の電気抵抗や静電容量に関する情報を含む検出信号を伝達するために設けられた複数のビットラインを表している。複数のビットラインB(1)〜B(8)はそれぞれ、第2方向D2に沿って並ぶ複数のトランジスタ回路Tの後述する第1端子33に電気的に接続されている。例えば第1ビットラインB(1)は、図1の紙面において最も左側に位置付けられ、第2方向D2に沿って並ぶ複数のトランジスタ回路Tの第1端子33に接続されている。また第1ビットラインB(1)に隣接して配置された第2ビットラインB(2)は、第1ビットラインB(1)に接続された複数のトランジスタ回路Tとは異なる複数のトランジスタ回路Tの第1端子33に接続されている。第1ビットラインB(1)には、第1ビットラインB(1)に接続された複数のトランジスタ回路Tのうち、ワードラインW(1)〜W(8)からの制御信号によってオン状態になっている1つのトランジスタ回路Tから取り出された検出信号が伝達される。第2ビットラインB(2)およびその他のビットラインについても同様である。

0023

図2に示すトランジスタ基板20によれば、ワードライW(1)〜W(8)やビットラインB(1)〜B(8)の本数がトランジスタ回路30の数よりも少ない場合であっても、ワードライW(1)〜W(8)およびビットラインB(1)〜B(8)をマトリクス状に配置することにより、任意のトランジスタ回路30からの検出信号を取り出すことができる。このため、基材21に設けられるラインの本数を削減することができる。なお図2においては、ワードラインおよびビットラインの本数がそれぞれ8本である例が示されているが、ワードラインおよびビットラインの本数が特に限られることはない。

0024

図1および図2に示すように、ワードラインW(1)〜W(8)およびビットラインB(1)〜B(8)はそれぞれ、対応する端子部P(W(1))〜P(W(8))および端子部P(B(1))〜P(B(8))に接続されている。なお図示はしないが、圧力センサ装置10は、複数のトランジスタ基板20を組み合わせることによって構成されていてもよい。この場合、端子部Pは、隣接する1つのトランジスタ基板20の間で、対応するワードラインW(1)〜W(8)や対応するビットラインB(1)〜B(8)を互いに接続させるために用いられてもよい。この場合、図1および図2に示すように、一対の第1辺22aに設けられた端子部P(B(1))〜P(B(8))の両方に、対応するビットラインB(1)〜B(8)が接続されていてもよい。同様に、一対の第2辺22bに設けられた端子部P(W(1))〜P(W(8))の両方に、対応するワードラインW(1)〜W(8)が接続されていてもよい。

0025

トランジスタ回路30や端子部Pを適切に支持することができる限りにおいて、基材21を構成する材料が特に限られることはない。例えば基材21は、可撓性を有するフレキシブル基板であってもよく、可撓性を有しないリジット基板であってもよい。

0026

(トランジスタ回路)
次に図3および図4を参照して、トランジスタ基板20のトランジスタ回路Tについて詳細に説明する。図3は、図1に示す圧力センサ装置10をIII−III方向において切断した場合を示す断面図である。また図4は、図3に示すトランジスタ基板20の1つのトランジスタ回路T並びに当該トランジスタ回路Tに接続された感圧体38および第2電極39を拡大して示す断面図である。

0027

図4に示すように、トランジスタ回路Tは、基材21の第1面21a上に設けられたゲート端子31と、ゲート端子31を覆うよう基材21の第1面21a上に設けられたゲート絶縁膜32と、ゲート絶縁膜32上に設けられた半導体層35と、半導体層35の一端に接続されるようゲート絶縁膜32上に設けられた第1端子33と、半導体層35の他端に接続されるようゲート絶縁膜32上に設けられた第2端子34と、を含むトランジスタTaを有している。第1端子33および第2端子34は、ゲート端子31との間の電圧に応じて、一方がいわゆるソース端子として機能し、他方がいわゆるドレイン端子として機能する。またトランジスタ回路Tは、トランジスタTaの第1端子33、第2端子34および半導体層35を覆うように設けられた絶縁層36と、絶縁層36上に設けられた第1電極37と、をさらに有している。第1電極37は、絶縁層36の一部に形成された貫通孔36aを介して第1端子33または第2端子34に電気的に接続されている。図4に示す例においては、貫通孔36aが第2端子34上に形成されており、この貫通孔36aを介して第2端子34と第1電極37とが接続されている。なお第1電極37は、貫通孔36a内の全域充填されていてもよく、若しくは貫通孔36aの壁面上にのみ設けられていてもよい。

0028

上述のように、ゲート端子31には、対応するワードラインW(1)〜W(8)が接続され、第1端子33には、対応するビットラインB(1)〜B(8)が接続される。なお図4に示すように、ゲート端子31と第1端子33および第2端子34は互いに異なる階層に設けられる。このため通常は、ワードラインW(1)〜W(8)とビットラインB(1)〜B(8)も互いに異なる階層に設けられる。

0029

ゲート端子31、ゲート絶縁膜32、第1端子33、第2端子34、絶縁層36や第1電極37を構成する材料としては、トランジスタにおいて用いられる公知の材料が用いられる。例えば、特開2013−68562号公報において開示されている材料を用いることができる。

0030

半導体層35を構成する材料としては、無機半導体材料または有機半導体材料のいずれが用いられてもよいが、好ましくは有機半導体材料が用いられる。有機半導体材料は一般に、無機半導体材料に比べて低い温度で基板上に形成され得る。このため、基板として、フレキシブルプラスチック基板などを利用することができる。このことにより、機械的衝撃に対する安定性を有し、かつ軽量な半導体素子を提供することが可能となる。また、印刷法等の塗布プロセスを用いて有機半導体材料を基板上に形成することができるので、無機半導体材料が用いられる場合に比べて、多数の有機トランジスタを基板上に効率的に形成することが可能となる。このため、半導体素子の製造コストを低くすることができる可能性がある。

0031

有機半導体材料としては、ペンタセン等の低分子系有機半導体材料や、ポリピロール類等の高分子有機半導体材料が用いられ得る。より具体的には、特開2013−21190号公報において開示されている低分子系有機半導体材料や高分子有機半導体材料を用いることができる。ここで「低分子有機半導体材料」とは、例えば、分子量が10000未満の有機半導体材料を意味している。また「高分子有機半導体材料」とは、例えば、分子量が10000以上の有機半導体材料を意味している。

0032

図4に示すように、トランジスタ回路Tの第1電極37は、第2端子34が位置する側とは反対側において、感圧体38の第1面38aに接している。また第1面38aの反対側に位置する感圧体38の第2面38b上には、導電性を有する第2電極39が設けられている。第2電極39上には、第2電極39を被覆する被覆層40が設けられていてもよい。被覆層40を構成する材料としては、ポリエチレンテレフタレート等の樹脂材料を用いることができる。

0033

感圧体38は、感圧体38に加えられる圧力に応じて、圧力が加えられた方向における感圧体38の電気抵抗または静電容量が変化するよう構成されたものである。感圧体38としては、例えば、感圧体に加えられる圧力に応じて、圧力が加えられた方向ここでは厚み方向における感圧体の電気抵抗が変化するよう構成された、いわゆる感圧導電体が用いられ得る。感圧導電体は例えば、シリコーンゴムなどのゴムと、ゴムに添加されたカーボンなどの導電性を有する複数の粒子と、を含んでいる。

0034

図3に示すように、上述の感圧体38および第2電極39は、複数のトランジスタ回路Tに跨って連続的に設けられていてもよい。図3に示す例において、ペンなどによって圧力Fが加えられると、圧力Fを加えられた部分において、感圧体38が厚み方向において圧縮される。この結果、厚み方向において感圧体38内の粒子が互いに接触し、厚み方向における感圧体38の電気抵抗値が低くなる。このため、圧力Fが加えられた部分の感圧体38に接続されたトランジスタ回路Tにおいては、第1端子33および第2端子34に流れる電流が増加する。従って、各トランジスタ回路Tに流れる電流値を検出することにより、圧力センサ装置10に加えられている圧力Fの分布を算出することができる。

0035

なお図3および図4においては、トランジスタ回路Tがいわゆるボトムゲート型となっている例を示した。しかしながら、トランジスタ回路Tのタイプがボトムゲート型に限られることはない。例えば図5に示すように、トランジスタ回路Tは、ゲート端子31が第1端子33、第2端子34および半導体層35よりも基材21から遠い位置に配置される、いわゆるトップゲート型となっていてもよい。

0036

図6は、トランジスタ回路T、感圧体38および第2電極39を示す回路図である。以下の説明においては、図6に示すように、ゲート端子31がワードラインW(m)に電気的に接続され、第1端子33がビットラインB(n)に電気的に接続されたトランジスタ回路Tのことを、第m行n列トランジスタ回路T(m,n)とも表す。ここでmおよびnは任意の自然数である。後述するように、自然数mのうち偶数が2iで表され、自然数mのうち奇数が2i−1で表されることがある。また自然数nのうち偶数が2jで表され、自然数nのうち奇数が2j−1で表されることがある。ここでiおよびjは任意の自然数である。

0037

なお図6においては、第2電極39が接地電位に接続される例が示されているが、第2電極39の電位が安定なものである限り、第2電極39の電位の具体的な値が特に限られることはない。例えば第2電極39は電源電位に接続されていてもよい。

0038

次に図7および図8を参照して、マトリクス状に配置された複数のトランジスタ回路Tの回路図およびレイアウトについて説明する。図7は、複数のトランジスタ回路Tの回路図を示している。また図8は、第1端子33、第2端子34および半導体層35が設けられた階層におけるトランジスタ回路Tのレイアウトを示す平面図である。図8において、第1端子33および第2端子34とは異なる階層に設けられているゲート端子31およびワードラインW(1)〜W(6)が点線で示されている。同様に、第1端子33および第2端子34とは異なる階層に設けられている第1電極37が一点鎖線で示されている。なお図7および図8においては、図面が煩雑になることを防ぐため、複数のワードラインおよび複数のビットラインのうちワードラインW(1)〜W(6)およびビットラインB(1)〜B(6)のみを表している。

0039

本実施の形態において、複数のトランジスタ回路Tは、ゲート端子31がワードラインW(2i)に接続され、第1端子33がビットラインB(2j−1)に接続された第2i行第2j−1列トランジスタ回路T(2i,2j−1)と、ゲート端子31がワードラインW(2i−1)に接続され、第1端子33がビットラインB(2j)に接続された第2i−1行第2j列トランジスタ回路T(2i−1,2j)と、を含んでいる。また図7に示すように、第2i行第2j−1列トランジスタ回路T(2i,2j−1)の第2端子34と、第2i−1行第2j列トランジスタ回路T(2i−1,2j)の第2端子34とは、接続部42を介して接続されている。例えば図7に示すように、第1行第2列トランジスタ回路T(1,2)の第2端子34と、第2行第1列トランジスタ回路T(2,1)の第2端子34とが、接続部42を介して接続されている。また、第1行第4列トランジスタ回路T(1,4)の第2端子34と、第2行第3列トランジスタ回路T(2,3)の第2端子34とが、接続部42を介して接続されている。このような回路構成を採用することにより、後述するように、トランジスタ回路Tの第1端子33と第2端子34との間の短絡の発生箇所を容易に特定することができる。

0040

第2i行第2j−1列トランジスタ回路T(2i,2j−1)の第2端子34と第2i−1行第2j列トランジスタ回路T(2i−1,2j)の第2端子34とを接続することができる限りにおいて、接続部42の具体的な構成が特に限られることはない。なおビットラインは通常、第1端子33、第2端子34および半導体層35と同一の階層に設けられる。このため、第2i行第2j−1列トランジスタ回路T(2i,2j−1)と、第2i−1行第2j列トランジスタ回路T(2i−1,2j)との間にビットラインB(2j)が位置する場合、接続部42を第1端子33、第2端子34および半導体層35と同一の階層に設けることはできない。この場合、以下に説明するように、第1端子33、第2端子34および半導体層35とは異なる階層に配置された部材、例えば第1電極37を、接続部42として利用することができる。

0041

図8に示す例において、第2i行第2j−1列トランジスタ回路T(2i,2j−1)の第2端子34と、第2i−1行第2j列トランジスタ回路T(2i−1,2j)の第2端子34とは、絶縁層36に形成された貫通孔36aを介して同一の第1電極37に接続されている。例えば、第2行第1列トランジスタ回路T(2,1)の第2端子34と、第1行第2列トランジスタ回路T(1,2)の第2端子34とは、平面視において第2行第1列トランジスタ回路T(2,1)および第1行第2列トランジスタ回路T(1,2)に跨るよう構成された同一の第1電極37に、貫通孔36aを介して接続されている。同様に、第2行第3列トランジスタ回路T(2,3)の第2端子34と、第1行第4列トランジスタ回路T(1,4)の第2端子34とが、平面視において第2行第3列トランジスタ回路T(2,3)および第1行第4列トランジスタ回路T(1,4)に跨るよう構成された同一の第1電極37に、貫通孔36aを介して接続されている。これによって、第2i行第2j−1列トランジスタ回路T(2i,2j−1)の第2端子34と、第2i−1行第2j列トランジスタ回路T(2i−1,2j)の第2端子34とを電気的に接続することができる。

0042

なお図示はしないが、第2i行第2j−1列トランジスタ回路T(2i,2j−1)の第2端子34と、第2i−1行第2j列トランジスタ回路T(2i−1,2j)の第2端子34とは、ゲート端子31と同一の階層に配置された接続部42を介して接続されていてもよい。また図示はしないが、第2i行第2j−1列トランジスタ回路T(2i,2j−1)と第2i−1行第2j列トランジスタ回路T(2i−1,2j)との間にビットラインB(2j)が位置しないようにトランジスタ回路Tが配置される場合、第1端子33、第2端子34および半導体層35と同一の階層に接続部42が配置されてもよい。

0043

好ましくは図8に示すように、平面視において第2i行第2j−1列トランジスタ回路T(2i,2j−1)の少なくとも1つのトランジスタTaと、第2i−1行第2j列トランジスタ回路T(2i−1,2j)の少なくとも1つのトランジスタTaとの間にワードライン(2i)およびビットラインB(2j)が位置するよう、トランジスタ回路Tが配置される。このように、隣接する2つのワードライン間および隣接する2つのビットライン間に少なくとも1つのトランジスタTaを配置することにより、隣接する2つのワードライン間の距離、および隣接する2つのビットライン間の距離を適切に確保することができる。このことにより、隣接する2つのワードライン間、または隣接する2つのビットライン間において短絡などの不具合が生じることを抑制することができる。また、トランジスタ回路TのトランジスタTaの実装密度が高くなってしまうことを抑制することができ、これによって、近接する2つのトランジスタTaの間において短絡などの不具合が生じることを抑制することができる。

0044

(検査方法)
次に、このような構成からなるトランジスタ基板20のトランジスタ回路Tにおける第1端子33と第2端子34との短絡を検査する方法について説明する。

0045

はじめに、端子部P(B(1))〜B(W(6))に接続されたケーブル45を介して、検査部50が、第1ビットラインB(1)と第2ビットラインB(2)との間に検査電圧Vを印加する。例えば、第1ビットラインB(1)の電位を検査電位Eとし、第2ビットラインB(2)の電位を接地電位とする。なお、オン状態になっているトランジスタ回路Tに適切に電流を流すことができる限りにおいて、検査電圧Vや検査電位Eの具体的な値が特に限られることはない。

0046

〔ビットラインB(1)〜B(2)間の検査工程〕
次に、第1ビットラインB(1)と第2ビットラインB(2)との間に検査電圧Vを印加した状態で、第1ワードラインW(1)にオン電圧を印加して、第1ビットラインB(1)と第2ビットラインB(2)との間に流れる電流を測定する、第1列〜第2列間第1検査工程を実施する。オン電圧は、第1行第2列トランジスタ回路T(1,2)をオン状態にすることができるよう適切に設定される。この際、その他のワードラインW(2)〜W(6)の電位は、各ワードラインW(2)〜W(6)に接続されたトランジスタ回路Tがオン状態にならないように制御されている。なお、その他のワードラインW(2)〜W(6)の電位の制御方法が特に限られることはない。例えば、ゲート端子31にオン電圧を印加しない限りトランジスタ回路Tに有意な電流が流れないようにトランジスタ回路Tや周辺回路が設計されている場合、その他のワードラインW(2)〜W(6)はフロート状態に、すなわち電圧が印加されない状態となっていてもよい。また、その他のワードラインW(2)〜W(6)がフロート状態の場合に、各ワードラインW(2)〜W(6)に接続されたトランジスタ回路Tに有意な電流が流れる場合、その他のワードラインW(2)〜W(6)にオフ電圧を印加してもよい。半導体層35を構成する材料として有機半導体材料が用いられる場合、フロート状態だと各ワードラインW(2)〜W(6)に接続されたトランジスタ回路Tに、オン状態の場合の1/10〜1/100程度の電流が流れる可能性がある。従って、有機半導体材料が用いられる場合、その他のワードラインW(2)〜W(6)にオフ電圧を印加することが好ましい。

0047

その後、第1ビットラインB(1)と第2ビットラインB(2)との間に検査電圧Vを印加した状態で、第2ワードラインW(2)にオン電圧を印加して、第1ビットラインB(1)と第2ビットラインB(2)との間に流れる電流を測定する、第1列〜第2列間第2検査工程を実施する。この際、その他のワードラインW(1)、W(3)〜W(6)の電位は、各ワードラインW(1)、W(3)〜W(6)に接続されたトランジスタ回路Tがオン状態にならないように制御されている。

0048

また、第1ビットラインB(1)と第2ビットラインB(2)との間に検査電圧Vを印加した状態で、ワードラインW(3)〜W(6)に順にオン電圧を印加して、第1ビットラインB(1)と第2ビットラインB(2)との間に流れる電流を測定する。すなわち、第1列〜第2列間第3検査工程、第1列〜第2列間第4検査工程、第1列〜第2列間第5検査工程および第1列〜第2列間第6検査工程を順に実施する。

0049

上述のようにして、第1ビットラインB(1)と第2ビットラインB(2)との間に検査電圧Vを印加した状態でワードラインW(1)〜W(6)に順にオン電圧を印加した場合に、第1ビットラインB(1)と第2ビットラインB(2)との間に流れる電流について説明する。図7および図8に示す例において、第1ビットラインB(1)と第2ビットラインB(2)との間には、下記の第1経路〜第3経路が存在している。
・第1経路:第2行第1列トランジスタ回路T(2,1)、接続部42および第1行第2列トランジスタ回路T(1,2)を通る経路
・第2経路:第4行第1列トランジスタ回路T(4,1)、接続部42および第3行第2列トランジスタ回路T(3,2)を通る経路
・第3経路:第6行第1列トランジスタ回路T(6,1)、接続部42および第5行第2列トランジスタ回路T(5,2)を通る経路
第1ビットラインB(1)と第2ビットラインB(2)との間に電流が流れるためには、上述の第1経路〜第3経路の少なくともいずれか1つが低抵抗の状態にある必要がある。

0050

はじめに、第1ビットラインB(1)および第2ビットラインB(2)に接続された複数のトランジスタ回路Tのいずれにおいても、第1端子33と第2端子34との間の短絡が発生していないと仮定する。この場合、第1ワードラインW(1)にオン電圧を印加したとしても、第1行第2列トランジスタ回路T(1,2)はオン状態になるが、第2行第1列トランジスタ回路T(2,1)はオン状態にならない。このため、第1経路は高い抵抗値を有している。また、その他のトランジスタ回路Tもオフ状態になっている。このため、第2経路および第3経路も高い抵抗値を有している。従って、第1ビットラインB(1)と第2ビットラインB(2)との間に電流は流れない。同様に、第2ワードラインW(2)にオン電圧を印加したとしても、第2行第1列トランジスタ回路T(2,1)はオン状態になるが、第1行第2列トランジスタ回路T(1,2)はオン状態にならない。このため、第1経路は高い抵抗値を有している。また、その他のトランジスタ回路Tもオフ状態になっている。このため、第2経路および第3経路も高い抵抗値を有している。従って、第1ビットラインB(1)と第2ビットラインB(2)との間に電流は流れない。ワードラインW(3)〜W(6)にオン電圧を順に印加した場合についても同様に、第1ビットラインB(1)と第2ビットラインB(2)との間に電流は流れない。

0051

次に、第1行第2列トランジスタ回路T(1,2)において第1端子33と第2端子34との間の短絡が発生していると仮定する。従って、第1行第2列トランジスタ回路T(1,2)は、第1ビットラインB(1)に印加される電圧に依らず常にオン状態になっている。この場合であっても、第1ワードラインW(1)にオン電圧を印加する場合には、第2行第1列トランジスタ回路T(2,1)はオン状態にならない。このため、第1経路の抵抗値は高くなっており、第1ビットラインB(1)と第2ビットラインB(2)との間に電流は流れない。一方、第2ワードラインW(2)にオン電圧を印加すると、第2行第1列トランジスタ回路T(2,1)がオン状態になる。また第1行第2列トランジスタ回路T(1,2)は常にオン状態になっている。従って、第1経路は低抵抗になっており、このため、第1ビットラインB(1)と第2ビットラインB(2)との間に流れる電流が測定される。従って、測定結果に基づいて、第1行第2列トランジスタ回路T(1,2)において第1端子33と第2端子34との間の短絡が発生していることを検出することができる。なお第1行第2列トランジスタ回路T(1,2)において短絡が生じている場合であっても、ワードラインW(3)〜W(6)にオン電圧を順に印加する場合には、第1ビットラインB(1)と第2ビットラインB(2)との間に電流は流れない。

0052

〔ビットラインB(3)〜B(4)間の検査工程〕
次に、上述のビットラインB(1)〜B(2)間の検査工程と同様にして、ビットラインB(3)〜B(4)間の検査工程を実施する。具体的には、はじめに、第3ビットラインB(3)と第4ビットラインB(4)との間に検査電圧Vを印加した状態で、第1ワードラインW(1)にオン電圧を印加して、第3ビットラインB(3)と第4ビットラインB(4)との間に流れる電流を測定する、第3列〜第4列間第1検査工程を実施する。次に、第3ビットラインB(3)と第4ビットラインB(4)との間に検査電圧Vを印加した状態で、第2ワードラインW(2)にオン電圧を印加して、第3ビットラインB(3)と第4ビットラインB(4)との間に流れる電流を測定する、第3列〜第4列間第2検査工程を実施する。また、第3ビットラインB(3)と第4ビットラインB(4)との間に検査電圧Vを印加した状態で、ワードラインW(3)〜W(6)に順にオン電圧を印加して、第3ビットラインB(3)と第4ビットラインB(4)との間に流れる電流を測定する。すなわち、第3列〜第4列間第3検査工程、第3列〜第4列間第4検査工程、第3列〜第4列間第5検査工程および第3列〜第4列間第6検査工程を順に実施する。これによって、トランジスタ回路T(1,4)、T(2,3)、T(3,4)、T(4,3)、T(5,4)、T(6,3)において短絡が生じているかどうかを検査することができる。また短絡が生じている場合、短絡が生じているトランジスタ回路Tを特定することができる。

0053

〔ビットラインB(5)〜B(6)間の検査工程〕
その後、上述のビットラインB(1)〜B(2)間の検査工程と同様にして、ビットラインB(5)〜B(6)間の検査工程を実施する。すなわち、第5列〜第6列間第1検査工程、第5列〜第6列間第2検査工程、第5列〜第6列間第3検査工程、第5列〜第6列間第4検査工程、第5列〜第6列間第5検査工程および第5列〜第6列間第6検査工程を順に実施する。これによって、トランジスタ回路T(1,6)、T(2,5)、T(3,6)、T(4,5)、T(5,6)、T(6,5)において短絡が生じているかどうかを検査することができる。また短絡が生じている場合、短絡が生じているトランジスタ回路Tを特定することができる。

0054

このように本実施の形態においては、ビットラインB(2j−1)とビットラインB(2j)との間に検査電圧Vを印加した状態で、ワードラインW(1)〜W(m)に順にオン電圧を印加して、ビットラインB(2j−1)とビットラインB(2j)との間に流れる電流を測定することにより、トランジスタ回路Tにおいて短絡が生じているかどうかを検査することができる。また短絡が生じている場合、短絡が生じているトランジスタ回路Tを特定することができる。すなわち、短絡の発生箇所を容易に特定することができる。このため、短絡が生じているトランジスタ回路Tのみを除去したり修復したりしてトランジスタ基板20の製造歩留りを向上させることができる。また、短絡の発生箇所に関するデータに基づいて、トランジスタ基板20の製造工程を改善することなどによっても、トランジスタ基板20の製造歩留りを向上させることができる。

0055

(圧力センサ装置の組立工程)
次に、検査されたトランジスタ基板20を用いて圧力センサ装置10を構成する方法の一例について説明する。

0056

ここでは、トランジスタ基板20上に上述の感圧体38、第2電極39、被覆層40などを積層させる。また、感圧体38の電気抵抗に関する情報が得られるようトランジスタ基板20のトランジスタ回路に電圧を印加するセンサ工程を実施するよう構成された制御部を、ケーブル45を介してトランジスタ基板20に接続する。この際、ワードラインW(2i−1)とワードラインW(2i)とが電気的に接続されるようにトランジスタ基板20や圧力センサ装置10が構成されてもよい。例えば、第1ワードラインW(1)と第2ワードラインW(2)とが接続されてもよい。同様に、ビットラインB(2j−1)とビットラインB(2j)とが電気的に接続されるようにトランジスタ基板20や圧力センサ装置10が構成されてもよい。例えば、第1ビットラインB(1)と第2ビットラインB(2)とが接続されてもよい。この場合、第2i行第2j−1列トランジスタ回路T(2i,2j−1)と第2i−1行第2j列トランジスタ回路T(2i−1,2j)とがいずれも同一のワードラインおよびビットラインに接続されることになる。例えば、第1行第2列トランジスタ回路T(1,2)と第2行第1列トランジスタ回路T(2,1)とが同一の第1ワードラインW(1)および第1ビットラインB(1)に接続されることになる。ここで上述のように、第2i行第2j−1列トランジスタ回路T(2i,2j−1)の第2端子34と第2i−1行第2j列トランジスタ回路T(2i−1,2j)の第2端子34とは、同一の第1電極37に接続されている。このため、第2i行第2j−1列トランジスタ回路T(2i,2j−1)および第2i−1行第2j列トランジスタ回路T(2i−1,2j)は、同一の第1電極37に対応する感圧体38の部分に対して並列に接続されたトランジスタ回路Tとして機能する。すなわち、1つの第1電極37に対応する感圧体38に対して、複数のトランジスタ回路Tが並列に設けられることになる。このため、1つの第1電極37に対応する感圧体38に流れる電流の容量を増加させることができる。また、複数のトランジスタ回路Tのうちの1つが故障した場合であっても、その他のトランジスタ回路Tが正常であれば、対応する感圧体38に流れる電流を測定することができる。このため、圧力センサ装置10の信頼性を高めることができる。

0057

ワードラインW(2i−1)とワードラインW(2i)とを電気的に接続する方法としては、例えば、ケーブル45や制御部においてワードラインW(2i−1)に繋がるラインとワードラインW(2i)に繋がるラインとを短絡させる方法が挙げられる。また、ワードラインW(2i−1)とワードラインW(2i)とを接続するための部材をトランジスタ基板20に設けてもよい。ビットラインB(2j−1)とビットラインB(2j)とを電気的に接続する方法についても、同様の方法を採用することができる。

0058

なお、上述した実施の形態に対して様々な変更を加えることが可能である。以下、必要に応じて図面を参照しながら、変形例について説明する。以下の説明および以下の説明で用いる図面では、上述した実施の形態と同様に構成され得る部分について、上述の実施の形態における対応する部分に対して用いた符号と同一の符号を用いることとし、重複する説明を省略する。また、上述した実施の形態において得られる作用効果が変形例においても得られることが明らかである場合、その説明を省略することもある。

0059

(第1の変形例)
上述の図7および図8においては、トランジスタ回路Tが1つのトランジスタTaのみを含む例を示した。しかしながら、これに限られることはなく、図9および図10に示すように、トランジスタ回路Tが複数のトランジスタTaを含んでいてもよい。例えば、第2i行第2j−1列トランジスタ回路T(2i,2j−1)は、ゲート端子31がワードラインW(2i)に接続され、第1端子33がビットラインB(2j−1)に接続され、第2端子34が接続部44を介して互いに接続された複数のトランジスタTaを含んでいてもよい。図9および図10においては、第2行第1列トランジスタ回路T(2,1)が、ゲート端子31が第2ワードラインW(2)に接続され、第1端子33が第1ビットラインB(1)に接続され、第2端子34が接続部44を介して互いに接続された2つのトランジスタTaを含む例が示されている。図9および図10に示すように、2つのトランジスタTaは、第2ワードラインW(2)を挟んで互いに対向するよう配置されていてもよい。接続部44は、第2端子34と同一の階層に配置されていてもよく、第2端子34とは異なる階層に配置されていてもよい。例えば上述の接続部42の場合と同様に、貫通孔36aを介して第2端子34に接続される第1電極37が接続部44として機能してもよい。

0060

本変形例によれば、トランジスタ回路Tが複数のトランジスタTaを含むことにより、トランジスタ回路Tに流れる電流の容量を増加させることができる。また、複数のトランジスタTaのうちの1つが故障した場合であっても、その他のトランジスタTaが正常であれば、トランジスタ回路Tに流れる電流を測定し続けることができる。このため、圧力センサ装置10の信頼性を高めることができる。

0061

(その他の変形例)
上述の本実施の形態においては、トランジスタ基板20を検査する検査部50が、ケーブル45を介してトランジスタ基板20に接続される例を示した。しかしながら、検査部50が設けられる場所が特に限られることはない。例えば検査部50は、トランジスタ基板20上に設けられていてもよい。制御部も同様に、トランジスタ基板20上に設けられていてもよい。

0062

また上述の本実施の形態においては、感圧体38に第1電極37が接触している例を示した。しかしながら、これに限られることはなく、図11に示すように、絶縁層36の一部に形成された貫通孔36aなどの開口部を間に挟んで第1電極37と感圧体38とが対向していてもよい。この場合、トランジスタ回路Tに圧力が加えられていない状態においては、第1電極37と感圧体38とは非接触であることが保証される。このため、トランジスタ回路Tに圧力が加えられていない状態において、感圧体38の電気的な状態の偏りや、ノイズが生じることを抑制することができる。またこの場合、一定値以上の圧力が感圧体38の厚み方向において感圧体38に加えられてはじめて、貫通孔36aに押し入れられた感圧体38の一部が第1電極37と接触するようになる。すなわち、感圧体38に圧力が加えられた時に第2端子34が感圧体38に電気的に接続されるようになっている。このため、第1電極37に対して押し付けられる感圧体38の圧力を、従来に比べて低減することができる。これによって、大きな圧力が感圧体38に加えられる場合であっても、過剰な電流が第1電極37および感圧体38に流れてしまうことを抑制することができる。この点でも、感圧体38の電気的な状態の偏りが生じることを抑制することができる。また、トランジスタ回路Tの消費電力や、トランジスタ回路Tを駆動するための外部の駆動回路の消費電力が増大してしまうことを抑制することができる。また、トランジスタ回路Tを駆動するための外部の駆動回路に過剰な負荷がかかってしまうことを抑制することができる。

0063

なお図11においては、第2端子34に接続された第1電極37が、開口部を間に挟んで感圧体38と対向する例を示した。しかしながら、図示はしないが、第2端子34が開口部を間に挟んで感圧体38と対向していてもよい。

0064

また図11においては、ボトムゲート型のトランジスタ回路Tが、絶縁層36の一部に形成された貫通孔36aなどの開口部を間に挟んで第1電極37と感圧体38とが対向するように構成される例を示した。しかしながら、これに限られることはなく、図12に示すように、絶縁層36の一部に形成された貫通孔36aなどの開口部を間に挟んで第1電極37と感圧体38とが対向し、かつ、ゲート端子31が第1端子33、第2端子34および半導体層35よりも基材21から遠い位置に配置されていてもよい。すなわち、図11に示す、第1電極37と感圧体38との対向構造が、トップゲート型のトランジスタ回路Tに適用されてもよい。

0065

なお、上述した実施の形態に対するいくつかの変形例を説明してきたが、当然に、複数の変形例を適宜組み合わせて適用することも可能である。

0066

10圧力センサ装置
20トランジスタ基板
P端子部
Tトランジスタ回路
Taトランジスタ
31ゲート端子
32ゲート絶縁膜
33 第1端子
34 第2端子
35半導体層
36絶縁層
37 第1電極
38感圧体
39 第2電極
42 接続部
44 接続部
45ケーブル
50検査部
W(1) 第1ワードライン
W(2) 第2ワードライン
B(1) 第1ビットライン
B(2) 第2ビットライン
T(2,1) 第2行第1列トランジスタ回路
T(1,2) 第1行第2列トランジスタ回路

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