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技術 回路装置、電子機器及び移動体

出願人 セイコーエプソン株式会社
発明者 村嶋憲行野宮崇牧克彦
出願日 2015年5月27日 (6年0ヶ月経過) 出願番号 2015-107154
公開日 2016年12月28日 (4年5ヶ月経過) 公開番号 2016-223783
状態 特許登録済
技術分野 増幅器の制御の細部、利得制御 ジャイロスコープ
主要キーワード 物理量情報 ゼロ点補正処理 正転増幅回路 アクティブローパスフィルタ ローパスフィルター回路 帰還ノード 同期信号出力回路 デジタルフィルター処理
関連する未来課題
重要な関連分野

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図面 (20)

課題

駆動信号ゲイン制御にともなって発生するノイズを低減できる回路装置電子機器及び移動体等を提供すること。

解決手段

回路装置は、物理量トランスデューサー12を駆動する駆動信号DQを出力する。回路装置は、物理量トランスデューサー12からのフィードバック信号DIを増幅する増幅回路32と、nを2以上の整数とした場合に、増幅回路32による増幅後の信号DVが入力されるn次ローパスフィルター回路46を有し、n次ローパスフィルター回路46の出力に基づいて制御電圧VCTLを出力するゲイン制御回路40と、制御電圧VCTLにより振幅が制御された駆動信号DQを、増幅回路32による増幅後の信号DVに基づいて生成し、出力する駆動信号出力回路50と、を含む。

概要

背景

従来より、物理量トランスデューサーからの検出信号に基づいて物理量を検出する回路装置が知られている。ジャイロセンサーを例にとれば、回路装置は物理量として角速度等を検出する。ジャイロセンサーは、例えばデジタルカメラスマートフォン等の電子機器や車、飛行機等の移動体に組み込まれ、検出された角速度等の物理量を用いて、手振れ補正姿勢制御、GPS自律航法等が行われる。

このような物理量トランスデューサーは駆動信号印加により駆動されるが、その際、駆動回路は、物理量トランスデューサーからのフィードバック信号に基づいて駆動信号のゲイン制御を行う。例えば特許文献1には、AGC回路コンパレーターとを含み、AGC回路は、フィードバック信号を全波整流する全波整流回路と、全波整流回路からの信号を積分する積分器と、を含み、コンパレーターは、積分器からの信号により駆動信号の振幅を変化させる駆動回路が開示されている。

概要

駆動信号のゲイン制御にともなって発生するノイズを低減できる回路装置、電子機器及び移動体等を提供すること。回路装置は、物理量トランスデューサー12を駆動する駆動信号DQを出力する。回路装置は、物理量トランスデューサー12からのフィードバック信号DIを増幅する増幅回路32と、nを2以上の整数とした場合に、増幅回路32による増幅後の信号DVが入力されるn次ローパスフィルター回路46を有し、n次ローパスフィルター回路46の出力に基づいて制御電圧VCTLを出力するゲイン制御回路40と、制御電圧VCTLにより振幅が制御された駆動信号DQを、増幅回路32による増幅後の信号DVに基づいて生成し、出力する駆動信号出力回路50と、を含む。

目的

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

物理量トランスデューサーを駆動する駆動信号を出力する回路装置であって、前記物理量トランスデューサーからのフィードバック信号増幅する増幅回路と、nを2以上の整数とした場合に、前記増幅回路による前記増幅後の信号が入力されるn次ローパスフィルター回路を有し、前記n次ローパスフィルター回路の出力に基づいて制御電圧を出力するゲイン制御回路と、前記制御電圧により振幅が制御された前記駆動信号を、前記増幅回路による前記増幅後の信号に基づいて生成し、出力する駆動信号出力回路と、を含むことを特徴とする回路装置。

請求項2

請求項1に記載の回路装置において、前記ゲイン制御回路は、前記増幅回路による前記増幅後の信号の整流を行う整流回路を含み、前記n次ローパスフィルター回路に、前記整流回路による前記整流後の信号が入力されることを特徴とする回路装置。

請求項3

請求項1又は2に記載の回路装置において、前記n次ローパスフィルター回路のカットオフ周波数は、前記駆動信号の周波数の2倍より小さいことを特徴とする回路装置。

請求項4

請求項1乃至3のいずれか一項に記載の回路装置において、前記n次ローパスフィルター回路のカットオフ周波数は、前記物理量トランスデューサーからの検出信号に基づいて出力される物理量情報周波数帯域よりも高いことを特徴とする回路装置。

請求項5

請求項1乃至4のいずれか一項に記載の回路装置において、前記n次ローパスフィルター回路は、多重帰還型ローパスフィルタ回路であることを特徴とする回路装置。

請求項6

請求項5に記載の回路装置において、前記n次ローパスフィルター回路は、演算増幅器と、前記n次ローパスフィルター回路の入力ノード帰還ノードとの間に設けられる第1抵抗素子と、前記演算増幅器の出力ノードと前記帰還ノードとの間に設けられる第2抵抗素子と、を有することを特徴とする回路装置。

請求項7

請求項6に記載の回路装置において、前記第1抵抗素子と前記第2抵抗素子の抵抗比により前記n次ローパスフィルター回路のゲインが設定されることを特徴とする回路装置。

請求項8

請求項6又は7に記載の回路装置において、前記n次ローパスフィルター回路は、前記帰還ノードと前記演算増幅器の第1入力ノードとの間に設けられる第3抵抗素子を有することを特徴とする回路装置。

請求項9

請求項5乃至8のいずれか一項に記載の回路装置において、前記n次ローパスフィルター回路は、演算増幅器と、前記n次ローパスフィルター回路の帰還ノードと第1電源ノードとの間に設けられる第1キャパシターと、前記演算増幅器の出力ノードと第1入力ノードとの間に設けられる第2キャパシターと、を有することを特徴とする回路装置。

請求項10

請求項9に記載の回路装置において、前記第2キャパシターの容量は、前記第1キャパシターの容量よりも小さいことを特徴とする回路装置。

請求項11

請求項9又は10に記載の回路装置において、前記第1キャパシターは、MOS(Metal-Oxide-Semiconductor)キャパシターであることを特徴とする回路装置。

請求項12

請求項9乃至11のいずれか一項に記載の回路装置において、前記第2キャパシターはMIM(Metal-Insulator-Metal)キャパシターであることを特徴とする回路装置。

請求項13

請求項1乃至12のいずれか一項に記載の回路装置において、前記物理量トランスデューサーから出力される物理量に応じた検出信号に基づいて、前記物理量に対応する物理量情報を出力する検出回路を含むことを特徴とする回路装置。

請求項14

請求項1乃至13のいずれか一項に記載された回路装置を含むことを特徴とする電子機器

請求項15

請求項1乃至13のいずれか一項に記載された回路装置を含むことを特徴とする移動体

技術分野

0001

本発明は、回路装置電子機器及び移動体等に関する。

背景技術

0002

従来より、物理量トランスデューサーからの検出信号に基づいて物理量を検出する回路装置が知られている。ジャイロセンサーを例にとれば、回路装置は物理量として角速度等を検出する。ジャイロセンサーは、例えばデジタルカメラスマートフォン等の電子機器や車、飛行機等の移動体に組み込まれ、検出された角速度等の物理量を用いて、手振れ補正姿勢制御、GPS自律航法等が行われる。

0003

このような物理量トランスデューサーは駆動信号印加により駆動されるが、その際、駆動回路は、物理量トランスデューサーからのフィードバック信号に基づいて駆動信号のゲイン制御を行う。例えば特許文献1には、AGC回路コンパレーターとを含み、AGC回路は、フィードバック信号を全波整流する全波整流回路と、全波整流回路からの信号を積分する積分器と、を含み、コンパレーターは、積分器からの信号により駆動信号の振幅を変化させる駆動回路が開示されている。

先行技術

0004

特開2009−168588号公報

発明が解決しようとする課題

0005

上記のような駆動回路において、駆動信号のゲイン制御にともなってノイズが発生するという課題がある。例えば、AGC回路に全波整流回路を用いた場合、全波整流後の信号には駆動信号の2倍の周波数(以下、2倍周波数と示す)のノイズが含まれ、その信号によりゲイン制御された駆動信号には駆動信号の2倍周波数のノイズが含まれることになる。すなわち、駆動信号の振幅を変化させるための信号にノイズが含まれていると、その信号によりゲイン制御された駆動信号にはノイズが含まれることになる。そして、そのノイズが静電漏れ(静電カップリング)等を介して検出回路に影響を与え、検出精度が低下する可能性がある。

0006

本発明の幾つかの態様によれば、駆動信号のゲイン制御にともなって発生するノイズを低減できる回路装置、電子機器及び移動体等を提供できる。

課題を解決するための手段

0007

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または態様として実現することが可能である。

0008

本発明の一態様は、物理量トランスデューサーを駆動する駆動信号を出力する回路装置であって、前記物理量トランスデューサーからのフィードバック信号を増幅する増幅回路と、nを2以上の整数とした場合に、前記増幅回路による前記増幅後の信号が入力されるn次ローパスフィルター回路を有し、前記n次ローパスフィルター回路の出力に基づいて制御電圧を出力するゲイン制御回路と、前記制御電圧により振幅が制御された前記駆動信号を、前記増幅回路による前記増幅後の信号に基づいて生成し、出力する駆動信号出力回路と、を含む回路装置に関係する。

0009

本発明の一態様によれば、n次ローパスフィルター回路の出力に基づいて制御電圧が出力され、物理量トランスデューサーを駆動する駆動信号の振幅が、その制御電圧に基づいて制御される。n次ローパスフィルター回路を用いることで、AGCループ帯域を確保しつつゲインを下げることが可能となるため、駆動信号のゲイン制御にともなって発生するノイズを低減できる。

0010

また本発明の一態様では、前記ゲイン制御回路は、前記増幅回路による前記増幅後の信号の整流を行う整流回路を含み、前記n次ローパスフィルター回路に、前記整流回路による前記整流後の信号が入力されてもよい。

0011

増幅回路による増幅後の信号を整流した信号には、駆動信号の2倍周波数のノイズが含まれる。本発明の一態様によれば、n次ローパスフィルター回路により駆動信号の2倍周波数のノイズを低減できるので、制御電圧に含まれる駆動信号の2倍周波数のノイズを抑制できる。これにより、2倍周波数ノイズによる検出系への影響を低減できる。

0012

また本発明の一態様では、前記n次ローパスフィルター回路のカットオフ周波数は、前記駆動信号の周波数の2倍より小さくてもよい。

0013

このようにカットオフ周波数を駆動周波数の2倍より小さい周波数に設定することで、n次ローパスフィルター回路の急峻な遮断特性によって駆動周波数の2倍成分を低減できる。

0014

また本発明の一態様では、前記n次ローパスフィルター回路のカットオフ周波数は、前記物理量トランスデューサーからの検出信号に基づいて出力される物理量情報周波数帯域よりも高くてもよい。

0015

このようにn次ローパスフィルター回路のカットオフ周波数を物理量情報の周波数帯域よりも高い周波数に設定することで、AGCループの帯域が高域側に延び、ゲイン特性ピークを持たなくなる。これにより、検出回路で検出される物理量に特定周波数(AGCループのゲイン特性のピーク)のノイズが発生することが抑制され、物理量情報のノイズ特性を向上できる。

0016

また本発明の一態様では、前記n次ローパスフィルター回路は、多重帰還型ローパスフィルタ回路であってもよい。

0017

また本発明の一態様では、前記n次ローパスフィルター回路は、演算増幅器と、前記n次ローパスフィルター回路の入力ノード帰還ノードとの間に設けられる第1抵抗素子と、前記演算増幅器の出力ノードと前記帰還ノードとの間に設けられる第2抵抗素子と、を有してもよい。

0018

また本発明の一態様では、前記第1抵抗素子と前記第2抵抗素子の抵抗比により前記n次ローパスフィルター回路のゲインが設定されてもよい。

0019

また本発明の一態様では、前記n次ローパスフィルター回路は、前記帰還ノードと前記演算増幅器の第1入力ノードとの間に設けられる第3抵抗素子を有してもよい。

0020

また本発明の一態様では、前記n次ローパスフィルター回路は、演算増幅器と、前記n次ローパスフィルターの帰還ノードと第1電源ノードとの間に設けられる第1キャパシターと、前記演算増幅器の出力ノードと第1入力ノードとの間に設けられる第2キャパシターと、を有してもよい。

0021

このような多重帰還型ローパスフィルターでは、第1抵抗素子と第2抵抗素子の抵抗比によりゲインが設定され、第1〜第3抵抗素子の抵抗値と第1、第2キャパシターの容量値により周波数特性(例えばカットオフ周波数)が設定される。即ち、ゲインと通過帯域を独立に調整することが可能であり、通過帯域を確保しつつゲインを下げ、AGCループの帯域確保ゲイン低下両立できる。

0022

また本発明の一態様では、前記第2キャパシターの容量は、前記第1キャパシターの容量よりも小さくてもよい。

0023

また本発明の一態様では、前記第1キャパシターは、MOS(Metal-Oxide-Semiconductor)キャパシターであってもよい。

0024

上述のように第1のキャパシターの一端は第1電源ノードに接続されるので、一端が半導体基板基板電位であるMOSキャパシターを用いることができる。第2のキャパシターよりも容量が大きい第1のキャパシターを、容量密度が大きいMOSキャパシターで構成できるので、レイアウト面積を抑制できる。

0025

また本発明の一態様では、前記第2キャパシターはMIM(Metal-Insulator-Metal)キャパシターであってもよい。

0026

第2のキャパシターは第1のキャパシターよりも容量が小さいので、第2のキャパシターとしてMIMキャパシターを用いる場合であっても、レイアウト面積への影響は小さい。

0027

また本発明の一態様では、前記物理量トランスデューサーから出力される物理量に応じた検出信号に基づいて、前記物理量に対応する物理量情報を出力する検出回路を含んでもよい。

0028

また本発明の他の態様は、上記のいずれかに記載された回路装置を含む電子機器に関係する。

0029

また本発明の更に他の態様は、上記のいずれかに記載された回路装置を含む移動体に関係する。

図面の簡単な説明

0030

本実施形態の回路装置の比較例。
比較例の回路装置の信号波形図。
図3(A)は、比較例におけるAGCループのゲイン特性の模式図。図3(B)は、完全積分器の構成例。
本実施形態の回路装置の構成例。
n次ローパスフィルター回路の詳細な構成例。
図6(A)、図6(B)は、n次ローパスフィルター回路の特性を説明する図。
2次ローパスフィルターの各パラメーターの設定例。
AGCループのゲイン特性の模式図。
駆動回路の詳細な構成例。
本実施形態の回路装置の変形構成例。
変形構成例の回路装置の信号波形図。
AGCループのゲイン特性。
図13(A)、図13(B)は、サンプルホールド回路の詳細な構成例。
サンプルホールド回路の各ノード電圧波形図。
位相調整回路の第1の詳細な構成例。
位相調整回路の第2の詳細な構成例、及び同期信号出力回路の詳細な構成例。
本実施形態の回路装置、電子機器、ジャイロセンサー(物理量検出装置)の構成例。
駆動回路、検出回路の詳細な構成例。
図19(A)〜図19(D)は本実施形態の回路装置が組み込まれる移動体、電子機器の例。

実施例

0031

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

0032

1.比較例
図1に、本実施形態の回路装置の比較例を示す。この回路装置は、物理量トランスデューサー12を駆動する駆動回路30を含む。駆動回路30は、物理量トランスデューサー12からのフィードバック信号DIを増幅する増幅回路32と、増幅回路32からの信号に基づいて駆動信号DQを出力する駆動信号出力回路50と、駆動信号出力回路50のゲインを制御することで駆動信号DQの振幅を制御するゲイン制御回路40と、を含む。ゲイン制御回路40は、増幅回路32からの正弦波電圧の信号DVを全波整流する全波整流回路48と、全波整流された信号WRQを積分して制御電圧VCTL制御信号)を駆動信号出力回路50へ出力する積分器44と、を含む。

0033

駆動信号DQの振幅は、制御電圧VCTLによって制御される。即ち、物理量トランスデューサー12からのフィードバック信号DIの振幅が低下すると増幅回路32からの信号DVの振幅が低下し、全波整流回路48からの信号WRQの信号レベルが低下する。そして、積分器44が信号WRQを基準信号に対して反転積分して制御電圧VCTLの信号レベルが増加し、それに応じて駆動信号出力回路50が駆動信号DQの振幅を増加させる。以下、このような駆動信号DQのゲインに対する負帰還ループを、AGC(Auto Gain Control)ループとも呼ぶ。

0034

図2は、比較例の回路装置の信号波形図である。ここでは、物理量トランスデューサー12が振動片(例えば水晶振動片)である場合の波形例を示す。

0035

図2に示すように、物理量トランスデューサー12は例えば矩形波電圧の駆動信号DQで駆動される。フィードバック信号DIは正弦波電流の信号であり、増幅回路32により正弦波電圧の信号DVに変換される。信号DVを全波整流した信号WRQ(電圧信号)は、その振幅中心付近基準電圧VR3を基準として積分され、制御電圧VCTL(電圧信号)が出力される。駆動信号出力回路50は、制御電圧VCTLの低下又は上昇に応じて矩形波の駆動信号DQの上側電圧を低下又は上昇させる。

0036

全波整流信号WRQは、正弦波信号DVの下側を上側に折り返した波形になるので、信号DVの周波数(即ち駆動信号DQの周波数)の2倍周波数の成分を含んでいる。即ち、その全波整流信号WRQを積分した制御電圧VCTLも、駆動信号DQの2倍周波数の成分を含むことになり、その制御電圧VCTLによってゲインが制御されることによって駆動信号DQに2倍周波数の成分が含まれる結果となる。この駆動信号DQに含まれる2倍周波数の成分は、ノイズとして周囲の回路に伝搬し、その回路に対して悪影響を及ぼす可能性がある。例えば検出系に影響した場合、物理量の検出精度が低下してしまう。

0037

具体的には、図18で後述するように、物理量トランスデューサー12からの検出信号IQ1、IQ2は、同期検波回路81を含む検出回路60により検出される。この検出信号IQ1、IQ2の入力端子と、駆動信号DQの出力端子との間には、静電カップリングが存在する場合(例えば、駆動回路30と検出回路60が1つのICチップ集積される場合)がある。この場合、駆動信号DQに含まれる2倍周波数のノイズが静電カップリングを介して検出信号IQ1、IQ2に伝搬(静電漏れ)する。同期検波回路81は、増幅回路61で増幅された検出信号IQ1、IQ2を、駆動信号DQの周波数に同期して同期検波する。このとき、検出信号IQ1、IQ2に伝搬した駆動信号DQの2倍周波数のノイズが同期検波され、物理量の検出精度を低下させる。

0038

例えば振動片を用いたジャイロセンサーでは同期検波回路81の出力電圧に比例した角速度を検出する。駆動信号DQの2倍周波数のノイズは同期検波によりDC付近に折り返されるので、ノイズは角速度に誤差を生じさせてしまう(例えば、実際には振動片が回転していないのに、ゼロでない角速度が観測される)。

0039

また、積分器44はいわゆる完全積分器であるが、完全積分器を用いると以下のようにAGCループの帯域やレイアウト面積とノイズとがトレードオフになるという問題がある。

0040

即ち、図3(A)にAGCループのゲイン特性を示す。図3(A)に示すように、例えばAGCループのゲインの周波数特性は周波数f1付近で盛り上がった特性となっている。この場合、周波数f1付近のノイズがAGCループによって増幅される。このノイズが静電漏れによって検出回路60に伝搬すると、検出された物理量の周波数f1付近にノイズが乗る可能性がある。このような検出回路60への影響を低減するためには、AGCループのゲインを下げる必要がある。AGCループのゲインは以下のよう積分器44のゲインによって調整できるが、上記のようなトレードオフが発生する。

0041

図3(B)に完全積分器である積分器44の構成例を示す。積分器44は、演算増幅器OPB2と、入力抵抗RB2と、フィードバック用のキャパシターCB2と、を含む。基準電圧VR3は図2に示すように積分の基準電圧であり、駆動信号DQのターゲット振幅が得られるレベルに設定されている。この完全積分器の抵抗素子RB2の抵抗値をRとし、キャパシターCB2の容量値をCとした場合、完全積分器のゲインは1/(ωRC)と表される。ωは信号の角周波数である。このゲインを下げるためには、抵抗値R又は容量値Cを大きくする必要がある。しかしながら、抵抗素子やキャパシターのレイアウト面積の観点から、抵抗値Rや容量値Cの増加には限界がある。

0042

また、図3(A)に示すように、完全積分器のゲインを下げるとAGCループの帯域が下がるという問題がある。例えばゲイン特性GCDからゲイン特性GCEへ変化すると周波数特性のピーク位置が低域側へ移動する。図3(A)では周波数軸対数軸であり、対数軸で見ると1/(ωRC)は右下がりの直線となるが、このゲインを下げると直線が低周波数側に移動したように見えるので、AGCループの帯域が低下する。駆動回路30の起動時(振動片の発振開始時)には、AGCループの過渡応答定常発振状態収束していくが、この収束時間には負帰還ループであるAGCループの周波数特性が関係している。そのため、AGCループの帯域が低下すると起動時の収束時間が長くなってしまう。

0043

2.回路装置
図4に、上記のようなAGCループが発生するノイズの問題を解決できる本実施形態の回路装置の構成例を示す。この回路装置は、物理量トランスデューサー12からのフィードバック信号DIを受けて、物理量トランスデューサー12を駆動する駆動信号DQを出力する駆動回路30を含む。

0044

駆動回路30は、増幅回路32とゲイン制御回路40と駆動信号出力回路50とを含む。増幅回路32は、物理量トランスデューサー12からのフィードバック信号DIを増幅する。ゲイン制御回路40は、nを2以上の整数とした場合に、増幅回路32による増幅後の信号(ここでは信号WRQ)が入力されるn次ローパスフィルター回路46(不完全積分器)を有し、n次ローパスフィルター回路46の出力に基づいて制御電圧VCTLを出力する。駆動信号出力回路50は、制御電圧VCTLにより振幅が制御された駆動信号DQを、増幅回路32による増幅後の信号DVに基づいて生成し、出力する。

0045

ここで、n次ローパスフィルター回路46に入力される「増幅回路32による増幅後の信号」は、増幅回路32の出力信号DVに基づく信号であり、増幅回路32により増幅された後であれば、どのような信号であってもよい。即ち、増幅回路32が出力する信号DVそのものに限らず、増幅回路32により増幅された後に更に他の回路によって処理された信号であってもよい。

0046

駆動信号出力回路50は、例えばコンパレーターで信号DVと基準電圧を比較して矩形波の駆動信号DQを生成する。このとき、コンパレーターが制御電圧VCTLに基づいて駆動信号DQの振幅を制御する。ただし、駆動信号DQの生成手法はこれに限定されない。例えば正弦波の信号DVをアンプ回路で増幅して駆動信号DQを生成し、そのとき、アンプ回路が制御電圧VCTLに応じた振幅で駆動信号DQを出力してもよい。

0047

また、ゲイン制御回路40は、増幅回路32による増幅後の信号DVの整流を行う整流回路を含む。n次ローパスフィルター回路46には、整流回路による整流後の信号WRQが入力される。具体的には、ゲイン制御回路40は整流回路として全波整流回路48を含む。

0048

このように、不完全積分器としてのn次ローパスフィルター回路46で全波整流回路48の出力を積分することで、AGCループが発生するノイズの問題を解決できる。

0049

即ち、n次ローパスフィルター回路46のゲインはフィードバック抵抗と入力抵抗の比で決まるため、抵抗素子の抵抗値やキャパシターの容量値を増大させることなくゲインを下げることが可能である。これにより、レイアウト面積の増加を抑制しつつAGCループのゲインを下げることができ、駆動信号DQの2倍周波数のノイズを低減できる。

0050

また、n次ローパスフィルター回路46は、抵抗比で決まるゲインと、抵抗値や容量値で決まる通過帯域とを、独立に調整可能である。そのため、帯域(カットオフ周波数)を維持しつつ通過帯域のゲインを下げることが可能である。これにより、AGCループのゲインを下げても帯域を確保できるので、起動時の収束時間が長くならない。

0051

図5に、n次ローパスフィルター回路46の詳細な構成例を示す。ここではn=2の場合を例に説明するが、n≧2であればよい。

0052

2次(n=2)ローパスフィルター回路46は、多重帰還型ローパスフィルター回路である。多重帰還型ローパスフィルター回路は、複数の(フィルター次数同数の)帰還ノードを有するアクティブローパスフィルター回路である。帰還ノードは、フィルター回路の出力から信号が負帰還されるノードのことである。例えば図5では、ノードND1、ND2が帰還ノードであり、ノードND1はキャパシターC2を介して出力信号VCTLが負帰還されるノードであり、ノードND2は抵抗素子R2を介して出力信号VCTLが負帰還されるノードである。

0053

具体的には、2次ローパスフィルター回路46は、演算増幅器OPDと、2次ローパスフィルター回路46の入力ノードNDIと帰還ノードND2との間に設けられる第1抵抗素子R1と、演算増幅器OPDの出力ノードNDQと帰還ノードND2との間に設けられる第2抵抗素子R2と、を有する。そして、第1抵抗素子R1と第2抵抗素子R2の抵抗比により2次ローパスフィルター回路のゲインが設定される。なお、2次ローパスフィルター回路46のゲインは、20倍以上、500倍以下であることが望ましい。

0054

このように2次の多重帰還型ローパスフィルターは入力抵抗R1と帰還抵抗R2を有するので、その抵抗比(R2/R1)によりゲインを設定できる。また、抵抗比が同じであれば、各抵抗値(R1、R2)を変えられるため、ゲインとは独立に周波数特性を調整できる。これにより、AGCループのゲインを下げつつ帯域を確保できる。

0055

また2次ローパスフィルター回路46は、帰還ノードND2と演算増幅器OPDの第1入力ノードND1(負極端子、第1入力端子)との間に設けられる第3抵抗素子R3を有する。また2次ローパスフィルター回路46は、帰還ノードND2と第1電源ノードとの間に設けられる第1のキャパシターC1と、出力ノードNDQと第1入力ノードND1との間に設けられる第2のキャパシターC2と、を有する。

0056

ここで第1電源ノードは、第1電源が供給されるノードであり、例えば第1電源は回路装置の低電位側電源である。上記ではノードND2を帰還ノードと呼んだが、2次の多重帰還型ローパスフィルターには2つの帰還ノードND1、ND2が存在する。帰還ノードND1は演算増幅器OPDの第1入力ノードである。演算増幅器OPDの第2入力ノード(正極端子、第2入力端子)には基準電圧VR1が供給される。

0057

このような構成の多重帰還型ローパスフィルターの伝達関数H(s)を、図6(A)の式FAに示し、カットオフ周波数fcを式FBに示す。また図6(B)に、一例として伝達関数H(s)の振幅の周波数特性を示す。ここで、iを虚数単位とし、ωを信号の角周波数として、s=iωである。図6(B)において、縦軸は対数軸(デシベル)であり、横軸は対数軸であり、fdは物理量トランスデューサー12の駆動周波数である。

0058

式FAからH(0)=−R2/R1となり、DCゲインが抵抗素子R1、R2の抵抗比で決まることが分かる。また、式FBから、抵抗素子R2、R3の抵抗値やキャパシターC1、C2の容量値を調整することで、DCゲインとは独立してカットオフ周波数を調整できることが分かる。

0059

図7に、2次ローパスフィルターの各パラメーターの設定例を示す。

0060

例えば設定1と設定4を比較すると、設定4の抵抗比R2/R1は設定1の約1/2になっており、それによりゲインを約6dB下げることができている。このとき、カットオフ周波数は設定4の方が高くなっており、ゲインを下げてもAGCループの帯域が下がらないことが分かる。完全積分器ではゲイン低下と帯域低下が連動してしまうが、それに比べて不完全積分器の設計自由度は非常に高く、AGCループの周波数特性を適切に設計できる。

0061

図6(B)に示すように、カットオフ周波数fcは、物理量トランスデューサー12の駆動信号DQの周波数fd(物理量トランスデューサー12の駆動周波数fd)の2倍(2fd)より小さい。

0062

本実施形態では積分器の前段が全波整流回路48であるため、積分器の入力信号には駆動周波数の2倍成分が多く含まれている。本実施形態では、積分器として2次ローパスフィルター回路46を用いているため、その急峻な遮断特性によって駆動周波数の2倍成分を低減できる。これにより、2倍周波数ノイズによる検出系への影響を低減できる。

0063

また、カットオフ周波数fcは、物理量トランスデューサー12からの検出信号に基づいて出力される物理量情報の周波数帯域よりも高い。具体的には、物理量情報の周波数帯域は、物理量情報が表す物理量の時間変化の周波数帯域(所望信号の周波数帯域)である。より具体的には、検出回路60のDSP部110(図18)が物理量情報をデジタルフィルター処理ローパスフィルター処理)するが、そのデジタルフィルター処理の通過帯域(例えばカットオフ周波数)よりも、2次ローパスフィルター回路46のカットオフ周波数fcは高い。例えばジャイロセンサーでは角速度を物理量として検出するが、検出回路60が出力する角速度の変化の周波数帯域よりも、2次ローパスフィルター回路46のカットオフ周波数fcは高い。

0064

図8に、AGCループのゲイン特性の模式図を示す。GCDは完全積分器を用いた場合のゲイン特性であり、GCFは本実施形態の2次ローパスフィルター回路46を用いた場合のゲイン特性である。図8に示すように、2次のローパスフィルターを用いることでゲインの最大値を下げるとともに、帯域を広げて周波数特性のピークを無くすことができる。

0065

具体的には、ゲイン特性GCDのピークは周波数f1であるが、このピークが物理量情報の帯域内に入った場合、その周波数f1付近のノイズが物理量情報の周波数特性に現れ、信号の品質を低下させる可能性がある。一方、本実施形態では2次ローパスフィルターのカットオフ周波数が物理量情報の周波数帯域よりも高いため、AGCループの帯域が高域側に延び、ピークを持たなくなる。これにより、周波数f1等の特定周波数のノイズが低減され、物理量情報のノイズ特性を向上できる。

0066

また本実施形態では、図7に示すように第2のキャパシターC2の容量は、第1のキャパシターC1の容量よりも小さい。この第1のキャパシターC1は、MOS(Metal-Oxide-Semiconductor)キャパシターであり、第2のキャパシターC2はMIM(Metal-Insulator-Metal)キャパシターである。

0067

図5に示すように、第1のキャパシターC1の一端は第1電源ノードに接続されるので、一端が半導体基板の基板電位であるMOSキャパシターを用いることができる。MOSキャパシターは、MOSトランジスター基板(例えばNMOSのP基板)を一方の電極とし、MOSトランジスターのゲートを他方の電極とするキャパシターである。2次ローパスフィルターのキャパシターC1、C2のうち、容量の大きなキャパシターC1を容量密度が大きいMOSキャパシターで構成することで、レイアウト面積を抑制できる。

0068

第2のキャパシターC2は出力ノードNDQと演算増幅器OPDの第1入力ノードND1との間に接続されるため、例えばMIMキャパシターで構成する。MIMキャパシターは、2つの金属層とその間の誘電体層で構成されるキャパシターである。例えば、半導体集積回路金属配線層を第1電極とし、その金属配線層上の絶縁層を誘電体層とし、その絶縁層上に形成された金属層を第2電極とする。MIMキャパシターはMOSトランジスターに比べて容量密度が小さいが、容量の小さなキャパシターC2に用いるので、レイアウト面積への影響は小さい。

0069

完全積分器を用いた場合にはキャパシターを例えばMIMキャパシターで構成する必要があり、またAGCループのゲインを下げるために容量値を大きくする必要があった。一方、本実施形態では容量の大きな第1のキャパシターC1をMOSキャパシターで構成でき、またゲインが抵抗比で決まるためゲインを下げても容量値は大きくならない。

0070

3.駆動回路
図9に、駆動回路30の詳細な構成例を示す。駆動回路30は、増幅回路32、ゲイン制御回路40、駆動信号出力回路50を含む。ゲイン制御回路40は、全波整流回路48、n次ローパスフィルター回路46を含む。

0071

増幅回路32は、電流電圧(I/V)変換回路であり、演算増幅器OPB1と、フィードバック用の抵抗素子RB1及びキャパシターCB1と、を含む。

0072

駆動信号出力回路50は、ローパスフィルター51、ハイパスフィルター53、コンパレーターCPB1(比較回路)、増幅回路55を含む。

0073

ローパスフィルター51は受動型であり、抵抗素子RB3、キャパシターCB3を含む。またハイパスフィルター53は受動型であり、キャパシターCB4、抵抗素子RB4を含む。ローパスフィルター51及びハイパスフィルター53は、信号DVのうち駆動信号DQの帯域の成分を通過させ、信号DVの不要成分を減衰させる。

0074

コンパレーターCPB1は、ハイパスフィルター53からの電圧信号HQと基準電圧VR1を比較し、矩形波の電圧信号PQを出力する。ハイパスフィルター53からの信号HQは基準電圧VR1を基準とする正弦波なので、正弦波の上側でコンパレーターCPB1の出力信号PQはローレベルになる。図2で説明したように駆動信号DQに対して信号DVの位相は180度ずれているので、コンパレーターCPB1の出力は駆動信号DQと同じ位相になる。

0075

増幅回路55は、信号PQをバッファリングする正転増幅回路であり、演算増幅器OPB3と、フィードバック用(ゲイン設定用)の抵抗素子RB5、RB6と、を含む。

0076

全波整流回路48は、反転増幅回路(演算増幅器OPB4、入力用の抵抗素子RB7、フィードバック用の抵抗素子RB7を含む)と、スイッチ素子SB1、SB2と、コンパレーターCPB2と、インバーターIVB1と、を含む。

0077

コンパレーターCPB2は、増幅回路32からの信号DVの電圧と基準電圧VR1とを比較する。信号DVの電圧が基準電圧VR1より大きい場合にはコンパレーターCPB2がローレベルを出力するので、スイッチ素子SB1がオフになり、スイッチ素子SB2がオンになり、信号DVがそのまま信号WRQとして出力される。一方、信号DVの電圧が基準電圧VR1より小さい場合にはコンパレーターCPB2がハイレベルを出力するので、スイッチ素子SB1がオンになり、スイッチ素子SB2がオフになり、反転増幅回路により反転された信号DVが信号WRQとして出力される。このようにして、基準電圧VR1を基準とする正弦波信号DVの下側が基準電圧VR1の上側に折り返され、整流信号WRQが出力される。

0078

整流信号WRQは制御電圧VCTLのターゲット電圧(基準電圧VR3)を基準として積分されるが、そのターゲット電圧を基準として見ると整流信号WRQは信号DV(駆動信号DQ)の2倍周波数の信号になっている。本実施形態では、n次ローパスフィルター回路46のカットオフ周波数が、駆動信号DQの2倍周波数よりも小さいので、その駆動信号DQの2倍周波数の成分が効果的に遮断される。

0079

4.変形例
図10に、本実施形態の回路装置の変形構成例を示す。この回路装置は、物理量トランスデューサー12からのフィードバック信号DIを受けて、物理量トランスデューサー12を駆動する駆動回路30を含む。なお以下では、既に説明した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。

0080

駆動回路30は、増幅回路32とゲイン制御回路40と駆動信号出力回路50とを含む。増幅回路32は、物理量トランスデューサー12からのフィードバック信号DIを増幅する。ゲイン制御回路40は、増幅回路32による増幅後の信号DVのサンプリング及びホールドを行うサンプルホールド回路42を有し、サンプルホールド回路42の出力(信号SHQ)に基づく制御電圧VCTLを出力する。またゲイン制御回路40は、サンプルホールド回路42の出力を受けて制御電圧VCTLを出力するn次ローパスフィルター回路46を含む。駆動信号出力回路50は、制御電圧VCTLにより振幅が制御された駆動信号DQを、増幅回路32による増幅後の信号DVに基づいて生成し、出力する。また駆動回路30は、位相調整回路54を含むことができる。

0081

サンプルホールド回路42は、駆動信号DQと同じ周波数でサンプリング動作ホールド動作を繰り返し行う回路であり、第1期間で信号DVをサンプリングし(第1期間の終了タイミングサンプリング値確定し)、そのサンプリングした信号を第2期間においてホールドする。

0082

このようなサンプルホールド回路42を用いることによって、駆動信号DQの2倍周波数の成分を低減させた制御電圧VCTLを生成することが可能になり、AGCループが発生するノイズを低減できる。以下、波形図等により具体的に説明する。

0083

図11は、本実施形態の回路装置の信号波形図である。ここでは、物理量トランスデューサー12が振動片である場合の波形例を示す。

0084

サンプルホールド回路42は、駆動信号DQと同じ周波数のサンプルホールド信号CKS(クロック信号)で動作する。サンプルホールド回路42はピークホールド回路のような動作を行い、信号DVのピークから次のピークまでの間、ピーク電圧をホールドして出力する。具体的には、サンプルホールド回路42は、サンプルホールド信号CKSがローレベルの期間(第1期間)において信号DVをサンプリングし、サンプルホールド信号CKSがハイレベルに変わるタイミングでの信号DVの電圧レベルをホールドする。そして、そのホールドした電圧レベルを、サンプルホールド信号CKSがハイレベルの期間(第2期間)と、その次のローレベルの期間(第1期間)において出力し続ける。

0085

サンプルホールド回路42の出力信号SHQは、信号DVのピーク毎に電圧が変わることになるので、駆動信号DQの2倍周波数の成分が抑制されている。そして、信号SHQに駆動信号DQの2倍周波数の成分が含まれていたとしても、n次ローパスフィルター回路46により更に低減される。これにより、制御電圧VCTLが駆動信号DQの2倍周波数のノイズを含まなくなり、比較例で説明したような検出回路への悪影響(物理量の検出誤差、例えばジャイロセンサーにおける角速度の検出誤差)を低減することができる。

0086

上述のように、サンプルホールド回路42は、増幅回路32による増幅後の信号DVのピークをサンプリングしてホールドする回路である。

0087

比較例のように信号DVを全波整流する場合、得られる信号WRQのレベルは信号DVの振幅の2/πになる。一方、本実施形態ではサンプルホールド回路42が信号DVのピークをホールドすることにより、信号DVの振幅に相当するレベルの信号SHQを出力できる。これにより、AGCループのゲインを下げる(例えば積分器44のゲインを下げる)ことが可能となり、AGCループが発生するノイズを更に低減できる。

0088

図12に、AGCループのゲイン特性を示す。なお、ここでは積分器として完全積分器を用いた場合のゲイン特性を示している。

0089

図12に示すように、GCAは全波整流回路48を用いた比較例におけるゲイン特性であり、GCBはサンプルホールド回路42を用いた本実施形態におけるゲイン特性である。比較例に比べて信号SHQのレベルがπ/2倍になるので、AGCループのゲインを2/π倍にできる。即ち、AGCループのゲインを約3.9dB下げることができる。これによって、AGCループが発生するノイズが約3.9dB下がる。なお、積分器としてn次ローパスフィルター回路46を用いた場合にも、サンプルホールド回路42を適用することでAGCループのゲイン特性を全体として約3.9dB下げることができる。

0090

図12に示すように、AGCループのゲイン特性は周波数f1付近で盛り上がっているため、ノイズレベルの周波数特性も周波数f1付近で盛り上がると考えられる。そうすると、静電漏れによって周波数f1付近のノイズが検出信号に乗り、そのノイズが物理量の検出精度を低下させる可能性がある。例えば、ジャイロセンサーにおける角速度の検出帯域の上限が周波数f1よりも高かった場合に、周波数f1付近のノイズが検出信号に乗った場合、帯域制限のローパスフィルターでノイズをカットできずに角速度の信号に周波数f1付近のノイズが混入してしまう。

0091

この点、本実施形態によればAGCループのゲインを下げることができるので、上記のような物理量の検出帯域に含まれるAGCループ起因のノイズを低減することが可能となる。

0092

また図11に示すように、サンプルホールド回路42は、駆動信号DQと周波数が同じで駆動信号DQの位相をずらしたサンプルホールド信号CKSに基づいてサンプリング及びホールドを行う。

0093

増幅回路32からの信号DVは駆動信号DQに対して位相がずれている。そのため、駆動信号DQと周波数が同じで駆動信号DQの位相をずらしたサンプルホールド信号CKSに基づいてサンプリング及びホールドを行うことで、信号DVのピークをサンプリングできる。

0094

具体的には、駆動信号DQに対して位相が270度(又は−90度)ずれたサンプルホールド信号CKSで信号DVをサンプリング及びホールドする。物理量トランスデューサー12が振動片の場合、フィードバック信号DIは駆動信号DQに対して位相が90度ずれており、そのフィードバック信号DIを増幅回路32が電流電圧変換する際に更に位相が90度ずれる。即ち、信号DVは駆動信号DQに対して位相が180度ずれている。そのため、信号DVの正弦波のピークは駆動信号DQの立ち上がりから270度ずれており、そのピークをホールド値として確定するために、駆動信号DQに対して位相が270度(又は−90度)ずれたサンプルホールド信号CKSを用いる。

0095

なお、全波整流回路を用いた場合よりも大きな信号レベルをサンプリング及びホールドできればよいので、必ずしも信号DVのピークでサンプリング及びホールドする必要はない。即ち、サンプルホールド回路42は、増幅回路32による増幅後の信号DVの振幅を2×VPとする場合に、サンプルホールド信号CKSに基づいて、増幅後の信号DVがVP×(2/π)よりも大きいタイミングでサンプリング及びホールドを行う。

0096

具体的には、信号DVの絶対値がVP×(2/π)よりも大きいタイミングであればよい。信号DVの大きさの基準は、正弦波の中心レベルsin波の位相ゼロにおける信号レベル)である。信号DVがVP×(2/π)よりも大きいのは、信号DVの位相で40度〜140度(−220度〜−320度)の範囲である。駆動信号DQの立ち上がりを基準とする位相では、220度〜320度(−40度〜−140度)の範囲である。

0097

このように、信号DVがVP×(2/π)よりも大きいタイミングでサンプリング及びホールドを行うことで、全波整流回路を用いた場合よりも大きな信号レベルを出力できる。そして、その信号レベルが大きくなった分だけAGCループのゲインを下げることができ、上述した周波数f1付近のノイズを低減することが可能となる。

0098

次に位相調整回路54について説明する。位相調整回路54は、駆動信号DQに対する位相を調整したサンプルホールド信号CKSを出力する。そしてサンプルホールド回路42は、サンプルホールド信号CKSに基づいてサンプリング及びホールドを行う。

0099

図18で後述するように、位相調整回路54は、駆動信号DQに基づく同期信号SYCを検出回路60に対して出力する同期信号出力回路52に含まれる。検出回路60は、物理量トランスデューサー12から出力される物理量に応じた検出信号に基づいて物理量に対応する物理量情報を出力する回路である。物理量は例えば角速度であり、それに対応する物理量情報は角速度情報である。例えば検出回路60は、入力された検出信号IQ1、IQ2の増幅を行い、駆動回路30からの同期信号SYCを用いて、増幅後の信号に対する同期検波を行う。そして、同期検波後の信号のA/D変換を行い、物理量情報を出力する。この場合に、検出回路60は、A/D変換後の情報に対して、フィルター処理補正処理などの信号処理を行って、信号処理後の物理量情報を出力することが望ましい。この物理量情報は例えば物理量のデジタルデータ(例えば角速度のデジタルデータ)である。

0100

ここで、同期信号SYCは、駆動信号DQに周波数が同期するとともに位相が同じ(又は180度異なる)信号であり、同期検波回路81での検波に用いられる。サンプルホールド信号CKSは、図11で説明したように、駆動信号DQに周波数が同期するとともに位相が90度(又は270度)ずれた信号である。

0101

このように、位相調整回路54が駆動信号DQに対するサンプルホールド信号CKSの位相を調整することで、信号DVがピーク電圧となる位相でサンプルホールド回路42が信号DVをサンプリング及びホールドできる。

0102

5.サンプルホールド回路
図13(A)、図13(B)に、サンプルホールド回路42の詳細な構成例を示す。図13(A)には、サンプリング期間(第1期間)での動作状態を示し、図13(B)には、ホールド期間(第2期間)での動作状態を示す。

0103

サンプルホールド回路42は、演算増幅器OPA(アンプ回路)と、第1回路CCT1と、第2回路CCT2と、第3回路CCT3と、を含む。

0104

第1回路CCT1は、サンプルホールド回路42の入力ノードNIと演算増幅器OPAの第1入力ノードN3(負極端子、第1入力端子)との間に設けられ、第1期間において入力ノードNIの信号DVをサンプリングする。第2回路CCT2は、演算増幅器OPAの出力ノードNQと第1入力ノードN3との間に設けられ、第2期間において出力ノードNQと第1入力ノードN3とをキャパシターCA2を介して接続する。第3回路CCT3は、出力ノードNQと第1入力ノードN3との間に設けられ、第2期間において出力ノードNQの信号をサンプリングし、第1期間においてホールド動作を行う。

0105

このように、第2期間において出力ノードNQと第1入力ノードN3とをキャパシターCA2を介して接続することで、第1期間において第1回路CCT1がサンプリングした電圧(電荷)をキャパシターCA2に転送し、第2期間においてホールドできる。

0106

具体的には、第1回路CCT1は、入力ノードNIと第1入力ノードN3との間に設けられる第1のキャパシターCA1を有する。第2回路CCT2は、出力ノードNQと第1入力ノードN3との間に設けられる第2のキャパシターCA2を有する。第3回路CCT3は、出力ノードNQと第1入力ノードN3との間に設けられる第3のキャパシターCA3を有する。

0107

そして、第1期間において、第1回路CCT1が第1のキャパシターCA1を入力ノードNIと基準電圧VR1のノードとの間に接続することで、信号DVの電圧に応じた電荷が第1のキャパシターCA1に蓄積され、サンプリングされる。また第2回路CCT2が第2のキャパシターCA2の両端を基準電圧VR1のノードに接続することで、第2のキャパシターCA2の電荷がリセットされる。第2期間において、第1回路CCT1が第1のキャパシターCA1を基準電圧VR1のノードと第1入力ノードN3との間に接続し、第2回路CCT2が第2のキャパシターCA2を出力ノードNQと第1入力ノードN3との間に接続することで、第1のキャパシターCA1に蓄積された電荷が第2のキャパシターCA2に転送され、ホールドされる。サンプルホールド回路42のゲインはキャパシターCA1、CA2の容量比で決まっており、例えば容量比が1の場合には、第1期間でサンプリングした電圧と同じ電圧が第2期間において信号SHQとして出力される。

0108

また第2期間において、第3回路CCT3が第3のキャパシターCA3を出力ノードNQと第1入力ノードN3との間に接続することで、第2期間における信号SHQに応じた電荷が第3のキャパシターCA3に蓄積される。そして第1期間において、第3回路CCT3が第3のキャパシターCA3を出力ノードNQと基準電圧VR1のノードとの間に接続することで、第2期間における信号SHQと同じ電圧が第1期間において出力される。即ち、図2で説明したように、第1期間の終了タイミングで確定したサンプリング電圧が、その次の第1期間の終了タイミングまで出力されることになる。

0109

更に具体的には、第1回路CCT1はスイッチ素子SA1〜SA4を含み、第2回路CCT2はスイッチ素子SA5〜SA8を含み、第3回路CCT3はスイッチ素子SA9、SA10を含む。これらのスイッチ素子SA1〜SA10は、例えばトランジスターであり、サンプルホールド信号CKSによってオンとオフが制御される。上述した第1〜第3のキャパシターCA1〜CA3と各ノードの接続を第1期間と第2期間で切り替える動作は、スイッチ素子SA1〜SA10のオンとオフの切り替え制御によって実現される。

0110

演算増幅器OPAの第2入力ノード(正極端子、第2入力端子)は基準電圧VR1のノードに接続されている。即ち、サンプルホールド回路42の出力信号SHQは、基準電圧VR1を基準とした電圧となる。図11の波形図では、信号DVの正弦波の中心(sin波の位相ゼロでの電圧)が基準電圧VR1に対応しており、その正弦波の中心を基準として信号SHQが出力される。即ち、正弦波の中心である基準電圧VR1から正弦波のピーク(上でも下でもよい)までの電圧が、信号SHQの電圧レベルとなる。

0111

図14に、サンプルホールド回路42の各ノードの電圧波形図を示す。

0112

第1期間では、サンプルホールド信号CKSはローレベルであり、スイッチ素子SA1、SA3、SA5、SA7、SA9がオンになる。そのため第1のキャパシターCA1の一端のノードN1は入力信号DVの電圧となり、他端のノードN2は基準電圧VR1となる。第2のキャパシターCA2の一端のノードN5と他端のノードN4は基準電圧VR1となる。このとき、第3のキャパシターCA3の一端のノードN6がサミングノードN3に接続されているので、出力信号SHQは、1つ前の第2期間でのホールド電圧を出力し続けている。

0113

第2期間では、サンプルホールド信号CKSはハイレベルであり、スイッチ素子SA2、SA4、SA6、SA8、SA10がオンになる。そのため第1のキャパシターCA1の一端のノードN1は基準電圧VR1となり、他端のノードN2はサミングノードN3に接続される。そして第2のキャパシターCA2の一端のノードN5が出力ノードNQに接続され、他端のノードN4がサミングノードN3に接続されるので、出力信号SHQはサンプリング電圧(=ホールド電圧)となる。第3のキャパシターCA3の一端のノードN6は基準電圧VR1となるので、第3のキャパシターCA3は出力信号SHQで充電される。

0114

6.位相調整回路
図15に、位相調整回路54の第1の詳細な構成例を示す。位相調整回路54は、ローパスフィルター162、ハイパスフィルター164、コンパレーターCPC1(比較回路)を含む。

0115

ローパスフィルター162は受動型であり、抵抗素子RC1、キャパシターCC1を含む。またハイパスフィルター164は受動型であり、キャパシターCC2、抵抗素子RC2を含む。ローパスフィルター162は、入力信号DVの位相を約90度ずらす。即ち、抵抗素子RC1の抵抗値とキャパシターCC1の容量値で決まるカットオフ周波数が、駆動信号DQと同一(略同一を含む)の周波数に設定されている。ハイパスフィルター164は、ローパスフィルター162で調整しきれなかった位相の微調整を行う。カットオフ周波数は、駆動信号DQの周波数よりも高く設定される。コンパレーターCPC1は、基準電圧VR1を基準とするハイパスフィルター164の出力信号と、基準電圧VR1とを比較して、その比較結果をサンプルホールド信号CKSとして出力する。

0116

図16に、位相調整回路54の第2の詳細な構成例、及び同期信号出力回路52の詳細な構成例を示す。

0117

同期信号出力回路52は、2値化回路210と位相調整回路54を含む。位相調整回路54は、調整回路220とDLL(Delay Locked Loop)回路230と出力回路240を含む。

0118

2値化回路54(波形整形回路)は、駆動回路30からの正弦波の出力信号DVを受けて、出力信号DVの2値化処理波形整形)を行って、例えば矩形波の信号INを出力する。この2値化回路210は、例えば出力信号DVと基準電圧VR1とを比較して、信号INを出力するコンパレーター等により実現できる。

0119

位相調整回路54は、入力信号INの位相調整を行い、位相調整後の信号を同期信号SYC、サンプルホールド信号CKSとして出力する。

0120

具体的には、DLL回路230は、遅延制御回路232と遅延回路234を有する。遅延制御回路232は遅延制御信号PNBを出力する。例えば遅延制御回路232は、DLL回路230からのフィードバック信号に基づく位相比較処理を行って、遅延制御信号PNBを生成する。この位相比較処理としては後述するように種々の処理を想定できる。

0121

遅延回路234は複数の遅延ユニットD0〜Dn−1(第1〜第nの遅延ユニット)を有する。これらの遅延ユニットD0〜Dn−1は直列接続される。例えば第k(1≦k<n)の遅延ユニットDkの出力が、次段の第k+1の遅延ユニットDk+1に入力され、第k+1の遅延ユニットDk+1の出力が、次段の第k+2の遅延ユニットDk+2に入力される。

0122

遅延ユニットD0〜Dn−1は、遅延制御回路232からの遅延制御信号PNBにより遅延時間が制御される。例えば遅延ユニットD0〜Dn−1が電流制御型インバーター回路である場合には、遅延制御信号PNBは、このインバーター回路に流れる電流バイアス電流)を制御する信号である。そして、インバーター回路に流れる電流が大きくなれば、遅延時間は短くなり、電流が小さくなれば、遅延時間は長くなる。そして遅延回路234からの信号が遅延制御回路232にフィードバックされることで、DLL回路230のループが形成され、D0〜Dn−1の各遅延ユニットの遅延時間がロックされるDLL動作が行われる。具体的には、遅延ユニットD0から遅延ユニットDn−1までの位相差が、例えば360度になるように、D0〜Dn−1の各遅延ユニットの遅延時間がロックされる。

0123

出力回路240は、DLL回路230からの多相クロック信号に基づいて、同期信号SYC、サンプルホールド信号CKSを出力する。即ち、駆動信号DQに対して位相がゼロ度、90度ずれたクロック信号を、多相クロック信号の中から選択して、それぞれ同期信号SYC、サンプルホールド信号CKSとして出力する。多相クロック信号は位相が順次シフトしたクロック信号である。例えば多相クロック信号の第1のクロック信号は遅延ユニットD0の出力信号である。また多相クロック信号の第2、第3のクロック信号は遅延ユニットD1、D2の出力信号である。そして第2のクロック信号は第1のクロック信号に対して、遅延ユニットD1の遅延時間の分だけ位相がシフトしており、第3のクロック信号は第2のクロック信号に対して、遅延ユニットD2の遅延時間の分だけ位相がシフトしている。

0124

調整回路220は、遅延制御信号PNBによって遅延時間が制御される少なくとも1つの遅延ユニットを有する。そして駆動回路30からの出力信号DVに基づく入力信号IN(例えば出力信号DVを2値化した信号)を遅延させた信号DLIを、DLL回路230に出力する。即ち、信号INが、調整回路220が有する遅延ユニットにより遅延し、遅延後の信号DLIがDLL回路230に入力される。

0125

具体的には調整回路220は、遅延回路234の遅延ユニットD0〜Dn−1と同様の構成の遅延ユニットを有する。そして、この調整回路220の遅延ユニットも、DLL回路230の遅延ユニットD0〜Dn−1と同様に、遅延制御信号PNBに基づいて、その遅延時間が制御される。例えば遅延ユニットD0〜Dn−1が電流制御型のインバーター回路で構成される場合に、調整回路220も同様の構成の電流制御型のインバーター回路で構成される。そして、このインバーター回路は、DLL回路230の遅延ユニットD0〜Dn−1を構成するインバーター回路と同様に、遅延制御信号PNBに基づいて、その遅延時間が制御される。なお、調整回路220の遅延ユニットの遅延時間が、遅延回路234の各遅延ユニットD0〜Dn−1の遅延時間よりも短くなったり、長くなるように設定してもよい。

0126

以上の本実施形態の同期信号出力回路52によれば、調整回路220の遅延ユニットは、DLL回路230の遅延回路234で用いられる遅延制御信号PNBを用いて、遅延時間が制御される。そしてこの調整回路170の遅延ユニットにより、入力信号INを遅延させた信号DLIが、DLL回路230に入力される。

0127

例えば遅延回路234の遅延ユニットD0〜Dn−1の個数がn=360であり、1個の遅延ユニットの位相遅れ位相変化量)が1度になるように、DLL回路230によりD0〜Dn−1の各遅延ユニットの遅延時間がロックされたとする。

0128

この場合に、例えば、遅延回路234のD0〜Dn−1の各遅延ユニットの半分の遅延時間の遅延ユニットを、調整回路220に設ければ、0.5度ステップの位相の微調整が、調整回路220により実現できるようになる。また例えば、遅延制御信号PNBにより制御される30個の遅延ユニットを、調整回路220に設ければ、30度ステップの位相の粗調整が、調整回路220により実現できるようになる。従って本実施形態によれば、遅延制御信号PNBにより遅延時間が制御される調整回路220を追加するだけという簡素な手法で、位相の微調整や粗調整を実現できる。

0129

特に本実施形態では、調整回路220については、DLL回路230のループ(遅延時間のロックループ)内に入っていない点が特徴である。このようにすれば、遅延制御信号PNBによって設定される位相調整量(遅延時間)については、DLL回路230のループによりロックされて固定されるようになる。例えば遅延回路234の遅延ユニットの段数を360段にすれば、遅延制御信号PNBによって設定される位相調整量は1度(degree)に固定され、180段にすれば2度に固定される。そして調整回路220はDLL回路230のループ内に入っていないため、調整回路220での遅延ユニットの段数を増減させても、遅延制御信号PNBによって設定される位相調整量は影響を受けず、変化しない。従って、調整回路220での遅延ユニットの段数の設定や、遅延ユニットの遅延時間の設定により、位相の正確な微調整や粗調整を実現できるという利点がある。

0130

7.電子機器、ジャイロセンサー、回路装置の詳細な構成
図17に、本実施形態の回路装置20、この回路装置20を含むジャイロセンサー510(広義には物理量検出装置)、このジャイロセンサー510を含む電子機器500の詳細な構成例を示す。

0131

なお回路装置20、電子機器500、ジャイロセンサー510は図17の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器500としては、デジタルカメラ、ビデオカメラ、スマートフォン、携帯電話機カーナビゲーションシステムロボット生体情報検出装置ゲーム機時計、健康器具、或いは携帯型情報端末等の種々の機器を想定できる。また以下では、物理量トランスデューサー(角速度センサー素子)が圧電型の振動片(振動ジャイロ)であり、センサーがジャイロセンサーである場合を例にとり説明するが、本発明はこれに限定されない。例えばシリコン基板などから形成された静電容量検出方式の振動ジャイロや、角速度情報と等価な物理量や角速度情報以外の物理量を検出する物理量トランスデューサー等にも本発明は適用可能である。

0132

電子機器500は、ジャイロセンサー510と処理部520を含む。またメモリー530、操作部540、表示部550を含むことができる。CPU、MPU等で実現される処理部520(外部の処理装置)は、ジャイロセンサー510等の制御や電子機器500の全体制御を行う。また処理部520は、ジャイロセンサー510により検出された角速度情報(広義には物理量)に基づいて処理を行う。例えば角速度情報に基づいて、手ぶれ補正、姿勢制御、GPS自律航法などのための処理を行う。メモリー530(ROM、RAM等)は、制御プログラムや各種データを記憶したり、ワーク領域やデータ格納領域として機能する。操作部540はユーザーが電子機器500を操作するためのものであり、表示部550は種々の情報をユーザーに表示する。

0133

ジャイロセンサー510(物理量検出装置)は、振動片10と回路装置20を含む。振動片10(広義には物理量トランスデューサー、角速度センサー素子)は、水晶などの圧電材料薄板から形成される圧電型振動片である。具体的には、振動片10は、Zカットの水晶基板により形成されたダブル字型の振動片である。

0134

回路装置20は、駆動回路30、検出回路60、制御部140、レジスター部142、出力部144(インターフェース部)、不揮発性メモリー146を含む。なお、これらの構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

0135

駆動回路30は、駆動信号DQを出力して振動片10を駆動する。例えば振動片10からフィードバック信号DIを受け、これに対応する駆動信号DQを出力することで、振動片10を励振させる。また駆動回路30はサンプルホールド回路42、n次ローパスフィルター回路46、位相調整回路54を含み、上述したようなAGCループのゲイン制御を行う。検出回路60は、駆動信号DQにより駆動される振動片10から検出信号IQ1、IQ2(検出電流、電荷)を受け、検出信号IQ1、IQ2から、振動片10に印加された物理量に応じた所望信号(コリオリ力信号、広義には物理量情報)を検出(抽出)する。

0136

振動片10は、基部1と、連結腕2、3と、駆動腕4、5、6、7と、検出腕8、9を有する。矩形状の基部1に対して+Y軸方向、−Y軸方向に検出腕8、9が延出している。また基部1に対して−X軸方向、+X軸方向に連結腕2、3が延出している。そして連結腕2に対して+Y軸方向、−Y軸方向に駆動腕4、5が延出しており、連結腕3に対して+Y軸方向、−Y軸方向に駆動腕6、7が延出している。なおX軸、Y軸、Z軸は水晶の軸を示すものであり、各々、電気軸機械軸光学軸とも呼ばれる。

0137

駆動回路30からの駆動信号DQは、駆動腕4、5の上面に設けられた駆動電極と、駆動腕6、7の側面に設けられた駆動電極に入力される。また駆動腕4、5の側面に設けられた駆動電極と、駆動腕6、7の上面に設けられた駆動電極からの信号が、フィードバック信号DIとして駆動回路30に入力される。また検出腕8、9の上面に設けられた検出電極からの信号が、検出信号IQ1、IQ2として検出回路60に入力される。なお検出腕8、9の側面に設けられたコモン電極は例えば接地される。

0138

駆動回路30により交流の駆動信号DQが印加されると、駆動腕4、5、6、7は、逆圧電効果により矢印Aに示すような屈曲振動励振振動)を行う。即ち、駆動腕4、6の先端が互いに接近と離間を繰り返し、駆動腕5、7の先端も互いに接近と離間を繰り返す屈曲振動を行う。このとき駆動腕4、5と駆動腕6、7とが、基部1の重心位置を通るY軸に対して線対称振動を行っているので、基部1、連結腕2、3、検出腕8、9はほとんど振動しない。

0139

この状態で、振動片10に対してZ軸を回転軸とした角速度が加わると(振動片10がZ軸回りで回転すると)、コリオリ力により駆動腕4、5、6、7は矢印Bに示すように振動する。即ち、矢印Aの方向とZ軸の方向とに直交する矢印Bの方向のコリオリ力が、駆動腕4、5、6、7に働くことで、矢印Bの方向の振動成分が発生する。この矢印Bの振動が連結腕2、3を介して基部1に伝わり、検出腕8、9が矢印Cの方向で屈曲振動を行う。この検出腕8、9の屈曲振動による圧電効果で発生した電荷信号が、検出信号IQ1、IQ2として検出回路60に入力される。ここで、駆動腕4、5、6、7の矢印Bの振動は、基部1の重心位置に対して周方向の振動であり、検出腕8、9の振動は、矢印Bとは周方向で反対向きの矢印Cの方向での振動である。検出信号IQ1、IQ2は、駆動信号DQに対して位相が90度だけずれた信号になる。

0140

例えば、Z軸回りでの振動片10(ジャイロセンサー)の角速度をωとし、質量をmとし、振動速度をvとすると、コリオリ力はFc=2m・v・ωと表される。従って検出回路60が、コリオリ力に応じた信号である所望信号を検出することで、角速度ωを求めることができる。そして求められた角速度ωを用いることで、処理部520は、手振れ補正、姿勢制御、或いはGPS自律航法等のための種々の処理を行うことができる。

0141

なお図17では、振動片10がダブルT字型である場合の例を示しているが、本実施形態の振動片10はこのような構造に限定されない。例えば音叉型、H型等であってもよい。また振動片10の圧電材料は、水晶以外のセラミックスシリコン等の材料であってもよい。

0142

制御部140は各種の制御処理を行う。例えば制御部140は、駆動回路30、検出回路60の制御処理を行う。またレジスター部142へのアクセス制御や出力部144の制御や不揮発性メモリー146の読み出し制御等を行う。この制御部140は、例えばゲートアレイ等の自動配置配線手法で生成されたロジック回路や、或いはファームウェアー等に基づいて動作するプロセッサー等により実現できる。

0143

レジスター部142は各種の情報が設定されるレジスターを有する。レジスター部142は例えばSRAM等のメモリーやフリップフロップ回路等により実現できる。

0144

出力部144は各種情報を出力する。この出力部144は、外部のデバイスとのインターフェース部(I/F部)として機能するものであり、例えば検出回路60からの演算後物理量情報を所与通信方式で出力する。例えば、後述するように、回転数情報等の演算後物理量情報を、シリアルデータ(シリアル通信方式)で出力する。

0145

不揮発性メモリー146は、各種の情報を記憶する不揮発性のメモリーである。不揮発性メモリー146としては、例えば、EEPROMや、EPROMなどを用いることができる。なお不揮発性メモリー146としては種々のものを用いることができ、例えばヒューズを用いたメモリーや半導体以外のメモリーであってもよい。また不揮発性メモリー146を回路装置の内部に設けずに、外部に設けてもよい。

0146

図18に回路装置の駆動回路30、検出回路60の詳細な構成例を示す。

0147

駆動回路30は、振動片10からのフィードバック信号DIが入力される増幅回路32と、自動ゲイン制御を行うゲイン制御回路40と、駆動信号DQを振動片10に出力する駆動信号出力回路50を含む。また同期信号SYCを検出回路60に出力する同期信号出力回路52を含む。なお、駆動回路30の構成は図18に限定されず、これらの構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

0148

増幅回路32(I/V変換回路)は、振動片10からのフィードバック信号DIを増幅する。例えば振動片10からの電流の信号DIを電圧の信号DVに変換して出力する。この増幅回路32は、演算増幅器、帰還抵抗素子帰還キャパシターなどにより実現できる。

0149

駆動信号出力回路50は、増幅回路32による増幅後の信号DVに基づいて、駆動信号DQを出力する。例えば駆動信号出力回路50が、矩形波(又は正弦波)の駆動信号を出力する場合には、駆動信号出力回路50はコンパレーター等により実現できる。

0150

ゲイン制御回路40(AGC)は、駆動信号出力回路50に制御電圧VCTLを出力して、駆動信号DQの振幅を制御する。具体的には、ゲイン制御回路40は、信号DVを監視して、発振ループのゲインを制御する。例えば駆動回路30では、ジャイロセンサーの感度を一定に保つために、振動片10(駆動用振動片)に供給する駆動電圧の振幅を一定に保つ必要がある。このため、駆動振動系発振ループ内に、ゲインを自動調整するためのゲイン制御回路40が設けられる。ゲイン制御回路40は、振動片10からのフィードバック信号DIの振幅(振動片の振動速度v)が一定になるように、ゲインを可変に自動調整する。このゲイン制御回路40は、増幅回路32の出力信号DVをサンプリング及びホールドするサンプルホールド回路や、全波整流回路の出力信号の積分処理を行う積分器などにより実現できる。

0151

同期信号出力回路52は位相調整回路54を含む。そして、増幅回路32による増幅後の信号DVを受け、同期信号SYC(参照信号)を検出回路60に出力し、サンプルホールド信号CKSをゲイン制御回路40に出力する。この同期信号出力回路52は、正弦波(交流)の信号DVの2値化処理を行って矩形波の同期信号SYCを生成するコンパレーターや、同期信号SYCの位相調整を行う位相調整回路54(移相器)などにより実現できる。

0152

検出回路60は、増幅回路61、同期検波回路81、フィルター部90、A/D変換回路100、DSP部110を含む。増幅回路61は、振動片10からの第1、第2の検出信号IQ1、IQ2を受けて、電荷−電圧変換や差動の信号増幅ゲイン調整などを行う。同期検波回路81は、駆動回路30からの同期信号SYCに基づいて同期検波を行う。フィルター部90(ローパスフィルター)は、A/D変換回路100の前置きフィルターとして機能する。またフィルター部90は、同期検波によっては除去しきれなかった不要信号を減衰する回路としても機能する。A/D変換回路100は、同期検波後の信号のA/D変換を行う。DSP部110はA/D変換回路100からのデジタル信号に対してデジタルフィルター処理やデジタル補正処理などのデジタル信号処理を行う。デジタル補正処理としては、例えばゼロ点補正処理感度補正処理、積分処理、姿勢演算処理などがある。DSP部110は、例えばゲートアレイ等の自動配置配線手法で生成されたロジック回路や、或いはファームウェアー等に基づいて動作するプロセッサー等により実現できる。自動配置配線手法を用いる場合には、例えばDSP部110や制御部140等は、ゲートアレイ等の自動配置配線手法で一体的に形成できる。

0153

なお、例えば振動片10からの電荷信号(電流信号)である検出信号IQ1、IQ2は、電圧信号である駆動信号DQに対して位相が90度遅れる。また増幅回路61のQ/V変換回路等において位相が90度遅れる。このため、増幅回路61の出力信号は駆動信号DQに対して位相が180度遅れる。従って、例えば駆動信号DQ(DV)と同相の同期信号SYCを用いて同期検波することで、駆動信号DQに対して位相が90度遅れた不要信号等を除去できるようになる。

0154

8.移動体、電子機器
図19(A)に本実施形態の回路装置20を含む移動体の例を示す。本実施形態の回路装置20は、例えば、車、飛行機、バイク自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンモーター等の駆動機構ハンドル等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器又は装置である。図19(A)は移動体の具体例としての自動車206を概略的に示している。自動車206には、振動片10と回路装置20を有するジャイロセンサー510(センサー)が組み込まれている。ジャイロセンサー510は車体207の姿勢を検出することができる。ジャイロセンサー510の検出信号は車体姿勢制御装置208に供給される。車体姿勢制御装置208は例えば車体207の姿勢に応じてサスペンション硬軟を制御したり個々の車輪209のブレーキを制御したりすることができる。その他、こういった姿勢制御は二足歩行ロボット航空機ヘリコプター等の各種の移動体において利用されることができる。姿勢制御の実現にあたってジャイロセンサー510は組み込まれることができる。

0155

図19(B)、図19(C)に示すように、本実施形態の回路装置はデジタルスチルカメラや生体情報検出装置(ウェアラブル健康機器。例えば脈拍計歩数計活動量計等)などの種々の電子機器に適用できる。例えばデジタルスチルカメラにおいてジャイロセンサーや加速度センサーを用いた手ぶれ補正等を行うことができる。また生体情報検出装置において、ジャイロセンサーや加速度センサーを用いて、ユーザーの体動を検出したり、運動状態を検出できる。また図19(D)に示すように、本実施形態の回路装置はロボットの可動部(アーム、関節)や本体部にも適用できる。ロボットは、移動体(走行ロボット歩行ロボット)、電子機器(非走行ロボット、非歩行ロボット)のいずれも想定できる。走行ロボット又は歩行ロボットの場合には、例えば自律走行に本実施形態の回路装置を利用できる。

0156

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。またゲイン制御回路、駆動回路、検出回路、回路装置、電子機器の構成・動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

0157

1 基部、2,3連結腕、4〜7駆動腕、8,9検出腕、10振動片、
12物理量トランスデューサー、20回路装置、30駆動回路、
32増幅回路、40ゲイン制御回路、42サンプルホールド回路、
44積分器、46 n次ローパスフィルター回路、48全波整流回路、
50駆動信号出力回路、51ローパスフィルター、
52同期信号出力回路、53ハイパスフィルター、54位相調整回路、
55 増幅回路、60検出回路、61 増幅回路、81同期検波回路、
90フィルター部、100 A/D変換回路、110 DSP部、
140 制御部、142レジスター部、144 出力部、
146不揮発性メモリー、162 ローパスフィルター、
164 ハイパスフィルター、170調整回路、206自動車、
207 車体、208車体姿勢制御装置、209車輪、220 調整回路、
230DLL回路、232遅延制御回路、234遅延回路、
240出力回路、500電子機器、510ジャイロセンサー、
520 処理部、530メモリー、540 操作部、550 表示部、
C1,C2,CA1〜CA3キャパシター、CCT1 第1回路、
CCT2 第2回路、CCT3 第3回路、CKSサンプルホールド信号、
DIフィードバック信号、DQ駆動信号、VCTL制御電圧、
IQ1,IQ2検出信号、OPA,OPD演算増幅器、
R1〜R3抵抗素子、SA1〜SA10スイッチ素子、SYC同期信号、
VR1,VR3 基準電圧

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