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技術 撮像装置、撮像システム

出願人 キヤノン株式会社
発明者 小野俊明
出願日 2015年5月15日 (5年9ヶ月経過) 出願番号 2015-100292
公開日 2016年12月22日 (4年2ヶ月経過) 公開番号 2016-219921
状態 特許登録済
技術分野 光信号から電気信号への変換 焦点調節 固体撮像素子 自動焦点調節
主要キーワード ランプ発生器 デジタルカムコーダー 出力信号処理 固体撮像システム 半周期分 加算数 コンパレータ出力 ランプ信号
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2016年12月22日)のものです。
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図面 (16)

課題

焦点検出の精度の低下を抑制しながら、撮像素子信号出力動作の高速化を進展させる。

解決手段

第1の組と、第2の組とは行と列の一方のアドレスは同じ値であって、行と列の他方のアドレスの値の範囲は排他であり、第1の組と、第2の組とを合わせた、行と列の他方のアドレスの値の範囲に、第3の組の行と列の他方のアドレスの値の範囲が含まれ、第1の組が有する複数の画素と、第3の組が有する複数の画素とにおいて、行と列の他方のアドレスの範囲のうちの一部同士は重なり、他の一部同士は重ならない関係にあり、第1の組の組内加算信号、第2の組の組内加算信号、第3の組の組内加算信号をそれぞれ得る。

概要

背景

画像を生成するための信号を生成する撮像素子が、焦点検出用の信号を出力する。この焦点検出量の信号を用いて、像面位相差AFを行う撮像装置が知られている。

特許文献1には、1つのマイクロレンズを透過した光が、複数の光電変換部に入射する構成が記載されている。この複数の光電変換部の一部の光電変換部が生成した電荷に基づく第1の信号と、複数の光電変換部の全ての光電変換部が生成した電荷に基づく第2の信号とを、画素がそれぞれ出力する。特許文献1には、撮像素子が出力する信号の数を、第1の信号に基づく信号の数の方が、第2の信号に基づく信号の数よりも少なくすることが記載されている。

概要

焦点検出の精度の低下を抑制しながら、撮像素子の信号出力動作の高速化を進展させる。 第1の組と、第2の組とは行と列の一方のアドレスは同じ値であって、行と列の他方のアドレスの値の範囲は排他であり、第1の組と、第2の組とを合わせた、行と列の他方のアドレスの値の範囲に、第3の組の行と列の他方のアドレスの値の範囲が含まれ、第1の組が有する複数の画素と、第3の組が有する複数の画素とにおいて、行と列の他方のアドレスの範囲のうちの一部同士は重なり、他の一部同士は重ならない関係にあり、第1の組の組内加算信号、第2の組の組内加算信号、第3の組の組内加算信号をそれぞれ得る。

目的

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

複数の画素の各々が、複数の光電変換部を有する撮像装置であって、前記複数の画素の各々は、前記複数の光電変換部のうちの一部の光電変換部が生成した電荷に基づく第1の信号を出力する画素であって、行アドレスが同じで且つ列アドレスが連続した、複数の画素の前記第1の信号を加算する第1ステップと、行アドレスが同じで且つ列アドレスが連続した、複数の画素の前記第1の信号を加算する第2ステップと、行アドレスが同じで且つ列アドレスが連続した、複数の画素の前記第1の信号を加算する第3ステップとを有し、前記第1ステップで加算される複数の画素と前記第2ステップで加算される複数の画素は、行アドレスは同じ値であって、且つ、列アドレスが異なり、前記第1ステップで加算される複数の画素と、前記第3ステップで加算される複数の画素は、行アドレスが異なり、且つ列アドレスの範囲の一部は重なり、他の一部は重ならず、前記第2ステップで加算される複数の画素と、前記第3ステップで加算される複数の画素は、行アドレスが異なり、且つ列アドレスの範囲の一部は重なり、他の一部は重ならないことを特徴とする撮像装置。

請求項2

複数行および複数列に渡って配された複数の画素を有し、前記複数の画素の各々は、各々が電荷を生成する複数の光電変換部を有する撮像装置であって、前記複数の画素の各々は、前記複数の光電変換部のうちの一部の光電変換部が生成した前記電荷に基づく第1の信号を出力する画素であって、前記複数の画素の一部の画素であり、各々の行と列の一方のアドレス同士が全て同じであって互いに隣り合う複数の画素を有する第1の組と、前記複数の画素の一部の画素であり、各々の行と列の前記一方のアドレス同士が全て同じであって互いに隣り合う複数の画素を有する第2の組と、前記複数の画素の一部の画素であり、各々の行と列の前記一方のアドレス同士が全て同じであって互いに隣り合う複数の画素を有する第3の組とを備え、前記第1の組が有する前記複数の画素と、前記第2の組が有する前記複数の画素とにおいて、行と列の前記一方のアドレスは同じ値であって、行と列の他方のアドレスの値の範囲は排他であり、前記第1の組が有する前記複数の画素と、前記第3の組が有する前記複数の画素とにおいて、行と列の前記一方のアドレスは異なる値であり、前記第1の組が有する前記複数の画素と、前記第3の組が有する前記複数の画素とにおいて、行と列の前記他方のアドレスの範囲のうちの一部同士は重なり、他の一部同士は重ならず、前記第2の組が有する前記複数の画素と、前記第3の組が有する前記複数の画素とにおいて、行と列の前記他方のアドレスの範囲のうちの一部同士は重なり、他の一部同士は重ならず、前記撮像装置はさらに、前記第1の組が有する前記複数の画素の各々の前記第1の信号に基づく信号同士を加算した第1組内加算信号と、前記第2の組が有する前記複数の画素の各々の前記第1の信号に基づく信号同士を加算した第2組内加算信号と、前記第3の組が有する前記複数の画素の各々の前記第1の信号に基づく信号同士を加算した第3組内加算信号とをそれぞれ生成する信号処理部を有することを特徴とする撮像装置。

請求項3

前記第3の組が有する前記複数の画素において、行と列の前記他方のアドレスの範囲のうちの前記他の一部が、前記第2の組が有する前記複数の画素の行と列の前記他方のアドレスの範囲のうちの一部と重なることを特徴とする請求項2に記載の撮像装置。

請求項4

複数行および複数列に渡って配された複数の画素を有し、前記複数の画素の各々は、各々が電荷を生成する複数の光電変換部を有する撮像装置であって、前記画素は、前記複数の光電変換部のうちの一部の光電変換部が生成した前記電荷に基づく第1の信号を出力し、前記複数の画素の一部の画素であり、各々の行と列の一方のアドレス同士が全て同じであって互いに隣り合う複数の画素を有する第1の組と、前記複数の画素の一部の画素であり、各々の行と列の前記一方のアドレス同士が全て同じであって互いに隣り合う複数の画素を有する第2の組と、前記複数の画素の一部の画素であり、各々の行と列の前記一方のアドレス同士が全て同じであって互いに隣り合う複数の画素を有する第3の組とを備え、前記第1の組が有する前記複数の画素と、前記第2の組が有する前記複数の画素とにおいて、行と列の前記一方のアドレスは同じ値であって、行と列の他方のアドレスの値の範囲は排他であり、前記第1の組が有する前記複数の画素と、前記第3の組が有する前記複数の画素とにおいて、行と列の前記一方のアドレスは異なる値であり、前記第1の組が有する前記複数の画素と、前記第2の組が有する前記複数の画素とを合わせた、行と列の前記他方のアドレスの値の範囲に、前記第3の組が有する前記複数の画素の、行と列の前記他方のアドレスの値の範囲が含まれ、前記第1の組が有する前記複数の画素と、前記第3の組が有する前記複数の画素とにおいて、行と列の前記他方のアドレスの範囲は重ならず、前記第2の組が有する前記複数の画素と、前記第3の組が有する前記複数の画素とにおいて、行と列の前記他方のアドレスの範囲は重ならず、前記第1の組の行と列の前記一方のアドレスの値が同じであり、前記第3の組の行と列の前記他方のアドレスの値の範囲にある画素に基づく前記第1の信号を前記撮像装置は出力せず、前記撮像装置はさらに、前記第1の組が有する前記複数の画素の各々の前記第1の信号に基づく信号同士を加算した第1組内加算信号と、前記第2の組が有する前記複数の画素の各々の前記第1の信号に基づく信号同士を加算した第2組内加算信号と、前記第3の組が有する前記複数の画素の各々の前記第1の信号に基づく信号同士を加算した第3組内加算信号とをそれぞれ生成する信号処理部を有することを特徴とする撮像装置。

請求項5

前記第1、第2、第3の組の各々の行と列の前記他方のアドレスの範囲を、第1のフレームと第2のフレームとで変更することを特徴とする請求項2〜4のいずれか1項に記載の撮像装置。

請求項6

前記複数行および前記複数列に渡って配された前記複数の画素の各々が、前記複数の光電変換部のうちの少なくとも他の一部の光電変換部が生成した前記電荷に基づく第2の信号をさらに出力することを特徴とする請求項2〜5のいずれか1項に記載の撮像装置。

請求項7

複数行および複数列に渡って配された前記複数の画素の、互いに別の一部の複数の画素を各々が有する第4、第5、第6の組をさらに備え、前記第4の組が有する前記複数の画素と、前記第1の組が有する前記複数の画素とは、行と列の前記他方のアドレスの範囲が同じであって、行と列の前記一方のアドレスの値は異なり、前記第5の組が有する前記複数の画素と、前記第2の組が有する前記複数の画素とは、行と列の前記他方のアドレスの範囲が同じであって、行と列の前記一方のアドレスの値は異なり、前記第6の組が有する前記複数の画素と、前記第3の組が有する前記複数の画素とは、行と列の前記他方のアドレスの範囲が同じであって、行と列の前記一方のアドレスの値は異なり、前記信号処理部はさらに、前記第4の組が有する前記複数の画素の各々の前記第1の信号に基づく信号同士を加算した第4組内加算信号と、前記第5の組が有する前記複数の画素の各々の前記第1の信号に基づく信号同士を加算した第5組内加算信号と、前記第6の組が有する前記複数の画素の各々の前記第1の信号に基づく信号同士を加算した第6組内加算信号とを出力することを特徴とする請求項2〜5のいずれか1項に記載の撮像装置。

請求項8

前記複数行および前記複数列に渡って配された前記複数の画素の各々が、前記複数の光電変換部のうちの少なくとも他の一部の光電変換部が生成した前記電荷に基づく第2の信号をさらに出力することを特徴とする請求項7のいずれか1項に記載の撮像装置。

請求項9

請求項7または8に記載の撮像装置と、出力信号処理部とを有する撮像ステムであって、前記出力信号処理部は、前記第1組内加算信号と前記第4組内加算信号とを加算した第1組間加算信号と、前記第2組内加算信号と前記第5組内加算信号とを加算した第2組間加算信号と、前記第3組内加算信号と前記第6組内加算信号とを加算した第3組間加算信号とをそれぞれ生成することを特徴とする撮像システム。

請求項10

請求項8に記載の撮像装置と、出力信号処理部とを有する撮像システムであって、前記出力信号処理部は、前記第1組内加算信号と前記第4組内加算信号とを加算した第1組間加算信号と、前記第2組内加算信号と前記第5組内加算信号とを加算した第2組間加算信号と、前記第3組内加算信号と前記第6組内加算信号とを加算した第3組間加算信号とをそれぞれ生成し、前記出力信号処理部は、前記第1、第2、第3組間加算信号のそれぞれと、複数列および複数行に渡って配された前記複数の画素の各々の前記第2の信号とを用いて焦点検出を行うことを特徴とする撮像システム。

請求項11

複数行および複数列に渡って配された複数の画素を有し、前記複数の画素の各々は、各々が電荷を生成する複数の光電変換部を有する撮像装置と、信号処理部とを有する撮像システムであって、前記複数の画素の各々は、前記複数の光電変換部のうちの一部の光電変換部が生成した前記電荷に基づく第1の信号を出力する画素であって、前記複数の画素の一部の画素であり、各々の行と列の一方のアドレス同士が全て同じであって互いに隣り合う複数の画素を有する第1の組と、前記複数の画素の一部の画素であり、各々の行と列の一方のアドレス同士が全て同じであって互いに隣り合う複数の画素を有する第2の組と、前記複数の画素の一部の画素であり、各々の行と列の一方のアドレス同士が全て同じであって互いに隣り合う複数の画素を有する第3の組とを備え、前記第1の組が有する前記複数の画素と、前記第2の組が有する前記複数の画素とにおいて、行と列の前記一方のアドレスは同じ値であって、行と列の他方のアドレスの値の範囲は排他であり、前記第1の組が有する前記複数の画素と、前記第3の組が有する前記複数の画素とにおいて、行と列の前記一方のアドレスは異なる値であり、前記第1の組が有する前記複数の画素と、前記第3の組が有する前記複数の画素とにおいて、行と列の前記他方のアドレスの範囲のうちの一部同士は重なり、他の一部同士は重ならず、前記第2の組が有する前記複数の画素と、前記第3の組が有する前記複数の画素とにおいて、行と列の前記他方のアドレスの範囲のうちの一部同士は重なり、他の一部同士は重ならず、前記信号処理部は、前記第1の組が有する前記複数の画素の各々の前記第1の信号に基づく信号同士を加算した第1組内加算信号と、前記第2の組が有する前記複数の画素の各々の前記第1の信号に基づく信号同士を加算した第2組内加算信号と、前記第3の組が有する前記複数の画素の各々の前記第1の信号に基づく信号同士を加算した第3組内加算信号とをそれぞれ生成することを特徴とする撮像システム。

技術分野

0001

本発明は撮像装置撮像ステムに関する。

背景技術

0002

画像を生成するための信号を生成する撮像素子が、焦点検出用の信号を出力する。この焦点検出量の信号を用いて、像面位相差AFを行う撮像装置が知られている。

0003

特許文献1には、1つのマイクロレンズを透過した光が、複数の光電変換部に入射する構成が記載されている。この複数の光電変換部の一部の光電変換部が生成した電荷に基づく第1の信号と、複数の光電変換部の全ての光電変換部が生成した電荷に基づく第2の信号とを、画素がそれぞれ出力する。特許文献1には、撮像素子が出力する信号の数を、第1の信号に基づく信号の数の方が、第2の信号に基づく信号の数よりも少なくすることが記載されている。

先行技術

0004

特開2013−211833号公報

発明が解決しようとする課題

0005

特許文献1に記載の技術では、焦点検出の精度の低下を抑制しながら、撮像素子の信号出力動作の高速化の検討が充分ではなかった。

課題を解決するための手段

0006

本発明は、上記の課題を鑑みて為されたものであり、その一の態様は、複数の画素の各々が、複数の光電変換部を有する撮像装置であって、前記複数の画素の各々は、前記複数の光電変換部のうちの一部の光電変換部が生成した電荷に基づく第1の信号を出力する画素であって、行アドレスが同じで且つ列アドレスが連続した、複数の画素の前記第1の信号を加算する第1ステップと、行アドレスが同じで且つ列アドレスが連続した、複数の画素の前記第1の信号を加算する第2ステップと、行アドレスが同じで且つ列アドレスが連続した、複数の画素の前記第1の信号を加算する第3ステップとを有し、前記第1ステップで加算される複数の画素と前記第2ステップで加算される複数の画素は、行アドレスは同じ値であって、且つ、列アドレスが異なり、前記第1ステップで加算される複数の画素と、前記第3ステップで加算される複数の画素は、行アドレスが異なり、且つ列アドレスの範囲の一部は重なり、他の一部は重ならず、前記第2ステップで加算される複数の画素と、前記第3ステップで加算される複数の画素は、行アドレスが異なり、且つ列アドレスの範囲の一部は重なり、他の一部は重ならないことを特徴とする撮像装置である。

0007

また、別の態様は、複数行および複数列に渡って配された複数の画素を有し、前記複数の画素の各々は、各々が電荷を生成する複数の光電変換部を有する撮像装置であって、前記複数の画素の各々は、前記複数の光電変換部のうちの一部の光電変換部が生成した前記電荷に基づく第1の信号を出力する画素であって、前記複数の画素の一部の画素であり、各々の行と列の一方のアドレス同士が全て同じであって互いに隣り合う複数の画素を有する第1の組と、前記複数の画素の一部の画素であり、各々の行と列の前記一方のアドレス同士が全て同じであって互いに隣り合う複数の画素を有する第2の組と、前記複数の画素の一部の画素であり、各々の行と列の前記一方のアドレス同士が全て同じであって互いに隣り合う複数の画素を有する第3の組とを備え、前記第1の組が有する前記複数の画素と、前記第2の組が有する前記複数の画素とにおいて、行と列の前記一方のアドレスは同じ値であって、行と列の他方のアドレスの値の範囲は排他であり、前記第1の組が有する前記複数の画素と、前記第3の組が有する前記複数の画素とにおいて、行と列の前記一方のアドレスは異なる値であり、前記第1の組が有する前記複数の画素と、前記第3の組が有する前記複数の画素とにおいて、行と列の前記他方のアドレスの範囲のうちの一部同士は重なり、他の一部同士は重ならず、前記第2の組が有する前記複数の画素と、前記第3の組が有する前記複数の画素とにおいて、行と列の前記他方のアドレスの範囲のうちの一部同士は重なり、他の一部同士は重ならず、前記撮像装置はさらに、前記第1の組が有する前記複数の画素の各々の前記第1の信号に基づく信号同士を加算した第1組内加算信号と、前記第2の組が有する前記複数の画素の各々の前記第1の信号に基づく信号同士を加算した第2組内加算信号と、前記第3の組が有する前記複数の画素の各々の前記第1の信号に基づく信号同士を加算した第3組内加算信号とをそれぞれ生成する信号処理部を有することを特徴とする撮像装置である。

0008

また、別の態様は、複数行および複数列に渡って配された複数の画素を有し、前記複数の画素の各々は、各々が電荷を生成する複数の光電変換部を有する撮像装置であって、前記画素は、前記複数の光電変換部のうちの一部の光電変換部が生成した前記電荷に基づく第1の信号を出力し、前記複数の画素の一部の画素であり、各々の行と列の一方のアドレス同士が全て同じであって互いに隣り合う複数の画素を有する第1の組と、前記複数の画素の一部の画素であり、各々の行と列の前記一方のアドレス同士が全て同じであって互いに隣り合う複数の画素を有する第2の組と、前記複数の画素の一部の画素であり、各々の行と列の前記一方のアドレス同士が全て同じであって互いに隣り合う複数の画素を有する第3の組とを備え、前記第1の組が有する前記複数の画素と、前記第2の組が有する前記複数の画素とにおいて、行と列の前記一方のアドレスは同じ値であって、行と列の他方のアドレスの値の範囲は排他であり、前記第1の組が有する前記複数の画素と、前記第3の組が有する前記複数の画素とにおいて、行と列の前記一方のアドレスは異なる値であり、前記第1の組が有する前記複数の画素と、前記第2の組が有する前記複数の画素とを合わせた、行と列の前記他方のアドレスの値の範囲に、前記第3の組が有する前記複数の画素の、行と列の前記他方のアドレスの値の範囲が含まれ、前記第1の組が有する前記複数の画素と、前記第3の組が有する前記複数の画素とにおいて、行と列の前記他方のアドレスの範囲は重ならず、前記第2の組が有する前記複数の画素と、前記第3の組が有する前記複数の画素とにおいて、行と列の前記他方のアドレスの範囲は重ならず、前記第1の組の行と列の前記一方のアドレスの値が同じであり、前記第3の組の行と列の前記他方のアドレスの値の範囲にある画素に基づく前記第1の信号を前記撮像装置は出力せず、前記撮像装置はさらに、前記第1の組が有する前記複数の画素の各々の前記第1の信号に基づく信号同士を加算した第1組内加算信号と、前記第2の組が有する前記複数の画素の各々の前記第1の信号に基づく信号同士を加算した第2組内加算信号と、前記第3の組が有する前記複数の画素の各々の前記第1の信号に基づく信号同士を加算した第3組内加算信号とをそれぞれ生成する信号処理部を有することを特徴とする撮像装置である。

0009

また、一の態様は、複数行および複数列に渡って配された複数の画素を有し、前記複数の画素の各々は、各々が電荷を生成する複数の光電変換部を有する撮像装置と、信号処理部とを有する撮像システムであって、前記複数の画素の各々は、前記複数の光電変換部のうちの一部の光電変換部が生成した前記電荷に基づく第1の信号を出力する画素であって、前記複数の画素の一部の画素であり、各々の行と列の一方のアドレス同士が全て同じであって互いに隣り合う複数の画素を有する第1の組と、前記複数の画素の一部の画素であり、各々の行と列の一方のアドレス同士が全て同じであって互いに隣り合う複数の画素を有する第2の組と、前記複数の画素の一部の画素であり、各々の行と列の一方のアドレス同士が全て同じであって互いに隣り合う複数の画素を有する第3の組とを備え、前記第1の組が有する前記複数の画素と、前記第2の組が有する前記複数の画素とにおいて、行と列の前記一方のアドレスは同じ値であって、行と列の他方のアドレスの値の範囲は排他であり、前記第1の組が有する前記複数の画素と、前記第3の組が有する前記複数の画素とにおいて、行と列の前記一方のアドレスは異なる値であり、前記第1の組が有する前記複数の画素と、前記第3の組が有する前記複数の画素とにおいて、行と列の前記他方のアドレスの範囲のうちの一部同士は重なり、他の一部同士は重ならず、前記第2の組が有する前記複数の画素と、前記第3の組が有する前記複数の画素とにおいて、行と列の前記他方のアドレスの範囲のうちの一部同士は重なり、他の一部同士は重ならず、前記信号処理部は、前記第1の組が有する前記複数の画素の各々の前記第1の信号に基づく信号同士を加算した第1組内加算信号と、前記第2の組が有する前記複数の画素の各々の前記第1の信号に基づく信号同士を加算した第2組内加算信号と、前記第3の組が有する前記複数の画素の各々の前記第1の信号に基づく信号同士を加算した第3組内加算信号とをそれぞれ生成することを特徴とする撮像システムである。

発明の効果

0010

本発明により、焦点検出の精度の低下を抑制しながら、撮像素子の信号出力動作の高速化を行うことができる。

図面の簡単な説明

0011

撮像装置の構成の一例を示した図
画素の構成の一例を示した図と、画素の動作の一例を示した図
画素の構成の一例の俯瞰図と、画素の構成の一例の断面図
撮像装置の構成の一例を示した図
組内加算信号、組間加算信号の生成パターンの一例を示した図
サンプリング点信号レベルとの関係の一例を示した図
組内加算信号、組間加算信号の生成パターンの一例を示した図
組内加算信号、組間加算信号の生成パターンの一例を示した図
組内加算信号、組間加算信号の生成パターンの一例を示した図
撮像装置の構成の一例を示した図
撮像装置の読み出し回路の構成の一例を示した図
画素の構成の一例を示した図と、画素の動作の一例を示した図
撮像装置の構成の一例を示した図
撮像装置の動作の一例を示した図
撮像システムの構成の一例を示した図

実施例

0012

以下、図面を参照しながら各実施例を説明する。

0013

(実施例1)
図1は、第1の実施例における撮像装置1の模式図である。撮像装置1は、1つの半導体基板に形成されている。

0014

画素部10は画素101が複数行、複数列に渡って配されている。垂直走査回路11によって選択された行の画素101の信号が垂直出力線102に出力される。

0015

行目の画素101は読み出し回路13a、13bのうち、読み出し回路13aに垂直出力線102を介して接続される。一方、2行目の画素101は読み出し回路13a、13bのうち、読み出し回路13bに垂直出力線102を介して接続される。以下、同様に奇数行目の画素101は読み出し回路13aに接続され、偶数行目の画素101は読み出し回路13bに接続される。

0016

読み出し回路13a、13bのそれぞれは、電流源131を有する。電流源131は、垂直出力線102を介して、画素101に電流を供給する。画素101から垂直出力線102に出力された信号は、アンプ132に入力される。コンパレータ133は、アンプ132の出力と、ランプ発生器14a、14bが出力するランプ信号とを比較した結果を示す比較結果信号を、メモリ134に出力する。

0017

カウント信号発生器15は、ランプ信号の電位の変化の開始に同期して、クロック計数を開始する。カウント信号発生器15は、このクロックを計数したカウント信号を生成するとともに、カウント信号を複数のメモリ134に供給する。メモリ134は、比較結果信号の信号値が変化したタイミングに、カウント信号発生器15から供給されるカウント信号を保持する。これにより、メモリ134には、ランプ信号が電位の変化を開始してから、比較結果信号の信号値が変化するまでの時間に対応したデジタル信号値が保持される。このデジタル信号値は、画素101が出力した信号に比例した値となる。よって、メモリ134が保持した信号は、画素101が出力した信号をAD変換して得たデジタル信号である。

0018

水平走査回路16は、各列のメモリ134に保持されているデジタル信号を順次走査する。この走査によって、各列のメモリ134はデジタル信号を信号処理部17へ出力する。

0019

信号処理部17は、各列のメモリ134の値を処理し、出力信号を生成する。

0020

信号処理部17が出力する信号が、撮像装置1が出力する信号である。

0021

尚、図1の撮像装置1の動作の詳細は、図4を参照しながら後述する。

0022

図2(a)は、本実施例の1つの画素101の等価回路を示した図である。

0023

1つの画素101には2つのフォトダイオード103a、103bが配されている。フォトダイオード103a、103bはそれぞれ画素101が有する第1、第2の光電変換部である。2つのフォトダイオード103a、103bの各々に画素回路110a、110bが接続されている。画素回路110aは転送トランジスタ104a、リセットトランジスタ105a、出力トランジスタ106a、選択トランジスタ107aを含む。画素回路110bもまた、転送トランジスタ104b、リセットトランジスタ105b、出力トランジスタ106b、選択トランジスタ107bを含む。転送トランジスタ104a、104bは、垂直走査回路11から信号Txが供給される。リセットトランジスタ105a、105bは、垂直走査回路11から信号Resが供給される。選択トランジスタ107a、107bは、垂直走査回路11から信号Selが供給される。尚、図示を省略しているが、信号Tx、信号Res、信号Selのそれぞれは、垂直走査回路11から、所定の行に配された複数列の画素101に対して共通に供給される信号である。例えば、垂直走査回路11が所定の行に配された複数列の画素101に供給する信号Resをアクティブとすると、当該所定の行の複数列の画素101の各々のリセットトランジスタ105a、105bがオンとなる。この垂直走査回路11と所定の行に配された複数列の画素101との関係は、他の信号Tx、信号Selについても信号Resと同じである。

0024

図2(b)は、画素101の動作を示した図である。

0025

垂直走査回路11は、所定の行の画素101に供給する信号Selをアクティブとする。これにより、当該所定の行の画素101の選択トランジスタ107a、107bがオンする。よって、当該所定の行の画素101の出力トランジスタ106a、106bは、対応する垂直出力線102a、102bに接続された状態となる。

0026

垂直走査回路11は、当該所定の行の画素101に供給する信号Resを非アクティブとする。これにより、当該所定の行の画素101のリセットトランジスタ105a、105bはオフする。よって、出力トランジスタ106a、106bの入力ノードリセット解除される。この時、垂直出力線102a、102bには、リセットが解除された出力トランジスタ106a、106bの入力ノードの電位に基づく信号が、選択トランジスタ107a、107bから出力されている。

0027

垂直走査回路11は、当該所定の行の画素101に供給する信号Txをアクティブとする。これにより、フォトダイオード103a、103bのそれぞれが蓄積した電荷の、出力トランジスタ106a、106bの入力ノードへの転送が開始される。

0028

垂直走査回路11は、当該所定の行の画素101に供給する信号Txを非アクティブとする。これにより、フォトダイオード103a、103bのそれぞれが蓄積した電荷の、出力トランジスタ106a、106bの入力ノードへの転送が終了する。

0029

出力トランジスタ106a、106bは、入力ノードに転送された、フォトダイオード103a、103bの電荷に基づく信号を、選択トランジスタ107a、107bを介して、垂直出力線102a、102bに出力する。

0030

このように、垂直出力線102aには、フォトダイオード103aが蓄積した電荷に基づく信号が、出力トランジスタ106aから選択トランジスタ107aを介して出力される。この信号をA信号と表記する。A信号は、複数の光電変換部のうちの一部の光電変換部が蓄積した電荷に基づいて画素101が出力する第1の信号である。また、垂直出力線102bには、フォトダイオード103bが蓄積した電荷に基づく信号が、出力トランジスタ106bから選択トランジスタ107bを介して出力される。この信号をB信号と表記する。B信号は、複数の光電変換部のうちの一部の光電変換部が蓄積した電荷に基づいて画素101が出力する第2の信号である。

0031

図3(a)は本実施例に関する画素101を俯瞰して見た場合の模式図である。画素101は、第1のフォトダイオード103a、第2のフォトダイオード103b、フォトダイオード103aに接続された画素回路110a、フォトダイオード103bに接続された画素回路110bを含んでいる。以下では、1つの画素101が有するフォトダイオード103aとフォトダイオード103bとをまとめて表す際は、受光部と表記する。1つのマイクロレンズ23は、1つの受光部を覆うように配され、光束を受光部に集光する。つまり、1つのマイクロレンズは1つの受光部に対応して設けられている。また、1つのマイクロレンズによって集光された光は、1つのマイクロレンズに対応して設けられた画素101が有する複数の光電変換部に入射する。本実施例の撮像装置は、複数のマイクロレンズを有するマイクロレンズアレイを有する。

0032

図3(b)は、図3(a)でα−βの直線で示した部分のうち、2つの画素101の断面を示した図である。カラーフィルタ22はマイクロレンズ23とフォトダイオード103a、103bとの間に設けられている。

0033

図4は、本実施例の撮像装置1の構成の詳細を説明した図である。図4を参照しながら、本実施例の撮像装置1の信号処理部17が行う、出力信号の処理を説明する。

0034

図4では、画素101のそれぞれについて、図3(b)で説明したカラーフィルタ22の色が示されている。Rは赤、Bは青を示している。また、Gr、Gbはそれぞれ、赤のカラーフィルタ22が配された画素行に配された緑のカラーフィルタ22と、青のカラーフィルタ22が配された画素行に配された緑のカラーフィルタ22を示している。尚、図4では、アンプ132、コンパレータ133、メモリ134のそれぞれについて、画素101の列番号を付して表す。画素101の列番号は、垂直走査回路11から順に数えた番号である。さらに、垂直出力線102aに出力されたA信号を処理するアンプ132、コンパレータ133、メモリ134には末尾にaを付している。同じく、垂直出力線102bに出力されたB信号を処理するアンプ132、コンパレータ133、メモリ134には末尾にbを付している。例えば、1列目に配され、Rのカラーフィルタ22を有する画素101が出力するA信号は、アンプ132a−01a、コンパレータ133a−01a、メモリ134a−01aによって処理される。

0035

まず、1行目の画素101と2行目の画素101に関する信号処理について説明する。

0036

1行1列目のRの画素101のA信号、B信号をそれぞれアンプ132a−01a、132a−01bが増幅する。この増幅されたA信号、B信号をそれぞれ増幅A信号、増幅B信号と表す。そして、増幅A信号、増幅B信号をそれぞれAD変換して得たデジタル信号がそれぞれ、メモリ134a−01aおよび134a−01bに保持される。増幅A信号をAD変換して得たデジタル信号をデジタルA信号と表記し、増幅B信号をAD変換して得たデジタル信号をデジタルB信号と表記する。

0037

以下、同じように各列のメモリ134aは、1行目の複数列の画素101の出力する信号に基づく、デジタルA信号、デジタルB信号を保持する。

0038

また本実施例の垂直走査回路11は、1行目の画素101と2行面お画素101とを同時に選択する。

0039

従って、各列のメモリ134bは、2行目の画素101の出力する信号に基づく、デジタルA信号、デジタルB信号を保持する。

0040

水平走査回路16a、16bの走査によって、メモリ134a、134bのそれぞれが保持したデジタルA信号、デジタルB信号が信号処理部17a、17bに出力される。

0041

次に、信号処理部17aの1行目の画素101のデジタルA信号、デジタルB信号に関する信号処理について説明する。まず、信号処理部17a、17bが行う映像信号処理について説明する。

0042

信号処理部17aは、メモリ134a−01aが保持したデジタルA信号とメモリ134a−01bが保持したデジタルB信号とを加算する。これにより、信号処理部17aは、1行1列目のR画素のフォトダイオード103aおよび103bの電荷同士を加算した場合に得られる信号に相当するデジタル信号を得る。このデジタル信号をデジタルA+B信号と表記する。これは1行1列目のR画素の映像信号として使用するものである。

0043

信号処理部17aは他の画素101のデジタルA信号、デジタルB信号についても同じく加算処理を行って、デジタルA+B信号を得る。

0044

信号処理部17bは、メモリ134b−01aが保持したデジタルA信号とメモリ134b−01bが保持したデジタルB信号とを加算する。これにより、信号処理部17bは、2行1列目のGb画素のフォトダイオード103aおよび103bの電荷同士を加算した場合に得られる信号に相当するデジタルA+B信号を得る。これは2行1列目のGb画素の映像信号として使用するものである。

0045

信号処理部17bは他の画素101のデジタルA信号、デジタルB信号についても同じく加算処理を行って、デジタルA+B信号を得る。

0046

次に、映像信号処理と並行して行う、焦点検出用信号の生成について説明する。

0047

信号処理部17a、17bは、図5(a)に示す点線で囲った、同一行で隣接する4つの画素101の1つの組において、当該4つの画素101のデジタルA信号同士を加算した信号を生成する。このデジタルA信号同士を加算した信号を組内加算A信号とする。また、この組に含まれる4つの画素101は、第1の方向である、平面視における右方向で隣接していると言える。つまり、1つの組において隣接する4つの画素101の列アドレスは連続している。

0048

さらに、信号処理部17a、17bは生成した組内加算A信号を撮像装置1の外部に設けられたシステム処理系に出力する。このシステム処理系は、例えば後述する図15に記載の撮像システムが有する出力信号処理部155である。システム処理系では、図5(a)でA1として示したように、1行目において隣接する4つの画素101の第1の組の組内加算A信号と、第1の組に隣接する2行目に位置する組の組内加算A信号とを加算した信号を生成する。第1の組は、複数の画素の一部の画素であり、各々の行と列の一方のアドレス同士が全て同じである複数の画素から成る。この例では、第1の組は、各々の行アドレス同士が全て同じである複数の画素から成る。この組内加算A信号同士を加算した信号を、組間加算A信号と表記する。

0049

また、図5(a)にてA3として示した2つの組のうち、1行目に位置する第2の組の各々の画素101は、第1の組の各々の画素101と、行アドレスの値が1で同じである。一方、第2の組の画素101の全ての列アドレスの値の範囲である5〜8に対し、第1の組の画素101の全ての列アドレス値の範囲である1〜4は、排他である。

0050

システム処理系は、1行目、2行目の組同士で組間加算A信号を生成する。この組間加算A信号は焦点検出用信号の一つである。他の一つは、後述する組間加算B信号である。

0051

続いて、3行目、4行目の画素101に関する焦点検出用信号の生成を説明する。3行目、4行目の画素101についても、組内加算A信号を生成する処理は、先の1行目、2行目の画素101と同じである。図5(a)でA2として示した2つの組のうち、3行目に位置する第3の組の行アドレスの値は3であり、第1の組、第2の組の行アドレスの値の1とは異なる値である。また、第3の組の列アドレスの値の範囲は3〜6であり、第1の組の列アドレスの値の範囲である1〜4と一部が重なり、他の一部が重ならない関係にある。また、第3の組の列アドレスの値で、第1の組の列アドレスの値の範囲とは重ならない範囲である5、6は、第2の組の列アドレスの値の範囲である5〜8の一部と重なる関係にある。また、第3の組の列アドレスの値の範囲である3〜6は、第1の組および第2の組のそれぞれの列アドレスの値の範囲を合わせた1〜8の範囲内である。

0052

組間加算A信号を生成する処理は1行目、2行目の画素101に関する処理と同じであるが、組に含まれる列アドレスが1行目、2行目とは異なる。具体的には、システム処理系は、図5(a)でA2として示したように、3行目において隣接する4つの画素101の第3の組の組内加算A信号と、第3の組に隣接する4行目に位置する第4の組の組内加算A信号とを加算した組間加算A信号を生成する。

0053

次に、システム処理系が行う、デジタルB信号の算出の処理について説明する。信号処理部17a、17bは各画素101に対応するデジタルA+B信号をシステム処理系に出力する。まず、システム処理系は、図5(a)においてA1として示した2つの組を例に説明する。システム処理系は、行アドレスの値が1だけ異なり、列アドレスの値の範囲が一致する2つの組8つの画素101の各々のデジタルA+B信号同士を加算した信号を生成する。この8つの画素101の各々のデジタルA+B信号同士を加算した信号を、組間加算A+B信号と表記する。そして、システム処理系は、2つの組同士の組間加算A+B信号と、組間加算A信号との差の信号を得る。この信号を、組間加算B信号と表記する。

0054

3行目、4行目の組間加算B信号を得る処理は、1行目、2行目の組間加算B信号を得る処理と同じである。システム処理系は、組間加算A信号と、組間加算B信号とを用いて、焦点検出を行う。

0055

図5(b)は画素101の配置に対応して示した焦点検出信号の空間的な信号パターンを示した図である。図5(b)に示したA1は、図5(a)に示したA1の複数の組によって生成する組間加算A信号を示している。また、図5(b)に示したB1は、図5(a)に示したA1の複数の組によって生成する組間加算B信号を示している。

0056

以降、2行毎に同様な処理が行われ、図5(b)に示すとおり、2行ごとに、加算される画素の組み合わせが列方向にジグザグにずれた形となっている。

0057

図5(b)において、P1、P2・・・は、列方向における画素の空間的サンプリング点を示す。例えば、1行目と2行目の画素101のサンプリング点はP1、P3、P5であり、3行目と4行目の画素101のサンプリング点はP2、P4、P6であり、奇数偶数のサンプリング点は、複数の画素を有する組の列の周期に対して半周期分ずれている。

0058

図6は、図5(b)に示したサンプリング点と信号レベルとの関係の一例を示した図である。

0059

システム処理系では、合焦位置からのピントのずれを、組間加算A信号と組間加算B信号との位相差によって検出する。

0060

図6において、サンプリング点P1、P3、P5・・・の焦点検出信号レベルは○、サンプリング点P2、P4、P6・・・の信号レベルは△で示している。システム処理系は、○と△のそれぞれの信号レベルを用いて、図6実線で示した組間加算A信号の曲線を生成する。

0061

また、システム処理系は、組間加算A信号の曲線の生成と同じようにして、図6破線で示した組間加算B信号の曲線を生成する。

0062

一方、比較例として、図7(a)、図7(b)に焦点検出信号の他の生成方法を示した。

0063

図7(a)では、第1の組の各々の画素101の列アドレスと第3の組の各々の画素101の列アドレスとが全て一致する例を示している。図7(b)は、図7(a)に示した組において生成する組間加算A信号、組間加算B信号の空間的な信号パターンを示した図である。焦点検出信号のサンプリング点はP1、P3、P5の3つである。

0064

この場合に得られる組間加算A信号の曲線は、図6において一点鎖線で示したものとなる。

0065

本実施例の場合では、比較例に対して、組間加算A信号、組間加算B信号の水平方向の解像度を向上させることができる。このため、焦点検出の精度は、比較例に対して向上させることができる。

0066

尚、組間加算A信号を説明したが、組間加算B信号についても、本実施例の場合は比較例に対して水平方向の解像度を向上させることができる。

0067

以上述べたような技術を用いることにより、焦点検出信号を複数(本実施例では4つ)の画素同士で加算した信号を撮像装置1が出力する。これにより、撮像装置1が出力する焦点検出信号の数を減少させ(本実施例では1/4)、撮像装置1が焦点検出信号の出力に要する期間を短縮することができる。すなわち、撮像装置1の焦点検出信号の出力動作を高速化することができる。さらに、本実施例は、複数の組間加算信号の各々が基づく一部の画素101同士の列アドレスを同じとし、他の一部の画素101同士の列アドレスを異ならせる。これにより、複数の組間加算信号の各々が基づく画素101同士の列アドレスを全て同じとした比較例に対し、焦点検出信号の水平方向の解像度を向上することができる。これにより、本実施例は、焦点検出の精度の向上を実現している。従って、本実施例の撮像装置1は、複数の組間加算信号の各々が基づく一部の画素101同士の列アドレスを同じとし、他の一部の画素101同士の列アドレスを異ならせた当該複数の組間加算信号を出力することができる。このことから、本実施例の撮像装置1は、焦点検出の精度の向上に寄与する構成である。

0068

本実施例では、列方向に加算を行う場合に、行によって加算する列の組み合わせが変わる例を説明した。他の例として、例えば図8のように、信号処理部17a、17bが、1列目と2列目の各々では、1行目から4行目までの4つの画素101のデジタルA信号同士の加算処理を行う。また、3列目と4列目の各々では3行目から6行目までの4つの画素101のデジタルA信号同士の加算処理を行う。システム処理系は、1列目と2列目の組内加算A信号同士で加算して組間加算A信号を得る。また、システム処理系は、3列目と4列目の組内加算A信号同士で加算して組間加算A信号を得る。後の処理は、上述した通りとすることができる。この場合には、本実施例は、垂直方向の焦点検出の精度を向上することができる効果を有する。

0069

尚、本実施例では4つの画素101のデジタルA信号同士を加算する例を説明したが、加算数はこの数に限定されるものではない。組内加算信号は少なくとも2つの画素101のデジタルA信号同士を加算して得ればよい。

0070

また、本実施例では、組内加算信号、組間加算信号がデジタル信号である例を説明した。本実施例は、この例に限定されるものではない。例えば、撮像装置1がコンパレータ133を有さない構成として、信号処理部17a、17bには、複数の画素101の各々が出力するアナログ信号であるA信号同士を加算して組内加算信号を得るようにしても良い。また、組間加算信号の生成も同じように、アナログ信号の組内加算信号同士を加算して得るようにしても良い。

0071

また、図5(a)では1行目の1〜4列目の画素101を有する第1の組と、1行目の5〜8列目の画素101を有する第2の組とは互いに隣り合っていたが、第1の組と第2の組との間に、別の画素101が配されていても良い。少なくとも、第1の組が有する画素101と、第3の組が有する画素101とにおいて、行と列の他方のアドレスの範囲のうちの一部同士が重なる関係とする。そして、第1の組が有する画素101と、第3の組が有する画素101とで、行と列の他方のアドレスの範囲のうちの他の一部同士は重ならない関係とする。これにより、焦点検出において水平方向(あるいは垂直方向)の解像度の向上が実現される。

0072

尚、本実施例では、組内加算信号を、1つの半導体基板に形成された撮像装置1が有する信号処理部17が生成する例を説明した。本実施例はこの例に限定されるものではなく、例えば、後述する図15の撮像システムの場合を例に説明する。図15の撮像装置154は、本実施例の撮像装置1が適用できる。この撮像システムは、撮像装置154が形成された半導体基板とは別の半導体基板に、出力信号処理部155が形成されている。この出力信号処理部155が組内加算信号を生成するようにしても良い。

0073

(実施例2)
図9は、本発明の第2実施例の焦点検出信号を説明する図である。

0074

以下、第1実施例と異なる点を中心に説明する。本実施例では、第3の組の列アドレスの範囲が、第1の組および第2の組のそれぞれの列アドレスの範囲と全く重ならない例である。

0075

信号処理部17aは、1行目の2列の画素101のデジタルA信号同士を加算した組内加算A信号を生成する。また、1行目の3列目、4列目の画素101のA信号に基づく信号を撮像装置1は出力しない。この出力しない動作は、画素101がA信号を出力しないようにしても良い。あるいは、画素101がA信号を出力し、対応するメモリ134がデジタルA信号を保持し、水平走査回路16が当該メモリ134を選択しないようにしても良い。

0076

本実施例では、所定の行でA信号に基づく信号が、撮像装置1から出力されない列において、他の行の当該列において、A信号に基づく信号が出力される。これにより、所定の列の全ての行において、A信号に基づく信号が撮像装置1から出力されない場合に対して、水平方向の焦点検出の解像度を向上することができる効果を有する。

0077

(実施例3)
本実施例では、信号処理部17a、17bは、奇数フレーム偶数フレームで、組内加算A信号を生成する列の組み合わせを変更する。

0078

フレーム目の動作は、第1実施例と同じである。図5(b)に示すようなパタ−ンで焦点検出信号が加算されて出力される。

0079

2フレーム目の動作について説明する。

0080

各画素の信号がAD変換されて各メモリに保持され、水平走査回路により信号処理部に送られるところまでは第1実施例と同じであるので、説明を省略する。

0081

また、映像信号の処理についても第1実施例と同じであるので、説明を省略する。

0082

以下、焦点検出信号の処理について説明する。

0083

1フレーム目の1行目と2行目の出力の際、信号処理部17aでは、次のような処理が行われる。

0084

信号処理部17aは、1行3列目〜1行6列目のメモリ134a−03aとメモリ134a−04aとメモリ134a−05aとメモリ134a−06aの信号を加算した組内加算A信号(A2)を得る。

0085

以下同様に、1行7列目〜1行10列目、1行11列目〜1行14列目の4画素分加算された組内加算A信号(A4、A6・・・)を得る。

0086

また、信号処理部17bでも同様な処理が行われ、2行3列目〜2行6列目、2行7列目〜2行10列目、2行11列目〜2行14列目の4画素分加算された組内加算A信号(A2、A4、A6・・・)を得る。

0087

このようにフレームごとに焦点検出信号の列アドレスの関係を変えることで、動画撮影時、フレーム毎に列方向の画素のサンプリング点を補間する焦点検出信号を得ることができ、さらなる焦点検出精度の向上が得られる。

0088

(実施例4)
図10は、本発明の第4実施例における撮像装置1の模式図である。

0089

第1実施例に対して、画素構成と、画素信号加算方法を変えた実施例である。

0090

画素部10は画素101が2次元状に配列され、垂直走査回路11により選択された画素の信号が垂直出力線102に出力される。

0091

1行目の画素は読み出し回路13a側に接続され、2行目の画素は読み出し回路13b側に接続される。以下同様に奇数行目の画素は13a側に接続され、偶数行目の画素は13b側に接続される。

0092

読み出し回路13aおよび13bの内部には、電流源131が配置され、垂直出力線102の信号がアンプ132に入力される。

0093

コンパレータ133は、アンプ132の出力とランプ発生器14からのランプ信号とを比較し、両者が同電位になった瞬間にコンパレータ出力反転する。カウント信号発生器15は時間に比例してカウントアップするカウント信号を生成し、メモリ134は、コンパレータ133が反転した瞬間のカウント信号を保持する。これにより、メモリ134にはコンパレータ133が反転するまでの時間に比例した値が保持される。これは即ち画素出力に比例した値となり、画素出力をAD変換したことになる。

0094

水平走査回路16は、各列のメモリ134に保持されている値を順次走査して、信号処理部17へと送る。

0095

信号処理部17は、各列のメモリ134の値を処理し、出力信号を生成する。

0096

なお、隣接するアンプ132同士を接続するスイッチ135が配置されており、列方向で信号を加算できるようになっている。

0097

図11は、アンプ132内部の回路とスイッチ135の接続を示した図である。

0098

アンプ132内部にはサンプルホールド容量具備されており、amp_shをHiにすれば出力がサンプリングされ、amp_shをLoにすれば出力がホールドされる。

0099

加算せずに1画素ずつ独立にデータを出力するときは、すべての加算スイッチ(135−01、135−02、135−03、135−04、・・・)をオフ状態にする。IN01に入力された信号に応じてOUT01に出力が現れ、IN02に入力された信号に応じてOUt02に出力が現れる。

0100

列方向に4画素のデータを加算して出力するときは、amp_shをLoにして出力がホールドされている状態で、スイッチ135−01、135−02、135−03をオン状態にし、スイッチ135−04はオフ状態にする。

0101

これにより、アンプ132−01、132−02、132−03、132−04の出力が加算される。

0102

図12(a)は、本実施例に関する画素101内部の等価回路を示した図である。

0103

画素101には2つのフォトダイオード103a、103bが配置されている。2つのフォトダイオード103a、103bは1つの画素回路110に接続されている。画素回路110は転送トランジスタ104aと104b、リセットトランジスタ105、出力トランジスタ106、選択トランジスタ107を含む。

0104

図12(b)は、画素回路の駆動方法を示す。

0105

垂直走査回路11は、選択トランジスタ107をオンし、当該画素101の出力トランジスタ106を垂直出力線102に接続する。続いて垂直走査回路11は、リセットトランジスタ105をオフする。これにより、出力トランジスタ106の入力ノードは電気的にフローティング状態になる。さらに垂直走査回路11は、転送トランジスタ104aをオンする。これにより、フォトダイオード103aに蓄積された電荷が出力トランジスタ106の入力ノードに転送される。この時点(Ta)では、フォトダイオード103aの信号電荷量に応じた電圧振幅が垂直出力線102に表れる。つまり、画素101は、複数の光電変換部のうちの一部の光電変換部が蓄積した電荷に基づく第1の信号であるA信号を出力する。

0106

つづいて垂直走査回路11は、転送トランジスタ104bをオンする。これにより、フォトダイオード103bに蓄積された信号電荷が出力トランジスタ106の入力ノードに転送される。これによって出力トランジスタ106の入力ノードには、既に転送されているフォトダイオード103aの信号電荷に加えて103bの信号電荷が転送される。よって、この時点(Ta+b)ではフォトダイオード103a、103bの信号電荷量の和に応じた電圧振幅が垂直出力線102aに現れる。つまり、画素101は、複数の光電変換部のうちの全ての光電変換部が蓄積した電荷に基づく第2の信号であるA+B信号を出力する。

0107

時刻Ta+bでの垂直出力線の信号を読み出せば、受光部全体の信号を読み出すこととなり、映像信号として使用できる。

0108

尚、転送トランジスタ104bがオンするのと同期して、再び転送トランジスタ104aがオンするようにしても良い。この場合には、A信号とB信号の電荷蓄積期間の終了のタイミングが同じとなる。このため、A信号とB信号の電荷蓄積期間の終了のタイミングが異なることによる画質の低下(例えば動体撮影時に生じる色、残像など)を抑制することができる。

0109

図13は、図10に示した撮像装置1の詳細の構成を示した図である。以下、図13図14を参照しながら、本実施例を説明する。

0110

まず垂直走査回路11により1行目と2行目が選択され、時刻t1でAD変換動作が行われる。このとき、スイッチ135a−01、135a−02、135a−03はオンし、スイッチ135a−04はオフする。また、スイッチ135a−05、135a−06、135a−07はオンし、スイッチ135a−08はオフする。これにより、4列のアンプ132の出力同士を加算する状態としている。

0111

同様にスイッチ135b−01、135b−02、135b−03はオンし、スイッチ135b−04はオフし、スイッチ135b−05、135b−06、135b−07はオンし、スイッチ135b−08はオフしている。

0112

よって、メモリ134a−01は、1行1列目〜1行4列目の4つのフォトダイオード103aの信号を加算した値をAD変換した値(組内加算A信号)を保持する。メモリ134a−05は、1行5列目〜1行8列目の4つのフォトダイオード103aの信号を加算した値をAD変換した値(組内加算A信号)を保持する。

0113

信号処理部17aでは、メモリ134a−01、134a−05、134a−09のそれぞれが保持したデジタル信号を順次出力する。これにより、1行1列目〜1行4列目の4画素分加算された組内加算A信号、1行5列目〜1行8列目の4画素分加算された組内加算A信号、1行9列目〜1行12列目の4画素分加算された組内加算A信号が得られる。

0114

信号処理部17bでも同じ動作が行われる。

0115

つづいて、時刻t2でAD変換動作が行われる。このとき、アンプ132の出力同士を接続するすべてのスイッチはオフとし、1画素ずつ独立に信号を読み出す状態となっている。

0116

よって、メモリ134a−01は、1行1列目のフォトダイオード103aおよび103bの信号を加算した値をAD変換した値(デジタルA+B信号)を保持する。メモリ134a−02は、1行2列目のフォトダイオード103aおよび103bの信号を加算した値をAD変換した値(デジタルA+B信号)を保持する。

0117

信号処理部17aでは、メモリ134a−01、134a−02、134a−03の各々が保持したデジタルA+B信号を順次出力する。これにより、1行1列目の画素の映像信号、1行2列目の画素の映像信号、1行3列目の画素の映像信号、1行4列目の画素の映像信号を得る。

0118

信号処理部17bでも同じ動作が行われる。

0119

以上が1行目と2行目の出力の説明である。

0120

つづいて、垂直走査回路11により3行目と4行目が選択され、時刻t3でAD変換動作が行われる。このとき、スイッチ135a−01、135a−02はオフし、スイッチ135a−03、135a−04、135a−05はオンする。また、スイッチ135a−06はオフし、スイッチ135a−07と135a−08と135a−09はオンし、スイッチ135a−10はオフする。

0121

同様にスイッチ135b−01、135b−02はオフし、スイッチ135b−03と135b−04、135b−05はオンし、スイッチ135b−06はオフする。また、スイッチ135b−07、135b−08、135b−09はオンし、スイッチ135b−10はオフする。

0122

よって、メモリ134a−03は、3行3列目〜3行6列目の4つのフォトダイオード103aの信号を加算平均した値をAD変換した値(組内加算A信号)を保持する。メモリ134a−07は、3行7列目〜3行10列目の4つのフォトダイオード103aの信号を加算した値をAD変換した値(組内加算A信号)を保持する。

0123

信号処理部17aは、メモリ134a−03、134a−07、134a−11の各々が保持した組内加算A信号を順次出力する。これにより、3行3列目〜3行6列目の4画素分加算された組内加算A信号、3行7列目〜3行10列目の4画素分加算された組内加算A信号、3行11列目〜3行14列目の4画素分加算された組内加算A信号が得られる。

0124

信号処理部17bでも同じ動作が行われる。

0125

つづいて、時刻t4でAD変換動作が行われる。このとき、アンプ132の出力同士を接続するすべてのスイッチはオフとし、1画素ずつ独立に信号を読み出す状態となっている。

0126

よって、メモリ134a−01は、3行1列目のフォトダイオード103aおよび103bの信号を加算した値をAD変換した値(デジタルA+B信号)を保持する。メモリ134a−02は、3行2列目のフォトダイオード103aおよび103bの信号を加算した値をAD変換した値(デジタルA+B信号)を保持する。

0127

信号処理部17aは、メモリ134a−01、134a−02、134a−03の各々が保持したデジタルA+B信号を順次出力する。これにより、3行1列目の画素の映像信号、3行2列目の画素の映像信号、3行3列目の画素の映像信号、3行4列目の画素の映像信号が得られる。

0128

信号処理部17bでも同じ動作が行われる。これにより、4行1列目の画素の映像信号、4行2列目の画素の映像信号、4行3列目の画素の映像信号、4行4列目の画素の映像信号が得られる。

0129

以上が3行目と4行目の出力の説明である。

0130

つづいて、5行目と6行目の出力は、1行目と2行目の出力と同じ動作が行われ、7行目と8行目の出力は、3行目と4行目の出力と同じ動作が行われ、以下同様に繰り返される。

0131

以上により、映像信号としては、1行1列目から順次1列ずつ、各画素のデータが出力される。焦点検出信号としては、1行目と2行目は1列目〜4列目の組内加算A信号、5列目〜8列目の組内加算A信号が出力され、3行目と4行目は3列目〜6列目の組内加算A信号、7列目〜10列目の組内加算A信号が出力される。

0132

組内加算A信号を生成する組み合わせの関係は、第1実施例と同じく、図5(b)に示したパタ−ンになる。各行ごとに、加算される画素の組み合わせが列方向にジグザグにずれた形となっている。

0133

よって、本実施例においても、実施例1と同じ効果を得ることができる。

0134

また、本実施例の撮像装置に対し、他の実施例である実施例2、実施例3の動作を適用しても良い。

0135

(実施例5)
本実施例は、実施例1〜4で述べた撮像装置1を適用した撮像システムに関する。

0136

撮像システムとして、デジタルスチルカメラデジタルカムコーダー監視カメラなどがあげられる。図15に、撮像システムの例としてデジタルスチルカメラに撮像装置を適用した場合の模式図を示す。

0137

図15に例示した撮像システムは、レンズの保護のためのバリア151、被写体の光学像を撮像装置154に結像させるレンズ152、レンズ152を通過する光量を可変にするための絞り153を有する。レンズ152、絞り153は撮像装置154に光を集光する光学系である。また、図15に例示した撮像システムは撮像装置154より出力される出力信号の処理を行う出力信号処理部155を有する。出力信号処理部155は必要に応じて各種の補正圧縮を行って信号を出力する動作を行う。

0138

図15に例示した撮像システムはさらに、画像データを一時的に記憶する為のバッファメモリ部156、外部コンピュータ等と通信する為の外部インターフェース部157を有する。さらに撮像システムは、撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体159、記録媒体159に記録または読み出しを行うための記録媒体制御インターフェース部158を有する。さらに固体撮像システムは、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部1510、撮像装置154と出力信号処理部155に各種タイミング信号を出力するタイミング供給部1511を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システムは少なくとも撮像装置154と、撮像装置154から出力された出力信号を処理する出力信号処理部155とを有すればよい。

0139

出力信号処理部155は、実施例1〜4で述べたシステム処理系とすることができる。すなわち、出力信号処理部155は、デジタルA+B信号からデジタルA信号を差し引いた信号を生成する。そして、出力信号処理部155は、デジタルA信号とデジタルB信号とを用いて、位相差検出方式の焦点検出を行う。また、出力信号処理部155はデジタルA+B信号を用いて画像の形成を行う。

0140

以上のように、本実施例の撮像システムは、撮像装置154を適用して焦点検出動作撮像動作を行うことが可能である。

0141

なお、上記実施例は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。また、これまで述べた各実施例を種々組み合わせて実施することができる。

0142

101画素
102垂直出力線
13読み出し回路
131電流源
132アンプ
133コンパレータ
134メモリ
14 ランプ発生器

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