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技術 システム起動回路、電気機器およびテレビジョン装置

出願人 シャープ株式会社
発明者 片亀博和児矢野大佑
出願日 2015年4月27日 (6年4ヶ月経過) 出願番号 2015-090466
公開日 2016年12月8日 (4年8ヶ月経過) 公開番号 2016-207074
状態 特許登録済
技術分野 TV受信機回路 電源 予備電源装置 計算機・初期化
主要キーワード メイン処理装置 電圧ディップ 再リセット GPIOポート CR時定数回路 待機モード中 出力停止状態 外部信号入力
関連する未来課題
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図面 (9)

課題

スタンバイ電源と、待機時にオフされるメイン電源から電力を供給される処理装置を備えた制御部のシステム起動回路において、処理装置の初期化を行っている状態で、メイン電源の出力電圧に変動が生じても、自動的に再リセットさせることで、処理装置の安定した初期化動作を行う。

解決手段

システム起動回路は、スタンバイ電源11と、待機時にオフされるメイン電源12から電力を供給されるメインCPU20aおよびサブCPU20bを備えている。サブCPU20bの初期化にはメイン電源12からも電力が供給され、電源投入時にサブCPU20bにリセット信号を供給するリセット回路30は、メイン電源12からの信号出力とサブCPU20bの電源投入時の初期化後に生成される出力信号によって作動する。

概要

背景

従来から、省電力を実現するために、多くの家電機器は、待機モードでの制御が可能になっている。この待機モードは、作業中の状態をメモリに保存した状態で電源の一部をなるべく切ることにより、電力消費を抑えるものである。このような待機モードは、スタンバイ状態スリープ状態あるいはサスペンド状態とも呼ばれている。

待機モードは、上記のように、基本的にはメモリ以外の給電を可能な限り行わず、待機状態に入ることであるが、待機モードで動作を休止するメインCPU(Central Processing Unit)と待機モードでも動作するサブCPUの2個のICを使用して実現するのが一般的であった。しかし、コストダウン省スペース化による小型、薄型のために、1つのICパッケージに2つのCPUの入ったものを使用する場合も増えている。また、待機モードを備えた電気機器では、電源としてメイン電源の他に待機モードでも動作するスタンバイ電源が使用される。

また、メインCPUとサブCPUを備えた1つのICパッケージでも、メインCPUとサブCPUの2つのCPUが全く独立に動作するタイプや、メインCPUとサブCPUの回路の一部が共通しているため、電源を共通にする必要があるタイプがある。サブCPUは待機モードでも動作を行う必要があるため、通常スタンバイ電源から電力が供給されるが、サブCPUのリセットを行う際、メイン電源の電圧が必要なタイプがある。このタイプで、サブCPUのリセットを行う際、瞬停等で、メイン電源が一瞬でも不安定になるとサブCPUが影響を受け、リセット動作が完了しない現象が発生する。

例えば、図6に示すシステム起動回路100は、スタンバイ電源11とメイン電源12とを備えた電源10と、メインCPU20aとサブCPU20bとを備えた制御部20と、電源起動時に電源電圧設定値に達するまでの間、制御部20のCPUの起動を遅らせるリセット回路30を備えている。そして、待機モードでサブCPU20bがメイン電源12を落とす仕組みを実現させるため、リセット回路30の電源はスタンバイ電源11から供給する必要があった。

図6に示すシステム起動回路100が正常に起動する場合は、電源投入時に、図7に示すように、まず、タイミングt1でスタンバイ電源11が立ち上がり、その後、タイミングt2でメイン電源12が立ち上がる。タイミングt1でスタンバイ電源11から電力が供給されるリセット回路30は、スタンバイ電源11の電圧が所定の電圧となったタイミングt3でサブCPU20bに対してリセット信号を供給し、サブCPU20bを立ち上げる。そして、サブCPU20bは所定の初期化期間後に正常に起動する。さらに、システムが待機モードに移行する際は、サブCPU20bはメイン電源12をオフし、省電力の待機モードに移行させている。

しかし、電源起動時における初期化中に、メイン電源12に電源異常が発生し、例えば、図8に示すタイミングt5からタイミングt6の間に、瞬停(瞬時停電)が発生した場合、その電圧ディップ(電圧異常低下)の期間が非常に短い場合には、メイン電源12がシャットダウンしても、スタンバイ電源11が正常な状態が存在することがある。そして、サブCPU20bの初期化期間中にこのようなメイン電源12の瞬停が生じると、サブCPU20bは初期化に失敗し起動できない事態が発生する。

また、メインCPUとサブCPUの2つのCPUを有する表示装置として、特許文献1には、スタンバイ電源からの供給電力で動作するサブCPUと、サブCPUによって入り切り制御がなされる電源と、この電源からの供給電力で動作するメインCPUを備えた表示装置が開示されている。この表示装置では、サブCPUによってメインCPUの異常状態監視し、メインCPUに異常が生じた場合にメッセージを表示するようにしている。

概要

スタンバイ電源と、待機時にオフされるメイン電源から電力を供給される処理装置を備えた制御部のシステム起動回路において、処理装置の初期化を行っている状態で、メイン電源の出力電圧に変動が生じても、自動的に再リセットさせることで、処理装置の安定した初期化動作を行う。システム起動回路は、スタンバイ電源11と、待機時にオフされるメイン電源12から電力を供給されるメインCPU20aおよびサブCPU20bを備えている。サブCPU20bの初期化にはメイン電源12からも電力が供給され、電源投入時にサブCPU20bにリセット信号を供給するリセット回路30は、メイン電源12からの信号出力とサブCPU20bの電源投入時の初期化後に生成される出力信号によって作動する。

目的

本発明は、これらの実情に鑑みてなされたものであり、第1の電源(スタンバイ電源)と、待機時にオフされる第2の電源(メイン電源)とから電力を供給される処理装置を備えたシステムのシステム起動回路において、処理装置の初期化を行っている状態で、第2の電源の出力電圧に変動が生じても、自動的に再リセットさせることで、ハングアップ等が発生しない安定な初期化動作を行えるようにすることをその目的とする

効果

実績

技術文献被引用数
0件
牽制数
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請求項1

第1の電源と、待機時にオフされる第2の電源とから電力を供給される処理装置を備えた制御部と、電源投入時に前記処理装置に起動用リセット信号を出力するリセット回路とを備えたシステム起動回路であって、前記リセット回路は、少なくとも前記第2の電源からの出力信号および前記処理装置の電源投入時の初期化後に生成される出力信号によって作動することを特徴とするシステム起動回路。

請求項2

前記リセット回路は、前記第2の電源からの出力信号と前記処理装置の電源投入時の初期化後に生成される出力信号との論理和信号に相当する信号によって作動することを特徴とする請求項1に記載のシステム起動回路。

請求項3

前記制御部はメイン処理装置サブ処理装置とを有し、前記第2の電源から前記メイン処理装置および前記サブ処理装置に電力が供給されるとともに前記第1の電源から前記サブ処理装置に電力が供給され、前記リセット信号が前記サブ処理装置に入力されることを特徴とする請求項1または2に記載のシステム起動回路。

請求項4

前記制御部はメイン処理装置を有する第1制御部とサブ処理装置を有する第2制御部とから構成され、前記第2の電源から前記メイン処理装置および前記サブ処理装置に電力が供給されるとともに前記1の電源から前記サブ処理装置に電力が供給され、前記リセット信号が前記サブ処理装置に入力されることを特徴とする請求項1または2に記載のシステム起動回路。

請求項5

前記リセット回路は、電源投入後であって前記第2の電源が所定の電圧に達するまでの時間経過後に、前記リセット信号を出力することを特徴とする請求項1〜4のいずれか1に記載のシステム起動回路。

請求項6

請求項1〜5のいずれか1に記載のシステム起動回路を備えた電気機器

請求項7

請求項1〜5のいずれか1に記載のシステム起動回路を備えたテレビジョン装置

技術分野

0001

本発明はシステム起動回路に関し、詳しくは、安定起動が可能なシステム起動回路に関する。

背景技術

0002

従来から、省電力を実現するために、多くの家電機器は、待機モードでの制御が可能になっている。この待機モードは、作業中の状態をメモリに保存した状態で電源の一部をなるべく切ることにより、電力消費を抑えるものである。このような待機モードは、スタンバイ状態スリープ状態あるいはサスペンド状態とも呼ばれている。

0003

待機モードは、上記のように、基本的にはメモリ以外の給電を可能な限り行わず、待機状態に入ることであるが、待機モードで動作を休止するメインCPU(Central Processing Unit)と待機モードでも動作するサブCPUの2個のICを使用して実現するのが一般的であった。しかし、コストダウン省スペース化による小型、薄型のために、1つのICパッケージに2つのCPUの入ったものを使用する場合も増えている。また、待機モードを備えた電気機器では、電源としてメイン電源の他に待機モードでも動作するスタンバイ電源が使用される。

0004

また、メインCPUとサブCPUを備えた1つのICパッケージでも、メインCPUとサブCPUの2つのCPUが全く独立に動作するタイプや、メインCPUとサブCPUの回路の一部が共通しているため、電源を共通にする必要があるタイプがある。サブCPUは待機モードでも動作を行う必要があるため、通常スタンバイ電源から電力が供給されるが、サブCPUのリセットを行う際、メイン電源の電圧が必要なタイプがある。このタイプで、サブCPUのリセットを行う際、瞬停等で、メイン電源が一瞬でも不安定になるとサブCPUが影響を受け、リセット動作が完了しない現象が発生する。

0005

例えば、図6に示すシステム起動回路100は、スタンバイ電源11とメイン電源12とを備えた電源10と、メインCPU20aとサブCPU20bとを備えた制御部20と、電源起動時に電源電圧設定値に達するまでの間、制御部20のCPUの起動を遅らせるリセット回路30を備えている。そして、待機モードでサブCPU20bがメイン電源12を落とす仕組みを実現させるため、リセット回路30の電源はスタンバイ電源11から供給する必要があった。

0006

図6に示すシステム起動回路100が正常に起動する場合は、電源投入時に、図7に示すように、まず、タイミングt1でスタンバイ電源11が立ち上がり、その後、タイミングt2でメイン電源12が立ち上がる。タイミングt1でスタンバイ電源11から電力が供給されるリセット回路30は、スタンバイ電源11の電圧が所定の電圧となったタイミングt3でサブCPU20bに対してリセット信号を供給し、サブCPU20bを立ち上げる。そして、サブCPU20bは所定の初期化期間後に正常に起動する。さらに、システムが待機モードに移行する際は、サブCPU20bはメイン電源12をオフし、省電力の待機モードに移行させている。

0007

しかし、電源起動時における初期化中に、メイン電源12に電源異常が発生し、例えば、図8に示すタイミングt5からタイミングt6の間に、瞬停(瞬時停電)が発生した場合、その電圧ディップ(電圧異常低下)の期間が非常に短い場合には、メイン電源12がシャットダウンしても、スタンバイ電源11が正常な状態が存在することがある。そして、サブCPU20bの初期化期間中にこのようなメイン電源12の瞬停が生じると、サブCPU20bは初期化に失敗し起動できない事態が発生する。

0008

また、メインCPUとサブCPUの2つのCPUを有する表示装置として、特許文献1には、スタンバイ電源からの供給電力で動作するサブCPUと、サブCPUによって入り切り制御がなされる電源と、この電源からの供給電力で動作するメインCPUを備えた表示装置が開示されている。この表示装置では、サブCPUによってメインCPUの異常状態監視し、メインCPUに異常が生じた場合にメッセージを表示するようにしている。

先行技術

0009

特開2005−223678号公報

発明が解決しようとする課題

0010

図6に示すシステム起動回路では、起動時にメイン電源の異常でサブCPUが初期化不良となった場合は、使用者は再度リセットをすることができず、AC電源コンセントからプラグを抜くなど、電源を切って入れ直す必要があった。また、特許文献1に開示された表示装置は、稼働時におけるメインコントローラCPUの暴走フリーズあるいはハングアップなどの異常状態に対応するものであるが、起動時の電源異常に対応しうるものではない。

0011

本発明は、これらの実情に鑑みてなされたものであり、第1の電源(スタンバイ電源)と、待機時にオフされる第2の電源(メイン電源)とから電力を供給される処理装置を備えたシステムのシステム起動回路において、処理装置の初期化を行っている状態で、第2の電源の出力電圧に変動が生じても、自動的に再リセットさせることで、ハングアップ等が発生しない安定な初期化動作を行えるようにすることをその目的とするものである。

課題を解決するための手段

0012

上記課題を解決するために、本発明の第1の技術手段は、第1の電源と、待機時にオフされる第2の電源から電力を供給される処理装置を備えた制御部と、電源投入時に前記処理装置に起動用のリセット信号を出力するリセット回路とを備えたシステム起動回路であって、前記リセット回路は、少なくとも前記第2の電源からの出力信号と前記処理装置の電源投入時の初期化後に生成される出力信号によって作動することを特徴とするものである。

0013

本発明の第2の技術手段は、第1の技術手段において、前記リセット回路は、前記第2の電源からの出力信号と前記処理装置の電源投入時の初期化後に生成される出力信号との論理和信号に相当する信号によって作動することを特徴とするものである。

0014

本発明の第3の技術手段は、第1または2の技術手段において、前記制御部はメイン処理装置サブ処理装置とを有し、前記第2の電源から前記メイン処理装置および前記サブ処理装置に電力が供給されるとともに前記第1の電源から前記サブ処理装置に電力が供給され、前記リセット信号が前記サブ処理装置に入力されることを特徴とするものである。

0015

本発明の第4の技術手段は、第1または2の技術手段において、前記制御部はメイン処理装置を有する第1制御部とサブ処理装置を有する第2制御部とから構成され、前記第2の電源から前記メイン処理装置および前記サブ処理装置に電力が供給されるとともに前記1の電源から前記サブ処理装置に電力が供給され、前記リセット信号が前記サブ処理装置に入力されることを特徴とするものである。

0016

本発明の第5の技術手段は、第1〜4のいずれか1の技術手段において、前記リセット回路は、電源投入後であって前記第2の電源が所定の電圧に達するまでの時間経過後に、前記リセット信号を出力することを特徴とするものである。

0017

本発明の第6の技術手段は、第1〜5のいずれか1の技術手段であるシステム起動回路を備えた電気機器である。

0018

本発明の第7の技術手段は、第1〜5のいずれか1の技術手段であるシステム起動回路を備えたテレビジョン装置である。

発明の効果

0019

本発明によれば、第1の電源と、待機時にオフされる第2の電源から電力を供給される処理装置を備えたシステムのシステム起動回路において、処理装置の初期化を行っている状態で、第2の電源の出力電圧に変動が生じても、自動的に再リセットさせることで、ハングアップ等が発生しない安定した初期化動作が可能となる。

図面の簡単な説明

0020

本発明に係るシステム起動回路の1実施形態としてテレビジョン装置に適用した場合の例を説明するためのブロック図である。
図1に示すテレビジョン装置の起動時における正常時の動作を説明するためのタイミング図である。
図1に示すテレビジョン装置の起動時における電源異常時の動作を説明するためのタイミング図である。
本発明に係るシステム起動回路の1実施形態としてテレビジョン装置に適用した場合の他の例を説明するためのブロック図である。
本発明に係るシステム起動回路の1実施形態としてテレビジョン装置に適用した場合のさらに他の例を説明するためのブロック図である。
システム起動回路の参考例を説明するためのブロック図である。
図7に示すシステム起動回路の正常時の動作を説明するためのタイミング図である。
図7に示すシステム起動回路の電源異常時の動作を説明するためのタイミング図である。

実施例

0021

以下、図面を参照しながら、本発明のシステム起動回路に係る好適な実施形態について、テレビジョン装置に適応した場合について説明する。なお、本発明のシステム起動回路はテレビジョン装置に限らず種々の電気機器に適用できることは明らかである。以下の説明において、異なる図面においても同じ符号を付した構成は同様のものであるとして、その説明を省略する場合がある。

0022

(第1の実施形態)
図1は、本発明に係るシステム起動回路の1実施形態としてテレビジョン装置に適用した場合の例を説明するためのブロック図である。本実施形態は、1マイコン(1チップ)2CPUで制御部を構成した例を示している。テレビジョン装置1は、電源10、制御部20、リセット回路30、アンテナ41、チューナ42、外部信号入力部43、リモコンI/F(インターフェース)44、パネルコントローラ45、ドライバ46、および、ディスプレイ47を備えている。なお、これらの構成部材の中で、本発明に係るシステム起動回路は、電源10、制御部20、および、リセット回路30から構成される。

0023

電源10は、スタンバイ電源11とメイン電源12とを備えている。この電源10には外部から図示しない1次側回路にAC電源が供給され、スタンバイ電源11とメイン電源12とは公知の手段によってそれぞれ独立したDC出力を発生するように構成される。ここで、スタンバイ電源11は本発明の第1の電源に相当する。また、メイン電源12は、テレビジョン装置1が待機モードになった際に出力がオフ(出力停止状態)されるように構成されており、本発明の第2の電源に相当する。電源10には、図示しない電源スイッチが設けられており、電源スイッチをオフすることにより、テレビジョン装置1を完全に停止状態にすることができる。

0024

制御部20は、1つのパッケージの中にメインCPU20aとサブCPU20bを有している。メインCPU20aにはメイン電源12から電力を供給され、サブCPU20bにはスタンバイ電源11から電力を供給されるが、サブCPU20bの起動時にはメイン電源12からの電力供給も必要となっている。メインCPU20aおよびサブCPU20bはそれぞれ本発明のメイン処理装置およびサブ処理装置に相当する。また、処理装置としてはCPUの例を記載しているが、これらの処理装置はMPU(Micro Processing Unit)から構成されていてもよい。また、サブCPU20bは電源投入時に最初に立ち上がり、その後、メインCPU20aが立ち上がるように構成されている。

0025

制御部20は、図示しないROMやRAMなどのメモリを有しており、メモリはテレビジョン装置1としての機能を果たすための種々のプログラムの格納や映像信号処理用のワークエリアのために使用される。チューナ42は、アンテナ41で受信したテレビ放送波から1つのトランスポンダを選択し、選択したトランスポンダからのディジタル変調信号復調してトランスポートストリームを出力する。出力されたトランスポート・ストリームは制御部20に入力される。また、制御部20には、ビデオ入力端子やHDMI登録商標)(High Definition Multimedia Interface)入力端子などを有する外部信号入力部43を介して、DVDプレービデオデッキ、PC(パーソナルコンピュータ)などからのAV信号入力可能になっている。

0026

テレビジョン装置1の通常モード(通常の使用状態)では、メインCPU20aは、主として、入力されたトランスポート・ストリームから映像信号音声信号データ信号とを分離し、さらに、デコード処理や必要な画質調整処理を施して映像信号を生成している。制御部20から出力された映像信号は、パネルコントローラ(パネル制御部)45に入力される。パネルコントローラ45は、制御部20からの映像信号をDA変換し、例えば、液晶パネルからなるディスプレイ47のドライバ46の制御信号を生成している。ドライバ46は、パネルコントローラ45からの制御信号に基づいて、ディスプレイ47の各画素液晶シャッター開口度バックライトの明るさを制御し、ディスプレイ47に映像信号に基づく画像を表示している。また、図示しないスピーカから音声信号に基づく音声を出力している。

0027

サブCPU20bは、ユーザの操作により、テレビジョン装置1が待機モードになるように操作された際に、メインCPU20aに対して、動作中の情報として、例えば、選局中伝送チャンネルの情報や音量、ユーザが設定した画質調整のための情報などをメモリに保存させるとともに、メイン電源12をオフさせる。また、待機モードから通常モードに移る際に、ユーザ操作受け付け、メイン電源12をオンすることによって、メインCPU20aを立ち上げる。待機モードでは、メインCPU20aは動作せず、ディスプレイ47に映像を表示しないため、省電力を実現できる。

0028

リモコンI/F44は、図示しないリモコンからのユーザ操作を受け付けるユーザ・インターフェースの1つであり、リモコンI/F44からのユーザ操作信号はメインCPU20aおよびサブCPU20bに対して入力される。例えば、テレビジョン装置1の通常モードでは、番組選択処理、外部入力機器の選択、音量調整などのユーザ操作信号は、メインCPU20aに伝えられる。また、待機モードへの移行、通常モードへの移行などのユーザ操作信号はサブCPU20bに伝えられる。なお、ユーザ操作は、テレビジョン装置1に設けた図示しない操作パネルから受け付けるようにしてもよい。

0029

リセット回路30は、サブCPU20bの起動時にリセット信号をサブCPU20bに対して出力するためのものであり、電源起動時に電源電圧が設定値に達するまでの間、サブCPU20bの起動を遅らせることにより、サブCPU20bの起動を安定に行うためのものである。リセット回路30は、例えば、CR時定数回路遅延時間を利用した回路やタイマー回路によって実現することができる。本実施形態では、ダイオード31を介してリセット回路30の電源検出端子にメイン電源12からの出力を出力信号として入力している。これによって、サブCPU20bの初期化中にメイン電源12が瞬停などによって変動した場合にも、再度リセットがかかるようにしている。

0030

また、待機モードでは、再度通常モードに入る際に、サブCPU20bがメイン電源12をオンにするが、その際に、リセット回路30が動作して、サブCPU20bが再起動してしまうことになる。この現象を回避するために、サブCPU20bのGPIO(General Purpose Input/Output:汎用入出力ポートからの出力を、ダイオード32を介してリセット回路30の電源検出端子に接続している。そして、サブCPU20bの初期化後は、GPIOポートの出力がハイになるようにしている。このため、サブCPU20bが一旦立ち上がると、サブCPU20bのGPIOポートの出力がハイに保持されるため、メイン電源12がオン・オフしたとしてもリセット回路30が再度リセット信号を出力することがない。

0031

このように、リセット回路30は、メイン電源12からの出力信号とサブCPU20bの電源投入時の初期化後に生成される出力信号によって動作するように構成されている。より具体的には、リセット回路30は、メイン電源12からの出力信号とサブCPU20bの電源投入時の初期化後に生成される出力信号との論理和信号に相当する信号によって動作するようになっている。なお、本実施形態では、2つのダイオード31、32を用いて論理和信号に相当する信号を得るようにしているが、NAND回路で構成するようにしてもよい。また、サブCPU20bの電源投入時の初期化後に生成される出力信号として、サブCPU20bのGPIOポートからの出力信号を利用しているが、サブCPU20bの電源投入時の初期化後に生成されるハイの信号であれば、サブCPU20bのGPIOポートからの出力信号に限る必要はない。

0032

以下に、図1に示すテレビジョン装置の起動時における動作について図を用いて詳述する。図2は、図1に示すテレビジョン装置1の起動時における正常時の動作を説明するためのタイミング図である。電源起動時には、まず、タイミングt1でスタンバイ電源11が立ち上がり、その後、タイミングt2でメイン電源12が立ち上がる。タイミングt2でメイン電源12から電力が供給されるリセット回路30は、メイン電源12の電圧が所定の電圧となったタイミングt3でサブCPU20bに対してリセット信号を供給し、サブCPU20bを立ち上げる。そして、サブCPU20bは所定の初期化期間後に正常に起動する。

0033

タイミングt4でサブCPU20bの初期化が終了すると、サブCPU20bのGPIOポートからの出力がハイになり、このGPIOポートの出力がリセット回路30の電源検出端子に加わる。このため、待機モードに移行してメイン電源12の出力がオフになった場合でも、スタンバイ電源11によって稼働されるサブCPU20bからのGPIOポートの出力はハイのまま維持される。このため、待機モード中においてリセット信号はハイに維持され続け、再度通常モードに移行して、メイン電源12の出力がオンした場合でも、リセット回路30からリセット信号は出力されない。これにより、通常モードから待機モードへの移行や待機モードから通常モードへの移行は、リセット回路30とは関係なく円滑に行われる。

0034

図3は、図1に示すテレビジョン装置の起動時における電源異常時の動作を説明するためのタイミング図である。タイミングt3までは図2に示したタイミング図と同じであり、電源起動時には、まず、タイミングt1でスタンバイ電源11が立ち上がり、その後、タイミングt2でメイン電源12が立ち上がる。タイミングt2でメイン電源12から電力が供給されるリセット回路30は、メイン電源12の電圧が所定の電圧となったタイミングt3でサブCPU20bに対してリセット信号を供給し、サブCPU20bは立ち上げのための初期化動作に入る。そして、タイミングt6でメイン電源12に瞬停などの電源異常が発生した場合、サブCPU20bは初期化に失敗することになる。

0035

しかし、リセット回路30はメイン電源12からの出力によって駆動されるため、タイミングt6でメイン電源12が瞬停した場合は、再度リセット信号を出せる状態に移行する。このため、タイミングt7でメイン電源12の出力が正常に戻った際に、リセット回路30は、メイン電源12の電圧が所定の電圧となったタイミングt8でサブCPU20bに対して再度リセット信号を供給し、サブCPU20bは立ち上げのための初期化動作に入ることができる。なお、タイミングt3からt9までの間は、サブCPU20bの初期化が終了していないため、GPIOポートの出力はローのままである。タイミングt9でサブCPU20bの初期化が正常に終了すると、サブCPU20bのGPIOポートからの出力がハイになり、このGPIOポートの出力がリセット回路30の電源検出端子に加わる。以降の動作は、図2の正常起動時の場合と同じである。

0036

このように、本実施形態では、サブCPU20b用のリセット回路30の電源検出端子とメイン電源12を、ダイオード31を介して接続することにより、サブCPU20bの初期化中にメイン電源12が変動した場合でも、再度サブCPU20bに対してリセットがかかるようにしている。また、リセット回路30の電源検出端子には待機モードでも動作できるGPIOポートを、ダイオード32を介して接続することにより、メイン電源12のオン・オフ動作によって、サブCPU20bがリセットされないようにしている。

0037

(第2の実施形態)
図4は、本発明に係るシステム起動回路の1実施形態としてテレビジョン装置に適用した場合の他の例を説明するためのブロック図である。本実施形態は、1マイコン(1チップ)1CPUで制御部を構成した例を示している。図4に示すテレビジョン装置1では、制御部20が1つのCPU20cから構成されている点が、第1の実施形態の場合と異なる。本実施形態では、1つのCPU20cによって第1の実施形態におけるメインCPU20aとサブCPU20bの機能を果たす他は、第1の実施形態と同じである。また、本実施形態では、CPU20cが本発明の処理装置に相当する。

0038

第2の実施形態の場合、リセット回路30の電源検出端子には、メイン電源12からの出力がダイオード31を介して、さらに、CPU20cのGPIOポートの出力がダイオード32を介してそれぞれ接続される。リセット回路30の出力はCPU20cに加えられる。このため、CPU20cの初期化時にメイン電源12に瞬停が発生しても、CPU20cは、再度リセットがかかる。また、CPU20cが一旦立ち上がると、メイン電源12のオン・オフ動作によって、CPU20cがリセットされない。待機モードでは、メイン電源12からの出力がオフされるが、CPU20cはスタンバイ電源11によって動作し、テレビジョン装置1は通常モードよりも少ない機能で動作する。

0039

(第3の実施形態)
図5は、本発明に係るシステム起動回路の1実施形態としてテレビジョン装置に適用した場合の他の例を説明するためのブロック図である。本実施形態は、2マイコン(2チップ)で制御部を構成した例を示している。図5に示すテレビジョン装置1では、制御部としてメインCPU21aを有する第1の制御部21と、サブCPU22aを有する第2の制御部22から構成されている点が、第1の実施形態と異なる。本実施形態における第1の制御部21のメインCPU21aは、第1の実施形態のメインCPU20aと同様の機能を有し、本実施形態における第2の制御部22のサブCPU22aは、第1の実施形態のサブCPU20bと同様の機能を有する。また、第2の制御部22のサブCPU22aは初期化時にメイン電源12とスタンバイ電源11の2電源によって駆動される。

0040

リセット回路30の電源検出端子には、メイン電源12からの出力がダイオード31を介して、さらに、サブCPU22aのGPIOポートの出力がダイオード32を介してそれぞれ接続される。このため、サブCPU22aの初期化時にメイン電源12に瞬停が発生しても、サブCPU22aは、再度リセットがかかる。また、サブCPU22aが一旦立ち上がると、メイン電源12のオン・オフ動作によって、サブCPU22aがリセットされない。待機モードでは、メイン電源12からの出力がオフされるため、メインCPU21aは動作せず、テレビジョン装置1はサブCPU22aによって、通常モードよりも少ない機能で動作する。

0041

以上、本発明に係るシステム起動回路をテレビジョン装置に適用した場合について説明したが、本発明に係るシステム起動回路はテレビジョン装置以外にも、待機モードを備えた電気機器すべてに適用可能であることは明らかである。

0042

1…テレビジョン装置、10…電源、11…スタンバイ電源、12…メイン電源、20…制御部、20a,21a…メインCPU、20b,22a…サブCPU、20c…CPU、21…第1の制御部、22…第2の制御部、30…リセット回路、31,32…ダイオード、41…アンテナ、42…チューナ、43…外部信号入力部、44…リモコンI/F、45…パネルコントローラ、46…ドライバ、47…ディスプレイ、100…システム起動回路。

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