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技術 電流検出回路

出願人 エイブリック株式会社
発明者 五十嵐敦史大塚直央杉浦正一
出願日 2015年4月20日 (5年2ヶ月経過) 出願番号 2015-086139
公開日 2016年12月8日 (3年6ヶ月経過) 公開番号 2016-206852
状態 特許登録済
技術分野 電気的変量の制御(電圧,電流の制御一般)
主要キーワード 同相入力電圧範囲 電流検出動作 同相入力電圧 入力オフセット電圧 ハイサイドスイッチ VDE 基準電圧回路 カレントミラー接続
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2016年12月8日)のものです。
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図面 (6)

課題

差動増幅回路入力端子間に大きな電位差が発生することを抑制し、入力トランジスタ劣化を防止することができる電流検出回路を提供すること。

解決手段

差動増幅回路は、バルクとソースが接続された一対のPMOSトランジスタのソースを入力端子とし、一対のPMOSトランジスタのゲートソース間電圧を制限する為のクランプ回路を備える。

概要

背景

従来の電流検出回路について説明する。
図4は、特許文献1に示されている従来の電流検出回路である。従来の電流検出回路は、第1抵抗体201と、第1抵抗体201と同じ温度特性を有する第2抵抗体202と、差動増幅回路300と、PMOSトランジスタ400と、抵抗素子500と、負荷600とで構成される。

負荷600に流れる負荷電流は、第1抵抗体201に流れ、第1抵抗体201によって電圧降下が発生する。差動増幅回路300は、第2抵抗体の電圧降下が第1抵抗体の電圧降下と等しくなるように、PMOSトランジスタ400のゲートを制御する。これにより、第1抵抗体201と第2抵抗体202の値の比と、負荷電流の値によって決定される検出電流が生成され、PMOSトランジスタのドレインから出力される。この検出電流は、抵抗素子500に流れることにより、電圧信号に変換されて出力される。

このような電流検出回路は、電圧降下を小さく抑える為に、第1抵抗体201には抵抗値の小さいものが用いられる。従って、差動増幅回路300は電源電圧に近い入力電圧であっても正常に動作できるように、同相入力電圧が広いことが求められる。

例えば、特許文献2には、図5に示す、同相入力電圧範囲が広い差動増幅回路を備えた電圧検出回路が開示されている。差動増幅回路300は、PMOSトランジスタ301、302と、NMOSトランジスタ351、352とで構成される。

NMOSトランジスタ351および352はゲートが共通接続され、一定のバイアス電圧VBISが印加されることにより定電流源として動作する。PMOSトランジスタ301及び302は、カレントミラー接続され、ソースはそれぞれ差動増幅回路300の非反転入力端子及び反転入力端子に接続され、差動増幅回路300の入力部として動作する。PMOSトランジスタ252は、基準電圧回路として動作する。PMOSトランジスタ251は、出力トランジスタであり、電圧検出回路は出力トランジスタの出力電圧VOUTを検出する。

差動増幅回路300は、非反転入力端子と反転入力端子の間の電位差に応じて、PMOSトランジスタ301および302のゲートーソース間電圧に差が発生し、差電圧に応じた信号VDETを出力端子から出力する。

概要

差動増幅回路の入力端子間に大きな電位差が発生することを抑制し、入力トランジスタ劣化を防止することができる電流検出回路を提供すること。差動増幅回路は、バルクとソースが接続された一対のPMOSトランジスタのソースを入力端子とし、一対のPMOSトランジスタのゲート−ソース間電圧を制限する為のクランプ回路を備える。

目的

本発明は、上記課題に鑑みてなされ、差動増幅回路の入力端子の間に大きな電位差が発生しても、入力トランジスタのゲートーソース間に印加される過大な電圧緩和し、入力トランジスタの特性変化や劣化を防ぐ差動増幅回路を備えた電流検出回路を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

出力トランジスタを制御する電圧を調整することにより負荷電流を制御し、前記出力トランジスタと直列の関係に備えられた抵抗体に係る電圧に基づく検出電流を生成する差動増幅回路を備え、検出電流の値を監視することにより、前記負荷電流の値を検出する電流検出回路において、前記差動増幅回路は、バルクとソースが接続された一対のPMOSトランジスタのソースを入力端子とし、前記一対のPMOSトランジスタのゲートソース間電圧を制限する為のクランプ回路を備える、ことを特徴とする電流検出回路。

請求項2

前記クランプ回路は、ゲートとドレインを接続された少なくとも1つのMOSトランジスタ抵抗素子との直列回路で構成され、前記MOSトランジスタのドレイン−バルク間の寄生ダイオード及び前記抵抗素子でドレイン電流が制限された前記MOSトランジスタのゲート−ソース間の電圧を用いて、前記一対のPMOSトランジスタのゲート−ソース間電圧を制限する、ことを特徴とする請求項1に記載の電流検出回路。

請求項3

前記クランプ回路は、ゲートとソースとバルクを接続され、互いに他と逆向きに並列接続された2つのMOSトランジスタで構成され、前記2つのMOSトランジスタの寄生ダイオードを用いて、前記一対のPMOSトランジスタのゲート−ソース間電圧を制限する、ことを特徴とする請求項1に記載の電流検出回路。

技術分野

0001

本発明は、負荷を流れる負荷電流を検出する電流検出回路に関する。

背景技術

0002

従来の電流検出回路について説明する。
図4は、特許文献1に示されている従来の電流検出回路である。従来の電流検出回路は、第1抵抗体201と、第1抵抗体201と同じ温度特性を有する第2抵抗体202と、差動増幅回路300と、PMOSトランジスタ400と、抵抗素子500と、負荷600とで構成される。

0003

負荷600に流れる負荷電流は、第1抵抗体201に流れ、第1抵抗体201によって電圧降下が発生する。差動増幅回路300は、第2抵抗体の電圧降下が第1抵抗体の電圧降下と等しくなるように、PMOSトランジスタ400のゲートを制御する。これにより、第1抵抗体201と第2抵抗体202の値の比と、負荷電流の値によって決定される検出電流が生成され、PMOSトランジスタのドレインから出力される。この検出電流は、抵抗素子500に流れることにより、電圧信号に変換されて出力される。

0004

このような電流検出回路は、電圧降下を小さく抑える為に、第1抵抗体201には抵抗値の小さいものが用いられる。従って、差動増幅回路300は電源電圧に近い入力電圧であっても正常に動作できるように、同相入力電圧が広いことが求められる。

0005

例えば、特許文献2には、図5に示す、同相入力電圧範囲が広い差動増幅回路を備えた電圧検出回路が開示されている。差動増幅回路300は、PMOSトランジスタ301、302と、NMOSトランジスタ351、352とで構成される。

0006

NMOSトランジスタ351および352はゲートが共通接続され、一定のバイアス電圧VBISが印加されることにより定電流源として動作する。PMOSトランジスタ301及び302は、カレントミラー接続され、ソースはそれぞれ差動増幅回路300の非反転入力端子及び反転入力端子に接続され、差動増幅回路300の入力部として動作する。PMOSトランジスタ252は、基準電圧回路として動作する。PMOSトランジスタ251は、出力トランジスタであり、電圧検出回路は出力トランジスタの出力電圧VOUTを検出する。

0007

差動増幅回路300は、非反転入力端子と反転入力端子の間の電位差に応じて、PMOSトランジスタ301および302のゲートーソース間電圧に差が発生し、差電圧に応じた信号VDETを出力端子から出力する。

先行技術

0008

特開2007−241411号公報
特開2007−166444号公報

発明が解決しようとする課題

0009

しかしながら、従来の電流検出回路では、例えば、差動増幅回路300の入力端子地絡などの異常が発生した場合、入力端子の間に過大な電位差が発生する可能性がある。すると、差動増幅回路300の入力トランジスタのゲートーソース間に過大な電圧が印加されることになる。PMOSトランジスタは、高温条件においてゲートーソース間に負の電圧(ゲート電位ソース電位<0)が印加されると、IdsやVthなどの特性が変化するNBTIと呼ばれる現象が発生することが知られている。これにより、差動増幅回路の入力トランジスタの特性が変化し、入力オフセット電圧が発生するおそれがある。その結果、電流検出回路の検出電流が変化するという課題がある。

0010

また、入力トランジスタがゲート耐圧の低い素子である場合、素子特性劣化して入力オフセット電圧が発生するおそれがある。その結果、電流検出回路の検出電流が変化するという課題がある。

0011

本発明は、上記課題に鑑みてなされ、差動増幅回路の入力端子の間に大きな電位差が発生しても、入力トランジスタのゲートーソース間に印加される過大な電圧を緩和し、入力トランジスタの特性変化や劣化を防ぐ差動増幅回路を備えた電流検出回路を提供する。

課題を解決するための手段

0012

従来の課題を解決するため、本発明の電流検出回路は、以下のような構成とした。
出力トランジスタを制御する電圧を調整することにより負荷電流を制御し、出力トランジスタと直列の関係に備えられた抵抗体に係る電圧に基づく検出電流を生成する差動増幅回路を備え、検出電流の値を監視することにより、負荷電流の値を検出する電流検出回路において、差動増幅回路は、バルクとソースが接続された一対のPMOSトランジスタのソースを入力端子とし、一対のPMOSトランジスタのゲート−ソース間電圧を制限する為のクランプ回路を備える、電流検出回路。

発明の効果

0013

本発明の電流検出回路によれば、差動増幅回路の入力端子の間に過大な電位差が発生した場合においても、差動増幅回路の入力トランジスタのゲートーソース間に印加される過大な電圧を緩和することができる。これにより、差動増幅回路の入力トランジスタの特性変化や劣化による入力オフセット電圧の発生を防ぎ、精度の良い電流検出回路を提供することができる。

図面の簡単な説明

0014

本実施形態の電流検出回路の回路図である。
本実施形態の電流検出回路の差動増幅回路の一例を示す回路図である。
本実施形態の電流検出回路の差動増幅回路の他の例を示す回路図である。
電流検出回路の回路図である。
従来の差動増幅回路の回路図である。

実施例

0015

以下、本発明の電流検出回路について図面を参照して説明する。
図1は、本実施形態の電流検出回路の回路図である。電流検出回路は、接地端子100と、電源端子110と、出力端子180と、同じ温度特性を有する第1抵抗体201及び第2抵抗体202と、差動増幅回路300と、PMOSトランジスタ400と、で構成される。

0016

第1抵抗体201は、一端を電源端子110に接続され、他端を差動増幅回路300の第1入力端子150と出力トランジスタ401のソースに接続される。第2抵抗体202は、一端を電源端子110に接続され、他端は差動増幅回路300の第2入力端子160とPMOSトランジスタ400のソース及びバルクに接続される。出力トランジスタ401は、ドレインを負荷600に接続され、ゲートを制御端子130に接続される。PMOSトランジスタ400は、ゲートを差動増幅回路300の出力端子170に接続され、ドレインを電流検出回路の出力端子180に接続される。

0017

本実施形態の電流検出回路は、出力トランジスタ401を介して電源端子110から負荷600に電流を流すハイサイドスイッチの、出力トランジスタ401の過電流を検出する構成として説明する。

0018

図2は、本実施形態の電流検出回路の差動増幅回路の一例を示す回路図である。差動増幅回路300は、第1入力端子150と、第2入力端子160と、出力端子170と、一対の入力トランジスタ301、302と、定電流源361、362と、クランプ回路310で構成される。クランプ回路310は、PMOSトランジスタ311、312と、抵抗素子313で構成される。

0019

入力トランジスタ301は、バルクとソースを第1入力端子150に接続される。入力トランジスタ302は、バルクとソースを第2入力端子160に接続される。第1定電流源361は、一端を接地端子に接続され、他端を入力トランジスタ301のドレインと出力端子170に接続される。第2定電流源362は、一端を接地端子に接続され、他端を入力トランジスタ302のドレイン及びゲートに接続される。クランプ回路310は、第1の端子を入力トランジスタ301のソースに接続され、第2の端子を入力トランジスタ301のゲートに接続され、第3の端子を第2定電流源362の他端に接続される。

0020

PMOSトランジスタ321は、ソースとバルクを第1の端子に接続され、ゲートとドレインをPMOSトランジスタ311のソースとバルクに接続される。PMOSトランジスタ312は、ゲートとドレインを第2の端子に接続される。抵抗313は、第2の端子と第3の端子の間に接続される。

0021

次に、図2の差動増幅回路を備えた電流検出回路の動作について説明する。
出力トランジスタ401がオンしている状態において、負荷600に負荷電流が流れると第1抵抗体201にも等しい電流が流れ、第1抵抗体201の抵抗値と負荷電流の値によって電圧降下が発生する。差動増幅回路300は、第2抵抗体202の電圧降下が第1抵抗体201の電圧降下と等しくなるように、PMOSトランジスタ400のゲートを制御することによって第2抵抗体202に流れる電流を調整する。その結果、第1抵抗体の抵抗値と第2抵抗体の抵抗値の比と、負荷電流の電流値によって決まる検出電流がPMOSトランジスタのドレインを介して、出力端子180から出力される。

0022

このとき、差動増幅回路300の入力トランジスタ301及び302のゲート−ソース間の電圧はVth+Vovである。従って、クランプ回路310のPMOSトランジスタ311と312は共にオフしている為、クランプ回路310は電流検出動作を妨げない。

0023

以上のように、検出した負荷電流の値に応じて、出力トランジスタ401のゲートに接続される制御端子130の電圧を調整すれば、負荷電流が一定値以上にならないように制御することができる。また、制御端子130の電圧を出力トランジスタ401がオフするようにすれば、負荷電流を止めることができる。

0024

次に、差動増幅回路300の第1入力端子150が地絡した場合の動作を説明する。
差動増幅回路300の第2入力端子160には異常がなく、電源電圧に近い電圧であるとすると、第1入力端子150と第2入力端子160との間に過大な電圧差が発生する。このとき、入力トランジスタ302はゲートとドレインが接続され、ドレイン電流が定電流源362となっている為、ゲート−ソース間の電圧はVth+Vov(ゲート電位−ソース電位<0)である。従って、入力トランジスタ302のゲート−ソース間には過大な電圧が印加されない。

0025

一方、入力トランジスタ301は、クランプ回路310を構成するPMOSトランジスタ311のドレイン−バルク間の寄生ダイオードによって、ゲート−ソース間の電圧は寄生ダイオードの順方向電圧(ゲート電位−ソース電位>0)に制限される。従って、入力トランジスタ301のゲート−ソース間に過大な電圧が印加されない。よって、差動増幅回路300の入力トランジスタの特性変化や劣化による入力オフセット電圧の発生を防ぐことができる。

0026

次に、差動増幅回路300の第2入力端子160が地絡した場合の動作を説明する。
差動増幅回路300の第1入力端子150には異常がなく、電源電圧に近い電圧であるとすると、第1入力端子150と第2入力端子160との間に過大な電圧差が発生する。このとき、入力トランジスタ302はゲートとドレインが接続される為、自身のドレイン−バルク間の寄生ダイオードによって、ゲート−ソース間の電圧は寄生ダイオードの順方向電圧(ゲート電位−ソース電位>0)に制限される。従って、入力トランジスタ302のゲート−ソース間には過大な電圧が印加されない。一方、クランプ回路310を構成するPMOSトランジスタ311及び312がオンするが、電流を制限する抵抗素子313が備わっている為、入力トランジスタ301のゲート−ソース間の電圧は2×(Vth+Vov)(ゲート電位−ソース電位<0)に制限される。従って、入力トランジスタ301のゲート−ソース間に過大な電圧が印加されない。よって、差動増幅回路300の入力トランジスタの特性変化や劣化による入力オフセット電圧の発生を防ぐことができる。

0027

以上説明したように、差動増幅回路300は、第1入力端子150または第2入力端子160が地絡したとしても、入力トランジスタ301及び302のゲート−ソース間に過大な電圧が印加されることがなく、入力トランジスタ301及び302の特性変化や劣化による入力オフセット電圧の発生を防ぎ、精度良い電流検出回路を提供することができる。

0028

なお、クランプ回路310は、ゲートとドレインを接続した2つのPMOSトランジスタと抵抗素子の直列接続として説明したが、PMOSトランジスタの直列接続する素子数はこの限りではない。PMOSトランジスタを3個以上直列接続した構成であっても良く、しきい値電圧が高いPMOSトランジスタ1個でも良い。通常時に電流検出回路の動作を妨げず、異常時に入力トランジスタのゲート−ソース間電圧を所望の値以内に制限できる構成であれば良い。

0029

図3は、本実施形態の電流検出回路の差動増幅回路の他の例を示す回路図である。
クランプ回路310は、PMOSトランジスタ314と315とで構成されている。PMOSトランジスタ314は、ゲートとソースとバルクを第2入力端子160に接続され、ドレインを第1入力端子150に接続される。PMOSトランジスタ315は、ゲートとソースとバルクを第1入力端子150に接続され、ドレインを第2入力端子160に接続される。

0030

次に、図3の差動増幅回路を備えた電流検出回路の動作について説明する。
通常状態の動作は、図2の差動増幅回路を備えた電流検出回路と同様である。差動増幅回路300の第1入力端子150の電圧と第2入力端子160の電圧はほぼ等しくなっている。従って、クランプ回路310を構成するPMOSトランジスタ314、315はオフしている為、電流検出動作を妨げない。

0031

次に、差動増幅回路300の第1入力端子150が地絡した場合の動作を説明する。
このとき、PMOSトランジスタ315のバルク−ドレイン間の寄生ダイオードによって、第1入力端子150と第2入力端子160と間の電圧は寄生ダイオードの順方向電圧に制限される。従って、入力トランジスタ301及び302のゲート−ソース間の電圧は、順方向電圧よりも更に小さい電圧となる。よって、入力トランジスタの特性変化や劣化による入力オフセット電圧の発生を防ぐことができる。

0032

次に、差動増幅回路300の第2入力端子160が地絡した場合の動作を説明する。
このとき、PMOSトランジスタ314のバルク−ドレイン間の寄生ダイオードによって、第1入力端子150と第2入力端子160と間の電圧は寄生ダイオードの順方向電圧に制限される。従って、入力トランジスタ301及び302のゲート−ソース間の電圧は、順方向電圧よりも更に小さい電圧となる。よって、入力トランジスタの特性変化や劣化による入力オフセット電圧の発生を防ぐことができる。

0033

以上説明したように、差動増幅回路300の第1入力端子150または第2入力端子160が地絡したとしても、入力トランジスタ301及び302のゲート−ソース間に過大な電圧が印加されることがなく、入力トランジスタ301及び302の特性変化や劣化による入力オフセット電圧の発生を防ぎ、精度良い電流検出回路を提供することができる。
なお、第1抵抗体201と第2抵抗体202は、抵抗に限定されない。例えば、MOSトランジスタオン抵抗であっても同様の効果が得られる。

0034

100接地端子
110電源端子
201、202抵抗体
300差動増幅回路
310 クランプ回路

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