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技術 半導体装置およびその製造方法

出願人 株式会社デンソー国立大学法人名古屋工業大学
発明者 大竹伸幸星真一小山和博江川孝志
出願日 2015年2月24日 (5年8ヶ月経過) 出願番号 2015-034230
公開日 2016年9月1日 (4年2ヶ月経過) 公開番号 2016-157801
状態 特許登録済
技術分野 接合型電界効果トランジスタ 絶縁ゲート型電界効果トランジスタ 気相成長(金属層を除く)
主要キーワード 半絶縁性材料 電子層 アクセプタ材料 オーミック領域 物理的ダメージ 形成予定位置 電子供給 ピエゾ効果
関連する未来課題
重要な関連分野

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図面 (8)

課題

解決手段

GaN層3の上のAlGaN層4を選択エピタキシャル成長によって形成し、リセス部4をドライエッチングによらずに形成されるようにする。これにより、ゲート構造部が形成されるリセス部4の底部におけるu−GaN層3の表面にドライエッチングによるダメージが形成されないようにでき、しきい値電圧(Vt)のマイナスシフトが生じることを抑制できる。また、しきい値電圧を設計値通りとしたデバイス作成を行うことが可能となるし、ドライエッチングによるダメージの面内バラツキに起因するしきい値電圧のバラツキの増長も発生しないようにできる。したがって、特性の安定したMOSデバイスとすることが可能となる。

概要

背景

従来、GaNにおけるヘテロジャンクション構造を有した横型スイッチングデバイスとして、ノーマリオフ型MOSデバイスが提案されている。このMOSデバイスは、不純物がドープされていないアンドープGaN(以下、u−GaNという)層の上にAlGaN層を配置し、AlGaN層の表面からu−GaN層に達するリセス部にゲート絶縁膜ゲート電極を備えた構成とされている。リセス部については、AlGaN層の表面にレジストを配置したのち、これをマスクとしたエッチングを行うことによって形成しているが、窒化物半導体が科学的に安定でウェットエッチングではエッチングできないことから、ドライエッチングによって形成している。例えば、Cl2系ガス(BCl3、Cl2、SiCl4等)を用いたドライエッチングによってリセスエッチングを行っている。

しかしながら、リセスエッチング時にリセス部の底部に物理的ダメージ入り、MOSデバイスのしきい値電圧(Vt)がマイナスシフトすることが課題として発生する。これが原因となって、しきい値電圧を設計値通りとしたデバイス作成が行えなくなるし、ドライエッチングによるダメージ面内バラツキにより、しきい値電圧のバラツキが増長されるという問題も発生させる。

このような問題に対処するために、リセスエッチング後熱処理を行ったり、特許文献1に示されるように、リセス部の形成後に、再度エピタキシャル成長を行うことで、ダメージ除去を行う技術が提案されている。これにより、しきい値電圧のマイナスシフトを抑制することが可能となる。

概要

しきい値電圧のマイナスシフトを抑制する。GaN層3の上のAlGaN層4を選択エピタキシャル成長によって形成し、リセス部4をドライエッチングによらずに形成されるようにする。これにより、ゲート構造部が形成されるリセス部4の底部におけるu−GaN層3の表面にドライエッチングによるダメージが形成されないようにでき、しきい値電圧(Vt)のマイナスシフトが生じることを抑制できる。また、しきい値電圧を設計値通りとしたデバイス作成を行うことが可能となるし、ドライエッチングによるダメージの面内バラツキに起因するしきい値電圧のバラツキの増長も発生しないようにできる。したがって、特性の安定したMOSデバイスとすることが可能となる。

目的

本発明は上記点に鑑みて、ノーマリーオフMOSデバイスを有する窒化物半導体を用いた半導体装置において、しきい値電圧のマイナスシフトを抑制することができる構造およびその製造方法を提供する

効果

実績

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請求項1

電子走行層を構成する第1の窒化物半導体層(3、30、31)と、該第1の窒化物半導体層の上に積層され、該第1の窒化物半導体層よりもバンドギャップエネルギーが大きく電子供給部を構成し、複数個離間して配置されることで前記第1窒化物半導体層の表面と共にリセス部(5)を構成する第2の窒化物半導体層(4、4a、4b)と、前記リセス部内に形成されたゲート絶縁膜(6)および該ゲート絶縁膜の上に形成されたゲート電極(7)にて構成されるゲート構造部と、前記第2の窒化物半導体層上において、前記ゲート構造部を挟んだ両側に配置されたソース電極(8)およびドレイン電極(9)と、を有し、前記第1の窒化物半導体層と前記第2の窒化物半導体層との界面における前記第1のGaN系半導体層側に2次元電子ガスキャリア誘起すると共に、前記ゲート電極に対して電圧印加されたときに前記リセス部の底部における前記第1の窒化物半導体層の表面部にチャネルが形成されることで前記ソース電極と前記ドレイン電極との間に電流を流す横型スイッチングデバイスを備え、前記第2の窒化物半導体層は、前記リセス部には形成されないようにしつつ、該リセス部の両側に形成されるように選択エピタキシャル成長によって形成されたものであることを特徴とする半導体装置

請求項2

前記第1の窒化物半導体層のうち前記第2の窒化物半導体層が積層されている部分と前記リセス部の底部に位置している部分とが同一平面とされていることを特徴とする請求項1に記載の半導体装置。

請求項3

前記第1の窒化物半導体層と前記第2の窒化物半導体層との間に、AlN層(20)が形成されており、該AlN層は、前記リセス部には形成されないようにしつつ、該リセス部の両側に形成されるように選択エピタキシャル成長によって形成されたものであることを特徴とする請求項1または2に記載の半導体装置。

請求項4

前記第1の窒化物半導体層は、不純物がドープされていない第1アンドープ層(3)と、該第1アンドープ層の上に積層されたp型層(30)とを有していることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。

請求項5

前記第1の窒化物半導体層は、前記p型層と前記第2の窒化物半導体層との間に、前記第1の窒化物半導体層の構成材料で形成された不純物がドープされていない第2アンドープ層(31)を有し、該第2アンドープ層は、前記リセス部には形成されないようにしつつ、該リセス部の両側に形成されるように選択エピタキシャル成長によって形成されたものであることを特徴とする請求項4に記載の半導体装置。

請求項6

電子走行層を構成する第1の窒化物半導体層(3、30、31)と、該第1の窒化物半導体層の上に積層され、該第1の窒化物半導体層よりもバンドギャップエネルギーが大きく電子供給部を構成し、複数個離間して配置されることで前記第1窒化物半導体層の表面と共にリセス部(5)を構成する第2の窒化物半導体層(4、4a、4b)と、前記リセス部内に形成されたゲート絶縁膜(6)および該ゲート絶縁膜の上に形成されたゲート電極(7)にて構成されるゲート構造部と、前記第2の窒化物半導体層上において、前記ゲート構造部を挟んだ両側に配置されたソース電極(8)およびドレイン電極(9)と、を有し、前記第1の窒化物半導体層と前記第2の窒化物半導体層との界面における前記第1のGaN系半導体層側に2次元電子ガスキャリアを誘起すると共に、前記ゲート電極に対して電圧が印加されたときに前記リセス部の底部における前記第1の窒化物半導体層の表面部にチャネルが形成されることで前記ソース電極と前記ドレイン電極との間に電流を流す横型のスイッチングデバイスを備えた半導体装置の製造方法であって、前記第1の窒化物半導体層の上における前記リセス部の形成予定位置マスク(10)を配置したのち、前記マスクで前記第1の窒化物半導体層の表面を覆った状態で前記リセス部の両側に前記第2の窒化物半導体層を選択エピタキシャル成長させる工程と、前記マスクを除去したのち、前記リセス部内に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。

請求項7

前記第2の窒化物半導体層を選択エピタキシャル成長させる工程の前に、前記マスクで前記第1の窒化物半導体層の表面を覆った状態で前記リセス部の両側にAlN層(20)を選択エピタキシャル成長させる工程を含むことを特徴とする請求項6に記載の半導体装置の製造方法。

請求項8

前記第1の窒化物半導体層として、不純物がドープされていない第1アンドープ層(3)を形成する工程と、前記第1アンドープ層の上にp型層(30)を積層する工程とを有し、前記第2の窒化物半導体層を選択エピタキシャル成長させる工程では、前記p型層よりも上に、前記第2の窒化物半導体層を選択エピタキシャル成長させることを特徴とする請求項6または7に記載の半導体装置の製造方法。

請求項9

前記第2の窒化物半導体層を選択エピタキシャル成長させる工程の前に、前記マスクで前記第1の窒化物半導体層の表面を覆った状態で前記リセス部の両側に、前記第1の窒化物半導体層の構成材料で形成された不純物がドープされていない第2アンドープ層(31)を選択エピタキシャル成長させる工程を含むことを特徴とする請求項8に記載の半導体装置の製造方法。

技術分野

0001

本発明は、窒化ガリウム(以下、GaNという)や窒化アルミニウムガリウム(以下、AlGaNという)などの窒化物半導体を用いた半導体装置およびその製造方法に関するものである。

背景技術

0002

従来、GaNにおけるヘテロジャンクション構造を有した横型スイッチングデバイスとして、ノーマリオフ型MOSデバイスが提案されている。このMOSデバイスは、不純物がドープされていないアンドープGaN(以下、u−GaNという)層の上にAlGaN層を配置し、AlGaN層の表面からu−GaN層に達するリセス部にゲート絶縁膜ゲート電極を備えた構成とされている。リセス部については、AlGaN層の表面にレジストを配置したのち、これをマスクとしたエッチングを行うことによって形成しているが、窒化物半導体が科学的に安定でウェットエッチングではエッチングできないことから、ドライエッチングによって形成している。例えば、Cl2系ガス(BCl3、Cl2、SiCl4等)を用いたドライエッチングによってリセスエッチングを行っている。

0003

しかしながら、リセスエッチング時にリセス部の底部に物理的ダメージ入り、MOSデバイスのしきい値電圧(Vt)がマイナスシフトすることが課題として発生する。これが原因となって、しきい値電圧を設計値通りとしたデバイス作成が行えなくなるし、ドライエッチングによるダメージ面内バラツキにより、しきい値電圧のバラツキが増長されるという問題も発生させる。

0004

このような問題に対処するために、リセスエッチング後熱処理を行ったり、特許文献1に示されるように、リセス部の形成後に、再度エピタキシャル成長を行うことで、ダメージ除去を行う技術が提案されている。これにより、しきい値電圧のマイナスシフトを抑制することが可能となる。

先行技術

0005

特開2014−011462号公報

発明が解決しようとする課題

0006

しかしながら、リセスエッチング後に熱処理を行ってもダメージ除去を完全に行うことはできないし、再度エピタキシャル成長を行っても、ダメージのある下地上にエピタキシャル成長が為されることから、ダメージが引き継がれてしまう。このため、しきい値電圧のマイナスシフトの抑制が不十分となる。GaNなどのワイドバンドギャップ半導体では、バンドギャップ内無数に形成される欠陥トラップ準位を無くす手法やエッチング前のダメージの無いエピタキシャル層の状態に戻す手法は未だ確立されていない。

0007

本発明は上記点に鑑みて、ノーマリーオフMOSデバイスを有する窒化物半導体を用いた半導体装置において、しきい値電圧のマイナスシフトを抑制することができる構造およびその製造方法を提供することを目的とする。

課題を解決するための手段

0008

上記目的を達成するため、請求項1ないし5に記載の発明では、電子走行層を構成する第1の窒化物半導体層(3、30、31)と、第1の窒化物半導体層の上に積層され、該第1の窒化物半導体層よりもバンドギャップエネルギーが大きく電子供給部を構成し、複数個離間して配置されることで第1窒化物半導体層の表面と共にリセス部(5)を構成する第2の窒化物半導体層(4、4a、4b)と、リセス部内に形成されたゲート絶縁膜(6)および該ゲート絶縁膜の上に形成されたゲート電極(7)にて構成されるゲート構造部と、第2の窒化物半導体層上において、ゲート構造部を挟んだ両側に配置されたソース電極(8)およびドレイン電極(9)と、を有し、第1の窒化物半導体層と第2の窒化物半導体層との界面における第1のGaN系半導体層側に2次元電子ガスキャリア誘起すると共に、ゲート電極に対して電圧印加されたときにリセス部の底部における第1の窒化物半導体層の表面部にチャネルが形成されることでソース電極とドレイン電極との間に電流を流す横型のスイッチングデバイスにおいて、リセス部には形成されないようにしつつ、該リセス部の両側に形成されるように選択エピタキシャル成長によって第2の窒化物半導体層を形成していることを特徴としている。

0009

このように、第1の窒化物半導体層の上の第2の窒化物半導体層を選択エピタキシャル成長によって形成し、リセス部をドライエッチングによらずに形成されるようにしている。このため、ゲート構造部が形成されるリセス部の底部における第1の窒化物半導体層の表面にドライエッチングによるダメージが形成されないようにでき、しきい値電圧(Vt)のマイナスシフトが生じることを抑制できる。

0010

具体的には、請求項6に記載の発明のように、第1の窒化物半導体層の上におけるリセス部の形成予定位置にマスク(10)を配置したのち、マスクで第1の窒化物半導体層の表面を覆った状態でリセス部の両側に第2の窒化物半導体層を選択エピタキシャル成長させる工程と、マスクを除去したのち、リセス部内にゲート絶縁膜を介してゲート電極を形成する工程と、を含む製造方法を適用できる。

0011

このような製造方法により、請求項1に記載の発明にかかる半導体装置を製造することができる。

0012

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

図面の簡単な説明

0013

本発明の第1実施形態にかかる2DEG領域を有する半導体装置の断面図である。
図1に示す半導体装置の製造工程を示した断面図である。
本発明の第2実施形態にかかる2DEG領域を有する半導体装置の断面図である。
AlN層20を備えた試料Aと備えていない試料Bそれぞれにおけるシート抵抗シートキャリア濃度電子移動度を示した図表である。
AlN層20を備えた試料Aと備えていない試料Bそれぞれにおける深さ方向(厚み方向)での電子濃度[cm-3]の変化を示した図である。
本発明の第3実施形態にかかる2DEG領域を有する半導体装置の断面図である。
本発明の第4実施形態にかかる2DEG領域を有する半導体装置の断面図である。

実施例

0014

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

0015

(第1実施形態)
図1を参照して、本実施形態にかかる半導体装置について説明する。図1に示すように、本実施形態にかかる半導体装置は、ノーマリオフ型MOSデバイスとして、2DEG領域を備えた構成とされている。

0016

本実施形態の2DEG領域は、基板1の表面に、バッファ層2を介してu−GaN層3が積層された構造を化合物半導体基板として用いて形成されている。u−GaN層3の表面には、AlGaN層4が離間して2箇所に形成されており、u−GaN層3とAlGaN層4によってヘテロジャンクション構造が構成されている。2DEG領域は、これらu−GaN層3およびAlGaN層4をチャネル形成層として、AlGaN/GaN界面のu−GaN層3側に、ピエゾ効果および自発分極効果によって2次元電子ガス(2DEG)キャリアが誘起されることで動作する。

0017

基板1は、Si(111)やSiCもしくはサファイヤなどの半絶縁性材料半導体材料によって構成されており、この上にu−GaN層3を結晶性良く成膜するための下地膜となるバッファ層2が形成されている。バッファ層2は、例えばAlGaN−GaN超格子層などによって構成されている。基板1の上に結晶性良くu−GaN層3が成膜できる場合には、バッファ層2は無くても構わない。なお、ここでの結晶性とは、u−GaN層3中の欠陥や転位などであり、電気的および光学的な特性に対して影響を及ぼすものを意味している。

0018

バッファ層2の上には、u−GaN層3とAlGaN層4が例えばヘテロエピタキシャル成長によって形成されている。

0019

u−GaN層3は、ワイドバンドギャップ半導体である第1の窒化物半導体材料で形成された電子走行層を構成するものであり、第1の窒化物半導体層に相当するものである。本実施形態では、u−GaN層3は、不純物をドープしていないアンドープのGaN層とされている。ここでいうアンドープとは、不純物が全く存在していないことを意味しているのではなく、キャリア生成の為に意図的に不純物をドープする程度の濃度とされていないことを意味している。例えばu−GaN層3を形成する際の雰囲気中に存在する不純物原子が入り込んだ場合も、アンドープと言える。

0020

AlGaN層4は、第1の窒化物半導体材料よりもバンドギャップエネルギーの大きな第2の窒化物半導体材料で形成された電子供給部を構成するものであり、第2の窒化物半導体層に相当するものである。本実施形態の場合、AlGaN層4を第1AlGaN層4aと第2AlGaN層4bとを有した構成としている。第1AlGaN層4aと第2AlGaN層4bとは、所定距離離間して配置されており、これらの間がリセス部(凹部)5とされている。後述するように、AlGaN層4は選択エピタキシャル成長によって形成されたものであり、第1AlGaN層4aと第2AlGaN層4bとの間がリセス部5とされているがリセスエッチングにより形成されたものではない。このため、第1AlGaN層4aと第2AlGaN層4bとの間に位置するu−GaN層3の表面にはダメージが形成されていない。そして、u−GaN層3の表面のうち第1AlGaN層4aと第2AlGaN層4bが積層された部分とこれらの間(リセス部5の底部)に位置している部分とが同一平面とされている。

0021

第1AlGaN層4aと第2AlGaN層4bとの間をリセス部5として、リセス部5内には、ゲート絶縁膜6を介してゲート電極7が埋め込まれることでゲート構造部が構成されている。具体的には、リセス部5の内壁面所定膜厚のゲート絶縁膜6が成膜されており、このゲート絶縁膜6の上に更にゲート電極7が形成されることでゲート構造部が構成されている。

0022

ゲート絶縁膜6は、シリコン酸化膜(SiO2)や酸化アルミニウム膜(Al2O3)などによって構成されており、ゲート電極7は、アルミニウムプラチナなどの金属または不純物がドープされたPoly−半導体などによって構成されている。これらゲート絶縁膜6およびゲート電極7をリセス部5内に形成することでMOS構造を構成している。

0023

また、ゲート構造部を挟んだ一方に配置された第1AlGaN層4aの表面にはソース電極8が形成され、他方に配置された第2AlGaN層4bの表面にはドレイン電極9が形成されている。そして、ソース電極8が第1AlGaN層4aに対してオーミック接触させられており、ドレイン電極9が第2AlGaN層4bに対してオーミック接触させられている。このような構成により、本実施形態にかかる2DEG領域が構成されている。

0024

なお、図示していないが、ゲート電極7やソース電極8およびドレイン電極9の表面には、それぞれ、Alなどで構成されるゲート配線層ソース配線層およびドレイン配線層が形成されている。これらは、層間絶縁膜を介して電気的に分離されており、各電極に任意の電圧が印加できるようになっている。また、ここではMOSの1セル分の断面を図示してあるが実際には複数個が並べられた構成とされる。つまり、AlGaN層4が2個1組として複数個が離間して配置されることでそれぞれの間にリセス部5が構成されるようにしてあり、各リセス部5にゲート絶縁膜6およびゲート電極7が備えられた構造とされている。

0025

このように構成されるMOSデバイスの各部の寸法については任意であり、例えば、ソースゲート、ゲート−ドレイン間の距離は、目的とするデバイスのオン抵抗および耐圧を鑑みて決定すればよい。

0026

このような構成では、u−GaN層3の表面部のうちソース電極8やドレイン電極9の下方をオーミック領域3a、3b、ソース電極8側のAlGaN層4aの下方をアクセス領域3c、ドレイン電極9側のAlGaN層4bの下方をドリフト領域3dとして2DEGキャリアを発生させる。そして、ゲート電極8へのゲート電圧の印加に基づいてチャネル領域3eが形成されることでスイッチング動作を行う。すなわち、ゲート電極8に対してゲート電圧を印加することで、ゲート電極8の下方におけるGaN層3とゲート絶縁膜7の界面に発生する電子層(チャネル)の密度を制御し、ソース−ドレイン間に電圧を加えることで、ソース−ドレイン間に電流を流すという動作を行う。

0027

そして、ゲート構造部が形成されるリセス部4の底部におけるu−GaN層3の表面にドライエッチングによるダメージが形成されていないことから、しきい値電圧(Vt)のマイナスシフトが生じることを抑制できる。また、しきい値電圧を設計値通りとしたデバイス作成を行うことが可能となるし、ドライエッチングによるダメージの面内バラツキに起因するしきい値電圧のバラツキの増長も発生しないようにできる。これにより、特性の安定したMOSデバイスとすることが可能となる。

0028

続いて、本実施形態にかかるMOSデバイスの製造方法について、図2を参照して説明する。

0029

図2(a)に示す工程〕
Si(111)やSiCおよびサファイヤなどの基板1の表面に、バッファ層2およびu−GaN層3が積層された構造を有する化合物半導体基板を用意する。例えば、基板1の表面に、バッファ層2を形成したのち、この上にu−GaN層3をエピタキシャル成長させる。

0030

図2(b)に示す工程〕
u−GaN層3の表面に選択エピタキシャル成長時に用いるマスク材料としてシリコン酸化膜(SiO2)10を成膜したのち、パターニングしてリセス部4の形成予定位置にのみシリコン酸化膜10を残す。そして、エピタキシャル成長装置を用いて、シリコン酸化膜10でリセス部4の形成予定位置をマスクした状態でu−GaN層3の表面にAlGaN層4を選択エピタキシャル成長させる。これにより、シリコン酸化膜10で覆われていないu−GaN層3の表面にAlGaN層4が選択的に成長させられる。例えば、エピタキシャル成長温度を800〜1200℃とし、NH3雰囲気として、トリメチルガリウムトリエチルガリウムなどのGa原料トリメチルアルミニウムトリエチルアルミニウムなどのAl原料を導入することでエピタキシャル成長を行う。

0031

なお、ここではマスクとしてシリコン酸化膜10を用いているが、選択エピタキシャル成長時に雰囲気ガスと反応しないマスク材であれば、他の材料であっても構わない。

0032

図2(c)に示す工程〕
AlGaN層4を選択エピタキシャル成長させた際に用いたシリコン酸化膜10を除去する。これにより、リセス部4が構成される。このとき、リセス部4の底部において露出させられたu−GaN層3は、リセス部4をドライエッチングによって形成していないことから、ドライエッチングによるダメージが導入されていない良好なものとなっている。

0033

図2(d)に示す工程〕
ゲート絶縁膜6の形成工程を行う。例えば、原子層堆積法(ALD:Atomic Layer Deposition)もしくはスパッタ法によって酸化アルミニウム膜などを形成することにより、ゲート絶縁膜6を形成する。そして、リセス形状部3a内を含め、ゲート絶縁膜6の表面に不純物をドープしたポリシリコンもしくはAlなどの金属材料を順に成膜したのち、図示しないマスクを用いてこれらをパターニングする。これにより、ゲート電極7が形成される。このとき、CVD(chemical vapor deposition)などにより、不純物をドープしたポリシリコンにてゲート電極7を形成すれば、活性化アニールを経ることなく低温度でゲート電極7を形成することが可能となる。これにより、ゲート絶縁膜6、ゲート電極7が形成される。

0034

この後の工程については従来と同様であるが、層間絶縁膜形成工程、コンタクトホール形成工程、ソース電極8およびドレイン電極9の形成工程などを経て、図1に示したMOSデバイスを有する半導体装置が完成する。

0035

以上説明したように、本実施形態では、GaN層3の上のAlGaN層4を選択エピタキシャル成長によって形成し、リセス部4をドライエッチングによらずに形成されるようにしている。このため、ゲート構造部が形成されるリセス部4の底部におけるu−GaN層3の表面にドライエッチングによるダメージが形成されないようにでき、しきい値電圧(Vt)のマイナスシフトが生じることを抑制できる。また、しきい値電圧を設計値通りとしたデバイス作成を行うことが可能となるし、ドライエッチングによるダメージの面内バラツキに起因するしきい値電圧のバラツキの増長も発生しないようにできる。これにより、特性の安定したMOSデバイスとすることが可能となる。

0036

(第2実施形態)
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対してより良好なヘテロ界面が得られるようにするものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。

0037

図3に示すように、本実施形態では、u−GaN層3とAlGaN層4との間に、AlN層20を備えている。AlN層20は、u−GaN層3の表面に空孔無く形成される厚み以上とされ、かつ、AlN層20の結晶性が悪化する厚み以下に設定されている。例えば、AlN層20の厚みを1〜2nmとすることで、空孔が無く、かつ、結晶性も良好なAlN層20とすることができる。

0038

このように、AlN層20を備えることで、u−GaN層3の上に直接AlGaN層4を形成する場合と比較して、電子濃度を急峻に変化させられるヘテロ界面を得ることが可能となる。したがって、2DEGの電子移動度が向上されて、2DEG特性を良好にすることが可能となる。

0039

具体的に、AlN層20を備えた試料Aと備えていない試料Bを作製し、各試料A、Bそれぞれについて、u−GaN層3の表層部でのシート抵抗[Ω/□]、シートキャリア濃度[cm-2]、電子移動度[cm2/V・s]について調べた。また、各試料A、Bそれぞれについて、AlGaN層4の上に直径3mmのショットキー電極を形成し、測定周波数370Hzとして深さ方向(厚み方向)での電子濃度[cm-3]の変化を調べた。それらの結果を図4および図5に示す。

0040

図4に示すように、AlN層20を備えた試料Aでは、シート抵抗およびシートキャリア濃度が低く、AlN層20を備えていない試料Bでは、シート抵抗およびシートキャリア濃度が高くなるという結果となった。また、試料Aでは電子移動度が1200[cm2/V・s]と高く、試料Bでは90[cm2/V・s]と低かった。

0041

また、図5に示すように、AlN層20を備えた試料Aでは、備えていない試料Bと比較して、u−GaN層3と選択エピタキシャル成長を行ったAlGaN層4との間において電子濃度が急峻に変化していた。

0042

これらの結果より、AlN層20を備えることによってu−GaN層3とAlGaN層4との間の界面において電子濃度を急峻に変化させられるヘテロ界面を得ることが可能となり、電子移動度を高くできて、良好な2DEG特性を得ることが可能になることが判る。

0043

このような構造の半導体装置の製造方法は、基本的には第1実施形態と同様であるが、選択エピタキシャル成長時に、AlGaN層4を形成する前にAlN層20を形成する工程を行う必要がある。AlN層20とAlGaN層4については、同じエピタキシャル成長装置内において形成することができる。例えばAlN層20の成長時には、NH3雰囲気にAl原料を導入しつつ、Ga原料を導入しないようにし、その後、AlGaN層4の成長時にGa原料を導入するようにすれば、AlN層20とAlGaN層4を連続して形成することができる。

0044

なお、ここではAlN層20の厚みについて、空孔の無いAlN層20にできる厚みを1nm以上、AlN層20の結晶性を良好にできる厚みを2nm以下とする例を挙げた。しかしながら、各数値は各効果が確実に得られる数値を例示したものであり、AlN層20の厚みを1nm以下や2nm以上としても各効果を得ることはできる。

0045

(第3実施形態)
本発明の第3実施形態について説明する。本実施形態は、第1、第2実施形態に対してしきい値電圧のマイナスシフトをさらに抑制できるようにするものであり、その他については第1、第2実施形態と同様であるため、第1、第2実施形態と異なる部分についてのみ説明する。なお、ここでは第1実施形態の構造に対して本実施形態の構成を適用する場合について説明するが、第2実施形態の構造に対しても適用できる。

0046

図6に示すように、本実施形態では、u−GaN層3の表面全面にp−GaN層30を形成することによって、u−GaN層3およびp−GaN層30によって第1の窒化物半導体層を構成し、その上にAlGaN層4を形成している。p−GaN層30は、例えばホール濃度が1×1018cm-3以上とされたp型窒化物半導体であり、例えば5〜500nmの厚みとされている。

0047

u−GaN層3のような窒化物半導体では、選択エピタキシャル成長する際にドナーとなるSiが1×1012cm-2程度、u−GaN層3の表層部に付着することが知られている。このSiの付着により、しきい値電圧が例えば−2V以上マイナスシフトするという影響を及ぼすことがある。これを相殺する為に、p−GaN層30を形成することで、Siの付着によってu−GaN層3の表層部がn型化することを抑制でき、しきい値電圧をさらにプラスシフトさせることが可能となる。Sim結果によれば、しきい値電圧をさらに2V程度プラスシフトさせることが可能であった。

0048

このように、u−GaN層3の上にp−GaN層30を形成してからAlGaN層4を形成することで、更にしきい値電圧のマイナスシフトをより防ぐことが可能となる。

0049

このような構造の半導体装置の製造方法は、基本的には第1実施形態と同様であるが、u−GaN層3の形成後に、選択エピタキシャル成長の前にp−GaN層30を形成する工程を行う必要がある。u−GaN層3とp−GaN層3については、同じエピタキシャル成長装置内において形成することができる。例えばu−GaN層3の成長時には、NH3雰囲気にGa原料を導入しつつ、Al原料を導入しないようにし、その後、p−GaN層30の成長時にマグネシウム(Mg)などのアクセプタを含む原料を導入する。例えば、アクセプタを含む原料としてビスシクロペンタジエニル) マグネシウム(CP2Mg)を用いることができる。このようにすれば、u−GaN層3とp−GaN層30を連続して形成することができる。

0050

(第4実施形態)
本発明の第4実施形態について説明する。本実施形態は、第3実施形態に対してp−GaN層30とAlGaN層4との間の構成を変更したものであり、その他については第3実施形態と同様であるため、第3実施形態と異なる部分についてのみ説明する。

0051

図7に示すように、本実施形態では、p−GaN層30とAlGaN層4との間に更にu−GaN層31を形成しており、u−GaN層3、p−GaN層30およびu−GaN層31によって第1の窒化物半導体層を構成している。u−GaN層31は、u−GaN層3と同様、不純物がドープされていないアンドープのGaN層で構成されたものである。u−GaN層31の厚みは任意であるが、例えば5〜200nmの厚みとされる。第1の窒化物半導体層のうち、u−GaN層31についてはリセス部5を挟んで2個が離間配置されているが、下地となるp−GaN層30の表面は全面、つまりリセス部5の底面に位置している部分とAlGaN層4が積層されている部分が同一平面となっている。

0052

第3実施形態の構造の場合、p−GaN層30に2DEGキャリアが形成されることになる。この場合、アクセプタ材料(Mgなど)の不純物が電子移動度に影響を及ぼし、電子濃度がホールと相殺されるため、2DEG特性が劣化し得る。したがって、本実施形態のように、u−GaN層31を備えることにより、u−GaN層31内に2DEGギャリアが形成されるようになり、アクセプタ材料の不純物による電子移動度への影響を抑制できる。

0053

なお、本実施形態の構造の場合、u−GaN層31にドナーとなるSiが付着し得るが、下層に配置したp−GaN層30に含まれるアクセプタ材料によってその影響が相殺され、しきい値電圧のマイナスシフトを防ぐことが可能となる。また、図中では、p−GaN層30の表層部に形成されるチャネル領域とu−GaN層31の表層部に形成される2DEGキャリアとの間に段差があるが、実際にはu−GaN層31の厚みは非常に薄いことから、これらの間はほぼ段差無く繋がることになる。

0054

このような構造の半導体装置の製造方法は、基本的には第3実施形態と同様であるが、AlGaN層4の選択エピタキシャル成長の前にu−GaN層31の選択エピタキシャル成長を行う必要がある。u−GaN層31とAlGaN層4については、同じエピタキシャル成長装置内において形成することができる。例えばu−GaN層31の成長時には、NH3雰囲気にGa原料を導入しつつ、Al原料を導入しないようにし、その後、AlGaN層4の成長時にAl原料を導入する。このようにすれば、u−GaN層31とAlGaN層4を連続して形成することができる。

0055

(他の実施形態)
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

0056

例えば、上記各実施形態では、第1の窒化物半導体層の一例としてu−GaN層3やp−GaN層30、第2の窒化物半導体層の一例としてAlGaN層40を例に挙げた。しかしながら、これは単なる一例を示したに過ぎず、第1、第2の窒化物半導体層については、第1の窒化物半導体層よりも第2の窒化物半導体層の方がバンドギャップエネルギーが大きな材料で構成されていればよい。例えば、GaN、AlGaN、AlInN、InGaNなどのいずれか2つの組み合わせ、もしくはこれらのうち同一材料であって混晶比を異ならせたものを第1、第2の窒化物半導体層の構成材料として用いることができる。

0057

1基板
3、31 u−GaN層
4AlGaN層
5リセス部
6ゲート絶縁膜
7ゲート電極
8ソース電極
9ドレイン電極
20AlN層
30 p−GaN層

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