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技術 情報処理装置及びプログラム

出願人 富士ゼロックス株式会社
発明者 平山雄也阿部雅幸福岡貴徳
出願日 2015年2月25日 (4年4ヶ月経過) 出願番号 2015-035165
公開日 2016年9月1日 (2年10ヶ月経過) 公開番号 2016-157300
状態 特許登録済
技術分野 電源 付属装置、全体制御
主要キーワード シーケンサプログラム ロードスイッチ 製品出荷前 製品出荷後 自情報処理装置 OSI参照モデル メディアアクセスコントローラ 導入コスト
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2016年9月1日)のものです。
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図面 (4)

課題

省電力化するモードの場合に通信回線からのデータを受信する、情報処理装置に組み込み可能な回路の組み込みの有無によらないで、当該データを受信するための制御を行う。

解決手段

情報処理装置1は、通常モード、及び省電力モードの場合に、通信回線100に接続するPHYチップ10と、少なくとも通常モードの場合に、通信回線100からのデータを受信するMAC21と、省電力モードの場合に、MAC21に代わってデータを受信する回路モジュール90が組み込まれているときは、PHYチップ10、回路モジュール90、及びMAC21の順で直列に接続し、組み込まれていないときは、PHYチップ10、及びMAC21を直列に接続する伝送路制御部30と、書き込まれたプログラムに従って、情報処理装置1を起動するためのシーケンス制御を行うシーケンサ40と、当該プログラムを書き換え書換制御部50とを備える。

概要

背景

省電力化するモードが搭載された情報処理装置では、当該モード中に、ネットワークから最低限のデータを受信するために、一部のハードウェアを動作させておくことがある(例えば特許文献1,2)。特許文献1には、メインCPU(Central Processing Unit)と、メインCPUよりも消費電力の小さいサブCPUとを備えた画像形成システムにおいて、省エネルギーモードの場合は、サブCPUに電源を供給する一方でメインCPUへの電源の供給を停止し、外部機器からデータを受信したときは、サブCPUからの指示に応じて、メインCPU等への電力の供給を再開することが記載されている。特許文献2には、サブCPUが、メインCPUにおいて処理すべきパケットか否かの判定を行うことによって、メインCPUのスリープ状態が不必要に解除されるのを抑制することが記載されている。

概要

省電力化するモードの場合に通信回線からのデータを受信する、情報処理装置に組み込み可能な回路の組み込みの有無によらないで、当該データを受信するための制御を行う。情報処理装置1は、通常モード、及び省電力モードの場合に、通信回線100に接続するPHYチップ10と、少なくとも通常モードの場合に、通信回線100からのデータを受信するMAC21と、省電力モードの場合に、MAC21に代わってデータを受信する回路モジュール90が組み込まれているときは、PHYチップ10、回路モジュール90、及びMAC21の順で直列に接続し、組み込まれていないときは、PHYチップ10、及びMAC21を直列に接続する伝送路制御部30と、書き込まれたプログラムに従って、情報処理装置1を起動するためのシーケンス制御を行うシーケンサ40と、当該プログラムを書き換え書換制御部50とを備える。

目的

効果

実績

技術文献被引用数
0件
牽制数
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請求項1

第1モード、及び前記第1モードよりも自情報処理装置消費電力の量を少なくする第2モードの場合に、通信回線と接続する第1の回路と、少なくとも前記第1モードの場合に、前記通信回線からのデータを受信する第2の回路と、前記第2モードの場合に、前記第2の回路に代わって前記データを受信する、自情報処理装置に組み込み可能な第3の回路が組み込まれているときは、前記第1の回路、前記第3の回路、及び前記第2の回路の順で直列に接続し、前記第3の回路が組み込まれていないときは、前記第1の回路、及び前記第2の回路を直列に接続する接続制御部とを備える情報処理装置

請求項2

書き込まれたプログラムに従って、自情報処理装置を起動するためのシーケンス制御を行う単一のシーケンサと、前記プログラムを、前記第3の回路が組み込まれているときは、第1のシーケンス制御を行うための第1のプログラムに、前記第3の回路が組み込まれていないときは、前記第1のシーケンス制御と異なる第2のシーケンス制御を行うための第2のプログラムに書き換え書換制御部とを備えることを特徴とする請求項1に記載の情報処理装置。

請求項3

第1モード、及び前記第1モードよりも自情報処理装置の消費電力の量を少なくする第2モードの場合に、通信回線と接続する第1の回路と、少なくとも前記第1モードの場合に、前記通信回線からのデータを受信する第2の回路とを備える情報処理装置のコンピュータに、前記第2モードの場合に、前記第2の回路に代わって前記データを受信する、自情報処理装置に組み込み可能な第3の回路が組み込まれているときは、前記第1の回路、前記第3の回路、及び前記第2の回路の順で直列に接続し、前記第3の回路が組み込まれていないときは、前記第1の回路、及び前記第2の回路を直列に接続するステップを実行させるためのプログラム。

技術分野

0001

本発明は、情報処理装置及びプログラムに関する。

背景技術

0002

省電力化するモードが搭載された情報処理装置では、当該モード中に、ネットワークから最低限のデータを受信するために、一部のハードウェアを動作させておくことがある(例えば特許文献1,2)。特許文献1には、メインCPU(Central Processing Unit)と、メインCPUよりも消費電力の小さいサブCPUとを備えた画像形成システムにおいて、省エネルギーモードの場合は、サブCPUに電源を供給する一方でメインCPUへの電源の供給を停止し、外部機器からデータを受信したときは、サブCPUからの指示に応じて、メインCPU等への電力の供給を再開することが記載されている。特許文献2には、サブCPUが、メインCPUにおいて処理すべきパケットか否かの判定を行うことによって、メインCPUのスリープ状態が不必要に解除されるのを抑制することが記載されている。

先行技術

0003

特開2004−5029号公報
特開2010−176220号公報

発明が解決しようとする課題

0004

本発明の目的は、省電力化するモードの場合に通信回線からのデータを受信する、情報処理装置に組み込み可能な回路の組み込みの有無によらないで、当該データを受信するための制御を行うことである。

課題を解決するための手段

0005

本発明の請求項1に係る情報処理装置は、第1モード、及び前記第1モードよりも自情報処理装置の消費電力の量を少なくする第2モードの場合に、通信回線と接続する第1の回路と、少なくとも前記第1モードの場合に、前記通信回線からのデータを受信する第2の回路と、前記第2モードの場合に、前記第2の回路に代わって前記データを受信する、自情報処理装置に組み込み可能な第3の回路が組み込まれているときは、前記第1の回路、前記第3の回路、及び前記第2の回路の順で直列に接続し、前記第3の回路が組み込まれていないときは、前記第1の回路、及び前記第2の回路を直列に接続する接続制御部とを備える。

0006

本発明の請求項2に係る情報処理装置は、請求項1に係る構成において、書き込まれたプログラムに従って、自情報処理装置を起動するためのシーケンス制御を行う単一のシーケンサと、前記プログラムを、前記第3の回路が組み込まれているときは、第1のシーケンス制御を行うための第1のプログラムに、前記第3の回路が組み込まれていないときは、前記第1のシーケンス制御と異なる第2のシーケンス制御を行うための第2のプログラムに書き換え書換制御部とを備えることを特徴とする。

0007

本発明の請求項3に係るプログラムは、第1モード、及び前記第1モードよりも自情報処理装置の消費電力の量を少なくする第2モードの場合に、通信回線と接続する第1の回路と、少なくとも前記第1モードの場合に、前記通信回線からのデータを受信する第2の回路とを備える情報処理装置のコンピュータに、前記第2モードの場合に、前記第2の回路に代わって前記データを受信する、自情報処理装置に組み込み可能な第3の回路が組み込まれているときは、前記第1の回路、前記第3の回路、及び前記第2の回路の順で直列に接続し、前記第3の回路が組み込まれていないときは、前記第1の回路、及び前記第2の回路を直列に接続するステップを実行させるためのプログラムである。

発明の効果

0008

請求項1,3に係る発明によれば、省電力化するモードの場合に通信回線からのデータを受信する、情報処理装置に組み込み可能な回路の組み込みの有無によらないで、当該データを受信するための制御を行うことができる。
請求項2に係る発明によれば、省電力化するモードの場合に通信回線からのデータを受信する、情報処理装置に組み込み可能な回路の組み込みの有無によらないで、当該情報処理装置を起動するためのシーケンス制御を、単一のシーケンサによって行うことができる。

図面の簡単な説明

0009

本発明の一実施形態に係る情報処理装置のハードウェア構成を示す図。
同実施形態に係る情報処理装置の省電力モード時に動作するハードウェアの説明図。
同実施形態に係る情報処理装置のシーケンス制御を決定する処理を示すフローチャート

実施例

0010

本発明の一実施形態について図面を参照しつつ説明する。
図1は、本実施形態の情報処理装置1のハードウェア構成を示すブロック図である。図1(A)には、回路モジュール90が組み込まれた場合の、図1(B)には、回路モジュール90が組み込まれていない場合のハードウェア構成が示されている。図1及び後で説明する図2では、実線の矢印は信号の流れを意味し、破線の矢印は電力の流れを意味する。

0011

回路モジュール90は、情報処理装置1が省電力化するモードの場合にデータを受信するための回路をモジュール化した構成で、情報処理装置1に組み込み可能に構成されている。回路モジュール90の機能については後で説明するが、ここでは、ネットワーク待機応答LSI(Large Scale Integration)に相当する機能を実現する。

0012

図1(A),(B)に示すように、情報処理装置1は、PHYチップ10と、メイン制御部20と、伝送路制御部30と、シーケンサ40と、書換制御部50と、ASIC(Application Specific IntegratedCircuit)60と、メモリ70と、電源制御部80とを備える。
PHYチップ10は、本発明の第1の回路の一例で、通信回線100に接続するための回路である。PHYチップ10は、OSI(Open Systems Interconnection)参照モデル物理層に関する処理を司る物理層変換部として機能する。PHYチップ10は、接続した通信回線100と電気信号をやり取りし、この電気信号と情報処理装置1内を伝送するデータとを相互に変換する。PHYチップ10は、ここでは、MII(Media Independent Interface)に対応している。

0013

通信回線100は、ここでは、イーサネット登録商標)の規格に従って通信を行うLAN(Local Area Network)である。通信回線100は、例えば、TCP(Transmission Control Protocol)/IP(Internet Protocol)や、UDP(User Datagram Protocol)/IP等の各種のプロトコルに基づいて通信を行う。

0014

メイン制御部20は、例えばASSP(Application Specific Standard Produce)を用いて構成され、情報処理装置1の全体を制御する制御回路である。この制御には、通信回線100を介して行われる通信の制御が含まれる。メイン制御部20は、演算処理装置としてのメインCPU、ワークメモリとしてのRAM(Random Access Memory)、及びROM(Read Only Memory)を有する。

0015

メイン制御部20は、更に、MAC(Media Access Controller)21を有する。MAC21は、本発明の第2の回路の一例で、通信回線100からのデータを受信するための回路である。MAC21は、OSI参照モデルデータリンク層の下位副層に関する処理を司る媒体アクセス制御部(メディアアクセスコントローラ)として機能する。MAC21は、例えば、PHYチップ10から受け取ったデジタルデータからパケット単位のデータを特定し、当該データを受信する。MAC21は、PHYチップ10と同じく、MIIに対応している。メイン制御部20は、MAC21を介して受信したデータを処理して、各種の処理を実行する。

0016

伝送路制御部30は、本発明の接続制御部の一例で、回路モジュール90の組み込みの有無に応じて、情報処理装置1内の回路間の接続を制御する。換言すると、伝送路制御部30は、情報処理装置1内のデータが伝送する伝送路を制御する。回路モジュール90が組み込まれているか否かは、回路モジュール90が組み込まれる部位に設けられた接続部(例えばコネクタ。図示略)からの検出信号D_SIGに基づいて検知される。検出信号D_SIGは、回路モジュール90が組み込まれているときはハイ(H)レベルとなり、それ以外のとき、即ち回路モジュール90が組み込まれていないときはロー(L)レベルとなる信号である。

0017

伝送路制御部30は、信号線L1を介してPHYチップ10と接続され、信号線L2を介してMAC21と接続されている。検出信号D_SIGがHレベルの場合、伝送路制御部30は、図1(A)に示すように、信号線L3,L4を介して回路モジュール90(より詳細にはサブCPU91)と接続する。このように伝送路制御部30は、PHYチップ10、回路モジュール90、及びMAC21の順で直列に接続した伝送路とする。これにより、回路モジュール90が、信号線L3と介してPHYチップ10と接続され、信号線L4を介してMAC21と接続された、シリアル接続が実現する。これに対し、検出信号D_SIGがLレベルの場合、伝送路制御部30は、図1(B)に示すように、PHYチップ10、及びMAC21を直列に接続した伝送路とする。
なお、図1には、伝送路制御部30がスイッチを物理的に切り替える構成が示されているが、ソフトウェア処理等の別の方法によって伝送路が制御されてもよい。

0018

シーケンサ40は、書き込まれたプログラム(以下「シーケンサプログラム」という。)に従って、情報処理装置1を起動するためのシーケンス制御を行う、単一のシーケンサである。このシーケンス制御は、例えば、情報処理装置1の電源が投入されたときや、再起動時において行われる。シーケンサプログラムは、情報処理装置1内の各ハードウェアの電源のオンオフ順番やタイミング、リセットを解除する順番やタイミング、及びクロックの供給を開始する順番やタイミングを指定するアルゴリズム記述されたプログラムである。

0019

書換制御部50は、シーケンサ40のシーケンサプログラムを書き換える。書換制御部50は、シーケンサプログラムを、検出信号D_SIGがHレベルの場合、第1のシーケンス制御を行うための第1のシーケンサプログラムに、検出信号D_SIGがLレベルの場合、第1のシーケンス制御と異なる第2のシーケンス制御を行うための第2のシーケンサプログラムに書き換える。回路モジュール90が組み込まれている場合と、組み込まれていない場合とでは、情報処理装置1内で動作するハードウェアが異なる。この理由により、回路モジュール90の組み込みの有無によらないで情報処理装置1が正常に起動し得るように、2種類のシーケンス制御(シーケンサプログラム)が用意されている。

0020

ASIC60は、例えば画像処理を行う回路である。ASIC60が行う画像処理は、例えばレンダリングであるが、レンダリング以外の画像処理が行われてもよい。メモリ70は、例えば半導体メモリであり、各種のデータを記憶する。

0021

電源制御部80は、例えばレギュレータFET(Field effect transistor)を有し、情報処理装置1の各部への電源の供給を制御する。電源制御部80は、パワーマネージメントの機能を有し、「通常モード」、及び「省電力モード」の一方に基づいて動作する。電源制御部80は、情報処理装置1のモードと、検出信号D_SIGとに基づいて、電源の供給を制御する。通常モードは、本発明の第1モードの一例であり、図1(A),(B)で説明した情報処理装置1の全ての回路に、電源が供給されるモードである。省電力モードは、本発明の第2モードの一例であり、図1(A),(B)で説明した情報処理装置1の一部の回路への電源の供給を停止して、情報処理装置1における消費電力の量を少なくする(即ち省電力化する)モードである。

0022

図2は、情報処理装置1の省電力モード時に動作するハードウェアを説明する図である。図2(A)には、回路モジュール90が組み込まれている場合に動作するハードウェアが、図2(B)には、回路モジュール90が組み込まれていない場合に動作するハードウェアが示されている。
図2(A),(B)に示すように、電源制御部80は、回路モジュール90の組み込みの有無によらないで、シーケンサ40、書換制御部50、ASIC60、及びメモリ70への電源の供給を停止又は減じる一方で、PHYチップ10、及び伝送路制御部30への電源を供給する。このため、PHYチップ10は、通常モード、及び省電力モードの場合に、通信回線100に接続する。回路モジュール90の組み込みの有無で異なる点として、電源制御部80は、回路モジュール90が組み込まれているときは、回路モジュール90へ電源を供給する一方で、メイン制御部20の全体への電源の供給を停止又は減じる。この場合、MAC21は、データを受信する動作を停止する。電源制御部80は、回路モジュール90が組み込まれていないときは、MAC21へ電源を供給する一方で、メイン制御部20のMAC21を除く部分への電源の供給を停止又は減じる。この場合、MAC21は、データを受信する動作を行う。このようにMAC21は、通常モードの場合、及び省電力モード時の、回路モジュール90が組み込まれていない場合に、データを受信する動作を行う。

0023

図1(A)に戻って説明する。
回路モジュール90は、本発明の第3の回路の一例で、省電力モードの場合に、MAC21に代わって通信回線100からのデータを受信する。回路モジュール90は、MAC21よりも動作時の消費電力の量が少なくなるように、設計、製造されている。回路モジュール90は、サブCPU91と、周辺回路92とを基板上に実装した構成である。サブCPU91は、回路モジュール90を制御する制御回路である。周辺回路92は、例えばレギュレータやロードスイッチ論理回路等を備え、サブCPU91の動作に必要な制御を行う回路である。回路モジュール90は、更に、情報処理装置1に対して着脱可能に接続するための接続部(例えばコネクタ)を備える。

0024

省電力モードの場合、サブCPU91は、例えばARP(Address Resolution Protocol )要求等の、情報処理装置1への接続の要求に関するデータを受信した場合、通信回線100に当該受信に対する応答を行う。また、サブCPU91は、TCPやUDP等の、予め決められたプロトコルに対応したデータを受信した場合、省電力モードから通常モードに移行するように、メイン制御部20、及び電源制御部80に指示する。この指示に応じて、情報処理装置1では通常モードに移行するための制御が行われる。
回路モジュール90が組み込まれていない場合、MAC21が、少なくとも前述したサブCPU91の制御を行う。
通常モードの場合、回路モジュール90は、PHYチップ10からのデータをMAC21にパスし、MAC21が当該データを受信する。

0025

以上の構成の下、情報処理装置1は、回路モジュール90の組み込みの有無に応じて、シーケンサ制御を決定する処理を実行する。図3は、情報処理装置1のシーケンス制御を決定する処理を示すフローチャートである。
情報処理装置1を起動する場合、書換制御部50は、まず、検出信号D_SIGに基づいて、回路モジュール90の組み込みの有無を判定する(ステップS1)。次に、書換制御部50は、シーケンサ40からシーケンサバージョンを読み取る(ステップS2)。シーケンサバージョンは、シーケンサ40に現在書き込まれているシーケンサプログラムを示す情報である。シーケンサバージョンは、例えばシーケンサプログラムに内包されている。

0026

次に、書換制御部50は、読み取ったシーケンサバージョンと、回路モジュール90の組み込みの有無との関係が正しいか否かを判定する(ステップS3)。ここで、回路モジュール90が組み込まれ、且つシーケンサバージョンが第1のシーケンサプログラムを示していたとする。この場合、書換制御部50は、ステップS3で「YES」と判定し、シーケンサ40に対して、第1のシーケンサプログラムに従った第1のシーケンス制御により情報処理装置1を起動するよう指示する(ステップS4)。シーケンサ40は、この指示を受け付けて第1のシーケンス制御を行う。

0027

ステップS3において、回路モジュール90が組み込まれ、且つシーケンサバージョンが第2のシーケンサプログラムを示していたとする。この場合、書換制御部50は、ステップS3で「NO」と判定し、シーケンサ40のシーケンサプログラムを書き換える(ステップS5)。ここでは、書換制御部50は、第2のシーケンサプログラムから第1のシーケンサプログラムに書き換える。そして、書換制御部50は、ステップS1の処理に戻す。引き続き、書換制御部50は、ステップS1〜S3の処理ステップを実行する。ここでは、回路モジュール90が組み込まれ、且つシーケンサバージョンが第1のシーケンサプログラムを示しているから、書換制御部50は、ステップS3で「YES」と判定し、シーケンサ40に対して、第1のシーケンサプログラムに従った第1のシーケンス制御により情報処理装置1を起動するよう指示する(ステップS4)。

0028

ステップS3で、回路モジュール90が組み込まれておらず、且つシーケンサバージョンが第2のシーケンサプログラムを示していた場合、書換制御部50は、ステップS3で「YES」と判定し、シーケンサ40に対して、第2のシーケンサプログラムに従った第2のシーケンス制御により情報処理装置1を起動するよう指示する(ステップS4)。

0029

ステップS3で、回路モジュール90が組み込まれておらず、且つシーケンサバージョンが第1のシーケンサプログラムを示していた場合、書換制御部50は、ステップS3で「NO」と判定し、シーケンサ40のシーケンサプログラムを、第1のシーケンサプログラムから第2のシーケンサプログラムに書き換える(ステップS5)。そして、書換制御部50は、ステップS1〜S3の処理ステップを実行した後、シーケンサ40に対して、第2のシーケンサプログラムに従った第2のシーケンス制御により情報処理装置1を起動するよう指示する(ステップS4)。

0030

以上説明した実施形態によれば、情報処理装置1への回路モジュール90の組み込みの有無に応じて、伝送路制御部30が伝送路を切り替える制御を行う。これにより、回路モジュール90の組み込みの有無によらないで、省電力モード中において、情報処理装置1によるデータの受信が可能となる。省電力モードの場合に、情報処理装置1に回路モジュール90が組み込まれているときは、回路モジュール90が、MAC21に代わって通信回線100からのデータを受信する。よって、従来方式のように、省電力モードのときにMACに電源を供給してデータを受信する場合に比べて、省電力化の効果の向上が期待される。情報処理装置1のユーザが省電力化の効果を重視していなかったり、回路モジュール90を使用しないことで情報処理装置1の導入コストを低減させたりした場合でも、情報処理装置1は、省電力モードのときにMAC21を介して通信回線100からのデータを受信する。

0031

更に、書換制御部50は、回路モジュール90の組み込みの有無に応じて、シーケンサ40のシーケンサプログラムを書き換える。この書き換えにより、情報処理装置1を起動するためのシーケンス制御が、単一のシーケンサ40によって行われる。このように、情報処理装置1では、回路モジュール90が組み込まれている場合と組み込まれていない場合とで、シーケンス制御のためのハードウェアが共通化されている。回路モジュール90の組み込みの有無に応じてシーケンサを使い分ける構成でも、シーケンス制御を行うこと自体は可能であるが、この場合に比べて情報処理装置1の回路規模縮小される。

0032

本発明は、上述した実施形態と異なる形態で実施してもよい。また、以下に示す変形例は、各々を組み合わせてもよい。
情報処理装置1は、製品出荷後においてユーザが回路モジュール90を着脱し得るように構成されてもよいし、製品出荷前又はサービスマンによるメンテナンス時において回路モジュール90を着脱し得るように構成されてもよい。
情報処理装置1は、画像処理を行う装置に限られず、通信回線100からデータを受信して機能を有する装置であれば、画像処理を行う装置以外の装置であってもよい。
また、図1で説明した情報処理装置1のハードウェア構成はあくまで一例であり、別のハードウェアが含まれていてもよいし、一部のハードウェアが省略されてもよい。
通信回線100は、イーサネットの規格に従って通信を行うLANに限られない。また、通信回線100は、有線無線又はこれらを組み合わせた通信回線のいずれであってもよい。

0033

また、メイン制御部20、伝送路制御部30、シーケンサ40、書換制御部50、ASIC60、及び電源制御部80の各機能が、1又は複数のハードウェア回路により実現されてもよいし、コンピュータに同機能を実現させるための1又は複数のプログラムを実行することにより実現されてもよいし、これらの組み合わせにより実現されてもよい。同機能がプログラムを用いて実現される場合、このプログラムは、磁気記録媒体磁気テープ磁気ディスク(HDDFD(Flexible Disk))等)、光記録媒体光ディスク等)、光磁気記録媒体、半導体メモリ等のコンピュータに読み取り可能な記録媒体に記憶した状態で提供されてもよいし、インターネット等の通信回線を介して配信されてもよい。

0034

1…情報処理装置、10…PHYチップ、20…メイン制御部、21…MAC、30…伝送路制御部、40…シーケンサ、50…書換制御部、60…ASIC、70…メモリ、80…電源制御部、90…回路モジュール、91…サブCPU、92…周辺回路、100…通信回線

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