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技術 データ伝送装置並びに送信装置及び受信装置

出願人 株式会社メガチップス
発明者 鈴木孝昌
出願日 2015年2月19日 (5年10ヶ月経過) 出願番号 2015-030320
公開日 2016年8月22日 (4年4ヶ月経過) 公開番号 2016-152576
状態 特許登録済
技術分野 情報転送方式 デジタル伝送方式における同期
主要キーワード 論理否定回路 パラレルデータ信号 信号切替器 パラレル伝送方式 データ信号出力 コントロールボード パターン生成回路 論理否定
関連する未来課題
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図面 (13)

課題

送信装置及び受信装置は、シリアル伝送によってデータを伝送するためにプリアンブルを用いる必要があった。

解決手段

本発明は、所定のクロックに基づいて、外部から供給されるデータ信号ラッチし、該所定のクロックが示す所定のタイミングがデータ信号出力期間又は同期信号出力期間のいずれであるかを判断するデータ信号制御部と、該所定のクロックの周波数を所定の倍率逓倍することによって生成された該所定のクロックと異なる逓倍クロックに基づいて、同期信号を生成する同期信号生成部と、該判断の結果に従って、該データ信号制御部によってラッチされたデータ信号又は該同期信号のいずれかを出力する選択回路とを備える送信装置である。

概要

背景

情報処理機器間のデータ伝送を行う伝送方式として、パラレル伝送方式と、シリアル伝送方式とが存在する。パラレル伝送方式は、複数のデータのそれぞれを個別の信号として複数の信号線によって伝送する方法であり、シリアル伝送方式は、複数のデータを一つの信号として一本の信号線によって伝送する方法である。パラレル伝送方式は、各信号線における信号遅延の差によるスキューの発生や、複数の信号線を使用することによる回路面積の増大といった問題を抱えている。昨今のデータ伝送においては、このようなパラレル伝送方式で発生する問題を回避するために、シリアル伝送方式が用いられる機会が増大している。

シリアル伝送方式では、複数のデータを一本の信号線によって伝送するため、各データを判別する手段が必要となる。シリアル伝送方式を用いるデータ伝送装置は、典型的には、プリアンブルと呼ばれる符号を使用し、該符号を各データの始まりに付することによって各データを判別する。

例えば、下記特許文献1は、シリアル伝送方式を使用する信号処理装置を開示する。具体的には、該信号処理装置は、所定数のデータと、第1のクロックに同期し、前記データが有効な区間アクティブな状態をとる第1のイネーブル信号と、が入力される入力部と、前記第1のクロックよりも高速な第2のクロックを基準に、前記第1のイネーブル信号が非アクティブな状態をとる区間のクロック数カウントするカウント部と、前記第2のクロックを基準に、前記所定数に等しいクロック数分だけ第2のイネーブル信号をアクティブな状態にし、前記カウント部によりカウントされたクロック数分だけ前記第2のイネーブル信号を非アクティブな状態にするイネーブル信号制御部と、前記第2のイネーブル信号を出力するイネーブル信号出力部と、前記第2のイネーブル信号がアクティブな状態をとる区間に、前記第2のクロックに同期して前記所定数のデータを出力するデータ出力部とを備えている。

概要

送信装置及び受信装置は、シリアル伝送によってデータを伝送するためにプリアンブルを用いる必要があった。 本発明は、所定のクロックに基づいて、外部から供給されるデータ信号ラッチし、該所定のクロックが示す所定のタイミングがデータ信号出力期間又は同期信号出力期間のいずれであるかを判断するデータ信号制御部と、該所定のクロックの周波数を所定の倍率逓倍することによって生成された該所定のクロックと異なる逓倍クロックに基づいて、同期信号を生成する同期信号生成部と、該判断の結果に従って、該データ信号制御部によってラッチされたデータ信号又は該同期信号のいずれかを出力する選択回路とを備える送信装置である。

目的

本発明は、プリアンブルを用いることなく、シリアル伝送方式によって複数種類のデータを伝送することができる新たな送信装置を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

所定のクロックに基づいて、外部から供給されるデータ信号ラッチするとともに、前記所定のクロックが示す所定のタイミングがデータ信号出力期間又は同期信号出力期間のいずれであるかを判断するデータ信号制御部と、前記所定のクロックの周波数を所定の倍率逓倍することによって生成された前記所定のクロックと異なる周波数の逓倍クロックに基づいて、同期信号を生成する同期信号生成部と、前記データ信号制御部による前記判断の結果に従って、前記データ信号制御部によってラッチされたデータ信号又は前記同期信号のいずれかを出力する選択回路と、を備える、送信装置

請求項2

前記データ信号制御部は、前記所定のクロックの交番回数に基づいて、前記所定のタイミングが前記データ信号出力期間又は前記同期信号出力期間のいずれであるかを判断する、請求項1記載の送信装置。

請求項3

前記同期信号生成部は、外部から供給されるパターン選択信号に従って、複数の所定のパターンのうちから一のパターンを選択し、該選択した一のパターンを含むように、前記同期信号を生成する、請求項1記載の送信装置。

請求項4

前記同期信号生成部は、前記データ信号制御部が前記所定のタイミングが前記データ信号出力期間であると判断する場合、前記同期信号の生成を停止する一方、前記データ信号制御部が前記所定のタイミングが前記同期信号出力期間であると判断する場合、前記同期信号の生成を開始し、前記選択回路は、前記データ信号制御部が前記所定のタイミングが前記データ信号出力期間であると判断する場合、前記データ信号制御部から出力されるデータ信号を出力し、前記データ信号制御部が前記所定のタイミングが前記同期信号出力期間であると判断する場合、前記同期信号を出力する、請求項1記載の送信装置。

請求項5

所定のクロックに基づいて、外部から供給されるシリアルデータ信号をラッチする遅延回路と、前記所定のクロックの周波数を所定の倍率で逓倍することによって生成された前記所定のクロックと異なる逓倍クロックに基づいて、前記シリアルデータ信号に所定のパターンが含まれているか否かを判断し、前記シリアルデータ信号に前記所定のパターンが含まれている場合、前記所定のパターンを同期信号として出力する、パターン検出回路と、を備える、受信装置

請求項6

前記シリアルデータ信号に所定のパターンが含まれていない場合、前記遅延回路によってラッチされたシリアルデータ信号をデータ信号として出力する出力制御回路をさらに備える、請求項5記載の受信装置。

請求項7

前記シリアルデータ信号をシリアル信号からパラレル信号に変換するデシリアライザをさらに備え、前記パターン検出回路は、前記デシリアライザの出力を受け、該出力に従って、前記シリアルデータ信号に所定のパターンが含まれているか否かを判断する、請求項5記載の受信装置。

請求項8

複数のパターン検出回路をさらに備え、前記所定のパターンは、各パターン検出回路において、それぞれ異なり、前記出力制御回路は、前記各パターン検出回路のいずれも、前記シリアルデータ信号に前記所定のパターンが含まれていないと判断する場合、前記遅延回路によってラッチされたシリアルデータ信号を前記データ信号として出力する、請求項6記載の受信装置。

請求項9

送信装置及び受信装置を備えるデータ伝送装置であって、前記送信装置は、所定のクロックに基づいて、外部から供給されるデータ信号をラッチするとともに、前記所定のクロックが示す所定のタイミングがデータ信号出力期間又は同期信号出力期間のいずれであるかを判断するデータ信号制御部と、前記所定のクロックの周波数を所定の倍率で逓倍することによって生成された前記所定のクロックと異なる逓倍クロックに基づいて、所定のパターンを含むように同期信号を生成する同期信号生成部と、前記データ信号制御部による前記判断の結果に従って、前記データ信号制御部によってラッチされたデータ信号と、前記同期信号とのうちのいずれかをシリアルデータ信号として出力する選択回路と、を含み、前記受信装置は、前記所定のクロックに基づいて、前記シリアルデータ信号をラッチする遅延回路と、前記逓倍クロックに基づいて、前記シリアルデータ信号に前記所定のパターンが含まれているか否かを判断し、前記シリアルデータ信号に前記所定のパターンが含まれている場合、前記所定のパターンを同期信号として出力する、パターン検出回路と、を含む、データ伝送装置。

請求項10

シリアルデータ信号の生成方法であって、外部から供給されるデータ信号及び所定のクロックを受信することと、前記所定のクロックが示す所定のタイミングが同期信号出力期間であるか否かを判断することと、前記所定のタイミングが前記同期信号出力期間である場合、前記所定のクロックの周波数を所定の倍率で逓倍することによって生成された前記所定のクロックと異なる逓倍クロックに基づいて、同期信号を生成し、該同期信号を選択することと、前記所定のタイミングが前記同期信号出力期間でない場合、前記所定のクロックによって前記データ信号をラッチし、該ラッチしたデータ信号を選択することと、前記選択した信号を前記シリアルデータ信号として出力することと、を含む、シリアルデータ信号の生成方法。

請求項11

シリアルデータ信号から所定のパターンを検出する方法であって、前記シリアルデータ信号を受信することと、前記シリアルデータ信号を所定のクロックでラッチすることによって、データ信号を生成し出力することと、前記所定のクロックの周波数を所定の倍率で逓倍することによって生成された前記所定のクロックと異なる逓倍クロックに基づいて、前記シリアルデータ信号をラッチし、該ラッチした結果に所定のパターンが含まれているか否かを判断することと、前記ラッチした結果に、所定のパターンが含まれている場合、前記データ信号の出力を停止するとともに、前記ラッチした結果に基づいて、同期信号を生成し出力することと、を含む、シリアルデータ信号から所定のパターンを検出する方法。

技術分野

0001

本発明は、データ伝送装置並びに送信装置及び受信装置に関し、特に、シリアル伝送方式によってデータの伝送を行うデータ伝送装置並びに送信装置及び受信装置に関する。

背景技術

0002

情報処理機器間のデータ伝送を行う伝送方式として、パラレル伝送方式と、シリアル伝送方式とが存在する。パラレル伝送方式は、複数のデータのそれぞれを個別の信号として複数の信号線によって伝送する方法であり、シリアル伝送方式は、複数のデータを一つの信号として一本の信号線によって伝送する方法である。パラレル伝送方式は、各信号線における信号遅延の差によるスキューの発生や、複数の信号線を使用することによる回路面積の増大といった問題を抱えている。昨今のデータ伝送においては、このようなパラレル伝送方式で発生する問題を回避するために、シリアル伝送方式が用いられる機会が増大している。

0003

シリアル伝送方式では、複数のデータを一本の信号線によって伝送するため、各データを判別する手段が必要となる。シリアル伝送方式を用いるデータ伝送装置は、典型的には、プリアンブルと呼ばれる符号を使用し、該符号を各データの始まりに付することによって各データを判別する。

0004

例えば、下記特許文献1は、シリアル伝送方式を使用する信号処理装置を開示する。具体的には、該信号処理装置は、所定数のデータと、第1のクロックに同期し、前記データが有効な区間アクティブな状態をとる第1のイネーブル信号と、が入力される入力部と、前記第1のクロックよりも高速な第2のクロックを基準に、前記第1のイネーブル信号が非アクティブな状態をとる区間のクロック数カウントするカウント部と、前記第2のクロックを基準に、前記所定数に等しいクロック数分だけ第2のイネーブル信号をアクティブな状態にし、前記カウント部によりカウントされたクロック数分だけ前記第2のイネーブル信号を非アクティブな状態にするイネーブル信号制御部と、前記第2のイネーブル信号を出力するイネーブル信号出力部と、前記第2のイネーブル信号がアクティブな状態をとる区間に、前記第2のクロックに同期して前記所定数のデータを出力するデータ出力部とを備えている。

先行技術

0005

特開2012−134848号公報

発明が解決しようとする課題

0006

特許文献1に開示されるような従来の信号処理装置は、シリアル伝送によってデータを伝送するために、上述したプリアンブルを用いる必要があった。プリアンブルの符号は非常に長い符号であるため、従来の信号処理装置は、プリアンブルを用いることによって、送信装置及び受信装置の間のネットワークに多大な伝送負荷をかけてしまうという問題を抱えていた。

0007

そこで、本発明は、プリアンブルを用いることなく、シリアル伝送方式によって複数種類のデータを伝送することができる新たな送信装置を提供することを目的とする。

0008

また、本発明は、プリアンブルを用いることなく、シリアル伝送方式によって伝送された複数種類のデータを受信することができる新たな受信装置を提供することを目的とする。

課題を解決するための手段

0009

上記課題を解決するための本発明は、以下の技術的特徴乃至は発明特定事項を含んで構成される。

0010

すなわち、ある観点に従う本発明は、所定のクロックに基づいて、外部から供給されるデータ信号ラッチするとともに、前記所定のクロックが示す所定のタイミングがデータ信号出力期間又は同期信号出力期間のいずれであるかを判断するデータ信号制御部と、前記所定のクロックの周波数を所定の倍率逓倍することによって生成された前記所定のクロックと異なる周波数の逓倍クロックに基づいて、同期信号を生成する同期信号生成部と、前記データ信号制御部による前記判断の結果に従って、前記データ信号制御部によってラッチされたデータ信号又は前記同期信号のいずれかを出力する選択回路とを備える、送信装置である。

0011

これにより、送信装置は、所定のタイミングがデータ信号出力期間か同期信号出力期間のいずれの期間であるかを判断し、該判断結果に基づいて、それぞれ異なる周波数のクロックに基づく信号を選択回路から一つの信号として出力することができるようになる。

0012

ここで、前記データ信号制御部は、前記所定のクロックの交番回数に基づいて、前記所定のタイミングが前記データ信号出力期間又は前記同期信号出力期間のいずれであるかを判断しても良い。

0013

これにより、送信装置は、所定のクロックの交番回数に基づいて、所定のタイミングがデータ信号出力期間か同期信号出力期間かを判断することができるようになる。

0014

また、前記同期信号生成部は、外部から供給されるパターン選択信号に従って、複数の所定のパターンのうちから一のパターンを選択し、該選択した一のパターンを含むように、前記同期信号を生成しても良い。

0015

これにより、送信装置は、複数の所定のパターンのうちの一のパターンを含むように同期信号を生成することによって、生成する同期信号にバリエーションをもたせることができるようになる。

0016

また、前記同期信号生成部は、前記データ信号制御部が前記所定のタイミングが前記データ信号出力期間であると判断する場合、前記同期信号の生成を停止する一方、前記データ信号制御部が前記所定のタイミングが前記同期信号出力期間であると判断する場合、前記同期信号の生成を開始し、前記選択回路は、前記データ信号制御部が前記所定のタイミングが前記データ信号出力期間であると判断する場合、前記データ信号制御部から出力されるデータ信号を出力し、前記データ信号制御部が前記所定のタイミングが前記同期信号出力期間であると判断する場合、前記同期信号を出力しても良い。

0017

これにより、送信装置は、所定のタイミングがデータ信号出力期間である場合、データ信号を選択回路から出力する一方、所定のタイミングが同期信号出力期間である場合、同期信号を選択回路から出力することができるようになる。

0018

さらに、別の観点に従う本発明は、所定のクロックに基づいて、外部から供給されるシリアルデータ信号をラッチする遅延回路と、前記所定のクロックの周波数を所定の倍率で逓倍することによって生成された前記所定のクロックと異なる逓倍クロックに基づいて、前記シリアルデータ信号に所定のパターンが含まれているか否かを判断し、前記シリアルデータ信号に前記所定のパターンが含まれている場合、前記所定のパターンを同期信号として出力する、パターン検出回路とを備える受信装置である。

0019

これにより、受信装置は、異なる周波数によって複数の信号が重畳されたシリアルデータ信号に対して、所定のパターンに対応する周波数のクロックによって、該所定のパターンが含まれているか否かを判断し、該所定のパターンが含まれている場合、該所定のパターンを同期信号として出力することができるようになる。

0020

ここで、前記受信装置は、前記シリアルデータ信号に所定のパターンが含まれていない場合、前記遅延回路によってラッチされたシリアルデータ信号をデータ信号として出力する出力制御回路をさらに備えても良い。

0021

これにより、受信装置は、シリアルデータ信号に所定のパターンが含まれていない場合、ラッチしたシリアルデータ信号をデータ信号として出力することができるようになる。

0022

また、前記受信装置は、前記シリアルデータ信号をシリアル信号からパラレル信号に変換するデシリアライザをさらに備え、前記パターン検出回路は、前記デシリアライザの出力を受け、該出力に従って、前記シリアルデータ信号に所定のパターンが含まれているか否かを判断しても良い。

0023

これにより、受信装置は、デシリアライザによってシリアルデータ信号をシリアル信号からパラレル信号に変換し、該変換したパラレル信号に従って、シリアルデータ信号に所定のパターンが含まれているか否かを判断することができるようになる。

0024

また、前記受信装置は、複数のパターン検出回路をさらに備え、前記所定のパターンは、各パターン検出回路において、それぞれ異なり、前記出力制御回路は、前記各パターン検出回路のいずれも、前記シリアルデータ信号に前記所定のパターンが含まれていないと判断する場合、前記遅延回路によってラッチされたシリアルデータ信号を前記データ信号として出力しても良い。

0025

これにより、受信装置は、複数のパターン検出回路を備えることによって、各パターン検出回路に対応する複数の所定のパターンを検出することができるようになる。

0026

さらに、別の観点に従う本発明は、送信装置及び受信装置を備えるデータ伝送装置であって、前記送信装置は、所定のクロックに基づいて、外部から供給されるデータ信号をラッチするとともに、前記所定のクロックが示す所定のタイミングがデータ信号出力期間又は同期信号出力期間のいずれであるかを判断するデータ信号制御部と、前記所定のクロックの周波数を所定の倍率で逓倍することによって生成された前記所定のクロックと異なる逓倍クロックに基づいて、所定のパターンを含むように同期信号を生成する同期信号生成部と、前記データ信号制御部による前記判断の結果に従って、前記データ信号制御部によってラッチされたデータ信号と、前記同期信号とのうちのいずれかをシリアルデータ信号として出力する選択回路と、を含み、前記受信装置は、前記所定のクロックに基づいて、前記シリアルデータ信号をラッチする遅延回路と、前記逓倍クロックに基づいて、前記シリアルデータ信号に前記所定のパターンが含まれているか否かを判断し、前記シリアルデータ信号に前記所定のパターンが含まれている場合、前記所定のパターンを同期信号として出力する、パターン検出回路とを含む、データ伝送装置である。

0027

これにより、データ伝送装置は、一つの信号であるシリアルデータ信号に、それぞれ異なる周波数のクロックを用いて複数の信号を重畳し、所定のパターンに対応する周波数のクロックによって、該シリアルデータ信号から重畳された信号の一つに含まれる該所定のパターンを検出することができるため、プリアンブルを使用することなく、シリアル伝送方式によって複数種類のデータを伝送するとともに、複数種類のデータを受信することができるようになる。

0028

さらに、別の観点に従う本発明は、シリアルデータ信号の生成方法であって、外部から供給されるデータ信号及び所定のクロックを受信することと、前記所定のクロックが示す所定のタイミングが同期信号出力期間であるか否かを判断することと、前記所定のタイミングが前記同期信号出力期間である場合、前記所定のクロックの周波数を所定の倍率で逓倍することによって生成された前記所定のクロックと異なる逓倍クロックに基づいて、同期信号を生成し、該同期信号を選択することと、前記所定のタイミングが前記同期信号出力期間でない場合、前記所定のクロックによって前記データ信号をラッチし、該ラッチしたデータ信号を選択することと、前記選択した信号を前記シリアルデータ信号として出力することとを含む、シリアルデータ信号の生成方法である。

0029

これにより、送信装置は、所定のタイミングが同期信号出力期間であるか否かを判断し、該判断結果に基づいて、それぞれ異なる周波数のクロックに基づく信号を選択回路から一つの信号として出力することができるようになる。

0030

さらに、別の観点に従う本発明は、シリアルデータ信号から所定のパターンを検出する方法であって、前記シリアルデータ信号を受信することと、前記シリアルデータ信号を所定のクロックでラッチすることによって、データ信号を生成し出力することと、前記所定のクロックの周波数を所定の倍率で逓倍することによって生成された前記所定のクロックと異なる逓倍クロックに基づいて、前記シリアルデータ信号をラッチし、該ラッチした結果に所定のパターンが含まれているか否かを判断することと、前記ラッチした結果に、所定のパターンが含まれている場合、前記データ信号の出力を停止するとともに、前記ラッチした結果に基づいて、同期信号を生成し出力することとを含む、シリアルデータ信号から所定のパターンを検出する方法である。

0031

これにより、受信装置は、異なる周波数によって複数の信号が重畳されたシリアルデータ信号に対して、所定のパターンに対応する周波数のクロックによって、該所定のパターンが含まれているか否かを判断し、該所定のパターンが含まれている場合、該所定のパターンを同期信号として出力することができるようになる。

発明の効果

0032

本発明によれば、送信装置は、プリアンブルを用いることなく、シリアル伝送方式によって複数種類のデータを伝送することができるようになる。

0033

また、本発明によれば、受信装置は、プリアンブルを用いることなく、シリアル伝送方式によって伝送された複数種類のデータを受信することができるようになる。

0034

本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。

図面の簡単な説明

0035

本発明の一実施形態に係るデータ伝送装置の概略構成の一例を示す図である。
本発明の一実施形態に係る出力制御部の一例を示す図である。
本発明の一実施形態に係る同期信号生成部の一例を示す図である。
本発明の一実施形態に係る同期信号生成部の他の例を示す図である。
本発明の一実施形態に係る送信装置の構成の他の例を示す図である。
本発明の一実施形態に係る同期信号検出部の構成の一例を示す図である。
本発明の一実施形態に係る同期信号検出部における遅延回路の構成の一例を示す図である。
本発明の一実施形態に係る同期信号検出部における遅延回路の構成の一例を示す図である。
本発明の一実施形態に係る同期信号検出部における遅延回路の構成の一例を示す図である。
本発明の一実施形態に係る送信装置の動作を示すフローチャートである。
本発明の一実施形態に係る受信装置の動作を示すフローチャートである。
本発明の一実施形態に係る送信装置及び受信装置における各種の信号のタイミングチャートである。

実施例

0036

次に、本発明の実施の形態について、図面を参照しつつ説明する。

0037

図1は、本発明の一実施形態に係るデータ伝送装置の概略構成の一例を示す図である。同図に示すように、本実施形態に係るデータ伝送装置1は、例えば、送信装置10と受信装置20とを含んで構成される。

0038

送信装置10は、例えばeDP(embedded Display Port)のソース機器(例えば、パーソナルコンピュータセットトップボックスコントロールボード等)であるが、これに限られず、シリアル伝送を行う伝送装置のソース機器であれば何であっても良い。送信装置10は、所定のクロックCLKに基づいて、外部から供給されるデータ信号DATA_T又は内部で生成した同期信号SYNC_Tのいずれかをシリアルデータ信号SDATAとして受信装置20に送信する。一例では、送信装置10は、同期信号SYNC_Tを生成するにあたって、外部から供給されるパターン選択信号PAT_SELを使用する。送信装置10は、例えば、データ信号制御部11と、逓倍回路12と、同期信号生成部13と、選択回路14とを含んで構成される。

0039

データ信号制御部11は、所定のクロックCLKに基づいて、外部から供給されるデータ信号DATA_Tをラッチするとともに、該ラッチしたデータ信号DATA_T又は内部で生成した同期信号SYNC_Tのいずれを出力すべきであるかを判断する。データ信号制御部11は、例えば、出力制御部110と論理積回路111とを含んで構成される。

0040

すなわち、出力制御部110は、外部から供給される所定のクロックCLKに基づいて、データ信号DATA_Tを出力すべき期間(データ信号出力期間)又は同期信号SYNC_Tを出力すべき期間(同期信号出力期間)のいずれであるかを判断し、該判断結果を選択信号SELとして選択回路14と、同期信号生成部13とに出力するとともに、該判断結果をアサート信号ASSERTとして論理積回路111に出力する。

0041

より具体的には、出力制御部110は、所定のクロックCLKが示す所定のタイミング(例えば、該所定のクロックCLKを受信したタイミング又はラッチしたタイミング等)でデータ信号出力期間であると判断する場合、選択信号SELの状態を“0”とする信号を、選択回路14の選択端子SLと同期信号生成部13とに出力するとともに、アサート信号ASSERTの状態を“1”とする信号を論理積回路111に出力する。一方、出力制御部110は、所定のクロックCLKが示す所定のタイミングで同期信号出力期間であると判断する場合、選択信号SELの状態を“1”として該信号を選択回路14の選択端子SLと、同期信号生成部13とに出力するとともに、アサート信号ASSERTの状態を“0”とする信号を論理積回路111に出力する。典型的には、データ信号出力期間及び同期信号出力期間は、互いに排他的である。

0042

また、論理積回路111は、外部から供給されるデータ信号DATA_Tをラッチし、該データ信号DATA_Tと出力制御部110から出力されるアサート信号ASSERTとに対して論理積を行い、該論理積の結果をデータ信号DATA_T2として選択回路14の入力端子A0に出力する。

0043

逓倍回路12は、外部から供給される所定のクロックCLKに対して、該クロックの周波数を所定の倍率(例えば、2のn乗倍)で逓倍し、逓倍クロックCLK_MUL1を生成する。逓倍回路12は、生成した逓倍クロックCLK_MUL1を同期信号生成部13に出力する。

0044

同期信号生成部13は、データ信号制御部11により同期信号出力期間であると判断される場合、逓倍クロックCLK_MUL1に基づいて、外部から供給されるパターン選択信号PAT_SELに従うパターンを有する同期信号SYNC_Tを生成し、該信号を選択回路14に出力する。同期信号生成部13は、データ信号制御部11による同期信号出力期間であるか否かの判断結果をデータ信号制御部11から出力される選択信号SELによって取得し、選択信号SELの状態が“1”である場合、同期信号SYNC_Tを生成し、該信号を選択回路14の選択端子A1に出力する。一方、同期信号生成部13は、選択信号SELの状態が“0”である場合、同期信号SYNC_Tの生成及び出力を停止する。

0045

選択回路14は、例えばマルチプレクサであるが、これに限られず、例えば、データセレクタ信号切替器などであっても良い。選択回路14は、選択信号SELに基づいて、データ信号DATA_T2及び同期信号SYNC_Tのうちのいずれかを選択し、該選択結果をシリアルデータ信号SDATAとして受信装置20に出力する。具体的には、選択回路14は、選択信号SELの状態が“0”である場合、データ信号DATA_T2を選択し、該選択結果をシリアルデータ信号SDATAとして受信装置20に出力する。一方、選択回路14は、選択信号SELの状態が“1”である場合、同期信号SYNC_Tを選択し、該選択結果をシリアルデータ信号SDATAとして受信装置20に出力する。

0046

受信装置20は、例えばeDPのシンク機器(例えば、ディスプレイプロジェクタ等)であるが、これに限られず、シリアル伝送を行う伝送装置のシンク機器であれば何であっても良い。受信装置20は、送信装置10から送信されるシリアルデータ信号SDATAから、データ信号DATA_R2及び同期信号SYNC_Rを検出し、該2つの信号に基づいて、データ信号DATA_R2に従う種々の処理(例えば、画像の表示など)を実行する。受信装置20は、例えば、逓倍回路21と、同期信号検出部22と出力部23とを含んで構成される。

0047

逓倍回路21は、送信装置10から供給される所定のクロックCLKに対して、該クロックの周波数を上述した所定の倍率(例えば、2のn乗倍)で逓倍し、逓倍クロックCLK_MUL2を生成する。逓倍回路21は、生成した逓倍クロックCLK_MUL2を同期信号検出部22に出力する。なお、受信装置20に供給される所定のクロックCLKは、典型的には、送信装置10から出力されるが、これに限られるものではなく、外部の別の要素から供給されるか、あるいは内部で生成してもよい。逓倍回路21は、典型的には、逓倍回路12と同一の回路構成であり得る。

0048

同期信号検出部22は、所定のクロックCLKに基づいて、送信装置10から送信されるシリアルデータ信号SDATAから、シリアルデータ信号SDATAに重畳されるデータ信号DATA_T2の内容をデータ信号DATA_R2として検出し、該検出結果を出力部23に出力し、逓倍クロックCLK_MUL2に基づいて、送信装置10から送信されるシリアルデータ信号SDATAから、シリアルデータ信号SDATAに重畳される同期信号SYNC_Tの内容を複数の同期信号SYNC_R(1)乃至SYNC_R(m)として検出し(ここで、mは正の整数)、該検出結果を出力部23に出力する。なお、同期信号SYNC_Rのパターンは、同期信号SYNC_Tのパターンの数だけ(すなわち、パターン選択信号PAT_SELが示すパターンの数だけ)存在し得る。同期信号検出部22は、複数の同期信号SYNC_Rのうち、検出したパターンに対応する同期信号SYNC_Rを1つ選択し、該選択結果を出力部23に出力する。

0049

出力部23は、例えば液晶表示パネルプラズマディスプレイパネル有機エレクトロルミネッセンス表示パネルプリントヘッドであるが、これらに限られない。出力部23は、同期信号検出部22から出力される複数の同期信号SYNC_R(1)乃至SYNC_R(m)に基づいて、同期信号検出部22から出力されるデータ信号DATA_R2に従う種々の処理(例えば、画像の表示など)を実行する。

0050

以上のように構成されるデータ伝送装置1は、送信装置10によって、データ信号DATA_Tを出力する期間に所定のクロックCLKに基づいてデータ信号DATA_Tをシリアルデータ信号SDATAとして出力する一方で、同期信号SYNC_Tを出力する期間に逓倍クロックCLK_MUL1に基づいて同期信号SYNC_Tを生成し、該信号をシリアルデータ信号SDATAとして出力する。また、データ伝送装置1は、受信装置20によって、所定のクロックCLKに基づいて、シリアルデータ信号SDATAから、データ信号DATA_R2を検出するとともに、逓倍クロックCLK_MUL2に基づいて、シリアルデータ信号SDATAから同期信号SYNC_R(1)乃至SYNC_R(m)を検出する。

0051

これにより、データ伝送装置1は、一つの信号であるシリアルデータ信号SDATAに、それぞれ異なる周波数のクロックを用いて複数の信号を重畳するとともに、該異なる周波数のクロックによって該重畳した信号のそれぞれを検出することができるため、プリアンブルを使用することなく、シリアル伝送方式によって複数種類のデータを伝送するとともに、複数種類のデータを受信することができるようになる。

0052

図2は、本発明の一実施形態に係る出力制御部の一例を示す図である。本実施形態に係る出力制御部110は、例えば、カウンタ1101と、デコーダ1102及び1103とを含んで構成される。

0053

カウンタ1101は、外部から供給される所定のクロックCLKの交番回数をカウントする。カウンタ1101は、所定のクロックCLKの交番回数のカウント結果をデコーダ1102及び1103に出力する。

0054

デコーダ1102は、カウンタ1101から出力される所定のクロックCLKのカウント結果に基づいて、所定のクロックCLKが示す所定のタイミングがデータ信号出力期間であるか否かを判断する。デコーダ1102は、所定のクロックCLKが示す所定のタイミングがデータ信号出力期間であると判断する場合、アサート信号ASSERTの状態を“1”として、該信号を論理積回路111に出力する。一方、デコーダ1102は、所定のクロックCLKが示す所定のタイミングがデータ信号出力期間でないと判断する場合、アサート信号ASSERTの状態を“0”として、該信号を論理積回路111に出力する。

0055

デコーダ1103は、カウンタ1101から出力される所定のクロックCLKのカウント結果に基づいて、所定のクロックCLKが示す所定のタイミングが同期信号出力期間であるか否かを判断する。デコーダ1103は、所定のクロックCLKが示す所定のタイミングが同期信号出力期間であると判断する場合、選択信号SELの状態を“1”として、該信号を同期信号生成部13及び選択回路14に出力する。一方、デコーダ1103は、所定のクロックCLKが示す所定のタイミングが同期信号出力期間でないと判断する場合は、選択信号SELの状態を“0”として、該信号を同期信号生成部13及び選択回路14に出力する。

0056

図3は、本発明の一実施形態に係る同期信号生成部の一例を示す図である。本実施形態に係る同期信号生成部13は、例えば、カウンタ131と、複数のパターン生成回路132(1)乃至132(m)と、選択回路133とを含んで構成される。

0057

カウンタ131は、選択信号SELに従って、逓倍回路12から出力される逓倍クロックCLK_MUL1の交番回数を所定の回数だけカウントして、該クロックを所定のクロック数だけ複数のパターン生成回路132(1)乃至132(m)に出力する。具体的には、カウンタ131は、選択信号SELの状態が“1”である場合、逓倍クロックCLK_MUL1の交番回数をカウントして、該クロックを所定のクロック数だけ複数のパターン生成回路132(1)乃至132(m)に出力する。一方、カウンタ131は、選択信号SELの状態が“0”である場合、逓倍クロックCLK_MUL1のカウント及び該クロックの出力を停止する。

0058

パターン生成回路132(1)乃至132(m)は、カウンタ131から出力される逓倍クロックCLK_MUL1の交番回数のカウント結果が所定の値になった場合、それぞれ対応するパターンを有する信号を生成し、該信号を選択回路133の入力端子A0乃至Amに出力する。

0059

選択回路133は、例えばマルチプレクサであるが、これに限られず、データセレクタや信号切替器などであっても良い。選択回路133は、外部から供給されるパターン選択信号PAT_SELに従って、複数のパターン生成回路132(1)乃至132(m)から出力される信号のうち、いずれか一つを選択し、該選択結果を同期信号SYNC_Tとして選択回路14に出力する。

0060

図4は、本発明の一実施形態に係る同期信号生成部の他の例を示す図である。本実施形態に係る同期信号生成部13Aは、複数のパターン生成回路132A(1)乃至132A(m)と、選択回路133とを含んで構成される。なお、選択回路133に関しては、同期信号生成部13のものと同じであるため、その説明を省略する。

0061

パターン生成回路132A(1)乃至132A(m)は、選択信号SELの状態に従って、逓倍クロックCLK_MUL1に基づいて、それぞれ対応するパターンを有する信号を生成し、該信号を選択回路133に出力する。具体的には、パターン生成回路132A(1)乃至132A(m)は、選択信号SELの状態が“1”である場合、逓倍クロックCLK_MUL1に基づいて、それぞれ対応するパターンを有する信号を生成し、該信号を選択回路133に出力する。一方、パターン生成回路132A(1)乃至132A(m)は、選択信号SELの状態が“0”である場合、対応するパターンを有する信号の生成を停止する。

0062

図5は、本発明の一実施形態に係る送信装置の構成の他の例を示す図である。本実施形態に係る送信装置10Aは、データ信号DATA_Tが出力される期間と、同期信号SYNC_Tが出力される期間とがそれぞれ同じ時間に重複しない場合に対応するものであり、送信装置10の構成をより簡素化したものである。本実施形態に係る送信装置10Aは、データ信号制御部11Aと、逓倍回路12と、同期信号生成部13と、論理和回路15とを含んで構成される。なお、逓倍回路12及び同期信号生成部13に関しては、送信装置10のものと同じであるため、その説明を省略する。

0063

出力制御部110Aは、外部から供給される所定のクロックCLKに基づいて、所定のクロックCLKが示す所定のタイミングがデータ信号出力期間又は同期信号出力期間のいずれを出力する期間であるかを判断し、該判断結果を選択信号SELとして、論理否定回路112及び同期信号生成部13に出力する。具体的には、出力制御部110は、所定のクロックCLKが示す所定のタイミングがデータ信号出力期間であると判断する場合、選択信号SELの状態を“0”とする信号を論理否定回路112及び同期信号生成部13に出力する。一方、出力制御部110Aは、所定のクロックCLKが示す所定のタイミングが同期信号出力期間であると判断する場合、選択信号SELの状態を“1”とする信号を論理否定回路112及び同期信号生成部13に出力する。なお、出力制御部110Aは、論理積回路111と、後述する論理否定回路112とともに、データ信号制御部11Aを構成する。

0064

論理否定回路112は、出力制御部110Aから出力される選択信号SELに対して論理否定を行い、該論理否定の結果を論理積回路111に出力する。論理積回路111は、外部から供給されるデータ信号DATA_Tと、論理否定回路112から出力される選択信号SELの論理否定とに対して論理積を行い、該論理積の結果をデータ信号DATA_T2として、論理和回路15に出力する。

0065

論理和回路15は、データ信号制御部11Aから出力されるデータ信号DATA_T2と、同期信号生成部13から出力される同期信号SYNC_Tとに対して論理和を行い、該論理和の結果をシリアルデータ信号SDATAとして受信装置20に出力する。

0066

以上のように構成される送信装置10Aは、送信装置10に対して、選択回路14の代わりに論理和回路15を使用していることによって、データ信号出力期間と、同期信号出力期間とがそれぞれ同じ時間に重複しない場合に限り、より簡素な回路構成で、送信装置10と同様にシリアルデータ信号SDATAを生成することができる。

0067

図6は、本発明の一実施形態に係る同期信号検出部の構成の一例を示す図である。本実施形態に係る同期信号検出部22は、デシリアライザ221と、複数のパターン検出回路222(1)乃至222(m)と、遅延回路223(1)乃至223(m)、225及び226と、論理和回路224と、論理否定回路227と、論理積回路228とを含んで構成される。

0068

デシリアライザ221は、シリアルデータ信号SDATAをシリアル信号からパラレル信号に変換する。具体的には、デシリアライザ221は、逓倍回路21から出力される逓倍クロックCLK_MUL2に基づいて、送信装置10から送信されるシリアルデータ信号SDATAをラッチして、該ラッチした信号をシリアル信号からパラレル信号に変換し、該変換結果をパラレルデータ信号PDATAとして複数のパターン検出回路222(1)乃至222(m)に出力する。

0069

複数のパターン検出回路222(1)乃至222(m)は、それぞれ、パラレルデータ信号PDATAが自身に対応する所定のパターンを含んでいるか否かを判断する。各パターン検出回路222は、パラレルデータ信号PDATAが自身に対応する所定のパターンを含んでいると判断する場合、デコード信号DECODEの状態を“1”として、該信号を論理和回路224と、対応する遅延回路223とに出力する。一方、パターン検出回路222は、パラレルデータ信号PDATAが自身に対応する所定のパターンを含んでいないと判断する場合、デコード信号DECODEの状態を“0”として、該信号を論理和回路224と、対応する遅延回路223とに出力する。

0070

遅延回路223は、対応するパターン検出回路222から出力されるデコード信号DECODEに対して、所定のクロックCLK及び逓倍クロックCLK_MUL2に基づく遅延時間を与えるとともに、状態が“1”となる期間を引き伸ばし、該処理の結果を同期信号SYNC_Rとして出力部23に出力する。

0071

論理和回路224は、複数のパターン検出回路222(1)乃至222(m)から出力されるデコード信号DECODE(1)乃至DECODE(m)に対して論理和を行い、該論理和の結果をマスク信号ASK1として、遅延回路225に出力する。

0072

遅延回路225は、論理和回路224から出力されるマスク信号MASK1に対して、所定のクロックCLK及び逓倍クロックCLK_MUL2に基づく遅延時間を与えるとともに、状態が“1”となる期間を引き伸ばし、該処理の結果をマスク信号MASK2として論理否定回路227に出力する。

0073

遅延回路226は、送信装置10から送信されるシリアルデータ信号SDATAに対して、所定のクロック及び逓倍クロックCLK_MUL2に基づく遅延時間を与え、それをデータ信号DATA_R1として論理積回路228に出力する。

0074

論理否定回路227は、遅延回路225から出力されるマスク信号MASK2に対して論理否定を行い、該論理否定の結果を論理積回路228に出力する。論理積回路228は、遅延回路226から出力されるデータ信号DATA_R1と論理否定回路227から出力されるマスク信号MASK2の論理否定とに対して論理積を行い、該論理積の結果をデータ信号DATA_R2として、該信号を出力部23に出力する。

0075

図7は、本発明の一実施形態に係る同期信号検出部における遅延回路の構成の一例を示す図である。同図に示すように、本実施形態に係る遅延回路223は、順序回路2231及び2233と、論理和回路2232とを含んで構成される。

0076

順序回路2231は、例えば、D型フリップフロップである。順序回路2231は、クロック端子CKに入力される逓倍クロックCLK_MUL2に基づいて、データ入力端子Dに入力されるデコード信号DECODEをデータ出力端子Qから論理和回路2232に出力する。

0077

論理和回路2232は、パターン検出回路222から出力されるデコード信号DECODEと、順序回路2231から出力される信号とに対して論理和を行い、該論理和の結果を順序回路2233に出力する。

0078

順序回路2233は、例えば、D型フリップフロップである。順序回路2233は、クロック端子CKに入力される所定のクロックCLKに基づいて、データ入力端子Dに入力される論理和回路2232からの出力をデータ出力端子Qから同期信号SYNC_Rとして出力部23に出力する。

0079

図8は、本発明の一実施形態に係る同期信号検出部における遅延回路の構成の一例を示す図である。同図に示すように、本実施形態に係る遅延回路225は、順序回路2251及び2253と、論理和回路2252及び2254とを含んで構成される。

0080

順序回路2251は、例えばD型フリップフロップである。順序回路2251は、クロック端子CKに入力される逓倍クロックCLK_MUL2に基づいて、論理和回路224からデータ入力端子Dに入力されるマスク信号MASK1をデータ出力端子Qから論理和回路2252に出力する。

0081

論理和回路2252は、論理和回路224から出力されるマスク信号MASK1と、順序回路2251から出力される信号とに対して論理和を行い、該論理和の結果を順序回路2253及び論理和回路2254に出力する。

0082

順序回路2253は、例えばD型フリップフロップである。順序回路2253は、クロック端子CKに入力される所定のクロックCLKに基づいて、論理和回路2252から出力される信号をデータ出力端子Qから論理和回路2254に出力する。

0083

論理和回路2254は、論理和回路2252から出力される信号と、順序回路2253から出力される信号とに対して論理和を行い、該論理和の結果をマスク信号MASK2として出力制御回路227に出力する。

0084

図9は、本発明の一実施形態に係る同期信号検出部における遅延回路の構成の一例を示す図である。同図に示すように、本実施形態に係る遅延回路226は、順序回路2261乃至2263を含んで構成される。

0085

順序回路2261乃至2263は、D型フリップフロップである。D型フリップフロップは、クロック端子CKに入力されるクロックに基づいて、データ入力端子Dに入力される信号をデータ出力端子Qから出力する。具体的には、順序回路2261は、逓倍クロックCLK_MUL2に基づいて、送信装置10から出力されるシリアルデータ信号SDATAを順序回路2262に出力する。順序回路2262は、逓倍クロックCLK_MUL2に基づいて、順序回路2261から出力される信号を順序回路2263に出力する。順序回路2263は、所定のクロックCLKに基づいて、順序回路2262から出力される信号をデータ信号DATA_R2として該信号を出力部23に出力する。

0086

図10は、本発明の一実施形態に係る送信装置の動作を示すフローチャートである。同図に示すように、送信装置10は、まず、外部から供給されるデータ信号DATA_T及び所定のクロックCLKを受信する(S1001)。

0087

次に、送信装置10は、所定のクロックCLKが示す所定のタイミングが同期信号出力期間であるか否かを判断する(S1002)。送信装置10は、所定のクロックCLKが示す所定のタイミングが同期信号出力期間であると判断する場合(S1002のYes)、逓倍クロックCLK_MUL1に基づいて、同期信号SYNC_Tを生成し(S1003)、該生成した同期信号SYNC_Tをシリアルデータ信号SDATAとして選択する(S1004)。

0088

一方、送信装置10は、所定のクロックCLKが示す所定のタイミングが同期信号出力期間でないと判断する場合(S1002のNo)、所定のクロックCLKに基づいて、データ信号DATA_Tをラッチし(S1005)、該ラッチしたデータ信号DATA_Tをシリアルデータ信号SDATAとして選択する(S1006)。

0089

送信装置10は、ステップS1004の処理又はステップS1006の処理で選択したシリアルデータ信号SDATA(すなわち、同期信号SYNC_T又はデータ信号DATA_T)を受信装置20に出力し(S1007)、その動作を終了する。

0090

上述したように、本実施形態に係る送信装置10は、データ信号出力期間に所定のクロックCLKに基づいてデータ信号DATA_Tをシリアルデータ信号SDATAとして出力する一方で、同期信号出力期間に逓倍クロックCLK_MUL1に基づいて同期信号SYNC_Tを生成し、該信号をシリアルデータ信号SDATAとして出力する。これにより、送信装置10は、1つの信号であるシリアルデータ信号SDATAにそれぞれ異なる周波数のクロックを用いて複数の信号を重畳することができるため、プリアンブルを使用することなく、シリアル伝送方式によって複数種類のデータを伝送することができるようになる。

0091

図11は、本発明の一実施形態に係る受信装置の動作を示すフローチャートである。同図に示すように、受信装置20は、まず、送信装置10から出力されるシリアルデータ信号SDATAを受信する(S1101)。受信装置20は、所定のクロックCLKによってシリアルデータ信号SDATAをラッチすることによって、データ信号DATA_R2を生成し出力する(S1102)。

0092

次に、受信装置20は、逓倍クロックCLK_MUL2によって、シリアルデータ信号SDATAをラッチする(S1103)。受信装置20は、逓倍クロックCLK_MUL2でラッチした信号が所定のパターンを含むか否かを判断する(S1104)。受信装置20は、逓倍クロックCLK_MUL2によってラッチした信号が所定のパターンを含むと判断する場合(S1104のYes)、該所定のパターンに基づいて、同期信号SYNC_Rを生成及び出力し(S1105)、該同期信号SYNC_Rに基づいてマスク信号MASK2を生成し(S1106)、該マスク信号MASK2に基づいて、データ信号DATA_R2の出力を停止する(S1107)。

0093

一方、受信装置20は、逓倍クロックCLK_MUL2によってラッチした信号が所定のパターンを含まないと判断する場合(S1104のNo)、その動作を終了する。

0094

上述したように、本実施形態に係る受信装置20は、所定のクロックCLKに基づいて、シリアルデータ信号SDATAから、データ信号DATA_R2を検出するとともに、逓倍クロックCLK_MUL2に基づいて、シリアルデータ信号SDATAから同期信号SYNC_Rを検出する。これにより、受信装置20は、複数の信号が重畳されたシリアルデータ信号SDATAから、異なる周波数のクロックによって重畳された信号のそれぞれを検出することができるため、プリアンブルを使用することなく、シリアル伝送方式によって伝送された複数種類のデータを受信することができるようになる。

0095

図12は、本発明の一実施形態に係る送信装置及び受信装置における各種の信号のタイミングチャートである。同図において、逓倍クロックCLK_MUL1の周波数は、所定のクロックCLKの周波数の2倍であるものとする。また、同図において、所定のクロックCLKが交番するタイミングを時刻t1201乃至t1213と定義する。また、時刻t1207以降で最初に逓倍クロックCLK_MUL1が交番する時刻を時刻t1207’と、時刻t1208以降で最初に逓倍クロックCLK_MUL1が交番する時刻を時刻t1208’と定義する。

0096

まず、送信装置10の動作について説明する。データ信号制御部11は、上述したように、所定のクロックCLKが示す所定のタイミングがデータ信号出力期間であるか、同期信号出力期間であるか判断し、該判断結果を選択信号SELとして出力する。時刻t1201乃至t1207で、データ信号制御部11は、所定のクロックCLKが示す所定のタイミングがデータ信号DATA_Tを出力する期間であると判断し、データ信号DATA_Tをデータ信号DATA_T2として出力するとともに、選択信号SELの状態を“0”として該信号を出力する。時刻t1201乃至t1207で、同期信号生成部13は、選択信号SELの状態“0”に基づいて、同期信号SYNC_Tの生成及び出力を停止する。時刻t1201乃至時刻t1207で、選択回路14は、選択信号SELの状態“0”に基づいて、データ信号制御部11から出力されるデータ信号DATA_T2をシリアルデータ信号SDATAとして受信装置20に出力する。

0097

時刻t1207乃至t1209で、データ信号制御部11は、所定のクロックCLKが同期信号出力期間であると判断し、データ信号DATA_T2の出力を停止するとともに、選択信号SELの状態を“1”として該信号を出力する。時刻t1207乃至t1209で、同期信号生成部13は、選択信号SELの状態“1”に基づいて、同期信号SYNC_Tを生成する。ここで、同期信号生成部13は、逓倍クロックCLK_MUL1及び受信装置20の逓倍クロックCLK_MUL2によって判別できる一方で、所定のクロックCLKでは判別できない所定のパターンを有するように、同期信号SYNC_Tを生成する。本例では、同期信号生成部13は、それぞれ、時刻t1207で“1”を、時刻t1207’で“0”を、時刻t1208で“1”を、時刻t1208’で“0”をとるように(すなわち、パターン“1010”をとるように)同期信号SYNC_Tを生成する。時刻t1207乃至時刻t1209で、選択回路14は、選択信号SELの状態“1”に基づいて、同期信号生成部13から出力される同期信号SYNC_Tをシリアルデータ信号SDATAとして受信装置20に出力する。

0098

さらに、データ信号制御部11は、時刻t1209乃至t1213で、所定のクロックCLKが示す所定のタイミングがデータ信号出力期間であると判断し、データ信号DATA_T2を再び出力するとともに、選択信号SELの状態を“0”として該信号を出力する。時刻t1209乃至t1213で、同期信号生成部13は、選択信号SELの状態“0”に基づいて、同期信号SYNC_Tの生成及び出力を停止する。時刻t1209乃至t1213で、選択回路14は、選択信号SELの状態“0”に基づいて、データ信号制御部11から出力されるデータ信号DATA_T2をシリアルデータ信号SDATAとして受信装置20に出力する。

0099

次に受信装置20の動作について説明する。時刻t1201乃至t1207で、同期信号検出部22は、送信装置10から出力されるシリアルデータ信号SDATAから、所定のパターンを検出しない。同期信号検出部22は、シリアルデータ信号SDATAを所定のクロックCLKの2クロック分遅延させ、該遅延させた信号をデータ信号DATA_R2として、出力部23に出力する。

0100

時刻t1207乃至t1209で、同期信号検出部22は、シリアルデータ信号SDATAから逓倍クロックCLK_MUL2によって所定のパターン(本例では、“1010”)を検出する。この際、同期信号検出部22は、パターン検出回路222(1)乃至222(m)によって所定のパターンを受け、所定のパターンに対応するパターン検出回路222によって所定のパターンを検出し、デコード信号DECODEを生成する(図6を参照)。そして、同期信号検出部22は、パターン検出回路222によってデコード信号DECODEの状態を“1”として、遅延回路223によって該信号を所定のクロックCLKの3クロック分遅延させ、該遅延させた信号を同期信号SYNC_Rとして出力部23に出力する。また、同期信号検出部22は、同期信号SYNC_Rを出力している間、データ信号DATA_R2の出力を停止する。

0101

時刻t1209乃至t1213で、同期信号検出部22は、シリアルデータ信号SDATAから、所定のパターンを検出しない。同期信号検出部22は、シリアルデータ信号SDATAを所定のクロックCLKの2クロック分遅延させ、該遅延させた信号をデータ信号DATA_R2として、出力部23に出力する。

0102

上述したように、本実施形態に係るデータ伝送装置1は、送信装置10によって、データ信号DATA_Tを出力する期間に所定のクロックCLKに基づいてデータ信号DATA_Tをシリアルデータ信号SDATAとして出力する一方で、同期信号SYNC_Tを出力する期間に逓倍クロックCLK_MUL1に基づいて同期信号SYNC_Tを生成し、該信号をシリアルデータ信号SDATAとして出力する。また、データ伝送装置1は、受信装置20によって、所定のクロックCLKに基づいて、シリアルデータ信号SDATAから、データ信号DATA_R2を検出するとともに、逓倍クロックCLK_MUL2に基づいて、シリアルデータ信号SDATAから同期信号SYNC_Rを検出する。

0103

これにより、データ伝送装置1は、一つの信号であるシリアルデータ信号SDATAに、それぞれ異なる周波数のクロックを用いて複数の信号を重畳するとともに、該異なる周波数のクロックによって該重畳した信号のそれぞれを検出することができるため、プリアンブルを使用することなく、シリアル伝送方式によって複数種類のデータを伝送するとともに、シリアル伝送方式によって伝送された複数種類のデータを受信することができるようになる。

0104

上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。

0105

例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。

0106

また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ技術的事項)を適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。

0107

本発明は、データの伝送を行う送信装置及び/又は受信装置を備える機器の分野に広く利用することができる。

0108

1…データ伝送装置
10…送信装置
11…データ信号制御部
110…出力制御部
1101…カウンタ
1102,1103…デコーダ
111…論理積回路
112…論理否定回路
12…逓倍回路
13…同期信号生成部
131…カウンタ
132…パターン生成回路
133…選択回路
14…選択回路
15…論理和回路
20…受信装置
21…逓倍回路
22…同期信号検出部
221…デシリアライザ
222…パターン検出回路
223,225,226…遅延回路
2231,2233,2251,2253,2261,2262,2263…順序回路
2232,2252,2254…論理和回路
224…論理和回路
227…論理否定回路
228…論理積回路
23…出力部

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