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図面 (14)

課題

解決手段

例えば、パワートランジスタQ3のソースおよびダイオードD4のカソードとして機能し、かつ、パワートランジスタQ4のドレインおよびダイオードD3のアノードとして機能する配線L5を設けている。すなわち、パワートランジスタと、このパワートランジスタと直列接続されたダイオードとを同一の半導体チップに形成し、かつ、パワートランジスタのドレインとして機能する配線とダイオードのアノードとして機能する配線とを共有化している。これにより、互いに直列接続されたパワートランジスタとダイオードとの間の寄生インダクタンスを低減することができる。

概要

背景

特開2014−110311号公報(特許文献1)には、3相インバータに関する技術が記載されており、個々のアームを構成するパワートランジスタとこのパワートランジスタと逆並列接続されるフリーホイールダイオードとを同一の半導体チップに形成する技術が記載されている。

概要

スイッチング波形リンギングを抑制する。例えば、パワートランジスタQ3のソースおよびダイオードD4のカソードとして機能し、かつ、パワートランジスタQ4のドレインおよびダイオードD3のアノードとして機能する配線L5を設けている。すなわち、パワートランジスタと、このパワートランジスタと直列接続されたダイオードとを同一の半導体チップに形成し、かつ、パワートランジスタのドレインとして機能する配線とダイオードのアノードとして機能する配線とを共有化している。これにより、互いに直列接続されたパワートランジスタとダイオードとの間の寄生インダクタンスを低減することができる。

目的

このことから、半導体基板1Sとチャネル層CHとの間に格子緩和を目的とした

効果

実績

技術文献被引用数
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牽制数
0件

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請求項1

第1パワートランジスタと、前記第1パワートランジスタと逆並列接続された第1ダイオードと、前記第1パワートランジスタと直列接続された第2ダイオードと、前記第1ダイオードと直列接続され、かつ、前記第2ダイオードと逆並列接続された第2パワートランジスタと、が形成された半導体チップを備え、前記第1パワートランジスタは、平面視において、互いに離間して配置された第1ドレインおよび第1ソースと、前記第1ドレインと前記第1ソースとの間を流れる電流オンオフを制御する第1ゲート電極と、を有し、前記第2パワートランジスタは、平面視において、互いに離間して配置された第2ドレインおよび第2ソースと、前記第2ドレインと前記第2ソースとの間を流れる電流のオン/オフを制御する第2ゲート電極と、を有し、前記第1ダイオードは、前記第1ドレインと電気的に接続された第1カソードと、前記第1ソースおよび前記第2ドレインと電気的に接続された第1アノードと、を有し、前記第2ダイオードは、前記第1ソースおよび前記第2ドレインと電気的に接続された第2カソードと、前記第2ソースと電気的に接続された第2アノードと、を有する、半導体装置

請求項2

請求項1に記載の半導体装置において、前記半導体チップは、前記第1パワートランジスタの前記第1ドレインおよび前記第1ダイオードの前記第1カソードとして機能する第1配線と、前記第1パワートランジスタの前記第1ソースおよび前記第2ダイオードの前記第2カソードとして機能し、かつ、前記第2パワートランジスタの前記第2ドレインおよび前記第1ダイオードの前記第1アノードとして機能する第2配線と、前記第2パワートランジスタの前記第2ソースおよび前記第2ダイオードの前記第2アノードとして機能する第3配線と、を有する、半導体装置。

請求項3

請求項2に記載の半導体装置において、前記第1パワートランジスタと前記第1ダイオードとは、第1方向に並んで配置され、前記第2ダイオードと前記第2パワートランジスタとは、前記第1方向に並んで配置され、前記第1パワートランジスタと前記第2ダイオードとは、前記第1方向と交差する第2方向に並んで配置され、前記第1ダイオードと前記第2パワートランジスタとは、前記第2方向に並んで配置され、前記第1配線乃至前記第3配線は、互いに離間して、それぞれ前記第1方向に延在している、半導体装置。

請求項4

請求項2に記載の半導体装置において、前記第1配線乃至前記第3配線は、互いに離間して、それぞれ第1方向に延在し、前記第1パワートランジスタおよび前記第2パワートランジスタのそれぞれは、互いに並列接続された複数の単位トランジスタから構成され、前記複数の単位トランジスタのそれぞれは、平面視において、互いに離間して前記第1方向と交差する第2方向に延在するドレイン電極およびソース電極を含み、前記第1パワートランジスタを構成する複数の単位トランジスタのそれぞれのドレイン電極は、前記第1ドレインとして機能する前記第1配線と電気的に接続され、前記第1パワートランジスタを構成する複数の単位トランジスタのそれぞれのソース電極は、前記第1ソースとして機能する前記第2配線と電気的に接続され、前記第2パワートランジスタを構成する複数の単位トランジスタのそれぞれのドレイン電極は、前記第2ドレインとして機能する前記第2配線と電気的に接続され、前記第2パワートランジスタを構成する複数の単位トランジスタのそれぞれのソース電極は、前記第2ソースとして機能する前記第3配線と電気的に接続されている、半導体装置。

請求項5

請求項4に記載の半導体装置において、前記半導体チップは、電子走行層と前記電子走行層上に形成された電子供給層とを含み、前記電子走行層と前記電子供給層との界面に井戸型ポテンシャルが形成され、前記複数の単位トランジスタのそれぞれの前記ドレイン電極および前記ソース電極は、前記電子供給層上に、互いに離間して形成されている、半導体装置。

請求項6

請求項5に記載の半導体装置において、前記電子走行層および前記電子供給層は、窒化物半導体層から形成されている、半導体装置。

請求項7

請求項2に記載の半導体装置において、前記第1配線乃至前記第3配線は、互いに離間して、それぞれ第1方向に延在し、前記第1ダイオードおよび前記第2ダイオードのそれぞれは、互いに並列接続された複数の単位ダイオードから構成され、前記複数の単位ダイオードのそれぞれは、平面視において、互いに離間して前記第1方向と交差する第2方向に延在するアノード電極およびカソード電極からなり、前記第1ダイオードを構成する複数の単位ダイオードのそれぞれのカソード電極は、前記第1カソードとして機能する前記第1配線と電気的に接続され、前記第1ダイオードを構成する複数の単位ダイオードのそれぞれのアノード電極は、前記第1アノードとして機能する前記第2配線と電気的に接続され、前記第2ダイオードを構成する複数の単位ダイオードのそれぞれのカソード電極は、前記第2カソードとして機能する前記第2配線と電気的に接続され、前記第2ダイオードを構成する複数の単位ダイオードのそれぞれのアノード電極は、前記第2アノードとして機能する前記第3配線と電気的に接続されている、半導体装置。

請求項8

請求項7に記載の半導体装置において、前記半導体チップは、電子走行層と前記電子走行層上に形成された電子供給層とを含み、前記電子走行層と前記電子供給層との界面に井戸型ポテンシャルが形成され、前記複数の単位ダイオードのそれぞれの前記アノード電極および前記カソード電極は、前記電子供給層上に、互いに離間して形成され、前記電子走行層と前記電子供給層のいずれともショットキー接合するショットキー接合部が形成されている、半導体装置。

請求項9

請求項2に記載の半導体装置において、前記半導体チップには、前記第1パワートランジスタ乃至前記第2パワートランジスタと前記第1ダイオード乃至前記第2ダイオードと前記第1配線乃至前記第3配線とからなるユニットが複数形成されている、半導体装置。

請求項10

請求項9に記載の半導体装置において、前記半導体チップには、一対の前記ユニットが形成され、一対の前記ユニットは、フルブリッジ回路の構成要素となる、半導体装置。

請求項11

請求項2に記載の半導体装置において、前記第1配線に対して多点ボンディングされた第1ワイヤと、前記第2配線に対して多点ボンディングされた第2ワイヤと、前記第3配線に対して多点ボンディングされた第3ワイヤと、を有する、半導体装置。

請求項12

請求項2に記載の半導体装置において、前記第1配線乃至前記第3配線は、絶縁膜から露出しながら、互いに離間して、それぞれ第1方向に延在し、前記第1配線上から前記絶縁膜上にわたって配置されながら前記第1方向に延在し、かつ、前記第1配線と電気的に接続された第1導電性部材と、前記第2配線上から前記絶縁膜上にわたって配置されながら前記第1方向に延在し、かつ、前記第2配線と電気的に接続された第2導電性部材と、前記第3配線上から前記絶縁膜上にわたって配置されながら前記第1方向に延在し、かつ、前記第3配線と電気的に接続された第3導電性部材と、を有する、半導体装置。

請求項13

請求項12に記載の半導体装置において、前記第1導電性部材は、前記第1配線に対して多点ボンディングされ、前記第2導電性部材は、前記第2配線に対して多点ボンディングされ、前記第3導電性部材は、前記第3配線に対して多点ボンディングされている、半導体装置。

請求項14

基板と、前記基板の表面に搭載された第1半導体チップと、前記基板の前記表面とは反対側の裏面に搭載された第2半導体チップと、を備え、前記第1半導体チップには、第1パワートランジスタと、前記第1パワートランジスタと直列接続された第2ダイオードと、が形成され、前記第2半導体チップには、第2パワートランジスタと、前記第2パワートランジスタと直列接続された第1ダイオードと、が形成され、前記第1パワートランジスタは、平面視において、互いに離間して配置された第1ドレインおよび第1ソースと、前記第1ドレインと前記第1ソースとの間を流れる電流のオン/オフを制御する第1ゲート電極と、を有し、前記第2パワートランジスタは、平面視において、互いに離間して配置された第2ドレインおよび第2ソースと、前記第2ドレインと前記第2ソースとの間を流れる電流のオン/オフを制御する第2ゲート電極と、を有し、前記第1ダイオードは、前記第1ドレインと電気的に接続された第1カソードと、前記第1ソースおよび前記第2ドレインと電気的に接続された第1アノードと、を有し、前記第2ダイオードは、前記第1ソースおよび前記第2ドレインと電気的に接続された第2カソードと、前記第2ソースと電気的に接続された第2アノードと、を有する、半導体装置であって、前記第1半導体チップは、前記第1パワートランジスタの前記第1ドレインとして機能する第1配線と、前記第1パワートランジスタの前記第1ソースおよび前記第2ダイオードの前記第2カソードとして機能する第2配線と、前記第2ダイオードの前記第2アノードとして機能する第3配線と、を有し、前記第2半導体チップは、前記第1ダイオードの前記第1カソードとして機能する第4配線と、前記第1ダイオードの前記第1アノードおよび前記第2パワートランジスタの前記第2ドレインとして機能する第5配線と、前記第2パワートランジスタの前記第2ソースとして機能する第6配線と、を有し、前記第1配線と前記第4配線とは、前記基板を貫通する第1貫通電極で電気的に接続され、前記第2配線と前記第5配線とは、前記基板を貫通する第2貫通電極で電気的に接続され、前記第3配線と前記第6配線とは、前記基板を貫通する第3貫通電極で電気的に接続されている、半導体装置。

請求項15

請求項14に記載の半導体装置において、前記第1半導体チップに形成されている前記第1パワートランジスタと前記第2ダイオードとは、第1方向に並んで配置され、前記第2半導体チップに形成されている前記第1ダイオードと前記第2パワートランジスタとは、前記第1方向に並んで配置され、前記第1半導体チップに形成されている前記第1配線乃至前記第3配線は、それぞれ前記第1方向と交差する第2方向に延在し、前記第2半導体チップに形成されている前記第4配線乃至前記第6配線は、それぞれ前記第2方向に延在している、半導体装置。

技術分野

0001

本発明は、半導体装置に関し、例えば、パワートランジスタを含む半導体装置に適用して有効な技術に関する。

背景技術

0002

特開2014−110311号公報(特許文献1)には、3相インバータに関する技術が記載されており、個々のアームを構成するパワートランジスタとこのパワートランジスタと逆並列接続されるフリーホイールダイオードとを同一の半導体チップに形成する技術が記載されている。

先行技術

0003

特開2014−110311号公報

発明が解決しようとする課題

0004

3相インバータ回路では、スイッチング時における電流転流電流経路切り替え)が1つのアームを構成するパワートランジスタとフリーホイールダイオードの間で生じる。このことから、1つのアームを構成するパワートランジスタとフリーホイールダイオードとを同一の半導体チップに形成することが考えられる。この場合、パワートランジスタとフリーホイールダイオードとの間の寄生インダクタンスを小さくすることができるため、寄生インダクタンスに起因するスイッチング波形リンギングを抑制することができ、これによって、高速スイッチング動作を実現することができる。

0005

ところが、フルブリッジ回路ハーフブリッジ回路では、3相インバータ回路とは異なり、上アーム(ハイサイド側)のダイオードと下アーム(ローサイド側)のパワートランジスタとの間で、スイッチング時における電流の転流が生じる。したがって、1つのアームを構成するパワートランジスタとこのパワートランジスタと逆並列接続されたフリーホイールダイオードとを同一の半導体チップに形成して寄生インダクタンスを低減する構成をフルブリッジ回路やハーフブリッジ回路に適用しても、スイッチング波形のリンギングを抑制する効果は期待できない。つまり、フルブリッジ回路やハーフブリッジ回路においては、寄生インダクタンスに起因するスイッチング波形のリンギングを抑制するためには、3相インバータ回路とは異なる新たな工夫が必要とされる。

0006

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

0007

一実施の形態における半導体装置は、パワートランジスタと、このパワートランジスタと直列接続されたダイオードとを同一の半導体チップに有する。さらに言えば、一実施の形態における半導体装置は、上アームを構成するパワートランジスタおよびダイオードと、下アームを構成するパワートランジスタおよびダイオードとが、同一の半導体チップに形成されている。

発明の効果

0008

一実施の形態によれば、スイッチング波形のリンギングを抑制することができ、この結果、高速スイッチング動作による性能向上を図ることができる。

図面の簡単な説明

0009

実施の形態1におけるフルブリッジ回路の構成を示す回路図である。
実施の形態1におけるフルブリッジ回路を示す回路図である。
実施の形態1における半導体チップのレイアウト構成を示す平面図である。
実施の形態1における半導体チップのレイアウト構成を示す平面図である。
実施の形態1における半導体チップの実装構成を示す平面図である。
図5のA−A線で切断した断面図である。
実施の形態1におけるパワートランジスタのデバイス構造を示す断面図である。
実施の形態1におけるダイオードのデバイス構造を示す断面図である。
変形例における半導体チップの実装構成を示す平面図である。
図9のA−A線で切断した断面図である。
実施の形態2における半導体チップのレイアウト構成を示す平面図である。
実施の形態2における半導体チップのレイアウト構成を示す平面図である。
(b)は、実施の形態2における半導体装置の構成を示す断面図であり、(a)は、(b)の左側側面に対応した側面図であり、(c)は、(b)の右側側面に対応した側面図である。

実施例

0010

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

0011

また、以下の実施の形態において、要素の数等(個数数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

0012

さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

0013

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

0014

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

0015

(実施の形態1)
<フルブリッジ回路の構成>
本実施の形態1では、例えば、インバータやDC−DCコンバータなどに使用されるスイッチング電源に着目し、特に、フルブリッジ回路やハーフブリッジ回路から構成されるスイッチング電源について説明する。以下では、本実施の形態1における技術的思想をフルブリッジ回路に適用する例について説明するが、これに限らず、本実施の形態1における技術的思想は、ハーフブリッジ回路にも適用可能である。フルブリッジ回路やハーフブリッジ回路は、例えば、直流から交流を生成する回路(インバータ回路)に使用される。

0016

図1は、本実施の形態1におけるフルブリッジ回路の構成を示す回路図である。図1において、本実施の形態1におけるフルブリッジ回路は、直流電源Eと電気的に接続されており、2つのハーフブリッジ回路を備えている。そして、2つのハーフブリッジ回路は、互いに並列接続され、かつ、直流電源Eと電気的に接続されている。

0017

まず、2つのハーフブリッジ回路のうちの一方のハーフブリッジ回路は、上アームを構成するパワートランジスタQ1と、下アームを構成するパワートランジスタQ2とを有し、パワートランジスタQ1とパワートランジスタQ2とは直列接続されている。このとき、パワートランジスタQ1は、ハイサイド側(正電位側)に配置され、パワートランジスタQ2は、ローサイド側(負電位側)に配置されている。そして、パワートランジスタQ1と逆並列にダイオードD1が電気的に接続され、パワートランジスタQ2と逆並列にダイオードD2が電気的に接続されている。つまり、パワートランジスタQ1のドレインとダイオードD1のカソードとが電気的に接続され、かつ、パワートランジスタQ1のソースとダイオードD1のアノードとが電気的に接続されている。同様に、パワートランジスタQ2のドレインとダイオードD2のカソードとが電気的に接続され、かつ、パワートランジスタQ2のソースとダイオードD2のアノードとが電気的に接続されている。

0018

次に、2つのハーフブリッジ回路のうちの他方のハーフブリッジ回路は、上アームを構成するパワートランジスタQ3と、下アームを構成するパワートランジスタQ4とを有し、パワートランジスタQ3とパワートランジスタQ4とは直列接続されている。このとき、パワートランジスタQ3は、ハイサイド側(正電位側)に配置され、パワートランジスタQ4は、ローサイド側(負電位側)に配置されている。そして、パワートランジスタQ3と逆並列にダイオードD3が電気的に接続され、パワートランジスタQ4と逆並列にダイオードD4が電気的に接続されている。つまり、パワートランジスタQ3のドレインとダイオードD3のカソードとが電気的に接続され、かつ、パワートランジスタQ3のソースとダイオードD3のアノードとが電気的に接続されている。同様に、パワートランジスタQ4のドレインとダイオードD4のカソードとが電気的に接続され、かつ、パワートランジスタQ4のソースとダイオードD4のアノードとが電気的に接続されている。

0019

続いて、図1に示すように、2つのハーフブリッジ回路のうちの一方のハーフブリッジ回路のノードAと、2つのハーフブリッジ回路のうちの他方のハーフブリッジ回路のノードBとの間に、例えば、インダクタLが電気的に接続されている。以上のようにして、本実施の形態1におけるフルブリッジ回路が構成されている。

0020

<フルブリッジ回路の簡単な動作>
次に、本実施の形態1におけるフルブリッジ回路の簡単な動作について説明する。図1において、直流電源EからノードAとノードBとの間に交流電圧を発生させるために、交流電圧の正電圧成分を生成する動作モードと交流電圧の負電圧成分を生成する動作モードが存在する。ここでは、例えば、交流電圧の正電圧成分を発生させる動作モードについて簡単に説明する。図1において、交流電圧の正電圧成分を発生させる動作モードは、パワートランジスタQ1をオン固定し、かつ、パワートランジスタQ2およびパワートランジスタQ3をオフ固定した状態で、パワートランジスタQ4のオン/オフを切り替え制御する(PWM制御)。このPWM制御により、ノードAとノードBとの間に交流電圧の正電圧成分を発生させることができる。具体的に、この動作モードでは、PWM制御により、パワートランジスタQ4がオンし、かつ、パワートランジスタQ3がオフしている状態では、オン固定されているパワートランジスタQ1→ノードA→インダクタL→ノードB→パワートランジスタQ4の経路で電流I1が流れる。次に、パワートランジスタQ4をオフする。このとき、電流I1は流れなくなるが、インダクタLに存在するインダクタンスの働きによって、ノードAからノードBの向き(電流I1の流れる向き)に電流を流し続けようとする。この場合、ノードBからオフしているパワートランジスタQ4へは電流を流すことができないため、オフしているパワートランジスタQ3と逆並列に接続されているダイオードD3に電流が流れる。すなわち、パワートランジスタQ3とパワートランジスタQ4の両方がオフしている場合、オン固定されているパワートランジスタQ1→ノードA→インダクタL→ノードB→ダイオードD3の経路で電流I2が流れる。したがって、本実施の形態1におけるフルブリッジ回路において、交流電圧の正電圧成分を発生させる動作モードでは、パワートランジスタQ4を電流I1が流れる状態と、ダイオードD3を電流I2が流れる状態とが交互に発生することがわかる。すなわち、本実施の形態1におけるフルブリッジ回路では、例えば、上アーム(ハイサイド側)のダイオードD3と下アーム(ローサイド側)のパワートランジスタQ4との間で、スイッチング時における電流の転流が生じるのである。

0021

このことから、本実施の形態1におけるフルブリッジ回路において、互いに直列接続されたパワートランジスタQ4とダイオードD3との間の寄生インダクタンスが大きくなると、スイッチング時における電流の転流が生じる際、寄生インダクタンスに起因するスイッチング波形のリンギング(振動)が発生しやすくなる。このようなリンギングが発生すると、高速スイッチング動作が阻害されることになる。つまり、本実施の形態1におけるフルブリッジ回路では、リンギングを抑制して、高速スイッチング動作を実現する観点から、互いに直列接続されたパワートランジスタQ4とダイオードD3との間の寄生インダクタンスを低減する必要があることを本発明者は見出したのである。そこで、本実施の形態1では、フルブリッジ回路におけるリンギングを抑制するため、例えば、互いに直列接続されたパワートランジスタQ4とダイオードD3との間の寄生インダクタンスを低減する工夫を施している。以下に、この工夫を施した本実施の形態1における技術的思想について、図面を参照しながら説明する。

0022

<実施の形態1における着目点
図2は、本実施の形態1におけるフルブリッジ回路FBを示す回路図である。図2に示すように、本実施の形態1におけるフルブリッジ回路FBは、ハーフブリッジ回路HB1とハーフブリッジ回路HB2とから構成されている。そして、ハーフブリッジ回路HB1は、単位ユニットU1と単位ユニットU2から構成され、ハーフブリッジ回路HB2は、単位ユニットU3と単位ユニットU4から構成されている。

0023

単位ユニットU1は、互いに直列接続されたパワートランジスタQ1とダイオードD2から構成され、単位ユニットU2は、互いに直列接続されたダイオードD1とパワートランジスタQ2から構成されている。同様に、単位ユニットU3は、互いに直列接続されたパワートランジスタQ3とダイオードD4から構成され、単位ユニットU4は、互いに直列接続されたダイオードD3とパワートランジスタQ4から構成されている。

0024

以上のことから、本実施の形態1におけるフルブリッジ回路FBは、4つの単位ユニットU1〜U4から構成されており、本実施の形態1では、単位ユニットU1〜U4に着目し、これらの単位ユニットU1〜U4のそれぞれにおいて、直列接続されたパワートランジスタとダイオードとの間の寄生インダクタンスを低減する工夫を施している。

0025

<半導体チップ(フルブリッジ回路用)の構成>
図3は、本実施の形態1における半導体チップCHP(FB)のレイアウト構成例を示す平面図である。図3において、本実施の形態1における半導体チップCHP(FB)は、例えば、矩形形状をしており、半導体チップCHP(FB)の内部に、フルブリッジ回路の構成要素となる回路素子が形成されている。

0026

具体的には、図3に示すように、本実施の形態1における半導体チップCHP(FB)には、パワートランジスタQ1〜Q2およびダイオードD1〜D2が形成されている。例えば、図3に示すように、x方向に沿って、互いに逆並列接続されるパワートランジスタQ1とダイオードD1とが並ぶように配置され、かつ、互いに逆並列接続されるダイオードD2とパワートランジスタQ2とが並ぶように配置されている。一方、互いに直列接続されるパワートランジスタQ1とダイオードD2とは、x方向と直交するy方向に沿って、並ぶように配置され、かつ、互いに直列接続されるダイオードD1とパワートランジスタQ2とは、y方向に沿って、並ぶように配置されている。

0027

そして、本実施の形態1における半導体チップCHP(FB)では、図3に示すように、パワートランジスタQ1およびダイオードD1を挟むように配線L1と配線L2とが配置されており、この配線L1および配線L2のそれぞれは、x方向に延在している。さらに、ダイオードD2およびパワートランジスタQ2を挟むように配線L2と配線L3とが配置されており、この配線L2および配線L3のそれぞれも、x方向に延在している。

0028

このようにして、本実施の形態1における半導体チップCHP(FB)には、パワートランジスタQ1〜Q2と、ダイオードD1〜D2と、配線L1〜L3からなるユニットが形成されており、このユニットによって、フルブリッジ回路の構成要素となる2つのハーフブリッジ回路のうちの1つのハーフブリッジ回路が形成されることになる。

0029

さらに、本実施の形態1における半導体チップCHP(FB)には、フルブリッジ回路の構成要素となる2つのハーフブリッジ回路のうちのもう1つのハーフブリッジ回路を構成するユニットも形成されている。つまり、本実施の形態1における半導体チップCHP(FB)には、ハーフブリッジ回路の構成要素を含むユニットが複数形成されている。

0030

具体的には、図3に示すように、本実施の形態1における半導体チップCHP(FB)には、パワートランジスタQ3〜Q4およびダイオードD3〜D4も形成されている。例えば、図3に示すように、x方向に沿って、互いに逆並列接続されるパワートランジスタQ3とダイオードD3とが並ぶように配置され、かつ、互いに逆並列接続されるダイオードD4とパワートランジスタQ4とが並ぶように配置されている。一方、互いに直列接続されるパワートランジスタQ3とダイオードD4とは、x方向と直交するy方向に沿って、並ぶように配置され、かつ、互いに直列接続されるダイオードD3とパワートランジスタQ4とは、y方向に沿って、並ぶように配置されている。

0031

そして、本実施の形態1における半導体チップCHP(FB)では、図3に示すように、パワートランジスタQ3およびダイオードD3を挟むように配線L4と配線L5とが配置されており、この配線L4および配線L5のそれぞれは、x方向に延在している。さらに、ダイオードD4およびパワートランジスタQ4を挟むように配線L5と配線L6とが配置されており、この配線L5および配線L6のそれぞれも、x方向に延在している。

0032

このようにして、本実施の形態1における半導体チップCHP(FB)には、パワートランジスタQ1〜Q2と、ダイオードD1〜D2と、配線L1〜L3からなるユニット(第1ユニット)とともに、パワートランジスタQ3〜Q4と、ダイオードD3〜D4と、配線L4〜L6からなるユニット(第2ユニット)も形成されている。そして、本実施の形態1では、この2つのユニット(第1ユニット+第2ユニット)によって、フルブリッジ回路の構成要素が形成されることになる。

0033

<半導体チップ(ハーフブリッジ回路用)の構成>
例えば、上述したように、半導体チップCHP(FB)には、フルブリッジ回路の構成要素となるパワートランジスタQ1〜Q4とダイオードD1〜D4とを形成することができる。ただし、フルブリッジ回路が2つのハーフブリッジ回路から構成されていることを考慮すると、半導体チップに、最小単位である1つのハーフブリッジ回路の構成要素を形成することも考えられる。そこで、以下では、1つのハーフブリッジ回路の構成要素が形成された半導体チップCHP(HB)を取り上げて、半導体チップCHP(HB)のレイアウト構成の詳細について説明する。

0034

図4は、本実施の形態1における半導体チップCHP(HB)のレイアウト構成例を示す平面図である。図4に示す半導体チップCHP(HB)には、ハーフブリッジ回路の構成要素が形成されており、例えば、図1図3に示すパワートランジスタQ3〜Q4とダイオードD3〜D4とが形成されている。

0035

図4において、本実施の形態1における半導体チップCHP(HB)は、例えば、矩形形状をしている。この半導体チップCHP(HB)には、図4に示すように、パワートランジスタQ3と、パワートランジスタQ3と逆並列接続されたダイオードD3と、パワートランジスタQ3と直列接続されたダイオードD4と、ダイオードD3と直列接続され、かつ、ダイオードD4と逆並列接続されたパワートランジスタQ4とが形成されている。

0036

ここで、パワートランジスタQ3は、平面視において、互いに離間して配置されたドレインおよびソースと、ドレインとソースとの間を流れる電流のオン/オフを制御するゲート電極GE3とを有する。同様に、パワートランジスタQ4も、平面視において、互いに離間して配置されたドレインおよびソースと、ドレインとソースとの間を流れる電流のオン/オフを制御するゲート電極GE4とを有する。

0037

一方、ダイオードD3は、パワートランジスタQ3のドレインと電気的に接続されたカソードと、パワートランジスタQ3のソースおよびパワートランジスタQ4のドレインと電気的に接続されたアノードとを有する。同様に、ダイオードD4は、パワートランジスタQ3のソースおよびパワートランジスタQ4のドレインと電気的に接続されたカソードと、パワートランジスタQ4のソースと電気的に接続されたアノードとを有する。

0038

さらに、本実施の形態1における半導体チップCHP(HB)は、図4に示すように、パワートランジスタQ3のドレインおよびダイオードD3のカソードとして機能する配線L4を有する。また、半導体チップCHP(HB)は、パワートランジスタQ3のソースおよびダイオードD4のカソードとして機能し、かつ、パワートランジスタQ4のドレインおよびダイオードD3のアノードとして機能する配線L5と、パワートランジスタQ4のソースおよびダイオードD4のアノードとして機能する配線L6とを有する。

0039

そして、図4に示すように、パワートランジスタQ3とダイオードD3とは、x方向に並んで配置され、ダイオードD4とパワートランジスタQ4とは、x方向に並んで配置されている。一方、パワートランジスタQ3とダイオードD4とは、y方向に並んで配置され、ダイオードD3とパワートランジスタQ4とは、y方向に並んで配置されている。また、配線L4〜L6のそれぞれは、互いに離間して、それぞれx方向に延在している。

0040

次に、図4に示すように、パワートランジスタQ3は、互いに並列接続された複数の単位トランジスタUT3から構成されており、パワートランジスタQ3を構成する複数の単位トランジスタUT3のそれぞれは、平面視において、互いに離間してy方向に延在するドレイン電極DE3およびソース電極SE3を含む。

0041

同様に、パワートランジスタQ4は、互いに並列接続された複数の単位トランジスタUT4から構成されており、パワートランジスタQ4を構成する複数の単位トランジスタUT4のそれぞれは、平面視において、互いに離間してy方向に延在するドレイン電極DE4およびソース電極SE4を含む。

0042

このとき、パワートランジスタQ3を構成する複数の単位トランジスタUT3のそれぞれのドレイン電極DE3は、パワートランジスタQ3のドレインとして機能する配線L4と電気的に接続され、パワートランジスタQ3を構成する複数の単位トランジスタUT3のそれぞれのソース電極SE3は、パワートランジスタQ3のソースとして機能する配線L5と電気的に接続されている。一方、パワートランジスタQ4を構成する複数の単位トランジスタUT4のそれぞれのドレイン電極DE4は、パワートランジスタQ4のドレインとして機能する配線L5と電気的に接続され、パワートランジスタQ4を構成する複数の単位トランジスタUT4のそれぞれのソース電極SE4は、パワートランジスタQ4のソースとして機能する配線L6と電気的に接続されている。

0043

続いて、図4に示すように、ダイオードD3は、互いに並列接続された複数の単位ダイオードUD3から構成され、複数の単位ダイオードUD3のそれぞれは、平面視において、互いに離間してy方向に延在するアノード電極AE3およびカソード電極CE3からなる。同様に、ダイオードD4は、互いに並列接続された複数の単位ダイオードUD4から構成され、複数の単位ダイオードUD4のそれぞれは、平面視において、互いに離間してy方向に延在するアノード電極AE4およびカソード電極CE4からなる。

0044

ここで、ダイオードD3を構成する複数の単位ダイオードUD3のそれぞれのカソード電極CE3は、ダイオードD3のカソードとして機能する配線L4と電気的に接続され、ダイオードD3を構成する複数の単位ダイオードUD3のそれぞれのアノード電極AE3は、ダイオードD3のアノードとして機能する配線L5と電気的に接続されている。一方、ダイオードD4を構成する複数の単位ダイオードUD4のそれぞれのカソード電極CE4は、ダイオードD4のカソードとして機能する配線L5と電気的に接続され、ダイオードD4を構成する複数の単位ダイオードUD4のそれぞれのアノード電極AE4は、ダイオードD4のアノードとして機能する配線L6と電気的に接続されている。

0045

以上のようにして、本実施の形態1における半導体チップCHP(HB)のレイアウト構成が実現されていることになる。

0046

<半導体チップの実装構成>
次に、本実施の形態1における半導体チップCHP(HB)の実装構成例について、図面を参照しながら説明する。

0047

図5は、本実施の形態1における半導体チップCHP(HB)の実装構成を示す平面図である。図5に示すように、本実施の形態1における半導体チップCHP(HB)は、例えば、矩形形状をしたチップ搭載TAB上に搭載されている。そして、半導体チップCHP(HB)が搭載されたチップ搭載部TABの周囲には、高電位端子HVTと、低電位端子VTと、負荷端子LTと、ゲート端子GT1およびゲート端子GT2が形成されている。高電位端子HVTは、例えば、図1および図2に示す直流電願Eの正電位側(正極)と電気的に接続されている一方、低電位端子LVTは、例えば、図1および図2に示す直流電願Eの負電位側(負極)と電気的に接続されている。また、負荷端子LTは、図1および図2に示すインダクタL(負荷)と電気的に接続されている。さらに、ゲート端子GT1およびゲート端子GT2は、例えば、図示しないゲート制御回路PWM制御回路)と電気的に接続されている。

0048

そして、図5に示すように、ゲート端子GT1と、半導体チップCHP(HB)に形成されているゲート電極GE3とは、例えば、金線からなるワイヤWで接続されている。同様に、ゲート端子GT2と、半導体チップCHP(HB)に形成されているゲート電極GE4とは、例えば、金線からなるワイヤWで接続されている。

0049

また、半導体チップCHP(HB)に形成されている配線L4と、高電位端子HVTとは、例えば、金線からなるワイヤW4で接続されている。同様に、半導体チップCHP(HB)に形成されている配線L5と、負荷端子LTとは、例えば、金線からなるワイヤW5で接続され、半導体チップCHP(HB)に形成されている配線L6と、低電位端子LVTとは、例えば、金線からなるワイヤW6で接続されている。

0050

このとき、ワイヤW4は、配線L4に対して多点ボンディングされている。同様に、ワイヤW5は、配線L5に対して多点ボンディングされ、ワイヤW6は、配線L6に対して多点ボンディングされている。

0051

図6は、図5のA−A線で切断した断面図である。図6において、半導体基板1S上には、エピタキシャル層EPが形成されており、このエピタキシャル層EP上に、例えば、周囲を表面保護膜酸化シリコン膜PASで囲まれたアルミニウム膜からなる配線L4が形成されている。そして、この配線L4上にワイヤW4がボンディングされて、配線L4とワイヤW4とが電気的に接続されている。

0052

以上のようにして、本実施の形態1における半導体チップCHP(HB)が実装構成されていることになる。

0053

<実施の形態1における特徴(レイアウト上の特徴)>
続いて、本実施の形態1における特徴点について説明する。本実施の形態1における第1特徴点は、例えば、図4に示すように、パワートランジスタQ3のソースおよびダイオードD4のカソードとして機能し、かつ、パワートランジスタQ4のドレインおよびダイオードD3のアノードとして機能する配線L5を設けている点にある。すなわち、本実施の形態1における第1特徴点は、パワートランジスタと、このパワートランジスタと直列接続されたダイオードとを同一の半導体チップに形成し、かつ、パワートランジスタのドレインとして機能する配線とダイオードのアノードとして機能する配線とを共有化している点にある。これにより、本実施の形態1によれば、互いに直列接続されたパワートランジスタとダイオードとの間の寄生インダクタンスを低減することができる。この結果、本実施の形態1によれば、スイッチング時における電流の転流が生じる際において、互いに直列接続されたパワートランジスタとダイオードとの間の寄生インダクタンスに起因するスイッチング波形のリンギングを抑制することができる。これにより、本実施の形態1によれば、高速スイッチング動作による性能向上を図ることができる。

0054

本実施の形態1における第1特徴点では、まず、フルブリッジ回路やハーフブリッジ回路を構成するパワートランジスタと、このパワートランジスタと直列接続されたダイオードとが同一の半導体チップに形成されている。これにより、パワートランジスタと、このパワートランジスタと直列接続されたダイオードとを別々の半導体チップに形成する場合に比べて、パワートランジスタとダイオードとの接続距離を短くすることができる。このことは、パワートランジスタと、このパワートランジスタと直列接続されたダイオードとの間の寄生インダクタンスを低減できることを意味し、これによって、寄生インダクタンスに起因するスイッチング波形のリンギングを抑制することができる(第1工夫点)。

0055

次に、本実施の形態1における第1特徴点では、例えば、パワートランジスタのドレインと、このパワートランジスタと直列接続されたダイオードのアノードとが1つの配線で共有化されている(第2工夫点)。これにより、本実施の形態1によれば、パワートランジスタのドレインと、このパワートランジスタと直列接続されたダイオードのアノードとの接続距離を短くすることができる。この結果、互いに直列接続されたパワートランジスタとダイオードとの間で電流の転流が生じる回路(例えば、フルブリッジ回路やハーフブリッジ回路)において、互いに直列接続されたパワートランジスタとダイオードとの間の寄生インダクタンスに起因するスイッチング波形のリンギングを抑制することができる。

0056

このように、本実施の形態1では、互いに直列接続されたパワートランジスタとダイオードとの間で電流の転流が生じる回路に使用することを前提とする。そして、本実施の形態1における第1特徴点は、互いに直列接続されたパワートランジスタとダイオードとを同一の半導体チップに形成する点(第1工夫点)と、パワートランジスタのドレインと、このパワートランジスタと直列接続されたダイオードのアノードとを1つの共通配線で共有化している点(第2工夫点)とを有する。この結果、本実施の形態1によれば、第1工夫点による寄生インダクタンスの低減効果と、第2工夫点による寄生インダクタンスの低減効果との相乗効果によって、寄生インダクタンスに起因するスイッチング波形のリンギングを効果的に抑制することができる。このため、本実施の形態1における半導体装置によれば、高速スイッチング動作による性能向上を図ることができる。

0057

さらに、本実施の形態1における第1特徴点によれば、互いに直列接続されたパワートランジスタとダイオードとの間の寄生インダクタンスを大幅に低減できる効果に加えて、半導体装置の小型化を図ることができるという効果も得ることができる。なぜなら、本実施の形態1における第1特徴点によれば、互いに直列接続されたパワートランジスタとダイオードとを同一の半導体チップに形成することにより、パワートランジスタが形成された半導体チップとダイオードが形成された半導体チップの両方とを用意する必要がなくなるからである。すなわち、本実施の形態1における半導体装置によれば、半導体装置に含まれる半導体チップの数を削減することができることから、これによって、半導体装置の小型化を図ることができるのである。さらに、本実施の形態1における第1特徴点によれば、パワートランジスタのドレインと、このパワートランジスタと直列接続されたダイオードのアノードとを1つの共通配線で共有化している。このため、同一の半導体チップにパワートランジスタと、このパワートランジスタと直列接続されたダイオードとを形成する構成において、パワートランジスタのドレインと、このパワートランジスタと直列接続されたダイオードのアノードとを別々の配線で形成する場合に比べて、配線の省スペース化を図ることができる。この結果、本実施の形態1における第1特徴点によれば、半導体装置の小型化を図ることができる。

0058

次に、本実施の形態1における第2特徴点は、例えば、図5に示すように、配線L4と高電位端子HVTとを接続するワイヤW4が、配線L4に対して多点ボンディングされている点にある。同様に、本実施の形態1における第2特徴点は、例えば、図5に示すように、配線L5と負荷端子LTとを接続するワイヤW5が、配線L5に対して多点ボンディングされ、かつ、配線L6と低電位端子LVTとを接続するワイヤW6が、配線L6に対して多点ボンディングされている点にある。

0059

これにより、本実施の形態1における第2特徴点によれば、配線L4と高電位端子HVTとの接続抵抗、配線L5と負荷端子LTとの接続抵抗、配線L6と低電位端子LVTとの接続抵抗を低減することができる。特に、本実施の形態1では、図5に示すように、配線L4〜配線L6は、x方向に長く延在していることから、ワイヤW4〜W6の多点ボンディングを実施することにより、接続抵抗を効果的に低減することができる。さらには、
ワイヤW4〜W6の多点ボンディングにより、ワイヤW4〜W6に起因する寄生インダクタンスも低減することができる。この結果、本実施の形態1における第2特徴点によれば、半導体装置全体の配線抵抗および配線インダクタンスを効果的に抑制することができ、これによって、半導体装置の性能向上を図ることができる。

0060

<半導体チップのデバイス構造>
続いて、本実施の形態1における半導体チップCHP(HB)のデバイス構造について説明する。具体的には、まず、半導体チップCHP(HB)に形成されているパワートランジスタ(パワートランジスタQ3およびパワートランジスタQ4)のデバイス構造について説明し、その後、ダイオード(ダイオードD3およびダイオードD4)のデバイス構造について説明する。

0061

昨今、低炭素社会に向けて更なるエネルギーの高効率利用が重要かつ早急な課題となっている。エネルギーの高効率利用のためには、例えば、インバータにおける電力損失の低減効果が寄与できるため、インバータを構成するパワートランジスタの開発が重要となる。このような研究開発状況の中、パワートランジスタの材料として、Si(シリコン)に代えて、GaN(窒化ガリウム)への転換が検討されている。これは、GaN(窒化ガリウム)は、Si(シリコン)と比較して、絶縁破壊電界強度および禁制帯幅バンドギャップ)が大きいことから、GaN(窒化ガリウム)を使用することにより、オン抵抗の低減と絶縁耐圧両立を図ることができる高性能パワーデバイスを提供できるからである。したがって、本実施の形態1においては、パワーデバイスの材料として、GaNを使用したパワートランジスタに着目しており、このパワートランジスタのデバイス構造について、図面を参照しながら説明する。

0062

図7は、本実施の形態1におけるパワートランジスタのデバイス構造を示す断面図である。図7に示すように、本実施の形態1におけるパワートランジスタでは、例えば、シリコンからなる半導体基板1S上に、バッファ層BUFが形成されており、このバッファ層BUF上に、例えば、GaNからなるチャネル層電子走行層)CHが形成されている。そして、チャネル層CH上に、例えば、AlGaNからなる電子供給層ESが形成されている。

0063

ここで、バッファ層BUFは、半導体基板1Sを構成するシリコン(Si)の格子間隔と、チャネル層CHを構成する窒化ガリウム(GaN)の格子間隔の不整合緩和する目的で形成される。すなわち、シリコンからなる半導体基板1S上に、直接、窒化ガリウム(GaN)からなるチャネル層CHを形成すると、チャネル層CHに結晶欠陥が多数形成されることになり、パワートランジスタの性能低下を招くことになる。このことから、半導体基板1Sとチャネル層CHとの間に格子緩和を目的としたバッファ層BUFを挿入しているのである。このバッファ層BUFを形成することにより、バッファ層BUF上に形成されるチャネル層CHの品質を向上させることができ、これによって、パワートランジスタの性能向上を図ることができる。

0064

なお、本実施の形態1では、半導体基板1Sとしてシリコン(Si)を使用する例について説明しているが、これに限らず、炭化シリコン(SiC)、サファイア(Al2O3)、窒化ガリウム(GaN)、ダイヤモンド(C)などから構成される基板を使用してもよい。

0065

続いて、図7に示すように、本実施の形態1におけるパワートランジスタでは、電子供給層ESの表面から、電子供給層ESとチャネル層CHとの界面を超えて、チャネル層CHに達するトレンチ(溝)TRが形成されている。このトレンチTRの内壁には、例えば、酸化シリコン膜や酸化アルミニウム膜からなるゲート絶縁膜GOXが形成されており、このゲート絶縁膜GOXを介して、トレンチTRの内部には、ゲート電極GEが埋め込まれている。

0066

また、図7に示すように、電子供給層ES上に、ドレイン電極DEおよびソース電極SEが形成されており、このドレイン電極DEおよびソース電極SEを覆うように、例えば、酸化シリコン膜からなる表面絶縁膜PASが形成されている。このとき、ドレイン電極DEおよびソース電極SEは、例えば、アルミニウム膜から構成されている。

0067

このように構成されている窒化物半導体材料を使用した本実施の形態1におけるパワートランジスタにおいては、チャネル層CHと電子供給層ESの界面近傍に、2次元電子ガスが生成される。すなわち、チャネル層CHと電子供給層ESの電子親和力相違に基づく伝導帯オフセットと、チャネル層CHおよび電子供給層ESに存在するピエゾ分極自発分極の影響により、チャネル層CHと電子供給層ESの界面近傍にフェルミ準位よりも低い井戸型ポテンシャルが生成される。この結果、この井戸型ポテンシャル内に電子蓄積されることになり、これによって、チャネル層CHと電子供給層ESの界面近傍に2次元電子ガス2DEGが生成されるのである。

0068

ここで、ゲート電極GEが埋め込まれたトレンチTRがチャネル層CHと電子供給層ESの界面を超えて、チャネル層CHにまで達しているのは以下の理由による。例えば、ゲート電極GEが電子供給層ES上に配置されている場合には、ゲート電極GEに電圧印加しない状態でも、ゲート電極GE直下のチャネル層CHと電子供給層ESとの界面に2次元電子ガス2DEGが生成されてしまう。つまり、ゲート電極GEに電圧を印加しない状態でも、ドレイン電極DEとソース電極SEの間に電位差を生じさせるとオン電流が流れるノーマリオン状態となる。

0069

すなわち、窒化物半導体をチャネル層CHおよび電子供給層ESに用いた場合、チャネル層CHと電子供給層ESとの間の伝導帯オフセットによる井戸型ポテンシャルに加え、窒化物半導体を用いたことによるピエゾ分極と自発分極とにより、井戸型ポテンシャルの底が押し下げられる。この結果、ゲート電極GEがトレンチ構造をしていない場合、ゲート電極GEに電圧を印加しなくとも、チャネル層CHの電子供給層ESとの界面近傍に2次元電子ガス2DEGが発生する。この結果、ノーマリオン型デバイスになってしまうのである。

0070

ところが、パワートランジスタに代表される電力制御用トランジスタでは、ノーマリオフ型デバイスであることが要求される。このため、図7に示すように、ゲート電極GEをトレンチTRに埋め込んだ構造のパワートランジスタが提案されている。

0071

このようなトレンチ構造をしたゲート電極GEを有するパワートランジスタの場合、トレンチ構造のゲート電極GEによって、チャネル層CHと電子供給層ESの界面が遮られることになる。このため、ゲート電極GEに印加される電圧がしきい値電圧以下の場合、ソース電極SEとドレイン電極DEとが2次元電子ガスによって導通することがない。

0072

一方、本実施の形態1におけるパワートランジスタでは、ゲート電極GEにしきい値電圧以上の電圧を印加すると、ゲート電極GEに印加された正電圧によって、ゲート電極GEの底面近傍に電子が集まり蓄積領域が形成される。この結果、ゲート電極GEにしきい値電圧以上の電圧を印加する場合、ソース電極SEとドレイン電極DEとが2次元電子ガス2DEGおよび蓄積領域によって導通することになる。この結果、ドレイン電極DEからソース電極SEに向かってオン電流が流れる。言い換えれば、ソース電極SEからドレイン電極DEに向かって電子が流れる。このようにして、図7に示される構成のパワートランジスタでは、ノーマリオフ型デバイスを実現することができる。つまり、トレンチ構造のゲート電極GEは、ノーマリオフ型デバイスを実現するために採用されていることになる。

0073

次に、図7に示すように、電子供給層ES上には、ドレイン電極DEおよびソース電極SEが形成されているが、この電子供給層(窒化物半導体層)ESとドレイン電極DE、あるいは、電子供給層(窒化物半導体層)ESとソース電極SEは、オーミック接触している。ここで、オーミック接触とは、抵抗性接触であり、ショットキー接触のように整流特性を有していない接触として定義される。

0074

なお、本実施の形態1では、トレンチ構造のパワートランジスタについて説明したが、パワートランジスタのデバイス構造は、これに限らず、例えば、ゲート電極と電子供給層とがショットキー接触しているHEMT構造などであってもよい。

0075

続いて、上述したパワートランジスタと同一の半導体チップに形成されているダイオードのデバイス構造について、図面を参照しながら説明する。

0076

図8は、本実施の形態1におけるダイオードのデバイス構造を示す断面図である。図8に示すように、半導体基板1S上に、バッファ層BUFが形成されており、このバッファ層BUF上に、例えば、GaNからなるチャネル層(電子走行層)CHが形成されている。そして、チャネル層CH上に、例えば、AlGaNからなる電子供給層ESが形成されている。このとき、チャネル層CHと電子供給層ESとの界面には、井戸型ポテンシャルが形成される。そして、電子供給層ES上に、互いに離間して、アノード電極AEおよびカソード電極CEが形成されており、このアノード電極AEおよびカソード電極CEを覆うように、例えば、酸化シリコン膜からなる表面絶縁膜PASが形成されている。さらに、本実施の形態1では、図8に示すように、アノード電極AEの下層に、チャネル層CHと電子供給層ESのいずれともショットキー接合するショットキー接合部SBUが形成されている。例えば、ショットキー接合部SBUを構成する材料としては、ニッケル(Ni)、金(Au)、プラチナ(Pt)、タングステン(W)、p型ポリシリコン(Si)などを挙げることができる。ここで、ショットキー接触とは、整流特性を有する接触として定義される。具体的に、この整流特性は、アノード電極AEからカソード電極CEへは電流が流れる一方、カソード電極CEからアノード電極AEへの電流が遮断される。以上のようにして、ショットキーバリアダイオードが形成されていることになる。

0077

<実施の形態1における特徴(デバイス構造上の特徴)>
次に、本実施の形態1におけるデバイス構造上の特徴点について説明する。本実施の形態1における第1特徴点は、パワートランジスタとして、「縦型パワートランジスタ」ではなく、「横型パワートランジスタ」を採用している点にある。これにより、例えば、図4に示す本実施の形態1におけるレイアウト上の特徴点を実現することができる。

0078

以下に、この点について説明する。「縦型パワートランジスタ」とは、半導体チップの厚さ方向に離間してドレインとソースが形成されているデバイス構造のパワートランジスタを意味する。例えば、「縦型パワートランジスタ」では、半導体チップの表面側にソースが形成され、かつ、半導体チップの裏面側にドレインが形成されており、半導体チップの厚さ方向に電流が流れる。一方、「横型パワートランジスタ」とは、平面視において、半導体チップの主面に離間してドレインとソースが形成されているデバイス構造のパワートランジスタを意味する。例えば、「横型パワートランジスタ」では、半導体チップの表面(主面)にドレインとソースの両方が形成されており、半導体チップの表面と並行する方向に沿って電流が流れる。

0079

ここで、「縦型パワートランジスタ」は、半導体チップの表面にソースが形成され、半導体チップの裏面にドレインが形成されている。このことから、例えば、ハーフブリッジ回路の上アームを構成するパワートランジスタと下アームを構成するパワートランジスタのように、互いに直列接続される2つのパワートランジスタを1つの半導体チップに形成することが困難となる。つまり、例えば、互いに並列接続される2つの「縦型パワートランジスタ」では、半導体チップの表面に形成されるソースと、半導体チップの裏面に形成されるドレインとを共有することができるため、1つの半導体チップに形成することができる。ところが、互いに直列接続される2つのパワートランジスタを「縦型パワートランジスタ」から構成する場合には、一方の「縦型パワートランジスタ」の表面側のソースと、他方の「縦型パワートランジスタ」の裏面側のドレインとを接続しなければならず、この結果、互いに直列接続される2つの「縦型パワートランジスタ」を同一の半導体チップに形成することは困難になるのである。このことは、「縦型パワートランジスタ」では、例えば、図4に示す本実施の形態1における半導体チップCHP(HB)のレイアウトを実現することは困難となることを意味することになる。

0080

これに対し、「横型パワートランジスタ」は、半導体チップの表面にドレインとソースの両方が形成されている。このことから、例えば、ハーフブリッジ回路の上アームを構成するパワートランジスタと下アームを構成するパワートランジスタのように、互いに直列接続される2つのパワートランジスタを1つの半導体チップに形成することが容易となる。つまり、互いに直列接続される2つのパワートランジスタを「横型パワートランジスタ」から構成する場合には、一方の「横型パワートランジスタ」の表面側のソースと、他方の「横型パワートランジスタ」の表面側のドレインとを接続すればよいのである。すなわち、一方の「横型パワートランジスタ」のソースと他方の「横型パワートランジスタ」のドレインとが、ともに同じ表面側に存在することから、互いに直列接続される2つの「横型パワートランジスタ」を1つの半導体チップに形成することが容易となるのである。この結果、「横型パワートランジスタ」を採用することにより、例えば、図4に示す本実施の形態1における半導体チップCHP(HB)のレイアウトを実現することができる。言い換えれば、パワートランジスタとして、「横型パワートランジスタ」を採用するからこそ、図4に示す本実施の形態1におけるレイアウトを実現することができるのである。

0081

そして、図4に示す本実施の形態1におけるレイアウトは、特に、「横型パワートランジスタ」として「GaNパワートランジスタ」を採用する際に有用となるのである。以下に、この点について説明する。

0082

例えば、「Siパワートランジスタ」では、セル集積度を向上させてオン抵抗を低減することができる「縦型パワートランジスタ」が主流であり、かつ、デバイス構造から必然的にボディダイオードが形成される。したがって、「Siパワートランジスタ」では、「横型パワートランジスタ」を前提とし、かつ、パワートランジスタとダイオードとを別の構成要素として形成する図4に示すレイアウトを適用する有用性は低いのである。

0083

これに対し、「GaNパワートランジスタ」では、図7に示すように、チャネル層CHと電子供給層ESとの界面に局在する2次元電子ガス2DEGを使用することから、必然的に「横型パワートランジスタ」となり、かつ、デバイス構造からボディダイオードは形成されない。したがって、「GaNパワートランジスタ」は、「横型パワートランジスタ」である点と、ボディダイオードが形成されない点とによって、「横型パワートランジスタ」を前提とし、かつ、パワートランジスタとダイオードとを別の構成要素として形成する図4に示すレイアウトを適用する有用性が高くなるのである。

0084

そして、「GaNパワートランジスタ」を採用しながら、図4に示すレイアウトを実現することによって、本実施の形態1によれば、「GaNパワートランジスタ」によるオン抵抗の低減と絶縁耐圧の両立を図りながら、さらに、互いに直列接続されたパワートランジスタとダイオードとの間の寄生インダクタンスに起因するスイッチング波形のリンギングを抑制することができるのである。これにより、本実施の形態1によれば、高性能なパワーデバイスを提供することができるという顕著な効果を得ることができる。

0085

続いて、本実施の形態1における第2特徴点は、パワートランジスタと同一の半導体チップに搭載されるダイオードをショットキーバリアダイオードから構成する点にある。これにより、本実施の形態1における半導体装置によれば、消費電力を低減することができる。すなわち、ショットキーバリアダイオードは、pn接合ダイオードに比べて、順方向電圧降下が小さいという性質がある。このため、例えば、本実施の形態1における半導体装置では、スイッチング時における電流の転流が生じて、ダイオードに電流が流れるが、順方向電圧降下の小さなショットキーバリアダイオードを使用することにより、ダイオードに電流が流れることによる消費電力を低減することができるのである。

0086

以上のことから、本実施の形態1における半導体装置によれば、レイアウト上の特徴点とデバイス構造上の特徴点との相乗効果によって、高性能なパワーデバイスを提供することができるという優れた効果を発揮することができる。

0087

<変形例>
次に、本実施の形態1における半導体チップCHP(HB)の実装構成の変形例について、図面を参照しながら説明する。図9は、本変形例における半導体チップCHP(HB)の実装構成を示す平面図である。図9に示すように、本変形例において、配線L4〜配線L6は、表面保護膜PASから露出しながら、互いに離間して、それぞれx方向に延在している。そして、配線L4上から表面保護膜PAS上にわたって配置されながらx方向に延在し、かつ、配線L4と電気的に接続されたアルミニウムリボンAR4(第1導電性部材)が形成されている。また、配線L5上から表面保護膜PAS上にわたって配置されながらx方向に延在し、かつ、配線L5と電気的に接続されたアルミニウムリボンAR5(第2導電性部材)が形成されている。同様に、配線L6上から表面保護膜PAS上にわたって配置されながらx方向に延在し、かつ、配線L6と電気的に接続されたアルミニウムリボンAR6(第3導電性部材)が形成されている。

0088

図10は、図9のA−A線で切断した断面図である。図10に示すように、半導体基板1S上には、エピタキシャル層EPが形成されており、このエピタキシャル層EP上に、例えば、周囲を表面保護膜(酸化シリコン膜)PASで囲まれたアルミニウム膜からなる配線L4が形成されている。そして、この配線L4上にアルミニウムリボンAR4がボンディングされて、配線L4とアルミニウムリボンAR4とが電気的に接続されている。以上のようにして、本変形例における半導体チップCHP(HB)が実装構成されている。

0089

ここで、アルミニウムリボンAR4は、ワイヤW4(図5参照)よりも幅広抵抗値が低いことから、高電位端子HVTと配線L4との接続抵抗をさらに低減することができる。同様に、アルミニウムリボンAR5は、ワイヤW5(図5参照)よりも幅広で抵抗値が低いことから、負荷端子LTと配線L5との接続抵抗をさらに低減することができるとともに、アルミニウムリボンAR6は、ワイヤW6(図5参照)よりも幅広で抵抗値が低いことから、低電位端子LVTと配線L6との接続抵抗をさらに低減することができる(第1利点)。その上、本変形例においても、アルミニウムリボンAR4は、配線L4に対して多点ボンディングされ、アルミニウムリボンAR5は、配線L5に対して多点ボンディングされ、アルミニウムリボンAR6は、配線L6に対して多点ボンディングされている(第2利点)。この結果、本変形例によれば、第1利点と第2利点との相乗効果によって、半導体装置のさらなる寄生抵抗の低減を図ることができる。

0090

(実施の形態2)
続いて、本実施の形態2における半導体装置の構成について、図面を参照しながら説明する。図11は、本実施の形態2における半導体チップCHP1のレイアウト構成例を示す平面図である。図11に示す本実施の形態2における半導体チップCHP1には、例えば、図2に示す単位ユニットU1の構成要素が形成されている。具体的に、図11に示すように、本実施の形態2における半導体チップCHP1には、ゲート電極GE1を有するパワートランジスタQ1とダイオードD2とがx方向に並ぶように配置されている。そして、平面視において、パワートランジスタQ1を挟むように、配線WL1と配線WL2とが形成されており、配線WL1および配線WL2のそれぞれは、y方向に延在している。また、平面視において、ダイオードD2を挟むように、配線WL2と配線WL3とが形成されており、配線WL2および配線WL3のそれぞれは、y方向に延在している。

0091

これにより、本実施の形態2における半導体チップCHP1においても、前記実施の形態1で説明したレイアウト上の特徴点が実現されている。すなわち、本実施の形態2においても、互いに直列接続されたパワートランジスタQ1とダイオードD2とを同一の半導体チップに形成する点(第1工夫点)と、パワートランジスタQ1のソースと、このパワートランジスタQ1と直列接続されたダイオードD2のカソードとを1つの共通配線(配線WL2)で共有化している点(第2工夫点)とが実現されている。

0092

次に、図12は、本実施の形態2における半導体チップCHP2のレイアウト構成例を示す平面図である。図12に示す本実施の形態2における半導体チップCHP2には、例えば、図2に示す単位ユニットU2の構成要素が形成されている。具体的に、図12に示すように、本実施の形態2における半導体チップCHP2には、ダイオードD1とゲート電極GE2を有するパワートランジスタQ2とがx方向に並ぶように配置されている。そして、平面視において、ダイオードD1を挟むように、配線WL4と配線WL5とが形成されており、配線WL4および配線WL5のそれぞれは、y方向に延在している。また、平面視において、パワートランジスタQ2を挟むように、配線WL5と配線WL6とが形成されており、配線WL5および配線WL6のそれぞれは、y方向に延在している。

0093

これにより、本実施の形態2における半導体チップCHP2においても、前記実施の形態1で説明したレイアウト上の特徴点が実現されている。すなわち、本実施の形態2においても、互いに直列接続されたダイオードD1とパワートランジスタQ2とを同一の半導体チップに形成する点(第1工夫点)と、ダイオードD1のアノードと、このダイオードD1と直列接続されたパワートランジスタQ2のドレインとを1つの共通配線(配線WL5)で共有化している点(第2工夫点)とが実現されている。

0094

図13は、本実施の形態2における半導体装置の構成を示す図である。具体的に、図13(b)は、本実施の形態2における半導体装置の構成を示す断面図であり、(a)は、(b)の左側側面に対応した側面図であり、(c)は、(b)の右側側面に対応した側面図である。

0095

図13(a)〜(c)に示すように、本実施の形態2における半導体装置は、例えば、基板WBと、半導体チップCHP1と、半導体チップCHP2とを有し、基板WBの表面に半導体チップCHP1が搭載され、基板WBの裏面に半導体チップCHP2が搭載されている。ここで、図13(a)〜(c)に示すように、基板WBには、基板WBを貫通する貫通電極PLG1、PLG2、PLG3が形成されている。そして、半導体チップCHP1に形成された配線WL1と、半導体チップCHP2に形成された配線WL4とが、貫通電極PLG1を介して電気的に接続されている。同様に、半導体チップCHP1に形成された配線WL2と、半導体チップCHP2に形成された配線WL5とが、貫通電極PLG2を介して電気的に接続され、半導体チップCHP1に形成された配線WL3と、半導体チップCHP2に形成された配線WL6とが、貫通電極PLG3を介して電気的に接続されている。以上のようにして、図2に示すハーフブリッジ回路HB1を実現する半導体装置が形成されることになる。このように構成されている本実施の形態2における半導体装置においても、前記実施の形態1と同様に、寄生インダクタンスの低減効果を得ることができ、これによって、寄生インダクタンスに起因するスイッチング波形のリンギングを効果的に抑制することができる。このため、本実施の形態2における半導体装置によっても、高速スイッチング動作による性能向上を図ることができる。

0096

さらに、本実施の形態2によれば、図2に示すハーフブリッジ回路HB1の構成要素を1つの半導体チップに形成するのではなく、ハーフブリッジ回路HB1を構成する単位ユニットU1と単位ユニットU2とを別々の半導体チップ(半導体チップCHP1、半導体チップCHP2)に形成している。このため、本実施の形態2によれば、個々の半導体チップのチップサイズ(平面サイズ)を縮小化することができ、これによって、半導体装置の小型化を図ることができる。

0097

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

0098

CHP(HB)半導体チップ
D1ダイオード
D2 ダイオード
D3 ダイオード
D4 ダイオード
GE3ゲート電極
GE4 ゲート電極
L4配線
L5 配線
L6 配線
Q1パワートランジスタ
Q2 パワートランジスタ
Q3 パワートランジスタ
Q4 パワートランジスタ

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