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技術 受信回路及び通信システム

出願人 東芝メモリ株式会社
発明者 藤井伸介
出願日 2015年1月30日 (5年10ヶ月経過) 出願番号 2015-017374
公開日 2016年8月8日 (4年3ヶ月経過) 公開番号 2016-143977
状態 特許登録済
技術分野 近接電磁界伝送方式 直流方式デジタル伝送
主要キーワード 基準振幅 クロックパターン 最大値付近 ヒステリシス回路 概略値 ユニットインターバル 送信電極 受信電極
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2016年8月8日)のものです。
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図面 (18)

課題

送信されたデータパターンをより正確に復元する。

解決手段

実施形態によれば、受信回路は、送信AC結合素子を介して送信信号を送信する送信回路から、前記送信AC結合素子にAC結合される受信AC結合素子を介して受信信号を受信する。前記受信回路は、可変利得増幅器と、ヒステリシス回路と、第1制御回路と、を備える。前記可変利得増幅器は、前記受信信号を可変の利得で増幅して増幅信号を出力する。前記ヒステリシス回路は、入出力特性ヒステリシスを有し、前記増幅信号に応じて出力信号を出力する。前記第1制御回路は、前記増幅信号の振幅基準振幅に近づくように前記利得を制御する。

概要

背景

送信インダクタを介して送信信号を送信する送信回路と、送信インダクタに誘導結合した受信インダクタを介して受信信号を受信する受信回路と、を備える通信ステムが知られている。受信回路は、受信信号から、送信された元のデータパターン復元する。

このような通信システムにおいて、受信信号の振幅は、電圧や温度などに応じて変動する。そのため、受信回路は、送信されたデータパターンを正確に復元できない場合がある。

概要

送信されたデータパターンをより正確に復元する。実施形態によれば、受信回路は、送信AC結合素子を介して送信信号を送信する送信回路から、前記送信AC結合素子にAC結合される受信AC結合素子を介して受信信号を受信する。前記受信回路は、可変利得増幅器と、ヒステリシス回路と、第1制御回路と、を備える。前記可変利得増幅器は、前記受信信号を可変の利得で増幅して増幅信号を出力する。前記ヒステリシス回路は、入出力特性ヒステリシスを有し、前記増幅信号に応じて出力信号を出力する。前記第1制御回路は、前記増幅信号の振幅が基準振幅に近づくように前記利得を制御する。

目的

本発明が解決しようとする課題は、送信されたデータパターンをより正確に復元できる受信回路及び通信システムを提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

送信AC結合素子を介して送信信号を送信する送信回路から、前記送信AC結合素子にAC結合される受信AC結合素子を介して受信信号を受信する受信回路であって、前記受信信号を可変の利得で増幅して増幅信号を出力する可変利得増幅器と、入出力特性ヒステリシスを有し、前記増幅信号に応じて出力信号を出力するヒステリシス回路と、前記増幅信号の振幅基準振幅に近づくように前記利得を制御する第1制御回路と、を備えることを特徴とする受信回路。

請求項2

前記送信回路は、前記利得を制御するための制御期間の間、クロックパターンを有する前記送信信号を送信し、前記ヒステリシス回路は、入出力特性が前記ヒステリシスを有する第1状態と、入出力特性が前記ヒステリシスを有さず前記増幅信号の振幅に応じた振幅を有する出力信号を出力する第2状態と、を切り替え可能であり、前記第1制御回路は、前記制御期間の間、前記ヒステリシス回路を前記第2状態に切り替える第2制御回路と、前記出力信号に同期した内部クロック信号を生成し、前記内部クロック信号を遅延させてサンプリングクロック信号を生成するクロック・データ・リカバリ回路と、前記サンプリングクロック信号に同期して前記出力信号をサンプリングし、サンプリングされた値と、前記基準振幅に応じた基準電圧とを比較し、比較結果を出力するサンプラーと、前記比較結果に従って前記利得を制御する第3制御回路と、を有することを特徴とする請求項1に記載の受信回路。

請求項3

前記クロック・データ・リカバリ回路は、前記サンプリングクロック信号の立ち上がりエッジ及び立ち下がりエッジのタイミングが基準タイミングに近づくように、前記内部クロック信号を遅延させ、前記基準タイミングは、前記出力信号がゼロから遷移するタイミングから前記クロックパターンの周期の1/4の時間が経過したタイミングであり、前記出力信号が最大になるタイミングが前記基準タイミングに近づくように、前記クロックパターンの周期は定められている、ことを特徴とする請求項2に記載の受信回路。

請求項4

送信AC結合素子を介して送信信号を送信する送信回路から、前記送信AC結合素子にAC結合される受信AC結合素子を介して受信信号を受信する受信回路であって、前記受信信号を増幅して増幅信号を出力する増幅器と、入出力特性にヒステリシスを有し、前記増幅信号と、第1しきい値電圧と、前記第1しきい値電圧より低い第2しきい値電圧とを比較して、比較結果に応じた出力信号を出力し、前記第1しきい値電圧及び前記第2しきい値電圧は可変である、ヒステリシス回路と、前記増幅信号の振幅の増加に応じて、前記第1しきい値電圧と前記第2しきい値電圧との差を増加させ、前記増幅信号の振幅の減少に応じて、前記第1しきい値電圧と前記第2しきい値電圧との差を減少させる第1制御回路と、を備えることを特徴とする受信回路。

請求項5

前記送信回路は、前記第1しきい値電圧及び前記第2しきい値電圧を制御するための制御期間の間、クロックパターンを有する前記送信信号を送信し、前記ヒステリシス回路は、入出力特性が前記ヒステリシスを有する第1状態と、入出力特性が前記ヒステリシスを有さず前記増幅信号の振幅に応じた振幅を有する出力信号を出力する第2状態と、を切り替え可能であり、前記第1制御回路は、前記制御期間の間、前記ヒステリシス回路を前記第2状態に切り替える第2制御回路と、前記出力信号に同期した内部クロック信号を生成し、前記内部クロック信号を遅延させてサンプリングクロック信号を生成するクロック・データ・リカバリ回路と、前記サンプリングクロック信号に同期して前記出力信号をサンプリングし、サンプリングされた値と、複数の基準電圧のそれぞれとを比較し、比較結果を出力するサンプラーと、前記比較結果に従って前記第1しきい値電圧及び前記第2しきい値電圧を制御する第3制御回路と、を有することを特徴とする請求項4に記載の受信回路。

請求項6

送信AC結合素子と、前記送信AC結合素子を介して送信信号を送信する送信回路と、前記送信AC結合素子にAC結合される受信AC結合素子と、前記受信AC結合素子を介して受信信号を受信する受信回路と、を備え、前記送信回路は、前記送信信号の振幅と、前記送信信号の信号レベル遷移時間との少なくとも何れかを変化させ、前記受信回路は、前記受信信号を増幅して増幅信号を出力する増幅器と、入出力特性にヒステリシスを有し、前記増幅信号に応じて出力信号を出力するヒステリシス回路と、前記増幅信号の振幅が基準振幅に近づくように前記送信信号の振幅と前記遷移時間との少なくとも何れかを制御する第1制御回路と、を有することを特徴とする通信ステム

請求項7

前記送信回路は、前記送信信号の振幅と前記遷移時間との少なくとも何れかを制御するための制御期間の間、クロックパターンを有する前記送信信号を送信し、前記ヒステリシス回路は、入出力特性が前記ヒステリシスを有する第1状態と、入出力特性が前記ヒステリシスを有さず前記増幅信号の振幅に応じた振幅を有する出力信号を出力する第2状態と、を切り替え可能であり、前記第1制御回路は、前記制御期間の間、前記ヒステリシス回路を前記第2状態に切り替える第2制御回路と、前記出力信号に同期した内部クロック信号を生成し、前記内部クロック信号を遅延させてサンプリングクロック信号を生成するクロック・データ・リカバリ回路と、前記サンプリングクロック信号に同期して前記出力信号をサンプリングし、サンプリングされた値と、前記基準振幅に応じた基準電圧とを比較し、比較結果を出力するサンプラーと、前記比較結果に従って前記送信信号の振幅と前記遷移時間との少なくとも何れかを制御する第3制御回路と、を有することを特徴とする請求項6に記載の通信システム。

技術分野

0001

本発明の実施形態は、受信回路及び通信ステムに関する。

背景技術

0002

送信インダクタを介して送信信号を送信する送信回路と、送信インダクタに誘導結合した受信インダクタを介して受信信号を受信する受信回路と、を備える通信システムが知られている。受信回路は、受信信号から、送信された元のデータパターン復元する。

0003

このような通信システムにおいて、受信信号の振幅は、電圧や温度などに応じて変動する。そのため、受信回路は、送信されたデータパターンを正確に復元できない場合がある。

先行技術

0004

特許第5326088号公報

発明が解決しようとする課題

0005

本発明が解決しようとする課題は、送信されたデータパターンをより正確に復元できる受信回路及び通信システムを提供することである。

課題を解決するための手段

0006

実施形態によれば、受信回路は、送信AC結合素子を介して送信信号を送信する送信回路から、前記送信AC結合素子にAC結合される受信AC結合素子を介して受信信号を受信する。前記受信回路は、可変利得増幅器と、ヒステリシス回路と、第1制御回路と、を備える。前記可変利得増幅器は、前記受信信号を可変の利得で増幅して増幅信号を出力する。前記ヒステリシス回路は、入出力特性ヒステリシスを有し、前記増幅信号に応じて出力信号を出力する。前記第1制御回路は、前記増幅信号の振幅が基準振幅に近づくように前記利得を制御する。

図面の簡単な説明

0007

第1の実施形態に係る通信システムの概略的な構成を示すブロック図である。
図1の通信システムのタイミング図である。
図1の通信システムの利得が制御された後の受信信号Srxと増幅信号Saの波形図である。
比較例の通信システムの概略的な構成を示すブロック図である。
比較例の通信システムの増幅信号Saの波形図である。
第2の実施形態に係る通信システムの概略的な構成を示すブロック図である。
制御期間利得制御前におけるクロックパターン周期最適値より長い場合の図6の通信システムのタイミング図である。
図7Aに対応する出力信号のアイパターンを示す図である。
制御期間の利得制御前における図6の通信システムのタイミング図である。
制御期間の利得制御前における図6の受信回路の各信号のアイパターンを示す図である。
制御期間の利得制御後における図6の受信回路の各信号のアイパターンを示す図である。
第3の実施形態に係る通信システムの概略的な構成を示すブロック図である。
第4の実施形態に係る通信システムの概略的な構成を示すブロック図である。
第5の実施形態に係る通信システムの概略的な構成を示すブロック図である。
第6の実施形態に係る通信システムの概略的な構成を示すブロック図である。
第7の実施形態に係る通信システムの概略的な構成を示すブロック図である。
第8の実施形態に係る通信システムの概略的な構成を示すブロック図である。

実施例

0008

以下に、図面を参照して本発明の実施形態について説明する。これらの実施形態は、本発明を限定するものではない。

0009

(第1の実施形態)
図1は、第1の実施形態に係る通信システム1の概略的な構成を示すブロック図である。図1に示すように、通信システム1は、送信機10と、受信機20と、を備える。送信機10と受信機20とは、AC結合を用いた非接触通信を行う。ここでは、AC結合として誘導結合を用いる一例について説明する。

0010

送信機10は、送信AC結合素子E1と、一対の第1伝送線路TL1,TL1と、送信回路11と、を有する。送信AC結合素子E1は、送信インダクタL1である。送信インダクタL1、第1伝送線路TL1,TL1および送信回路11は、例えば、送信機10のプリント配線基板上に設けられている。送信インダクタL1は、例えば、平面状のインダクタである。

0011

第1伝送線路TL1,TL1は、例えばマイクロストリップライン等であり、送信回路11と送信インダクタL1の両端とを接続している。

0012

送信回路11は、第1伝送線路TL1,TL1及び送信インダクタL1を介して、差動の送信信号Stxを受信機20の受信回路21に対して送信する。以下、差動の信号について説明するが、単相シングルエンド)の信号であってもよい。

0013

ここでは、送信信号Stxは、送信インダクタL1に流れる電流である。送信信号Stxは、送信するデータパターンに対応して変化する。例えば、送信するデータパターンが“1”の期間の送信信号Stxは正であり、データパターンが“0”の期間の送信信号Stxは負である。図1の矢印の方向の電流を正とする。即ち、データパターンが変化すると、送信インダクタL1に流れる電流の方向が変化する。

0014

受信機20は、受信AC結合素子E2と、一対の第2伝送線路TL2,TL2と、受信回路21と、を有する。受信AC結合素子E2は、受信インダクタL2である。受信インダクタL2、第2伝送線路TL2,TL2および受信回路21は、例えば、受信機20のプリント配線基板上に設けられている。受信インダクタL2は、例えば、平面状のインダクタである。

0015

通信を行う際には、送信インダクタL1と受信インダクタL2とが近接するよう、送信機10と受信機20とは近接して配置される。送信インダクタL1と受信インダクタL2との距離は、例えば、数百μmである。このように配置されることにより、受信インダクタL2は送信インダクタL1に誘導結合(AC結合)される。これにより、送信インダクタL1から受信インダクタL2に電磁誘導によって信号が伝達される。

0016

第2伝送線路TL2,TL2は、例えばマイクロストリップライン等であり、受信インダクタL2の両端と受信回路21とを接続している。

0017

受信回路21は、受信インダクタL2と第2伝送線路TL2,TL2とを介して、送信された送信信号Stxに応じた差動の受信信号Srxを受信する。受信信号Srxは、電圧である。

0018

受信回路21は、可変利得増幅器22と、ヒステリシス回路(ヒステリシスバッファ)23と、第1制御回路24と、を有する。

0019

可変利得増幅器22は、受信信号Srxを可変の利得で増幅して増幅信号Saを出力する。利得は、制御信号S1により制御される。

0020

ヒステリシス回路23は、入出力特性にヒステリシスを有し、増幅信号Saに応じて出力信号Soを出力する。ヒステリシス回路23は、増幅信号Saと、第1しきい値電圧Vthと、第1しきい値電圧Vthより低い第2しきい値電圧(−Vth)とを比較して、比較結果に応じた出力信号Soを出力する。具体的には、ヒステリシス回路23は、増幅信号Saが正の第1しきい値電圧Vth以上に変化した場合に“H”(ハイレベル)の出力信号Soを出力し、増幅信号Saが負の第2しきい値電圧(−Vth)以下に変化した場合に“L”(ローレベル)の出力信号Soを出力する。

0021

第1制御回路24は、例えば、通信開始前などの通信が行われていない期間に、増幅信号Saの振幅が予め定められた基準振幅Arefに近づくように、制御信号S1によって可変利得増幅器22の利得を制御する。即ち、可変利得増幅器22と第1制御回路24は、自動利得制御回路AGC回路)を構成している。

0022

図2は、図1の通信システム1のタイミング図である。図2では、説明を明確化するため、理想的な波形を示している。また、可変利得増幅器22の利得は、ある一定の値である。

0023

電流である送信信号Stxは、時刻t1において減少し、正から負に変化する。これにより、受信信号Srx及び増幅信号Saに負のパルスが発生する。よって、増幅信号Saが第2しきい値電圧(−Vth)以下になることにより、出力信号Soは“H”から“L”に変化する。

0024

次に、送信信号Stxは、時刻t2において増加し、負から正に変化する。これにより、受信信号Srx及び増幅信号Saに正のパルスが発生する。よって、増幅信号Saが第1しきい値電圧Vth以上になることにより、出力信号Soは“L”から“H”に変化する。

0025

時刻t2以降も以上と同様に動作し、受信回路21において、送信信号Stxによって送信されたデータパターンと等価な出力信号Soを得ることができる。

0026

ところで、受信信号Srx及び増幅信号Saの振幅は、様々な要因により変動する。受信信号Srxの振幅は、例えば、送信信号Stxの振幅Atx(図2)、送信信号Stxの信号レベル遷移時間tt(図2)、及び、送信インダクタL1と受信インダクタL2との結合係数などに応じて変動する。受信信号Srxの振幅の変動により、増幅信号Saの振幅も変動する。

0027

送信信号Stxの振幅Atx及び遷移時間ttは、回路の製造プロセス、電源電圧、温度、回路のミスマッチなどに応じて変動する。

0028

結合係数は、送信インダクタL1と受信インダクタL2との間の距離に応じて変動する。

0029

振幅Atxが相対的に小さい場合、遷移時間ttが相対的に長い場合、及び、結合係数が相対的に小さい場合には、受信信号Srxの振幅は相対的に小さくなる。

0030

振幅Atxが相対的に大きい場合、遷移時間ttが相対的に短い場合、及び、結合係数が相対的に大きい場合には、受信信号Srxの振幅は相対的に大きくなる。

0031

図3は、図1の通信システム1の利得が制御された後の受信信号Srxと増幅信号Saの波形図である。図3は、振幅が小さい場合の受信信号Srxの波形W1と、振幅が大きい場合の受信信号Srxの波形W2と、波形W1に対応する増幅信号Saの波形W1aと、波形W2に対応する増幅信号Saの波形W2aと、を示す。図3では、図2と異なり、ノイズ等も含む波形を示している。

0032

前述のように、第1制御回路24は、増幅信号Saの振幅が基準振幅Arefに近づくように可変利得増幅器22の利得を制御する。そのため、図3に示すように、利得が制御された後、受信信号Srxの振幅によらず、増幅信号Saの振幅はほぼ一定になる。

0033

ここで、比較例の通信システム1Xについて説明する。図4は、比較例の通信システム1Xの概略的な構成を示すブロック図である。比較例の通信システム1Xでは、受信回路20Xに第1制御回路24が設けられておらず、可変利得増幅器22に代えて、予め定められた利得を有する増幅器22Xが設けられている点が、図1と異なる。

0034

図5は、比較例の通信システム1Xの増幅信号Saの波形図である。受信信号Srxの振幅の変動に応じて、増幅信号Saの振幅も変動する。また、増幅器22Xの利得の変動によっても、増幅信号Saの振幅は変動する。

0035

従って、増幅信号Saの振幅が大きい場合には、第1しきい値電圧の最適値VthH及び第2しきい値電圧の最適値(−VthH)の絶対値は、大きくなる。第1しきい値電圧の最適値VthHとは、ノイズや反射波などの不要波Wxより大きく、且つ、増幅信号Saの振幅より小さい値である。第2しきい値電圧の最適値(−VthH)も同様である。増幅信号Saの振幅が大きい場合には、不要波Wxも大きくなる。よって、この場合、第1しきい値電圧及び第2しきい値電圧の絶対値が小さ過ぎ、不要波Wxより小さいと、この不要波Wxに基づいて出力信号Soが変化してしまい、送信されたデータパターンを正確に復元できない可能性がある。

0036

増幅信号Saの振幅が小さい場合には、第1しきい値電圧の最適値VthL及び第2しきい値電圧の最適値(−VthL)の絶対値は、小さくなる。よって、この場合、第1しきい値電圧及び第2しきい値電圧の絶対値が大き過ぎ、増幅信号Saの振幅より大きいと、出力信号Soが変化できないので、送信されたデータパターンを復元できない。

0037

このように、比較例の受信回路20Xでは、最適な第1しきい値電圧Vth及び第2しきい値電圧(−Vth)は、増幅信号Saの振幅に依存する。そのため、一定の第1しきい値電圧Vth及び第2しきい値電圧(−Vth)を有するヒステリシス回路23では、受信信号Srx及び増幅信号Saの振幅が変化すると送信されたデータパターンを正確に復元できない場合がある。

0038

これに対して、本実施形態によれば、増幅信号Saの振幅が基準振幅Arefに近づくように可変利得増幅器22の利得を制御しているので、受信信号Srxの振幅が変化しても、ヒステリシス回路23に入力される増幅信号Saの振幅はほぼ一定になる。そのため、最適な第1しきい値電圧Vth及び第2しきい値電圧(−Vth)は、受信信号Srxの振幅に依存しない。よって、ヒステリシス回路23は、受信信号Srxの振幅が変化しても適切な出力信号Soを出力できる。従って、送信されたデータパターンをより正確に復元できる。

0039

(第2の実施形態)
第2の実施形態では、出力信号Soを用いて可変利得増幅器22の利得を制御する。

0040

図6は、第2の実施形態に係る通信システム1Aの概略的な構成を示すブロック図である。図6では、図1と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。

0041

送信機10Aの送信回路11Aは、利得を制御するための予め定められた制御期間の間、周期Tcのクロックパターンを有する送信信号Stxを送信する。クロックパターンのデューティ比は、約50%である。受信回路21Aは、このクロックパターンを有する送信信号Stxに基づいて利得を制御する。

0042

ヒステリシス回路23Aは、入出力特性がヒステリシスを有する第1状態と、入出力特性がヒステリシスを有さず増幅信号Saの振幅に応じた振幅を有する出力信号Soを出力する第2状態と、を切り替え可能である。第1状態での機能は、図1のヒステリシス回路23の機能と同様である。例えば、ヒステリシス回路23Aは、第2状態において、利得がほぼ1のバッファ回路として機能してもよい。第2状態は、後述するように、制御期間において出力信号Soをサンプリングすることにより、増幅信号Saに応じた値を得るために設けられている。第1状態では、出力信号Soは“L”又は“H”の2値の信号であり、出力信号Soをサンプリングしても増幅信号Saに応じた値を得ることはできないため、第2状態が設けられている。

0043

第1制御回路24Aは、第1の実施形態と同様に、増幅信号Saの振幅が基準振幅Arefに近づくように可変利得増幅器22の利得を制御する。

0044

第1制御回路24Aは、第2制御回路31と、クロック・データ・リカバリ回路(以下、CDR回路と称す)32と、サンプラー33と、第3制御回路34と、を有する。

0045

第2制御回路31は、制御期間の間、ヒステリシス回路23Aを第2状態に切り替える。第2制御回路31は、制御期間以外では、ヒステリシス回路23Aを第1状態に切り替える。従って、制御期間以外では、第1の実施形態と同様の出力信号Soが得られる。

0046

CDR回路32は、出力信号Soに同期した内部クロック信号を生成し、内部クロック信号を遅延させてサンプリングクロック信号SCを生成する。内部クロック信号は、例えば、出力信号Soが0V以上の場合に“H”であり、出力信号Soが0V未満の場合に“L”である。また、CDR回路32は、サンプリングクロック信号SCの立ち上がりエッジ及び立ち下がりエッジの各タイミングにおける出力信号Soが正であるか負であるかを示す極性信号S2を生成する。

0047

サンプラー33は、サンプリングクロック信号SCに同期して出力信号Soをサンプリングし、サンプリングされた値と、基準振幅Arefに応じた基準電圧VREFとを比較し、比較結果S3を出力する。具体的には、サンプラー33は、サンプリングクロック信号SCの立ち上がりエッジ及び立ち下がりエッジによって出力信号Soをサンプリングする。ヒステリシス回路23Aの第2状態における利得がほぼ1である場合、基準電圧VREFは、基準振幅Arefとほぼ等しい。

0048

第3制御回路34は、比較結果S3に従って、制御信号S1を可変利得増幅器22に供給して利得を制御する。第3制御回路34は、極性信号S2に基づいて、出力信号Soが正の時の比較結果S3に従って利得を制御する。これにより、出力信号Soが負の時の比較結果S3を除外して、正しく利得を制御できる。出力信号Soが負の時、サンプリングされた出力信号Soの値は常に基準電圧VREFより小さいため、出力信号Soが負の時の比較結果S3は、出力信号Soの値によらず変化しないためである。

0049

クロックパターンの周期Tcには最適値が存在する。クロックパターンの周期Tcの最適値とは、出力信号Soが0.5UIにおいて最大になる周期Tcである。「UI」は、ユニットインターバルを表す。

0050

図7Aは、制御期間の利得制御前におけるクロックパターンの周期Tcが最適値より長い場合の図6の通信システム1Aのタイミング図である。図7Bは、図7Aに対応する出力信号Soのアイパターンを示す図である。

0051

第1の実施形態で図2を参照して説明したように、誘導結合を介して信号が伝達されるため、送信信号Stxの立ち上がりエッジ及び立ち下がりエッジに応じて受信信号Srxにパルスが発生する。図7Aに示すように、送信信号Stx(クロックパターン)の立ち上がりエッジから受信信号Srxのパルスが最大になるまでの時間Tmは、送信信号Stxの振幅Atxなどに応じて決まり、クロックパターンの周期Tcには依存しない。そのため、周期Tcの増加に応じて、時間Tmの周期Tcに対する割合は小さくなる。また、第2状態では、受信信号Srxと出力信号Soはほぼ等しい。従って、ヒステリシス回路23Aが第2状態にある制御期間においては、クロックパターンの周期Tcに応じて、出力信号Soの1周期中において出力信号Soが最大になるタイミング(UI)は変化する。

0052

図7Bに示すように、クロックパターンの周期Tcが最適値より長い程、出力信号Soが最大になるタイミングは0UIに近づき、出力信号Soは、1UIより前に0になり、その後1UIまでの間0を保つ。この場合、CDR回路32は、図7Aに示すように、出力信号Soが0から変化するタイミング(時刻t1a,t4a,t7a)において内部クロック信号を“H”から“L”に変化させる可能性がある(波形I)。また、CDR回路32は、出力信号Soが0を保つ期間(時刻t3a〜t4a,t6a〜t7a)の中間付近のタイミングにおいて内部クロック信号を“H”から“L”に変化させる可能性もある(波形II)。このように、出力信号Soが0を保つ期間(時刻t3a〜t4a,t6a〜t7a)が存在することにより、内部クロック信号の波形は一定にならず、波形Iと波形IIを交互に繰り返す可能性もある。従って、このように内部クロック信号の波形が変化する場合、CDR回路32は、この内部クロック信号を遅延させてサンプリングクロック信号SCを生成するため、サンプリングクロック信号SCの立ち上がりエッジ及び立ち下がりエッジのタイミングを制御することはできない。そのため、出力信号Soが最大になるタイミングでサンプリングすることはできない。

0053

そこで、本実施形態では、図8,9A,9Bに示すように、出力信号Soが最大になるタイミングが基準タイミングTref(0.5UI)に近づくように、クロックパターンの周期Tcは定められている。

0054

図8は、制御期間の利得制御前における図6の通信システム1Aのタイミング図である。

0055

図9Aは、制御期間の利得制御前における図6の受信回路21Aの各信号のアイパターンを示す図である。即ち、図9A図8に対応する。図9Bは、制御期間の利得制御後における図6の受信回路21Aの各信号のアイパターンを示す図である。

0056

基準タイミングTrefは、出力信号Soがゼロから遷移するタイミング(図8の時刻t11,t13,t15,t17、及び、図9A,9Bの0UI)からクロックパターンの周期Tcの1/4の時間が経過したタイミングである。つまり、基準タイミングTrefは、図8の時刻t12,t14,t16のタイミング、及び、図9A,9Bの0.5UIのタイミングである。

0057

これにより、概ね0UI及び1UIにおいて出力信号Soは0になるため、ヒステリシス回路23Aが第2状態にあっても、CDR回路32は、周期Tcの内部クロック信号及びサンプリングクロック信号SCを生成できる。従って、サンプリングクロック信号SCの立ち上がりエッジ及び立ち下がりエッジのタイミングを制御できる。

0058

CDR回路32は、サンプリングクロック信号SCの立ち上がりエッジ及び立ち下がりエッジのタイミングが基準タイミングTrefに近づくように、内部クロック信号(図示せず)を遅延させる。これにより、出力信号Soの最大値付近サンプルできるので、より正確な振幅を取得できる。従って、より正確に利得を制御できる。

0059

図8,9Aでは、サンプリングされた出力信号Soの値は基準電圧VREFより大きいので、この後、可変利得増幅器22の利得は低下させられる。

0060

一方、図示はしないが、サンプリングされた出力信号Soの値が基準電圧VREFより小さい場合、可変利得増幅器22の利得は増加させられる。

0061

このようにして、複数回のサンプリング及び比較を行い、可変利得増幅器22の利得の増加及び低下を繰り返すことにより、図9Bに示すように、出力信号Soの最大値を基準電圧VREFに近づけることができる。

0062

サンプリングクロック信号SCの立ち上がりエッジ毎に利得を変更してもよい。これにより、短時間で利得を制御できる。

0063

第2制御回路31は、制御期間が終了すると、第3制御回路34の動作を停止させ、利得の制御を終了する。これにより、受信信号Srxの振幅によらず、増幅信号Saの振幅はほぼ一定になる。

0064

従って、第1の実施形態と同じ効果が得られる。

0065

なお、サンプラー33は、サンプリングクロック信号SCの立ち上がりエッジのみによって出力信号Soをサンプリングしてもよい。この場合、極性信号S2を用いることなく、利得を制御できる。

0066

(第3の実施形態)
第3の実施形態では、複数の基準電圧VREF1〜VREFnを用いる点において、第2の実施形態と異なる。

0067

図10は、第3の実施形態に係る通信システム1Bの概略的な構成を示すブロック図である。図10では、図6と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。

0068

受信機20Bにおいて、受信回路21Bの第1制御回路24Bのサンプラー33B及び第3制御回路34Bの機能が、図6と異なる。

0069

サンプラー33Bは、サンプリングクロック信号SCに同期して出力信号Soをサンプリングし、サンプリングされた値と、複数の基準電圧VREF1〜VREFn(nは2以上の整数)のそれぞれとを比較し、比較結果S3を出力する。基準電圧VREF1〜VREFnは、互いに異なる。基準電圧VREF1〜VREFnのうちの最大値と最小値との中間値は、基準振幅Arefに近い値に設定されている。

0070

比較結果S3は、サンプリングされた出力信号Soの値が、基準電圧VREF1〜VREFnのうちの何れに近いかを表す。つまり、比較結果S3によって特定される基準電圧は、出力信号Soの振幅の概略値に相当する。

0071

第3制御回路34Bは、比較結果S3に従って、特定された基準電圧と基準振幅Arefとの差に応じて、可変利得増幅器22の利得を制御する。第3制御回路34Bは、第2の実施形態と同様に、極性信号S2に基づいて、出力信号Soが正の時の比較結果S3に従って利得を制御する。これにより、増幅信号Saの振幅は、基準振幅Arefに近づく。nが大きい程、制御の精度を向上できる。

0072

本実施形態によれば、1回のサンプリング及び比較で増幅信号Saの振幅の概略値を得ることができる。そのため、複数回のサンプリング及び比較を行うことなく、増幅信号Saの振幅を基準振幅Arefに近づけることができる。従って、第2の実施形態よりも短時間で利得を制御することができる。また、第2の実施形態の効果も得られる。

0073

なお、サンプラー33Bは、サンプリングクロック信号SCの立ち上がりエッジのみによって出力信号Soをサンプリングしてもよい。

0074

(第4の実施形態)
第4の実施形態では、ヒステリシス回路23Cのしきい値電圧を制御する点において、第1の実施形態と異なる。

0075

図11は、第4の実施形態に係る通信システム1Cの概略的な構成を示すブロック図である。図11では、図1と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。

0076

受信機20Cにおいて、受信回路21Cの機能が図1と異なる。受信回路21Cは、増幅器22Cと、ヒステリシス回路23Cと、第1制御回路24Cと、を備える。

0077

増幅器22Cは、受信信号Srxを予め定められた利得で増幅して増幅信号Saを出力する。

0078

ヒステリシス回路23Cは、図1のヒステリシス回路23の機能に加え、第1しきい値電圧Vth及び第2しきい値電圧(−Vth)が可変であり、制御信号S1により制御される。

0079

第1制御回路24Cは、増幅信号Saの振幅の増加に応じて、第1しきい値電圧Vthと第2しきい値電圧(−Vth)との差を増加させる。一方、第1制御回路24Cは、増幅信号Saの振幅の減少に応じて、第1しきい値電圧Vthと第2しきい値電圧(−Vth)との差を減少させる。

0080

これにより、本実施形態によれば、受信信号Srx及び増幅信号Saの振幅の変化に応じて、第1しきい値電圧Vth及び第2しきい値電圧(−Vth)を適切な値に設定できる。即ち、増幅信号Saの振幅に応じて、第1しきい値電圧Vth及び第2しきい値電圧(−Vth)の絶対値を、ノイズや反射波などの不要波Wxより大きく、且つ、増幅信号Saの振幅より小さい適切な値に設定できる。よって、不要波Wxに基づいて出力信号Soが変化しないようにできる。そのため、ヒステリシス回路23Cは、受信信号Srx及び増幅信号Saの振幅が変化しても適切な出力信号Soを出力できる。従って、送信されたデータパターンをより正確に復元できる。

0081

なお、第4の実施形態を第1の実施形態に組み合わせ、可変利得増幅器22の利得と、第1しきい値電圧Vth及び第2しきい値電圧(−Vth)と、を制御するようにしても良い。この場合、例えば、最初に可変利得増幅器22の利得を制御する。そして、利得を最大又は最小まで変化させても増幅信号Saの振幅と基準振幅Arefとの差が存在する場合に、更に第1しきい値電圧Vth及び第2しきい値電圧(−Vth)を制御してもよい。これにより、受信信号Srx及び増幅信号Saの振幅のより大きな変動に対応できる。

0082

(第5の実施形態)
第5の実施形態では、出力信号Soを用いてしきい値電圧を制御する点において、第4の実施形態と異なる。

0083

図12は、第5の実施形態に係る通信システム1Dの概略的な構成を示すブロック図である。図6では、図10,11と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。

0084

送信回路11Aは、第1しきい値電圧Vth及び第2しきい値電圧(−Vth)を制御するための予め定められた制御期間の間、クロックパターンを有する送信信号Stxを送信する。受信回路21Dは、このクロックパターンを有する送信信号Stxに基づいて、これらのしきい値電圧を制御する。

0085

受信機20Dにおいて、受信回路21Dのヒステリシス回路23D及び第1制御回路24Dの機能が図11と異なる。

0086

ヒステリシス回路23Dは、図1のヒステリシス回路23の機能と、図11のヒステリシス回路23Cの機能とを有する。つまり、ヒステリシス回路23Dは、第1状態と第2状態とを切り替え可能であり、第1状態において、第1しきい値電圧Vth及び第2しきい値電圧(−Vth)が可変である。

0087

第1制御回路24Dは、基本的な構成において図10の第1制御回路24Bと同一であり、第3制御回路34Dの機能が異なる。つまり、第3制御回路34Dは、サンプラー33Bからの比較結果S3に従って、第1しきい値電圧Vth及び第2しきい値電圧(−Vth)を制御する。第3の実施形態と同様に、比較結果S3によって特定される基準電圧は、出力信号Soの振幅、即ち増幅信号Saの振幅の概略値に相当する。

0088

従って、第1制御回路24Dは、増幅信号Saの振幅の増加に応じて、第1しきい値電圧Vthと第2しきい値電圧(−Vth)との差を増加させる。一方、第1制御回路24Dは、増幅信号Saの振幅の減少に応じて、第1しきい値電圧Vthと第2しきい値電圧(−Vth)との差を減少させる。

0089

これにより、第4の実施形態と同様に、受信信号Srx及び増幅信号Saの振幅の変化に応じて、第1しきい値電圧Vth及び第2しきい値電圧(−Vth)を適切な値に設定できる。

0090

このように、本実施形態によれば、第4の実施形態の効果が得られる。

0091

(第6の実施形態)
第6の実施形態では、送信信号Stxの振幅等を制御する点において、第1の実施形態と異なる。

0092

図13は、第6の実施形態に係る通信システム1Eの概略的な構成を示すブロック図である。図13では、図1と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。

0093

送信機10Eの送信回路11Eは、図1の送信回路11の機能に加え、送信信号Stxの振幅Atxと、送信信号Stxの信号レベルの遷移時間ttとの少なくとも何れかを制御信号S1に応じて変化させる。送信信号Stxの振幅Atxと遷移時間ttは、図2に示したものである。

0094

受信機20Eの受信回路21Eにおいて、可変利得増幅器22に代えて増幅器22Eが設けられている点と、第1制御回路24Eの機能とが、図1と異なる。

0095

増幅器22Eは、受信信号Srxを予め定められた利得で増幅して増幅信号Saを出力する。

0096

第1制御回路24Eは、増幅信号Saの振幅が基準振幅Arefに近づくように、制御信号S1によって送信信号Stxの振幅Atxと遷移時間ttとの少なくとも何れかを制御する。振幅Atxと遷移時間ttの両方を制御することにより、増幅信号Saの振幅をより広い範囲で調整できる。

0097

これにより、様々な要因によって送信信号Stxの振幅Atx、遷移時間tt、結合係数及び増幅器22Eの利得などが変動しても、これらの変動が増幅信号Saの振幅に影響を及ぼさないようにできる。

0098

即ち、増幅信号Saの振幅はほぼ一定になるため、最適な第1しきい値電圧Vth及び第2しきい値電圧(−Vth)は、上記変動に依存しない。よって、ヒステリシス回路23は、適切な出力信号Soを出力できる。従って、送信されたデータパターンをより正確に復元できる。

0099

なお、第6の実施形態を、第1の実施形態と第4の実施形態の少なくとも何れかに組み合わせても良い。これにより、より大きな送信信号Stxの振幅Atx等の変動に対応できる。

0100

(第7の実施形態)
第7の実施形態では、出力信号Soを用いて送信信号Stxを制御する点において、第6の実施形態と異なる。

0101

図14は、第7の実施形態に係る通信システム1Fの概略的な構成を示すブロック図である。図14では、図6,13と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。

0102

送信機10Fの送信回路11Fは、図13の送信回路11Eの機能に加え、送信信号Stxの振幅Atxと遷移時間ttとの少なくとも何れかを制御するための制御期間の間、クロックパターンを有する送信信号Stxを送信する。クロックパターンは、第2の実施形態と同一である。

0103

受信機20Fの受信回路21Fにおいて、ヒステリシス回路23に代えて第2の実施形態の図6のヒステリシス回路23Aが設けられている点と、第1制御回路24Fの機能とが、図13と異なる。

0104

第1制御回路24Fは、基本的な構成において第2の実施形態の図6の第1制御回路24Aと同一であり、第3制御回路34Fの機能が異なる。即ち、第3制御回路34Fは、比較結果S3に従って送信信号Stxの振幅Atxと遷移時間ttとの少なくとも何れかを制御信号S1によって制御する。

0105

これにより、本実施形態によれば、第6の実施形態の効果が得られる。

0106

なお、サンプラー33は、第3の実施形態と同様に、サンプリングされた値と、複数の基準電圧VREF1〜VREFnとを比較してもよい。

0107

(第8の実施形態)
第8の実施形態は、AC結合として容量結合を用いた点において第1の実施形態と異なる。

0108

図15は、第8の実施形態に係る通信システム1Gの概略的な構成を示すブロック図である。図15では、図1と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。

0109

送信AC結合素子E1は、第1送信電極TE1と、第2送信電極TE2と、を有する。第1送信電極TE1及び第2送信電極TE2は、例えば、平面視で円形楕円形矩形など任意の形状を有する薄膜状の金属パターンであり、送信機10Gのプリント配線基板上に設けられている。

0110

一方の第1伝送線路TL1は、送信回路11と第1送信電極TE1とを接続している。他方の第1伝送線路TL1は、送信回路11と第2送信電極TE2とを接続している。

0111

送信回路11は、第1伝送線路TL1,TL1、第1送信電極TE1及び第2送信電極TE2を介して、差動の送信信号Stxを受信機20Gの受信回路21に対して送信する。送信信号Stxは、電圧である。

0112

受信AC結合素子E2は、第1受信電極RE1と、第2受信電極RE2と、を有する。第1受信電極RE1及び第2受信電極RE2は、例えば、平面視で円形、楕円形、矩形など任意の形状を有する薄膜状の金属パターンであり、受信機20Gのプリント配線基板上に設けられている。

0113

一方の第2伝送線路TL2は、第1受信電極RE1と受信回路21とを接続している。他方の第2伝送線路TL2は、第2受信電極RE2と受信回路21とを接続している。

0114

通信を行う際には、第1送信電極TE1と第1受信電極RE1とが近接し、第2送信電極TE2と第2受信電極RE2とが近接するよう、送信機10Gと受信機20Gとは近接して配置される。第1送信電極TE1と第1受信電極RE1との距離、及び、第2送信電極TE2と第2受信電極RE2との距離は、例えば、数mmである。このように配置されることにより、第1送信電極TE1は第1受信電極RE1に容量結合(AC結合)され、第2送信電極TE2は第2受信電極RE2に容量結合される。第1送信電極TE1と第1受信電極RE1との間の結合容量Cacc1、及び、第2送信電極TE2と第2受信電極RE2との間の結合容量Cacc2は、それぞれ、例えば数百fF〜数pFになる。これにより、第1送信電極TE1及び第2送信電極TE2から第1受信電極RE1及び第2受信電極RE2に結合容量Cacc1,Cacc2を介して信号が伝達される。

0115

このような通信システム1Gにおいても、第1の実施形態と同様に通信を行うことができ、第1の実施形態と同様の効果が得られる。

0116

なお、第2から第7の実施形態においても、本実施形態と同様に、AC結合として容量結合を用いてもよい。

0117

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

0118

1,1A〜1G通信システム
10,10A,10E〜10G送信機
11,11A,11E,11F送信回路
20,20A〜20G受信機
21,21A〜21F受信回路
22可変利得増幅器
22C,22E増幅器
23,23A,23C,23Dヒステリシス回路
24,24A〜24F 第1制御回路
31 第2制御回路
32クロック・データ・リカバリ回路
33,33Bサンプラー
34,34B,34D,34F 第3制御回路
TL1 第1伝送線路
TL2 第2伝送線路
E1 送信AC結合素子
E2 受信AC結合素子
L1送信インダクタ
L2受信インダクタ
TE1 第1送信電極
TE2 第2送信電極
RE1 第1受信電極
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