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技術 半導体装置

出願人 ルネサスエレクトロニクス株式会社
発明者 神崎照明
出願日 2015年2月3日 (6年0ヶ月経過) 出願番号 2015-019293
公開日 2016年8月8日 (4年6ヶ月経過) 公開番号 2016-143793
状態 特許登録済
技術分野 半導体集積回路 ボンディング
主要キーワード Nチャンネル コネクト端子 中央近辺 品種展開 Pチャンネル 方向レジスタ 電極バッド 接地電圧端子
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2016年8月8日)のものです。
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図面 (12)

課題

使い勝手のよい半導体装置を提供することができる。

解決手段

半導体装置は、複数の辺E1〜E4によって囲まれた主面と、前記主面に配置された複数の電極パッド404を備える半導体チップCHPと、それぞれワイヤによって電極パッド404に接続された複数のリードを備え、複数の電極パッド404は、複数のビットが、時間的に並列に供給される複数の第1電極パッドを含み、複数の第1電極パッドは、第2電極パッドと第3電極パッドを含み、第2電極パッドと第3電極パッドとの間には、複数の第1電極パッドとは異なる第4電極パッドが配置されている。

概要

背景

周縁部に電極パッドが配置された半導体チップを備えた半導体装置は、例えば特許文献1に記載されている。

概要

使い勝手のよい半導体装置を提供することができる。半導体装置は、複数の辺E1〜E4によって囲まれた主面と、前記主面に配置された複数の電極パッド404を備える半導体チップCHPと、それぞれワイヤによって電極パッド404に接続された複数のリードを備え、複数の電極パッド404は、複数のビットが、時間的に並列に供給される複数の第1電極パッドを含み、複数の第1電極パッドは、第2電極パッドと第3電極パッドを含み、第2電極パッドと第3電極パッドとの間には、複数の第1電極パッドとは異なる第4電極パッドが配置されている。

目的

特開2006−134107号公報






半導体装置の品種展開を図るために、同じ構成を備えた半導体チップを、互いに外部端子ピン)数が異なるパッケージ封止して、半導体装置として、提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

複数の辺によって囲まれた主面と、前記主面に配置された複数の電極パッドを備える半導体チップと、それぞれワイヤによって電極パッドに接続された複数のリードを備える半導体装置であって、前記複数の電極パッドは、複数のビットが、時間的に並列に供給される複数の第1電極パッドを含み、前記複数の第1電極パッドは、第2電極パッドと第3電極パッドを含み、前記第2電極パッドと前記第3電極パッドとの間には、前記複数の第1電極パッドとは異なる第4電極パッドが配置されている、半導体装置。

請求項2

請求項1に記載の半導体装置において、前記第2電極パッド、前記第3電極パッドおよび前記第4電極パッドは、前記複数の辺の内の一辺に沿って配置されている、半導体装置。

請求項3

請求項2に記載の半導体装置において、前記半導体チップは、前記複数のビットを生成する内部回路を備え、前記内部回路から、前記複数のビットが、時間的に並列に、前記第2電極パッドおよび前記第3電極パッドへ供給される、半導体装置。

請求項4

請求項2または3に記載の半導体装置において、前記半導体装置の外部から、前記複数のビットが、時間的に並列に、前記第2電極パッドおよび前記第3電極パッドへ供給される、半導体装置。

請求項5

請求項2に記載の半導体装置において、前記第4電極パッドは、複数であり、複数のビットが、時間的に並列に供給される電極パッドを備えている、半導体装置。

請求項6

請求項2に記載の半導体装置において、前記第4電極パッドは、電圧が供給される電極パッドを含んでいる、半導体装置。

請求項7

請求項2に記載の半導体装置において、前記一辺に沿って配置された前記第1電極パッド、前記第2電極パッドおよび前記第3電極パッドの全てが、ワイヤにより、リードに接続されている、半導体装置。

請求項8

請求項2に記載の半導体装置において、前記一辺に沿って配置された前記第2電極パッドおよび前記第3電極パッドのそれぞれは、ワイヤによりリードに接続され、前記一辺に沿って配置された前記第4電極パッドは、ワイヤにより、リードに接続された電極パッドと、リードに接続されていない電極パッドとを備えている、半導体装置。

請求項9

請求項3に記載の半導体装置において、前記内部回路は、前記複数のビットに対応するビットを有するレジスタを含み、前記レジスタのビットが、前記第2電極パッドおよび前記第3電極パッドに結合される、半導体装置。

技術分野

0001

本発明は、半導体装置に関し、特に端子数が異なる半導体装置を提供するのに適した半導体チップを備える半導体装置に関する。

背景技術

0002

周縁部に電極パッドが配置された半導体チップを備えた半導体装置は、例えば特許文献1に記載されている。

先行技術

0003

特開2006−134107号公報

発明が解決しようとする課題

0004

半導体装置の品種展開を図るために、同じ構成を備えた半導体チップを、互いに外部端子ピン)数が異なるパッケージ封止して、半導体装置として、提供することが行われる場合がある。このような品種展開で、ピン数の少ない半導体装置を提供することにより、提供する半導体装置の価格を低減することが可能となる。

0005

ピン数の少ない半導体装置を提供する場合には、ピン数を減らすために、半導体チップの周縁部に配置されている電極パッドの一部を、半導体装置のピンに接続しないようにすることが行われる。例えば、1回のアクセスで、複数ビット並列的に入出力する入出力ポート(以下、ポートとも称する)を考えた場合、それぞれのビットに対応した電極パッドが、半導体チップに配置される。ピン数を減らすために、それぞれのビットに対応する複数の電極パッドのうちの特定の電極パッドを、ピンに接続しないようにすることが行われる。このようにすると、ピン数の少ない半導体装置では、ポートの配列において、歯抜けが生じることになる。これは、ポートのビット数が多くなればなるほど、顕在化することになる。

0006

対策として、半導体チップにセレクタ等を設けて、ピン数の少ない半導体装置毎に、ピンを入れ替えることが考えられる。例えば、入出力ポートと、アナログ信号あるいは高速インタフェース回路とで、半導体装置のピンを兼用することが考えられる。この場合には、半導体装置毎に、入出力ポートとアナログ信号(あるいは高速インタフェース回路)とを、セレクタで入れ替えることになる。このようにすると、兼用しているピンを、入出力ポートのピンとして用いることが可能となり、歯抜けを低減することが可能となる。しかしながら、セレクタの影響により、アナログ信号あるいは高速インタフェース回路の特性が変化することが危惧され、入れ替えることが難しい。

0007

また、それぞれ歯抜けが生じている複数のポートを組み合わせて、入出力のビット数を増やすことが考えられる。しかしながら、この場合には、複数回のアクセスが必要となり、半導体装置の使い勝手が悪くなる。

0008

特許文献1には、周縁部に配置された電極パッドを有する半導体チップは開示されているが、品種展開は記載されていない。勿論、品種展開で、半導体装置の使い勝手が悪くなることも認識されていない。

0009

本発明の目的は、使い勝手のよい半導体装置を提供することにある。

0010

本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

課題を解決するための手段

0011

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

0012

すなわち、半導体装置は、複数の辺によって囲まれた主面と、主面に配置された複数の電極パッドを備える半導体チップと、それぞれワイヤによって電極パッドに接続された複数のリードを備えている。ここで、複数の電極パッドは、複数のビットが、時間的に並列に供給される複数の第1電極パッドを含み、複数の第1電極パッドは、第2電極パッドと第3電極パッドを含み、第2電極パッドと第3電極パッドとの間には、複数の第1電極パッドとは異なる第4電極パッドが配置されている。

0013

品種展開により、ピン数の少ない半導体装置を提供する際には、第2電極パッドと第3電極パッドとの間に配置された第4電極パッドが、リードに接続されないようにする。ここで、リードは、半導体装置のピンに相当するため、複数のビットが、時間的に並列に供給されるリード(ピン)の数が減少するのを防ぐことが可能となる。すなわち、入出力ポートの歯抜けを低減することが可能となり、使い勝手のよい半導体装置を提供することが可能となる。

発明の効果

0014

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

0015

使い勝手のよい半導体装置を提供することができる。

図面の簡単な説明

0016

実施の形態1に係わる半導体装置の構成を示す模式的な平面図である。
実施の形態1に係わる半導体装置のポートとパッケージとの関係を示す図である。
実施の形態1に係わる半導体チップの要部の構成を示すブロック図である。
実施の形態1に係わる半導体チップの構造を模式的に示す平面図である。
実施の形態2に係わる半導体装置の構成を示す模式的な平面図である。
実施の形態2に係わる半導体チップの構造を模式的に示す平面図である。
実施の形態3に係わる電子装置の構成を示す平面図である。
実施の形態1に係わる半導体装置の平面を示す平面図である。
実施の形態1に係わる半導体装置の平面を示す平面図である。
実施の形態1に係わる半導体チップを搭載したリードフレームの平面を示す平面図である。
実施の形態1に係わる半導体チップを搭載したリードフレームの平面を示す平面図である。

実施例

0017

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。

0018

(実施の形態1)
<品種展開>
図1は、実施の形態1に係わる半導体装置の構成を示す模式的な平面図である。同図において、CHPは、半導体チップを示している。先ず、図1を用いて、半導体チップCHPを、互いにピン数の異なる半導体装置へ品種展開することについて説明する。ここでは、品種展開する半導体装置として、120ピンの端子を備えた半導体装置100、80ピンの端子を備えた半導体装置200および64ピンの端子を備えた半導体装置300を例として説明する。勿論、例であって、これらのピン数に限定されるものではない。

0019

品種展開においては、半導体チップCHPが、120ピンの端子を有するパッケージに封止(パッケージング)されて、半導体装置100として提供される。また、同じ構成を有する半導体チップCHPが、80ピンの端子を有するパッケージに封止されて、半導体装置200として提供され、半導体チップCHPが、64ピンのパッケージに封止されて、半導体装置300として提供される。これにより、同じ構成を有する半導体チップCHPを備え、ピン数が120ピン、80ピンおよび64ピンと、互いに異なる半導体装置100、200および300が提供されることになる。

0020

同じ構成を有する半導体チップCHPを用いて、品種展開を行う場合、半導体チップCHPは、例えば最もピン数の多い半導体装置に合わせて、設計される。図1では、最もピン数の多い半導体装置100は、120ピンの端子を備えているため、120ピンの端子に合わせて、半導体チップCHPは設計される。すなわち、半導体チップCHPは、120ピンの端子のそれぞれに対応する複数の電極パッドを備えるように、設計される。これらの電極パッドは、半導体チップCHPの主面に配置され、当該半導体チップCHPをパッケージに封止する際に、半導体チップの主面に配置された電極パッドが、対応するピンに電気的に接続される。

0021

なお、半導体チップCHPには、最もピン数の多い半導体装置のピン数よりも多くの電極パッドを、その主面に設けてもよい。この場合、一部の電極パッドは、半導体装置のピンには接続されず、例えば半導体チップCHPをパッケージに封止する前のテストの工程等で用いられる。また、半導体チップCHPの主面に配置される電極パッドの数は、半導体装置のピン数よりも少なくてもよい。この場合には、一部の電極パッドが、例えば、半導体装置の複数のピンに接続される。

0022

半導体装置100、200および300のそれぞれは、4辺を有しており、それぞれの辺にピンが設けられている。半導体装置100は、それぞれの辺に30個のピンが設けられ、全体として120個のピンが設けられている。同様に、半導体装置200では、それぞれの辺に20個のピンが設けられ、全体として80個のピンが設けられており、半導体装置300では、それぞれの辺に16個のピンが設けられ、全体として64個のピンが設けられている。同図においては、図面が複雑になるのを避けるために、それぞれの辺の端部に設けられているピンについてのみ、符号が付されている。例えば、半導体装置100を例にすると、半導体装置100に設けられている120個のピンのうち、1番、30番、31番、60番、61番、90番、91番および120番のピンについてのみ、番号の符号が付されている。半導体装置200、300についても同様である。特に制限されないが、平面視で見た場合、ピンの番号は、同図の左下から反時計回りで、増えるように、付されている。

0023

図1において、半導体装置100、200および300は、半導体チップCHPを封止するためのパッケージであると見なすこともできる。このように見なした場合、ピンは、パッケージのピンと見なすことができる。パッケージのピンを、半導体チップCHPの対応する電極パッドに接続することにより、パッケージのピンが、半導体装置のピンとして機能する。

0024

品種展開においては、半導体装置100用のパッケージのピン1〜120に、半導体チップCHPの対応する電極パッドを接続することにより、半導体装置100が提供され、半導体装置200用のパッケージのピン1〜80に、半導体チップCHPの対応する電極パッドを接続することにより、半導体装置200が提供される。同様に、半導体装置300用のパッケージのピン1〜64に、半導体チップCHPの対応する電極パッドを接続することにより、半導体装置300が提供される。

0025

先ず、半導体装置100を例にして説明する。半導体装置100用のパッケージのピン1〜120に、半導体チップCHPの対応する電極パッドを接続することにより、半導体装置100のピン1〜120は、複数の入出力ポート、制御端子および電源端子として機能する。図1において、上辺側に設けられたピン61〜90は、ポートP0およびP4として割り当てられ、ポートとして機能し、右辺側に設けられたピン31〜60は、ポートP1およびP5として割り当てられ、ポートとして機能し、左辺側に設けられたピン91〜120も、ポートP3およびP7として割り当てられ、ポートとして機能する。

0026

また、同図において、下辺側に設けられたピン1〜13および18〜30は、ポートP2およびP6として割り当てられ、ポートとして機能する。下辺側に設けられたピン17は、リセット信号が供給されるリセット入力端子C1として割り当てられ、リセット入力端子として機能し、ピン16は、クロック信号が供給されるクロック入力端子C2として割り当てられ、クロック入力端子として機能し、ピン15および14は電源端子として割り当てられ、電源端子として機能する。この場合、ピン15は、接地電圧が供給される接地電圧端子C3として機能し、ピン14は、電源電圧が供給される電源電圧端子C4として機能する。

0027

この実施の形態1において、半導体装置100のポートP0〜P3のそれぞれは、1回のアクセスにより、時間的に並列に16ビットの入力あるいは出力が行われるポートであり、ポートP4、P5およびP7のそれぞれは、1回のアクセスにより、時間的に並列に14ビットの入力あるいは出力が行われるポートである。また、ポートP6は、1回のアクセスにより、時間的に並列に10ビットの入力あるいは出力が行われるポートである。

0028

半導体装置100の上辺において、ポートP0(第1ポート)は、2個のポートP0−1(第2ポート)、P0−2(第3ポート)により構成されており、ポートP0−1とポートP0−2との間に、ポートP4(第4ポート)が挟まれるように配置されている。すなわち、ピン83〜90に、ポートP0−1の機能が割り当てられ、ピン61〜68に、ポートP0−2の機能が割り当てられており、ピン68と83との間に挟まれたピン69〜82に、ポートP4が割り当てられている。ここで、ポートP0−1、P0−2のそれぞれは、8ビットの入力あるいは出力が行われるポートであるが、1回のアクセスにより、実質的に同時に動作し、16ビットのポートとして機能する。言い換えるならば、ポートP0(第1ポート)は、2個のポートP0−1(第2ポート)、P0−2(第3ポート)に分割されていると見なすことができる。

0029

また、半導体装置100の右辺において、ポートP1(第1ポート)は、2個のポートP1−1(第2ポート)、P1−2(第3ポート)により構成されており、ポートP1−1とポートP1−2との間に、ポートP5(第4ポート)が挟まれるように配置されている。すなわち、ピン53〜60に、ポートP1−1の機能が割り当てられ、ピン31〜38に、ポートP1−2の機能が割り当てられており、ピン38と53との間に挟まれたピン39〜52に、ポートP5が割り当てられている。ここでも、ポートP1−1、P1−2のそれぞれは、8ビットの入力あるいは出力が行われるポートであるが、1回のアクセスにより、実質的に同時に動作し、16ビットのポートとして機能する。

0030

同様に、半導体装置100の左辺において、ポートP3(第1ポート)は、2個のポートP3−1(第2ポート)、P3−2(第3ポート)により構成されており、ポートP3−1とポートP3−2との間に、ポートP7(第4ポート)が挟まれるように配置されている。すなわち、ピン113〜120に、ポートP3−1の機能が割り当てられ、ピン91〜98に、ポートP3−2の機能が割り当てられており、ピン98と113との間に挟まれたピン99〜112に、ポートP7が割り当てられている。ここでも、ポートP3−1、P3−2のそれぞれは、8ビットの入力あるいは出力が行われるポートであるが、1回のアクセスにより、実質的に同時に動作し、16ビットのポートとして機能する。

0031

また、半導体装置100の下辺において、ポートP2(第1ポート)は、2個のポートP2−1(第2ポート)、P2−2(第3ポート)により構成されている。ポートP2−1とポートP2−2との間に、ポートP6(第4ポート)、リセット入力端子C1、クロック入力端子C2、接地電圧端子C3および電源電圧端子C4が挟まれるように配置されている。すなわち、ピン23〜30に、ポートP2−1の機能が割り当てられ、ピン1〜8に、ポートP2−2の機能が割り当てられており、ピン8と23との間に挟まれたピン9〜22に、ポートP6、リセット入力端子C1、クロック入力端子C2、接地電圧端子C3および電源電圧端子C4が割り当てられている。

0032

ポートP6も、2個のポートP6−1、P6−2により構成されており、ポートP6−1は、ピン18〜22に割り当てられ、ポートP6−2は、ピン9〜13に割り当てられている。リセット入力端子C1、クロック入力端子C2、接地電圧端子C3および電源電圧端子C4は、ポートP6−1とP6−2に挟まれるように、ピン14〜17に割り当てられている。ポートP6は、1回のアクセスにより時間的に並列に10ビットの入力あるいは出力が行われる入出力ポートであり、ポートP6を構成するポートP6−1およびP6−2は、それぞれ5ビットの入出力ポートとなっている。

0033

半導体装置100のピン1〜120は、半導体チップCHPの主面に配置された対応する電極パッドに接続される。品種展開の際には、半導体装置200(300)のピン1〜80(1〜64)が、半導体チップCHPの主面に配置された対応する電極パッドに接続されることになる。

0034

先ず、品種展開で、80ピンの半導体装置200を提供する場合を説明する。半導体装置100のピンに接続されていた半導体チップCHPの電極パッドは、図1において、矢印付きの1点鎖線220で示すように、半導体装置200のピンへ接続されるように変更される。

0035

すなわち、半導体装置100のピン1〜8、14〜17および23〜30に接続されていた半導体チップCHPの電極パッドは、半導体装置200のピン1〜8、9〜12および13〜20に接続され、半導体装置100のピン31〜39、45〜46および52〜60に接続されていた半導体チップCHPの電極パッドは、半導体装置200のピン21〜29、30〜31および32〜40に接続される。同様に、半導体装置100のピン61〜69、75〜76、82〜90に接続されていた半導体チップCHPの電極パッドは、半導体装置200のピン41〜49、50〜51および52〜60に接続され、半導体装置100のピン91〜99、105〜106および112〜120に接続されていた半導体チップCHPの電極パッドは、半導体装置200のピン61〜69、70〜71および72〜80に接続される。

0036

これにより、ポートP0−1は、半導体装置200のピン53〜60に割り当てられ、ポートP0−2は、半導体装置200のピン41〜48に割り当てられ、ポートP4は、半導体装置200のピン49〜52に割り当てられる。同様に、ポートP1−1は、半導体装置200のピン33〜40に割り当てられ、ポートP1−2は、半導体装置200のピン21〜28に割り当てられ、ポートP5は、半導体装置200のピン29〜32に割り当てられる。ポートP3−1は、半導体装置200のピン73〜80に割り当てられ、ポートP3−2は、半導体装置200のピン61〜68に割り当てられ、ポートP7は、半導体装置200のピン69〜72に割り当てられる。

0037

また、ポートP2−1は、半導体装置200のピン13〜20に割り当てられ、ポートP2−2は、半導体装置200のピン1〜8に割り当てられ、リセット入力端子C1、クロック入力端子C2、接地電圧端子C3および電源電圧端子C4は、半導体装置200のピン12〜9へ割り当てられる。80ピンの半導体装置200においては、ポートP6−1およびP6−2は、ピンへ割り当てられない。

0038

次に、品種展開で、64ピンの半導体装置300を提供する場合を説明する。半導体装置200のピンに接続されていた半導体チップCHPの電極パッドを、図1において、矢印付きの破線320で示すように、半導体装置300のピンへ接続するように変更する。すなわち、半導体装置200のピン1〜6、9〜12および15〜20に接続されていた半導体チップCHPの電極パッドは、半導体装置300のピン1〜6、7〜10および11〜16に接続され、半導体装置200のピン21〜27、30〜31および34〜40に接続されていた半導体チップCHPの電極パッドは、半導体装置300のピン17〜23、24〜25および26〜32に接続される。同様に、半導体装置200のピン41〜47、50〜51、54〜60に接続されていた半導体チップCHPの電極パッドは、半導体装置300のピン33〜39、40〜41および42〜48に接続され、半導体装置200のピン61〜67、70〜71および74〜80に接続されていた半導体チップCHPの電極パッドは、半導体装置300のピン49〜55、56〜57および58〜64に接続される。

0039

これにより、ポートP0−1は、半導体装置300のピン42〜48に割り当てられ、ポートP0−2は、半導体装置300のピン33〜39に割り当てられ、ポートP4は、半導体装置300のピン40、41に割り当てられる。同様に、ポートP1−1は、半導体装置300のピン26〜32に割り当てられ、ポートP1−2は、半導体装置300のピン17〜23に割り当てられ、ポートP5は、半導体装置300のピン24、25に割り当てられる。ポートP3−1は、半導体装置300のピン58〜64に割り当てられ、ポートP3−2は、半導体装置300のピン49〜55に割り当てられ、ポートP7は、半導体装置300のピン56、57に割り当てられる。

0040

また、ポートP2−1は、半導体装置300のピン11〜16に割り当てられ、ポートP2−2は、半導体装置300のピン1〜6に割り当てられ、リセット入力端子C1、クロック入力端子C2、接地電圧端子C3および電源電圧端子C4は、半導体装置300のピン7〜10へ割り当てられる。64ピンの半導体装置300においても、ポートP6−1およびP6−2は、ピンへ割り当てられない。

0041

このように、ピン数の少ない半導体装置200、300を提供する際には、2個のポート(第2ポートおよび第3ポート)により構成されたポート(第1ポート)のビット数を維持することを優先にし、2個のポート間に配置しているポート(第4ポート)のビット数を減らす。

0042

上記したようにして、品種展開を図った場合のポートP0〜P7のビット数の変化が、図2に示されている。それぞれ2個のポート(第2ポートおよび第3ポート)により構成されたポートP0〜P3(第1ポート)は、品種展開の際に、それぞれのポート間に配置されているポート(第4ポート)を構成するピンを半導体チップの電極パッドに接続しないようにすることにより、ピン数の少ない半導体装置においても、ビット数が大幅に減ることを防ぐことが可能となっている。すなわち、ポートP0〜P3は、品種展開において、120ピンのパッケージから80ピンのパッケージへ変更した場合でも、1回のアクセスで16ビットの処理を継続し行うことが可能である。また、64ピンのパッケージへ変更した場合でも、ポートP0、P1およびP3は、1回のアクセスで14ビットの処理が可能であり、ポートP2においても、12ビットの処理が可能となる。

0043

これにより、同じ構成を有する半導体チップCHPを用いて、ピン数が互いに異なる半導体装置100、200および300を、品種展開において提供することが可能となる。また、少ないピン数の半導体装置200あるいは300を提供する場合、1個のポート(例えば、ポートP0)を構成する複数のポート(P0−1、P0−2)間に配置されているポート(ポートP4)を構成するピン(ピン69〜82)と半導体チップCHPとの間の接続を行わないようにする。これにより、1回のアクセスにより時間的に並列に入出力されるポート(ポートP0)のビット数が大幅に減少するのを低減することが可能となり、使い勝手が悪くなるのを低減することが可能となる。

0044

<半導体チップの構成>
図3は、半導体チップCHPの要部の構成を示すブロック図である。この実施の形態における半導体チップCHPは、特に制限されないが、マイクロコントローラメモリインタフェース回路、ポートP0〜P7のそれぞれを構成する複数の入出力回路部およびポートP0〜P7のそれぞれに対応した複数のレジスタを備えている。

0045

同図において、CPUは、マイクロコントローラ(以下、マイコンとも称する)を示している。マイコンCPUは、図示しないメモリに格納されたプログラムに従って動作する。マイコンCPUは、プログラムに従って動作するとき、ポートP0〜P7を介して、半導体装置の外部との間でデータの送受信を行う。

0046

ポートP0〜P7のそれぞれを構成する入出力回路部およびポートP0〜P7のそれぞれに対応した複数のレジスタは、特に制限されないが、ポートP0〜P7間において、互いに同じ構成を有している。そのため、図3には、ポートP0を構成する入出力回路部およびポートP0に対応した複数のレジスタが示されている。残りのポートP1〜P7についても、同様な構成の入出力回路部および複数のレジスタを備えている。ここでは、図3に示したポートP0を例にして説明し、残りのポートP1〜P7については説明を省略する。

0047

ポートP0は、入出力回路部を介して、時間的に並列に16ビット(B0)〜(B15)の入力または出力を行う。そのため、ポートP0の入出力回路部は、16個の単位入出力回路部403(B0)〜403(B15)を有している。ここで、単位入出力回路部403(B0)〜403(B15)は、ポートP0が時間的に並列に入力または出力する16ビットのビット(B0)〜ビット(B15)に1対1に対応している。単位入出力回路部の構成は、互いに同じであるため、図3には、単位入出力回路部403(B0)の構成のみが詳しく示されている。なお、単位入出力回路部は、本明細書においては、単に、入出力回路部と称する場合もある。

0048

図3に示した単位入出力回路部403(B0)を用いて、単位入出力回路部403(B0)〜403(B15)を説明する。単位入出力回路部403(B0)は、半導体チップCHPの主面に配置された電極パッド404と、単位入出力回路403Cを備えている。単位入出力回路403Cは、出力バッファOB、入力バッファIBおよびセレクタS1〜S3を有している。

0049

出力バッファOBは、入力ノード出力ノードおよび制御ノードを有している。出力バッファOBの制御ノードには、セレクタS1からの出力信号制御信号として供給される。セレクタS1からの出力信号がロウレベルのとき、出力バッファOBは、出力ノードをハイインピーダンス状態にする。一方、セレクタS1からの出力信号がハイレベルのときに、出力バッファOBは、入力ノードに供給されている電圧に従った電圧を有する出力信号を、出力ノードから出力し、対応する電極パッド404に供給する。

0050

入力バッファIBは、入力ノードと出力ノードとを備え、対応する電極パッド404に供給されている入力信号が、入力ノードに供給される。入力バッファIBは、入力ノードに供給された入力信号の電圧に従った電圧を有する出力信号を形成して、出力ノードからセレクタS3へ供給する。

0051

セレクタS1〜S3のそれぞれは、選択ノードS、共通ノードP、端子0および1を有しており、選択ノードSに供給される制御信号の電圧(論理値)に従って、共通ノードPを端子0または端子1に接続する。この場合、選択ノードSに供給されている制御信号の電圧(論理値)がロウレベル(論理値0)のとき、セレクタS1〜S3のそれぞれは、端子0を共通ノードPへ接続する。これに対して、制御信号の電圧(論理値)がハイレベル(論理値1)のときには、共通ノードPと端子1とを接続する。

0052

ポートP0に対応するレジスタとしては、ポートP0のデータ方向を指定する方向レジスタDR、入力レジスタIRおよび出力レジスタORが、半導体チップCHPに設けられている。ポートP0を介して、時間的に並列に16ビットの入力または出力が行われるため、方向レジスタDR、入力レジスタIRおよび出力レジスタORのそれぞれは、16ビットのレジスタである。

0053

特に制限されないが、ポートP0は、入出力ポートとメモリインタフェース回路MIFのポートと兼用されている。ポートP0を、入出力ポートとして用いるか、メモリインタフェース回路MIF用のポートとして用いるかは、機能レジスタFRによって定められる。機能レジスタFRは、複数のビットを有するレジスタである。ポートP1〜P7のそれぞれも、入出力ポートと他の機能用のポートとで兼用される。機能レジスタFRのそれぞれのビットにセットされた値によって、ポートP0〜P7を入出力ポートとして用いるのか他の機能用のポートとして用いるのかが定められる。すなわち、機能レジスタFRは、ポートP0〜P7に対して共通のレジスタとなっている。機能レジスタFRのビット(B)が、ポートP0を、入出力ポートとして用いるのか、メモリインタフェース回路MIF用のポートとして用いるのかを定めるビットである。

0054

方向レジスタDR、入力レジスタIR、出力レジスタORおよび機能レジスタFRのそれぞれには、アドレスが割り当てられている。すなわち、マイコンCPUが、それぞれのレジスタに割り当てられたアドレスを、アドレスバスABに出力すると、選択回路SELが、アドレスバスAB上のアドレスを識別し、それぞれのレジスタに割り当てられたアドレスであるか否かを判定し、選択信号CSD、CSI、CSO、CSFを発生する。例えば、マイコンCPUが、機能レジスタFRに割り当てられたアドレスを、アドレスバスABへ出力すると、選択回路SELは、選択信号CSFをハイレベルにする。これにより、機能レジスタFRが選択され、マイコンCPUからデータバスDBに出力されているデータが、機能レジスタFRに書き込まれる。

0055

マイコンCPUから、機能レジスタFRのビット(B)へ、論理値0を書き込むと、機能レジスタFRのビット(B)からは、ロウレベル(論理値0)の制御信号が、セレクタS1〜S3の選択ノードSへ供給される。一方、機能レジスタFRのビット(B)へ、論理値1を書き込むと、機能レジスタFRのビット(B)からは、ハイレベル(論理値1)の制御信号が、セレクタS1〜S3の選択ノードSへ供給される。

0056

セレクタS1の端子1には、方向レジスタDRのビット(B0)が接続され、セレクタS2の端子1には、出力レジスタORのビット(B0)が接続され、セレクタS3の端子1には、入力レジスタIRのビット(B0)が接続されている。また、セレクタS1〜S3の端子0には、メモリインタフェース回路MIFが接続されている。

0057

入出力回路部403(B0)は、ポートP0を介して時間的に並列に入力または出力される16ビットの内のビット(B0)に対応する。そのため、入出力回路部403(B0)に含まれているセレクタS1〜S3の端子1には、方向レジスタDR、出力レジスタORおよび入力レジスタIRのそれぞれのビット(B0)が接続されている。対応するビット(B0)〜(B15)に従って、入出力回路部403(B0)〜403(B15)内のセレクタS1〜S3の端子1に接続される方向レジスタDR、出力レジスタORおよび入力レジスタIRのそれぞれのビットが変わる。例えば、ビット(B15)に対応する入出力回路部403(B15)に含まれるセレクタS1〜S3のそれぞれの端子1には、方向レジスタDR、出力レジスタORおよび入力レジスタIRのそれぞれのビット(B15)が接続される。

0058

マイコンCPUが、機能レジスタFRに割り当てられたアドレスをアドレスバスABへ出力し、機能レジスタFRを選択し、機能レジスタFRのビット(B)に論理値0を書き込んだ場合、セレクタS1は、メモリインタフェース回路MIFからの信号を、制御信号として出力バッファOBの制御ノードに供給する。また、セレクタS2は、メモリインタフェース回路MIFからの信号を出力バッファOBの入力ノードに供給し、セレクタS3は、入力バッファIBの出力信号を、メモリインタフェース回路MIFへ供給する。メモリインタフェース回路MIFは、特に制限されないが、アドレスバスABおよびデータバスDBに接続されており、メモリインタフェースに関する制御信号の送受信を行う。

0059

例えば、セレクタS1を介してメモリインタフェース回路MIFから、出力バッファOBの制御ノードに、ハイレベルの制御信号が供給されると、メモリインタフェース回路MIFからの出力が、セレクタS2を介して、出力バッファOBの入力ノードに供給され、メモリインタフェース回路MIFからの出力が、電極パッド404に伝えられ、ポートP0から出力されることになる。これに対して、セレクタS1を介してメモリインタフェース回路MIFから、出力バッファOBの制御ノードに、ロウレベルの制御信号が供給されると、出力バッファOBの出力ノードは、ハイインピーダンス状態となる。このとき、電極パッド404に供給されている入力信号は、入力バッファIBおよびセレクタS3を介して、メモリインタフェース回路MIFへ供給されることになる。

0060

次に、ポートP0を入出力ポートとして用いる場合を説明する。マイコンCPUが、機能レジスタFRに割り当てられたアドレスをアドレスバスABへ出力する。これにより、機能レジスタFRが選択され、マイコンCPUから、データバスDBを介して、機能レジスタFRのビット(B)へ論理値1が書き込まれ、機能レジスタFRのビット(B)からは、論理値1が、セレクタS1〜S3の選択ノードSへ供給される。これにより、セレクタS1〜S3のそれぞれは、端子1と共通ノードPとを接続する。

0061

セレクタS1は、端子1に供給されている方向レジスタDRのビット(B0)のレベルを、出力バッファOBの制御ノードへ制御信号として供給する。マイコンCPUは、予め、ポートP0のビット(B0)を入力ポートとして用いるか、出力ポートとして用いるかを定めておく。すなわち、方向レジスタDRに割り当てられたアドレスを、マイコンCPUは、アドレスバスABへ出力する。選択回路SELは、アドレスバスABにおけるアドレスが、方向レジスタDRに割り当てられたアドレスであると判定すると、選択信号CSDをハイレベルにする。選択信号CSDがハイレベルとなることにより、方向レジスタDRが選択され、選択された方向レジスタDRの各ビット(B0)〜(B15)には、マイコンCPUからデータバスDBに供給されたデータが、方向を示すデータとして書き込まれる。

0062

例えば、方向レジスタDRのビット(B0)〜(B15)に論理値1が書き込まれると、論理値1に対応したハイレベルが、制御信号として、入出力回路部403(B0)〜403(B15)内の出力バッファOBの制御ノードに供給される。これにより、入出力回路部403(B0)〜403(B15)内の出力バッファOBは、入力ノードに供給される出力レジスタORの各ビットにおける論理値に従った電圧に対応した電圧を有する出力信号を形成して、対応する電極パッド404へ供給することが可能となる。

0063

マイコンCPUは、出力レジスタORに割り当てたアドレスをアドレスバスABへ出力する。このとき、マイコンCPUは、出力すべきデータをデータバスDBへ出力する。選択回路SELは、アドレスバスABにおけるアドレスが、出力レジスタORに割り当てられたアドレスであると判定すると、選択信号CSOをハイレベルにする。これにより、出力レジスタORが選択され、出力レジスタORは、データバスDBにおけるデータを、各ビット(B0)〜(B15)へ書き込む。出力レジスタORに書き込まれたデータは、入出力回路部403(B0)〜403(B15)内のセレクタS2を介して、出力バッファOBに供給され、出力バッファOBは、出力レジスタORに書き込まれたデータに応じた出力信号を形成して、対応する電極パッド404へ供給する。すなわち、出力レジスタORのそれぞれのビットが、対応する電極パッド404に結合されることになる。

0064

これにより、出力レジスタORへの1回のアクセスにより、16ビットのデータが、時間的に並列にポートP0に対応する電極パッド404へ供給されることになる。

0065

また、方向レジスタDRを選択したとき、方向レジスタDRのそれぞれのビット(B0)〜(B15)に、論理値0を書き込むと、入出力回路部403(B0)〜403(B15)内の出力バッファOBの制御ノードには、ロウレベルの制御信号が供給されることになる。この場合には、それぞれの出力バッファOBの出力ノードはハイインピーダンス状態となる。このとき、電極パッド404における信号は、入力バッファIBおよびセレクタS3を介して、入力レジスタIR内の対応するビットに供給され、格納される。すなわち、入力レジスタIRの各ビットが、対応する電極パッド404に結合されることになる。

0066

マイコンCPUは、入力レジスタIRに割り当てたアドレスをアドレスバスABへ出力することにより、入力レジスタIRが選択され、入力レジスタIRは、データバスDBへ、格納しているデータを供給する。このとき、マイコンCPUは、データバスDBにおけるデータを読み取る。これにより、マイコンCPUは、入力レジスタIRへの1回のアクセスにより、ポートP0を構成する電極パッド404に供給されている16ビットのデータを、時間的に並列に読み取ることが可能となる。

0067

方向レジスタDRのそれぞれのビット(B0)〜(B15)に対して、論理値1または論理値0を書き込む例を説明したが、論理値1と論理値0とを混在して、方向レジスタDRに書き込むようにしてもよいことは言うまでもない。このようにすることにより、ポートP0のビット毎に、入力と出力とを設定することが可能である。

0068

<半導体チップの構造>
図4は、実施の形態1に係わる半導体チップCHPの構造を模式的に示す平面図である。模式的にではあるが、図4の配置は、実際の配置に合わせて描かれている。

0069

半導体チップCHPは、平面視において、4個の辺E1〜E4と、辺E1〜E4によって囲まれた主面を有している。ここで、辺E3は、辺E1に対向し、辺E2は、辺E4に対向し、辺E2およびE4のそれぞれは、辺E1および辺E3と交差している。同図において、400は、内部回路を示している。内部回路400としては、例えば、図3を用いて説明したマイコンCPU、レジスタFR、OR、DR、IR、選択回路SEL、メモリインタフェース回路MIF、アドレスバスABおよびデータバスDB等が含まれている。また、同図において、401は、電源電圧を供給する電源配線を示し、402は、接地電圧を供給する電源配線を示している。電源配線401および402は、辺E1〜E4に沿って、半導体チップCHPの周縁部に配置されている。図4において、複数の403は、図3で説明した入出力回路部を示している。入出力回路部403は、半導体チップCHPの周縁部に、辺E1〜E4に沿って配置されている。入出力回路部403のそれぞれは、図3で説明したように入出力回路403Cと、電極パッド404とを有している。入出力回路部403が、半導体チップCHPの周縁部に、辺E1〜E4に沿って配置されているため、電極パッド404も、半導体チップCHPの周縁部に、辺E1〜E4に沿って配置されている。

0070

この実施の形態1においては、ポートP0およびP4を構成する入出力回路部403は、半導体チップCHPの辺E1に沿って配置されている。また、ポートP1およびP5を構成する入出力回路部403は、半導体チップCHPの辺E2に沿って配置され、ポートP2およびP6を構成する入出力回路部403は、半導体チップCHPの辺E3に沿って配置され、ポートP3およびP7を構成する入出力回路部403は、半導体チップCHPの辺E4に沿って配置されている。

0071

ポートP0〜P3およびP6のそれぞれは、図1に示したように、2個のポートにより構成されている。これに合わせて、ポートP0〜P3およびP6のそれぞれを構成する入出力回路部403も、2組のグループにより構成されている。ポートP0(第1ポート)を例にして説明すると、ポートP0(第1ポート)を構成する第1グループの入出力回路部は、ポートP0−1(第2ポート)に対応する第2グループの入出力回路部とポートP0−2(第3ポート)に対応する第3グループの入出力回路部とにより構成されている。ポートP0−1およびP0−2のそれぞれは、8ビットであるため、これに合わせて、第2グループの入出力回路部および第3グループの入出回路部は、それぞれ8個の入出力回路部により構成されている。

0072

図4においては、第2グループの入出力回路部を構成する8個の入出力回路部が、入出力回路部403(B0)〜403(B7)として描かれ、第3グループの入出力回路部を構成する8個の入出力回路部が、入出力回路部403(B8)〜403(B15)として描かれている。第2グループの入出力回路部403(B0)〜403(B7)および第3グループの入出力回路部403(B8)〜403(B15)のそれぞれは、半導体チップCHPの辺E1に沿って、この入出力回路部403(B0)〜403(B7)と入出力回路部403(B8)〜403(B15)の行が辺E1と平行するように配置されている。また、第2グループの入出力回路部403(B0)〜403(B7)は、辺E1の一方の端側に配置され、第3グループの入出力回路部403(B8)〜403(B15)は、辺E1の他方の端側に配置されている。ポートP4(第4ポート)を構成する第4グループの入出力回路部403(B0)〜403(B13)のそれぞれも、半導体チップCHPの辺E1に沿って、この第4グループの入出力回路部403(B0)〜403(B13)の行が、辺E1と平行するように配置されている。この実施の形態1においては、第2グループの入出力回路部403(B0)〜403(B7)と第3グループの入出力回路部403(B8)〜403(B15)との間に、ポートP4(第4ポート)を構成する第4グループの入出力回路部403(B0)〜403(B13)が挟まれるように、配置されている。すなわち、第4グループの入出力回路部403(B0)〜403(B13)は、辺E1の中央近辺に配置されている。

0073

ポートP0およびP4を構成する入出力回路部403は、図3で説明したように、電極パッド404を有している。ポートP0(第1ポート)を構成する入出力回路部403(B0)〜403(B15)のそれぞれの電極パッド404も、半導体チップCHPの辺E1に沿って、これらの電極パッド404の行が辺E1と平行するように配置されている。また、ポートP4(第4ポート)を構成する入出力回路部403(B0)〜403(B13)の電極パッド404も、半導体チップCHPの辺E1に沿って、これらの電極パッド404の行が辺E1と平行するように配置されている。この実施の形態1においては、ポートP4(第4ポート)を構成する入出力回路部403(B0)〜403(B13)が、ポートP0−1に対応する第2グループの入出力回路部403(B0)〜403(B7)とポートP0−2を構成する第3グループの入出力回路部403(B8)〜403(B15)との間に配置されている。そのため、ポートP4(第4ポート)を構成する第4グループの入出力回路部403(B0)〜403(B13)における電極パッド404も、第2グループの入出力回路部403(B0)〜403(B7)の電極パッド404とポートP0−2を構成する第3グループの入出力回路部403(B8)〜403(B15)の電極パッド404との間に配置されている。

0074

ポートP0(第1ポート)を構成する第1グループの入出力回路部403(B0)〜403(B15)の電極パッド404を第1電極パッドと、ポートP0−1(第2ポート)を構成する第2グループの入出力回路部403(B0)〜403(B7)の電極パッド404を第2電極パッドと、ポートP0−2(第3ポート)を構成する第3グループの入出力回路部403(B8)〜403(B15)の電極パッド404を第3電極パッドと見なすことができる。この場合、ポートP4(第4ポート)を構成する第4グループの入出力回路部403(B0)〜403(B13)の電極パッド404は第4電極パッドと見なすことができる。このように見なした場合、第1電極パッドは、複数であり、半導体チップCHPの辺E1に沿って配置された第2電極パッドと第3電極パッドを備えており、辺E1に沿って配置された第4電極パッドは、第2電極パッドと第3電極パッドとの間に配置されていることになる。

0075

半導体チップCHPの辺E1に沿って配置されたポートP0、P4を構成する入出力回路部403について説明したが、他の辺E2〜E4に沿って配置されたポートP1〜P3およびP5〜P7についても、同様である。

0076

すなわち、半導体チップCHPの辺E2に沿って、ポートP1−1、P1−2を構成する第2グループ、第3グループの入出力回路部403と、ポートP5を構成する第4グループの入出力回路部403が配置されている。ポートP5を構成する第4グループの入出力回路部403は、ポートP1−1を構成する第2グループの入出力回路部403とポートP1−2を構成する第3グループの入出力回路部403との間に配置されている。これに合わせて、ポートP4の入出力回路部403内の電極パッド404は、ポートP1−1の入出力回路部403内の電極パッド404とポートP1−2の入出力回路部403内の電極パッド404との間に配置されている。勿論、これらの電極パッド404は、半導体チップCHPの辺E2に沿って配置されている。

0077

また、半導体チップCHPの辺E4に沿って、ポートP3−1、P3−2を構成する第2グループ、第3グループの入出力回路部403とポートP7を構成する第4グループの入出力回路部403が配置されている。ポートP7を構成する第4グループの入出力回路部403は、ポートP3−1を構成する第2グループの入出力回路部403とポートP3−2を構成する第3グループの入出力回路部403との間に配置されている。これに合わせて、ポートP7の入出力回路部403内の電極パッド404は、ポートP3−1の入出力回路部403内の電極パッド404とポートP3−2の入出力回路部403内の電極パッド404との間に配置されている。勿論、これらの電極パッド404は、半導体チップCHPの辺E4に沿って配置されている。

0078

半導体チップCHPの辺E3には、この辺E3に沿って、ポートP2−1、P2−2、P6−1およびP6−2を構成する入出力回路部403が配置されている。また、辺E3には、この辺E3に沿って電極パッドC1a、C2a、C3aおよびC4aが配置されている。電極パッドC1a、C2a、C3aおよびC4aは、ポートP6−1を構成する入出力回路部403と、ポートP6−2を構成する入出力回路部403との間に配置されている。また、電極パッドC1a、C2a、C3aおよびC4aと、ポートP6−1を構成する入出力回路部403と、ポートP6−2を構成する入出力回路部403は、ポートP2−1を構成する第2グループの入出力回路部403と、ポートP2−2を構成する第3グループの入出力回路部403との間に配置されている。

0079

ポートP2−1、P2−2、P6−1およびP6−2のそれぞれを構成する入出力回路部403内の電極パッド404と電極パッドC1a、C2a、C3aおよびC4aとを見た場合、これらの入出力回路部403内の電極パッド404と電極パッドC1a、C2a、C3aおよびC4aも、半導体チップCHPの辺E3に沿って配置されている。また、電極パッドC1a、C2a、C3aおよびC4aは、ポートP6−1の入出力回路部403内の電極パッド404とポートP6−2の入出力回路部403内の電極パッド404との間に配置されている。さらに、電極パッドC1a、C2a、C3aおよびC4aと、ポートP6−1およびP6−2の入出力回路部403内の電極パッド404は、ポートP2−1の入出力回路部403内の電極パッド404とポートP2−2の入出力回路部403内の電極パッド404との間に配置されている。

0080

辺E3に沿って配置された電極パッドC1aは、パッケージに封止されたとき、リセット入力端子C1に接続され、電極パッドC2aは、クロック入力端子C2に接続され、電極パッドC3aは、接地電圧端子C3に接続され、電極パッドC4aは、電源電圧端子C4に接続される。電極パッドC3aは、電源配線402に接続され、電極パッドC4aは、電源配線401に接続されている。また、電極パッドC3aおよびC4aは、内部回路400にも接続されており、接地電圧端子C3に接地電圧が供給され、電源電圧端子C4に電源電圧が供給されることにより、内部回路400および電源配線401、402へ動作用の電源電圧が供給される。

0081

辺E3に沿って配置された電極パッドC1aは、パッケージに封止したとき、リセット入力端子C1に接続され、電極パッドC2aは、クロック入力端子C2に接続される。電極パッドC1aおよびC2aは、内部回路400に接続されている。特に制限されないが、電極パッドC1aおよびC2aは、図3に示したマイコンCPUに接続される。これにより、クロック入力端子C2に供給されるクロック信号に従って、マイコンCPUは動作する。また、リセット入力端子C1に供給されるリセット信号によって、マイコンCPUをリセットすることが可能となっている。

0082

これらの電極パッドC1a、C2a、C3aおよびC4aは、ポートP2−1およびP6−1の入出力回路部403内の電極パッド404と、ポートP2−2およびP6−2の入出力回路部403内の電極パッド404との間に配置されている。そのため、これらの電極パッドC1a、C2a、C3aおよびC4aは、半導体チップCHPの辺E3のほぼ中央に配置されることになる。また、ポートP6−1、P6−2を構成する入出力回路部403は、ピン数の少ない半導体装置を提供するとき、それぞれ内の電極パッド404は、半導体装置のピンに接続されない。そのため、ポートP6−1、P6−2は、第4ポートと見なし、ポートP6−1、P6−2を構成する入出力回路部403は、第4グループの入出力回路部と見なすことができる。

0083

なお、電極パッド404およびC1a、C2a、C3aおよびC4aは、半導体装置のピンと電気的に接続できるように、半導体チップCHPの主面に形成されている。

0084

入出力回路部403は、図3において説明したので、図4においては簡略化して描かれている。また、図4が複雑になるのを避けるために、辺E1に沿って配置された入出力回路部403についてのみ、ポートP0−1、P0−2およびP4との関係が示されている。辺E2に沿って配置された入出力回路部については、ポートP1−1を構成する入出力回路部403(B0)と、ポートP1−2を構成する入出力回路部403(B15)のみを示し、他の入出力回路部は省略されている。同様に、辺E3に沿って配置された入出力回路部については、ポートP2−1を構成する入出力回路部403(B0)と、ポートP2−2を構成する入出力回路部403(B15)のみを示し、他の入出力回路部は省略されている。また、辺E4に沿って配置された入出力回路部についても、ポートP3−1を構成する入出力回路部403(B0)と、ポートP3−2を構成する入出力回路部403(B15)のみを示し、他の入出力回路部は省略されている。

0085

入出力回路部403を構成する入出力回路403Cについても、図4においては、図面の複雑化を避けるために、出力バッファOB(図3)の一部の構成のみが示されており、入力バッファIBおよびセレクタS1〜S3は省略されている。この実施の形態において、出力バッファOBは、電極パッド404と電源配線401との間に接続されたPチャンネル型電界効果トランジスタ405と、電極パッド404と電源配線402との間に接続されたNチャンネル型電界効果トランジスタ406とを備えている。トランジスタ405と406は、セレクタS1からの制御信号がロウレベルのとき、ともにオフ状態となり、電極パッド404をハイインピーダンス状態にする。一方、セレクタS1からの制御信号がハイレベルのときには、セレクタS2からの信号に従って、トランジスタ405または406がオン状態となり、電極パッド404へセレクタS2からの信号に従った電圧を供給する。

0086

<半導体装置の構造>
半導体チップCHPの主面に配置された電極パッド404およびC1a、C2a、C3aおよびC4aは、半導体装置のピンと電気的に接続される。

0087

<<120ピン半導体装置>>
先ず、120ピンの半導体装置100を提供する場合、半導体チップCHPの主面に配置された、ポートP0−1、P0−2、P1−1、P1−2、P2−1、P2−2、P3−1、P3−2、P4、P5、P6−1、P6−2およびP7を構成する入出力回路部403のそれぞれの電極パッド404の全てと、ピン14〜17を除く半導体装置100の全てのピンとが電気的に接続される。また、半導体チップCHPの主面に配置された電極パッドC4a、C3a、C2aおよびC1aは、半導体装置100のピン14〜17に電気的に接続される。このとき、入出力回路部403の電極パッド404は、対応するピンに接続する。

0088

すなわち、ポートP0−1を構成する入出力回路部403内のパッド404は、ポートP0−1が割り当てられた半導体装置100のピンに接続され、ポートP0−2を構成する入出力回路部403内のパッド404は、ポートP0−2が割り当てられた半導体装置100のピンに接続され、ポートP4を構成する入出力回路部403内のパッド404は、ポートP4が割り当てられた半導体装置100のピンに接続される。同様にして、ポートP1−1を構成する入出力回路部403内のパッド404は、ポートP1−1が割り当てられた半導体装置100のピンに接続され、ポートP1−2を構成する入出力回路部403内のパッド404は、ポートP1−2が割り当てられた半導体装置100のピンに接続され、ポートP5を構成する入出力回路部403内のパッド404は、ポートP5が割り当てられた半導体装置100のピンに接続される。

0089

また、ポートP2−1を構成する入出力回路部403内のパッド404は、ポートP2−1が割り当てられた半導体装置100のピンに接続され、ポートP2−2を構成する入出力回路部403内のパッド404は、ポートP2−2が割り当てられた半導体装置100のピンに接続され、ポートP6−1を構成する入出力回路部403内のパッド404は、ポートP6−1が割り当てられた半導体装置100のピンに接続され、ポートP6−2を構成する入出力回路部403内のパッド404は、ポートP6−2が割り当てられた半導体装置100のピンに接続される。

0090

同様に、ポートP3−1を構成する入出力回路部403内のパッド404は、ポートP3−1が割り当てられた半導体装置100のピンに接続され、ポートP3−2を構成する入出力回路部403内のパッド404は、ポートP3−2が割り当てられた半導体装置100のピンに接続され、ポートP7を構成する入出力回路部403内のパッド404は、ポートP7が割り当てられた半導体装置100のピンに接続される。

0091

図1に示すように、半導体チップCHPの辺E1に対向する半導体装置100の辺においては、ポートP0−1が、辺の一方の端部側に設けられたピンに割り当てられ、ポートP0−2が、辺の他方の端部側に設けられたピンに割り当てられている。また、ポートP4は、辺E1に対向する半導体装置100の辺の中央部分に配置されたピンに割り当てられている。そのため、ポートP0−1、P0−2およびP4のそれぞれにおいて、半導体チップCHPに配置された電極パッド404と、半導体装置100のピンとが対向するようになり、ワイヤにより、容易に電極パッド404と半導体装置100のピントを接続することが可能となる。

0092

ポートP0−1、P0−2およびP4を例にして述べたが、その他のポートおよび端子C1、C2、C3およびC4についても同様である。すなわち、辺E2においては、ポートP1−1、P1−2およびP5のそれぞれにおいて、半導体チップCHPに配置された電極パッド404と、半導体装置100のピンとが対向するようになる。また、辺E4においては、ポートP3−1、P3−2およびP7のそれぞれにおいて、半導体チップCHPに配置された電極パッド404と、半導体装置100のピンとが対向するようになる。さらに、辺E3においては、ポートP2−1、P2−2、P6−1、P6−2および端子C1、C2、C3、C4のそれぞれにおいて、半導体チップCHPに配置された電極パッド404および電極パッドC1a、C2a、C3aおよびC4aと、半導体装置100のピンとが対向するようになる。

0093

<<80ピン半導体装置>>
80ピンの半導体装置200を提供する場合、半導体チップCHPの主面に配置された、ポートP0−1、P0−2、P1−1、P1−2、P2−1、P2−2、P3−1およびP3−2を構成する入出力回路部403のそれぞれの電極パッド404は、半導体装置200のピンと電気的に接続される。一方、半導体チップCHPの主面に配置された、ポートP4、P5、P7については、これらを構成する入出力回路部403のうち、一部の入出力回路部403内の電極パッド404が、半導体装置200のピンと電気的に接続され、残りの入出力回路部403内の電極パッド404は、半導体装置200のピンに接続されない。また、ポートP6−1、P6−2を構成する入出力回路部403のそれぞれの電極パッド404は、半導体装置200のピンと電気的に接続されない。

0094

すなわち、ポートP0−1を構成する入出力回路部403内の電極パッド404は、半導体装置200のピン53〜60に接続され、ポートP0−2を構成する入出力回路部403内の電極パッド404は、半導体装置200のピン41〜48に接続される。また、ポートP1−1を構成する入出力回路部403内の電極パッド404は、半導体装置200のピン33〜40に接続され、ポートP1−2を構成する入出力回路部403内の電極パッド404は、半導体装置200のピン21〜28に接続される。

0095

さらに、ポートP2−1を構成する入出力回路部403内の電極パッド404は、半導体装置200のピン13〜20に接続され、ポートP2−2を構成する入出力回路部403内の電極パッド404は、半導体装置200のピン1〜8に接続される。また、ポートP3−1を構成する入出力回路部403内の電極パッド404は、半導体装置200のピン73〜80に接続され、ポートP3−2を構成する入出力回路部403内の電極パッド404は、半導体装置200のピン61〜68に接続される。

0096

一方、ポートP4については、ポートP4を構成する入出力回路部403のうち、4個の入出力回路部403の電極パッド404が、半導体装置200のピンに接続され、残りの10個の入出力回路部403の電極パッド404は、半導体装置200のピンに接続されない。ポートP4は、14ビット(B0)〜(B13)であるが、この14ビットのうち、ビット(B0)、(B6)、(B7)および(B13)に相当する4個の入出力回路部403(B0)、403(B6)、403(B7)、403(B13)の電極パッド404が、半導体装置200のピン49〜52に接続される。残りの10ビット(B1)〜(B5)、(B8)〜(B12)に相当する10個の入出力回路部403(B1)〜403(B5)、403(B8)〜403(B12)の電極パッド404は、半導体装置200のピンに接続されない。

0097

同様に、14ビットのポートP5についても、14ビットのうちの4ビットであるビット(B0)、(B6)、(B7)および(B13)に相当する4個の入出力回路部403(B0)、403(B6)、403(B7)、403(B13)の電極パッド404が、半導体装置200のピン29〜32に接続される。残りの10ビット(B1)〜(B5)、(B8)〜(B12)に相当する10個の入出力回路部403(B1)〜403(B5)、403(B8)〜403(B12)の電極パッド404は、半導体装置200のピンに接続されない。また、14ビットのポートP7についても、14ビットのうちの4ビットであるビット(B0)、(B6)、(B7)および(B13)に相当する4個の入出力回路部403(B0)、404(B6)、403(B7)、403(B13)の電極パッド404が、半導体装置200のピン69〜72に接続される。残りの10ビット(B1)〜(B5)、(B8)〜(B12)に相当する10個の入出力回路部403(B1)〜403(B5)、403(B8)〜403(B12)の電極パッド404は、半導体装置200のピンに接続されない。

0098

80ピンの半導体装置200においても、図1に示すように、半導体チップCHPの辺E1に対向する半導体装置100の辺においては、ポートP0−1が、辺の一方の端部側に設けられたピンに割り当てられ、ポートP0−2が、辺の他方の端部側に設けられたピンに割り当てられている。また、ポートP4は、辺E1に対向する半導体装置100の辺の中央部分に配置されたピンに割り当てられている。そのため、ポートP0−1、P0−2およびP4のそれぞれにおいて、半導体チップCHPに配置された電極パッド404と、半導体装置200のピンとが対向するようになり、ワイヤにより、容易に電極パッド404と半導体装置100のピンとを接続することが可能となる。

0099

ポートP0−1、P0−2およびP4を例にして述べたが、その他のポートおよび端子C1、C2、C3およびC4についても同様である。

0100

<<64ピン半導体装置>>
64ピンの半導体装置300を提供する場合、半導体チップCHPの主面に配置された、ポートP0−1、P0−2、P1−1、P1−2、P2−1、P2−2、P3−1、P3−2、P4、P5およびP7を構成する入出力回路部403のうち、一部の入出力回路部403内の電極パッド404が、半導体装置300のピンと電気的に接続され、残りの入出力回路部403内の電極パッド404は、半導体装置300のピンに接続されない。また、ポートP6−1、P6−2を構成する入出力回路部403のそれぞれの電極パッド404は、半導体装置300のピンと電気的に接続されない。

0101

すなわち、8ビットのポートP0−1を構成する8個の入出力回路部のうちの7個の入出力回路部403(B0)〜403(B6)内の電極パッド404が、半導体装置300のピン42〜48に接続される。また、8ビットのポートP0−2を構成する8個の入出力回路部のうちの7個の入出力回路部403(B9)〜403(B15)内の電極パッド404が、半導体装置300のピン33〜39に接続される。さらに、8ビットのポートP1−1を構成する8個の入出力回路部のうちの7個の入出力回路部403(B0)〜403(B6)内の電極パッド404が、半導体装置300のピン26〜32に接続される。また、8ビットのポートP1−2を構成する8個の入出力回路部のうちの7個の入出力回路部403(B9)〜403(B15)内の電極パッド404が、半導体装置300のピン17〜23に接続される。

0102

さらに、8ビットのポートP2−1を構成する8個の入出力回路部のうちの6個の入出力回路部403(B0)〜403(B5)内の電極パッド404が、半導体装置300のピン11〜16に接続され、8ビットのポートP2−2を構成する8個の入出力回路部のうちの6個の入出力回路部403(B10)〜403(B15)内の電極パッド404が、半導体装置300のピン1〜6に接続される。また、8ビットのポートP3−1を構成する8個の入出力回路部のうちの7個の入出力回路部403(B0)〜404(B6)内の電極パッド404が、半導体装置300のピン58〜64に接続され、8ビットのポートP3−2を構成する8個の入出力回路部のうちの7個の入出力回路部403(B9)〜403(B15)内の電極パッド404が、半導体装置300のピン49〜55に接続される。

0103

一方、ポートP4については、14ビットのポートP4を構成する14個の入出力回路部403のうち、2個の入出力回路部403(B6)、403(B7)内の電極パッド404が、半導体装置200のピン40、41に接続され、残りの12個の入出力回路部403の電極パッド404は、半導体装置200のピンに接続されない。

0104

同様に、14ビットのポートP5についても、14ビットのうちの2ビットであるビット(B6)、(B7)に相当する2個の入出力回路部403(B6)、403(B7)の電極パッド404が、半導体装置200のピン24、25に接続される。残りの12ビットに相当する12個の入出力回路部の電極パッド404は、半導体装置300のピンに接続されない。また、14ビットのポートP7についても、14ビットのうちの2ビットであるビット(B6)、(B7)に相当する2個の入出力回路部404(B6)、403(B7)の電極パッド404が、半導体装置300のピン56、57に接続される。残りの12ビットに相当する12個の入出力回路部403の電極パッド404は、半導体装置300のピンに接続されない。

0105

64ピンの半導体装置300においても、図1に示すように、半導体チップCHPの辺E1に対向する半導体装置300の辺においては、ポートP0−1が、辺の一方の端部側に設けられたピンに割り当てられ、ポートP0−2が、辺の他方の端部側に設けられたピンに割り当てられている。また、ポートP4は、辺E1に対向する半導体装置100の辺の中央部分に配置されたピンに割り当てられている。そのため、ポートP0−1、P0−2およびP4のそれぞれにおいて、半導体チップCHPに配置された電極パッド404と、半導体装置300のピンとが対向するようになり、ワイヤにより、容易に電極パッド404と半導体装置300のピンとを接続することが可能となる。

0106

ポートP0−1、P0−2およびP4を例にして述べたが、その他のポートおよび端子C1、C2、C3およびC4についても同様である。

0107

図10は、実施の形態1に係わる半導体チップCHPを搭載したリードフレームの平面を示す平面図である。図1図2および図4においては、最もピン数の多い半導体装置として、120ピンの半導体装置を例にして説明したが、図面が複雑になるのを避けるために、図10には、最もピン数の多い半導体装置として100ピンを例にして説明する。

0108

図1および図2においては、120ピンの半導体装置の場合、ポートP4、P5およびP7は、それぞれ14ビットとされ、ポートP6は、10ビットとされ、ポートP0〜P3は、それぞれ16ビットとされていた。これに対して、100本が最も多いピン数の半導体装置とする図10の例においては、ポートP4、P5およびP7は、それぞれ9ビットとされ、ポートP6は6ビットとされる。図10の例においても、ポートP0〜P3は、それぞれ16ビットに維持されている。また、ポートP0〜P3のそれぞれが、2個の8ビットのポートにより構成されていることは、図1の例と同じである。ピン数の少ない半導体装置を提供する場合には、図1の例と同じく、2個のポート間に配置されたポート(ポートP4、P5およびP7)のビット数が、優先的に減らされる。

0109

ポートP4、P5およびP7のそれぞれのビット数が減ったことにより、図10で説明する半導体チップCHPにおいては、これらのポートを構成する入出力回路部403の数が少なくなっている。しかしながら、図10で説明する入出力回路403の配置は、図4と同じである。

0110

図10において、600Lは、100本のピンを有する100ピンLQF(Low Profile Quad Flat)パッケージのリードフレームの一部を示している。同図において、602は、リードであり、100本のリード602がある。同図においては、左下から反時計回りに、リード602に、1〜100のピン番号が付されている。

0111

半導体チップCHPは、図4において説明したように、4個の辺E1〜E4と、4個の辺E1〜E4によって囲われた主面を有している。また、それぞれの辺E1〜E4に沿って、入出力回路部403が、図4に示したように配置されている。図4において、説明したように、入出力回路部403に含まれる電極パッド404も、それぞれの辺E1〜E4に沿って配置されている。図10には、それぞれの辺E1〜E4に沿って配置された電極パッド404が、辺E1〜E4と平行に配置された電極パッドの行あるいは列として示されている。

0112

半導体チップCHPの主面に配置された電極パッド404は、ワイヤ601によって、対応するリードの一方の端部に電気的に接続される。図10においては、図面が複雑になるため、辺E1に沿って配置された電極パッド404と、辺E1に対向するリード602(ピン番号51〜75)との間が、ワイヤ601によって接続された部分のみが描かれている。図10には示していないが、辺E2〜E4に沿って配置された電極404と、辺E2〜E4に対向するリード602(ピン番号26〜50、1〜25、76〜100)との間も、ワイヤ601によって電気的に接続されている。

0113

リードフレーム600Lと半導体チップCHPの周縁部に配置された電極パッド404との間が、ワイヤ601によって電気的に接続されたあと、100ピンLQFパッケージに封止される。このとき、リード602の他方の端部が、パッケージの外部へ突出するように封止される。100ピンLQFパッケージに封止された状態の半導体装置が、図8に600として示されている。図8において、MKは、パッケージに付されたマークを示している。リード602の他方の端部は、図8に示すように、パッケージのそれぞれの辺から突出しており、半導体装置の端子(ピン)となる。また、同図において、1、25、26、50、51、75、76および100は、突出したリード602の端部、すなわち半導体装置のピンの番号を示している。

0114

半導体チップCHPの主面には、辺E1〜E4に沿って、入出力回路部403が配置され、電極パッド404が配置されている。それぞれの電極パッド404を、対応するリード602にワイヤ601により接続して、パッケージに封止することにより、100ピンLQFパッケージをパッケージとした半導体装置を提供することができる。この場合、ポートP0〜P3のそれぞれは、2個のポートに分けられて、半導体装置のピンに割り当てられているが、半導体チップCHPにおいても、ポートP0〜P3のそれぞれを構成する入出力回路部403(電極パッド404を含む)は、図4において説明したように、同じく2個に分けられている。そのため、図10に示すように、電極パッド404と対応するリード601の一方の端部とを、ワイヤ602により容易に接続することが可能である。

0115

図11は、実施の形態1に係わる半導体チップCHPを搭載したリードフレームの平面を示す平面図である。図11には、品種展開により、図10に示した半導体チップCHPと同じ構成を有する半導体チップCHPを64ピンLQFパッケージに封止した場合が示されている。

0116

半導体装置のピン数が、64本となるため、図2に示したように、ポートP0、P1およびP3は、14ビットとなり、ポートP2は、12ビットとなり、ポートP4、P5およびP7は、2ビットとなり、ポート6は、0ビットとなる。

0117

図11には、図10と同様に、半導体チップCHPの辺E1に沿って配置された電極パッド404と対応するリード602(ピン番号33〜48)とが、ワイヤ601により接続されている部分のみが示されており、残りのリード602も対応する電極に接続されているが、同図では省略されている。リード602と半導体チップCHPとをワイヤ601によって接続したあと、パッケージに封止することにより、図9に示すような、64ピンLQFパッケージに封止された状態の半導体装置610が、提供される。図9において、MKは、パッケージに付されたマークを示している。リード602の他方の端部は、図9に示すように、パッケージのそれぞれの辺から突出しており、半導体装置の端子(ピン)となる。また、同図において、1、16、17、32、33、48、49および64は、突出したリード602の端部、すなわち半導体装置のピンの番号を示している。

0118

図11において、ワイヤ601により接続されている電極パッド404と対応するリード602(ピン番号33〜48)を例にして、次に説明する。

0119

半導体チップCHPの辺E1に沿って、図4に示すように、ポートP0−1を構成する第2グループの入出力回路部403(B0)〜403(B7)と、ポートP4を構成する第4グループの入出力回路部403と、ポートP0−2を構成する第3グループの入出力回路部403(B8)〜403(B15)が配置されている。この場合、ポートP4を構成する第4グループの入出力回路部403は、第2グループの入出力回路部403(B0)〜403(B7)と第3グループの入出力回路部403(B8)〜403(B15)との間に配置されている。電極パッド404で見た場合、第2グループの入出力回路部403(B0)〜403(B7)内の電極パッド404(第2電極パッド)と第3グループの入出力回路部403(B8)〜403(B15)内の電極バッド404(第3電極パッド)との間に、ポートP4を構成する第4グループの入出力回路部403内の電極パッド(第4電極パッド)が配置されている。

0120

品種展開に際して、ピン数の少ない半導体装置を提供するときには、ポートP0〜P3のビット数を、ポートP4〜P7に対して優先的に維持する。言い換えるならば、ポートP4〜P7のビット数を、優先的に減らす。

0121

図1に示すように、ポートP0は、半導体チップCHPの辺E1に対応する半導体装置の辺において、2個に分けて、割り当てられている。すなわち、ポートP0は、図1において半導体装置の左側にピンに割り当てられたポートP0−1と、半導体装置の右側のピンに割り当てられたポートP0−2とにより構成されている。また、ポートP0−1とP0−2との間のピンに、ポートP4が割り当てられている。

0122

64ピン数の半導体装置を提供する場合、ポートP4のビット数を減らすため、ポートP4を構成する複数の入出力回路部403のうち、半導体チップCHPの辺E1の中央部に配置された入出力回路部を残し、それ以外の入出力回路部内の電極パッド404とリード602との間の接続を行わないようにする。これにより、ポートP0−1およびP0−2により構成されるポートP0のビット数が、減るのを抑制しながら、ピン数の少ない半導体装置を提供することが可能となる。

0123

また、ポートP0を構成するポートP0−1とP0−2のうち、ポートP0−1を構成する入出力回路部403は、半導体チップCHPの辺E1に沿って左側に配置され、ポートP0−2を構成する入出力回路部403は、半導体チップCHPの辺E1に沿って右側に配置されている。すなわち、ポートP0−1を構成する入出力回路403と、ポートP0−1が割り当てられた半導体装置のピンとが対向するようになり、ポートP0−2を構成する入出力回路403と、ポートP0−2が割り当てられた半導体装置のピンとが対向するようになる。また、ピン数の少ない半導体装置を提供する場合、ポートP4を構成する入出力回路部403のうち、辺E1の中央部分に配置された入出力回路部403の電極パッド404が、リード602に接続されるようになる。

0124

これにより、辺E1の両端側において、リード602と電極パッド404とを接続するワイヤの進入角度φ(辺E1とワイヤ601との間の角度)と、辺E1の中央部において、リード602と電極パッド404とを接続するワイヤ601の進入角度φとが小さくなるのを防ぐことが可能となる。ワイヤ601の進入角度φが小さいと、ワイヤ601間の接触が危惧され、不良が発生する可能性が生じる。また、進入角度φが小さいと、ワイヤ601が長くなることが考えられ、特性の悪化が危惧される。

0125

辺E1に沿って配置されるポートP0およびP4を例にして説明したが、他の辺E2〜E4に沿って配置されるポートP1〜P3およびP5〜P7についても、同様である。

0126

実施の形態1においては、品種展開で、ピン数の少ない半導体装置を提供する場合でも、1回のアクセスで、時間的に並列に入力または出力することが可能なポートのビット数の減少を抑制することが可能である。例えば、図2に示すように、80ピンの半導体装置を提供する場合には、120ピンの半導体装置と同様に、1回のアクセスで16ビット入力/出力が可能なポートを維持することができる。また、64ピンの半導体装置を提供する場合でも、1回のアクセスで、最大14ビット入力/出力が可能なポートを維持することができる。すなわち、ピン数の少ないパッケージに半導体チップCHPを格納しても、マイコンCPUが一回にアクセスできるポートのビット数の削減を最小限に抑えることができる。さらに、同一のポートは、半導体装置の複数の辺に分散させずに、半導体装置の一辺集約できる。そのため、使い勝手のよい半導体装置を提供することができる。

0127

なお、実施の形態1では、半導体チップCHPおよび半導体装置の四辺に配置するポートについて説明したが、例えば高精度のアナログ機能などを備え、ポートと兼用が難しい用途向けの半導体装置などでは、半導体チップCHPと半導体装置の一辺にのみポート(例えばポートP0−1、P0−2およびP4)を配置する構成としてもよい。すなわち、ポートを配置する辺の数に制限されるものではない。

0128

また、実施の形態1においては、ポートとして、入力と出力とを有するポートを例として説明したが、これに限定されるものではない。すなわち、ポートは、入力専用のポートであってもよいし、出力専用のポートであってもよい。

0129

また、半導体チップCHPの電極パッドと半導体装置のピンが、より多くなる場合、例えば、208ピンのような場合、1回のアクセスで、時間的に並列に入力または/および出力が可能な追加の第1ポートを設け、この追加の第1ポートを第2ポートと第3ポートにより構成し、図1に示したポートP0およびP4に追加してもよい。この場合、第2ポートと第3ポートとの間に、図1に示したポートP0−1、P4およびP0−2が挟まれるようにすればよい。すなわち、1回のアクセスで入力または/出力可能なポートを、複数の分け、順次追加するように配置してもよい。

0130

(実施の形態2)
図5は、実施の形態2に係わる半導体装置の構成を示す模式的な平面図である。また、図6は、実施の形態2に係わる半導体チップCHPの構造を模式的に示す平面図である。図5に示す半導体装置の構成は、図1に示した半導体装置の構成に類似し、図6に示す半導体チップCHPの構造は、図4に示した半導体チップの構造に類似している。そのため、ここでは、相違点を主に説明する。

0131

<半導体装置の構成>
実施の形態2においては、実施の形態1で述べたポートP4、P5およびP7のそれぞれが、2個のポートに分けられる。また、実施の形態2では、半導体装置に電源電圧端子が追加される。

0132

図5において、P4−1およびP4−2は、ポートであり、この2個のポートP4−1、P4−2によって、実施の形態1で述べたポートP4が構成される。ただし、実施の形態1では、ポートP4は、120ピンの半導体装置の場合、14ビットであったが、実施の形態2においては、ポートP4−1およびP4−2によって、2ビット少ない12ビットのポートP4が構成される。120ピンの半導体装置の場合には、ポートP4−1およびP4−2により構成されたポートP4は、1回のアクセスにより、時間的に並列に12ビットの入力または出力が可能である。

0133

また、P5−1およびP5−2も、ポートであり、この2個のポートP5−1、P5−2によって、実施の形態1で述べたポートP5が構成される。ただし、実施の形態1では、ポートP5は、120ピンの半導体装置の場合、14ビットであったが、実施の形態2においては、ポートP5−1およびP5−2によって、2ビット少ない12ビットのポートP5が構成される。120ピンの半導体装置の場合には、ポートP5−1およびP5−2により構成されたポートP5は、1回のアクセスにより、時間的に並列に12ビットの入力または出力が可能である。

0134

さらに、P7−1およびP7−2は、ポートであり、この2個のポートP7−1、P7−2によって、実施の形態1で述べたポートP7が構成される。ただし、実施の形態1では、ポートP7は、120ピンの半導体装置の場合、14ビットであったが、実施の形態2においては、ポートP7−1およびP7−2によって、2ビット少ない12ビットのポートP7が構成される。120ピンの半導体装置の場合には、ポートP7−1およびP7−2により構成されたポートP7は、1回のアクセスにより、時間的に並列に12ビットの入力または出力が可能である。

0135

120ピンの半導体装置100の場合、ポートP4−1は、半導体装置100のピン77〜82に割り当てられ、ポートP4−2は、半導体装置100のピン69〜74に割り当てられる。80ピンの半導体装置200の場合、ポートP4−1は、半導体装置200のピン52に割り当てられ、ポートP4−2は、半導体装置200のピン49に割り当てられる。さらに、64ピンの半導体装置300の場合には、ポートP4−1およびP4−2は、半導体装置300のピンに割り当てられない。

0136

ポートP4−1が割り当てられたピンとポートP4−2が割り当てられたピンとの間のピンには、電源電圧端子C8および接地電圧端子C7が割り当てられる。すなわち、120ピンの半導体装置100の場合、半導体装置100のピン75および76に電源電圧端子C8および接地電圧端子C7が割り当てられ、80ピンの半導体装置200の場合、半導体装置200のピン50および51に電源電圧端子C8および接地電圧端子C7が割り当てられる。64ピンの半導体装置300の場合には、ポートP4−1、P4−2の割り当てがなくなり、ポートP4−1、P4−2の代わりに、電源電圧端子C8および接地電圧端子C7が、半導体装置のピン40、41に割り当てられる。

0137

同様に、120ピンの半導体装置100の場合、ポートP5−1は、半導体装置100のピン47〜52に割り当てられ、ポートP5−2は、半導体装置100のピン39〜44に割り当てられる。80ピンの半導体装置200の場合、ポートP5−1は、半導体装置200のピン32に割り当てられ、ポートP5−2は、半導体装置200のピン29に割り当てられる。さらに、64ピンの半導体装置300の場合には、ポートP5−1およびP5−2は、半導体装置300のピンに割り当てられない。

0138

ポートP5−1が割り当てられたピンとポートP5−2が割り当てられたピンとの間のピンには、電源電圧端子C10および接地電圧端子C9が割り当てられる。すなわち、120ピンの半導体装置100の場合、半導体装置100のピン45および46に電源電圧端子C10および接地電圧端子C9が割り当てられ、80ピンの半導体装置200の場合、半導体装置200のピン30および31に電源電圧端子C10および接地電圧端子C9が割り当てられる。64ピンの半導体装置300の場合には、ポートP5−1、P5−2の割り当てがなくなり、ポートP5−1、P5−2の代わりに、電源電圧端子C10および接地電圧端子C9が、半導体装置300のピン24、25に割り当てられる。

0139

また、120ピンの半導体装置100の場合、ポートP7−1は、半導体装置100のピン107〜112に割り当てられ、ポートP7−2は、半導体装置100のピン99〜104に割り当てられる。80ピンの半導体装置200の場合、ポートP7−1は、半導体装置200のピン72に割り当てられ、ポートP7−2は、半導体装置200のピン69に割り当てられる。さらに、64ピンの半導体装置300の場合には、ポートP7−1およびP7−2は、半導体装置300のピンに割り当てられない。

0140

ポートP7−1が割り当てられたピンとポートP7−2が割り当てられたピンとの間のピンには、電源電圧端子C6および接地電圧端子C5が割り当てられる。すなわち、120ピンの半導体装置100の場合、半導体装置100のピン105および106に電源電圧端子C6および接地電圧端子C5が割り当てられ、80ピンの半導体装置200の場合、半導体装置200のピン70および71に電源電圧端子C6および接地電圧端子C5が割り当てられる。64ピンの半導体装置300の場合には、ポートP7−1、P7−2の割り当てがなくなり、ポートP7−1、P7−2の代わりに、電源電圧端子C6および接地電圧端子C5が、半導体装置300のピン56、57に割り当てられる。

0141

実施の形態1と同様に、ピン数の少ない半導体装置を提供する場合、矢印を付した一点鎖線220または矢印を付した破線320で示すように、ポートP0〜P7、リセット入力端子C1、クロック入力端子C2、電源電圧端子C3〜C10のそれぞれを割り当てる半導体装置のピンが変わる。

0142

<半導体チップの構成>
実施の形態2に係わる半導体チップCHPにおいては、ポートP4が12ビットへ変更されるため、ポートP4を構成する入出力回路部403の個数が、14個から12個に変更され、6個の入出力回路部403によって、ポートP4−1が構成され、残りの6個の入出力回路部403によって、ポートP4−2が構成される。この場合、特に制限されないが、ポートP4−1およびP4−2のそれぞれは、連続して配置された入出力回路部403によって構成されている。図6において、C7aおよびC8aは、半導体チップCHPの辺E1に沿って配置された電極パッドである。電極パッドC7aおよびC8aは、ポートP4−1を構成する入出力回路部403内の電極パッド404とポートP4−2を構成する入出力回路部403内の電極パッド404との間に配置されている。

0143

電極パッドC7aは、電源配線402および内部回路400に接続され、電極パッドC8aは、電源配線401および内部回路400に接続されている。この電極パッドC7aは、ワイヤにより、接地電圧端子C7に接続され、電極パッドC8aは、ワイヤにより、電源電圧端子C8に接続される。

0144

ポートP5およびP7についても、そのビット数が12ビットへ変更されるため、ポートP5およびP7のそれぞれを構成する入出力回路部403の個数が、14個から12個に変更される。ポートP4と同様に、6個の入出力回路部403によって、ポートP5−1とP7−1が構成され、残りの6個の入出力回路部403によって、ポートP5−2とP7−2が構成される。ポートP4−1およびP4−2と同様に、ポートP5−1およびP5−2(ポートP7−1およびP7−2)のそれぞれは、連続して配置された入出力回路部403によって構成されている。

0145

図6において、C9aおよびC10aは、半導体チップCHPの辺E2に沿って配置された電極パッドである。電極パッドC9aおよびC10aは、ポートP5−1を構成する入出力回路部403内の電極パッド404とポートP5−2を構成する入出力回路部403内の電極パッド404との間に配置されている。

0146

電極パッドC9aは、電源配線402および内部回路400に接続され、電極パッドC10aは、電源配線401および内部回路400に接続されている。この電極パッドC9aは、ワイヤにより、接地電圧端子C9に接続され、電極パッドC10aは、ワイヤにより、電源電圧端子C10に接続される。

0147

また、図6において、C5aおよびC6aは、半導体チップCHPの辺E4に沿って配置された電極パッドである。電極パッドC5aおよびC6aは、ポートP7−1を構成する入出力回路部403内の電極パッド404とポートP7−2を構成する入出力回路部403内の電極パッド404との間に配置されている。

0148

電極パッドC5aは、電源配線402および内部回路400に接続され、電極パッドC6aは、電源配線401および内部回路400に接続されている。この電極パッドC5aは、ワイヤにより、接地電圧端子C5に接続され、電極パッドC6aは、ワイヤにより、電源電圧端子C6に接続される。

0149

この実施の形態2においては、半導体チップCHPのそれぞれの辺E1〜E4に、電源配線401および402に接続された電極パッドC3a、C4a〜C9a、C10aが配置され、電極パッドC3a〜C10aは、半導体装置の接地電圧端子および電源電圧端子に接続される。これにより、半導体装置のポートに負荷を接続し、比較的高い電流がポートを流れても、電圧配線401および402の抵抗によって発生する電圧降下を低減することが可能となる。例えば、半導体装置のポートに負荷として、LED(Light Emitting Diode)を接続した場合、LEDを駆動するためには、数十mAの電流が要求される。電圧配線401、402が、例えば1個の電極パッド(C3a、C4a)を介して接地電圧および電源電圧に接続されていると、LEDを駆動する電流によって、電圧配線401、402に発生する電圧降下が大きくなり、LEDに印加される電圧が低下し、LEDを駆動することが困難になることが考えられる。

0150

また、この実施の形態2においては、電源電圧および接地電圧が供給される電極パッドC3a〜C10aのそれぞれが、半導体チップCHPの辺E1〜E4の中央部に配置されることになる。半導体チップCHPの辺E1に沿って配置される電極パッドC7aおよびC8aを例にして説明すると、これらの電極パッドは、ポートP0−1およびP4−1を構成する入出力回路部403内の電極パッド404と、ポートP0−2およびP4−2を構成する入出力回路部403内の電極パッド404との間に配置される。そのため、電極パッドC7aおよびC8aは、辺E1の中央部に配置されることになる。これにより、図11で説明したように、ピン数の少ない半導体装置を提供するとき、ワイヤの接触あるいはワイヤが長くなるのを防ぐことが可能となる。

0151

実施の形態1と同様に、実施の形態2においても、ピン数の少ない半導体装置を提供するとき、マイコンCPUが1回でアクセスできるポートのビット数の削減を最小限に抑えることができる。また、実施の形態2においては、十分な電流駆動能力を有するポートを提供することができる。さらに、1回でアクセスすることが可能なポートを、半導体装置の辺間で分散させず、半導体装置の一辺に集約することができる。これにより、使い勝手のよい半導体装置を提供することができる。

0152

実施の形態1と同様に、実施の形態2においても、半導体チップCHPと半導体装置の一辺にのみポート(例えばポートP0−1、P0−2およびP4)を配置する構成としてもよい。すなわち、ポートを配置する辺の数に制限されるものではない。また、ポートとして、入力と出力とを有するポートを例として説明したが、これに限定されるものではない。すなわち、ポートは、入力専用のポートであってもよいし、出力専用のポートであってもよい。

0153

また、半導体チップCHPの電極パッドと半導体装置のピンが、より多くなる場合、例えば、208ピンのような場合、1回のアクセスで、時間的に並列に入力または/および出力が可能な追加の第1ポートを設け、この追加の第1ポートを第2ポートと第3ポートにより構成し、図5に示したポートP0およびP4に追加してもよい。この場合、第2ポートと第3ポートとの間に、図4に示したポートP0−1、P4およびP0−2が挟まれるようにすればよい。すなわち、1回のアクセスで入力または/出力可能なポートを、複数の分け、順次追加するように配置してもよい。

0154

(実施の形態3)
図7は、実施の形態3に係わる電子装置の構成を示す平面図である。ここで、電子装置は、マイコンCPUを内蔵する半導体装置と、マイコンCPUによりアクセスされる半導体メモリとを備えている。

0155

図7において、BODは、基板を示しており、500は、基板BODに実装された半導体メモリを示している。特に制限されないが、半導体メモリ500は、スタティック型半導体メモリが例として示されている。同図において、100、200および300は、半導体装置を示している。品種展開により、半導体装置100、200および300が提供され、電子装置の価格および/または電子装置に要求される機能に従って、提供されている半導体装置100、200または300のいずれか1個が、基板BODに実装される。

0156

図7に示している半導体装置100、200、300および半導体チップCHPは、実施の形態2と同じである。そのため、説明の都合上で必要な部分を除き、半導体装置100、200、300および半導体チップCHPの説明は省略する。

0157

半導体メモリ500は、電源電圧端子Vcc、接地電圧端子GND、アドレス入力端子A0〜A16、データ入出力端子DQ0〜DQ7、チップセレクト端子CS1#、CS2、ライトイネーブル端子WE#、出力イネーブル端子OE#およびノンコネクト端子NCを備えている。

0158

ここで、ノンコネクト端子NCは、機能が割り当てられていない端子を意味している。また、チップセレクト端子CS1#とCS2は、この半導体メモリ500を選択する信号が供給される端子である。チップセレクト端子CS#1にロウレベルの選択信号を供給する、またはチップセレクト端子CS2にハイレベルの選択信号を供給することにより、半導体メモリ500は選択される。図7においては、チップセレクト端子CS2が、接地電圧501に接続されているため、半導体メモリ500を選択するか否かは、チップセレクト端子CS1#へ供給する選択信号の電圧によって定められることになる。半導体メモリ500の電源電圧端子Vccは、電源電圧502に接続され、接地電圧端子GNDは、接地電圧501に接続されている。スタティック型半導体メモリの動作は、周知であるため、半導体メモリ500の動作は省略する。

0159

基板BODは、第1配線層と第2配線層を有する多層配線基板である。同図において、503は、基板BODの第1配線層に形成された配線を示している。第1配線層に形成された複数の配線503によって、半導体メモリ500の端子(ピン)と半導体装置300、200または100の端子(ピン)とが接続されている。ここでは、先ず、120ピンの半導体装置100が、基板BODに実装され、半導体メモリ500に接続されている場合を説明する。

0160

半導体メモリ500のデータ入出力端子DQ0〜DQ2およびアドレス入力端子A6、A7、A12、A14およびA16は、半導体装置100のポートP0−1に、第1配線層の配線503によって接続されている。また、半導体メモリ500のデータ入出力端子DQ3〜DQ6、アドレス入力端子A8、A13、A15およびライトイネーブル端子WE#は、半導体装置100のポートP0−2に、第1配線層の配線503によって接続されている。

0161

また、半導体メモリ500のアドレス入力端子A0〜A5は、第1配線層の配線503によって、半導体装置100のポートP3−2に接続され、半導体メモリ500のデータ入出力端子DQ7、アドレス入力端子A9、A10、A11、チップセレクト端子CS1#および出力イネーブル端子OE#は、第1配線層の配線503によって、ポートP1−1に接続されている。

0162

さらに、半導体装置100の電源電圧端子C8と半導体メモリ500の電源電圧端子Vccは、第1配線層の配線503によって、電源電圧502に接続されている。また、半導体装置100の接地電圧端子C7、半導体メモリ500の接地電圧端子GNDおよびチップセレクト端子CS2は、第2配線層に形成された配線によって、接地電圧501に接続されている。なお、図7においては、第2配線層に形成された配線は、破線で示されており、第1配線層に形成された配線503は、実線で示されている。また、第1配線層の配線は、図面が煩雑になるのを避けるために、半導体メモリ500のアドレス入力端子A5、A9に接続された配線にのみ、符号503を付し、残りの第1配線層の配線については、符号が省略されている。

0163

また、半導体装置100のポートP4−1およびP4−2は、第2配線層に形成された配線に接続され、基板BODに実装されている他の部品に接続されている。

0164

半導体装置100の他のポートP1−2、P2−1、P2−2、P3−1、P5−1、P5−2、P6−1、P6−2、P7−1およびP7−2も、基板BODに実装された他の部品に接続されているが、これらの接続は、図7では省略されている。さらに、電源電圧端子C4、C6、C10および接地電圧端子C3、C5、C9は、電源電圧502および接地電圧501に接続され、クロック入力端子C2およびリセット入力端子C1も、基板BODに実装された他の部品に接続されているが、図7では省略されている。

0165

この実施の形態3においては、少ないピン数の半導体装置を提供する際に、優先的にビット数が維持されるポートP0(P0−1、P0−2)、P1(P1−1、P1−2)、P2(P2−1、P2−2)およびP3(P3−1、P3−2)のうち、ポートP0−1、P0−2、P1−1およびP3−2に、半導体メモリ500のアドレス入力端子、データ入出力端子および制御端子(WE#、CS1#、OE#)が接続されている。そのため、120ピンの半導体装置100の代わりに、80ピンの半導体装置200あるいは64ピンの半導体装置300を用いても、ポートP0−1、P0−2、P1−1およびP3−2が存在する。

0166

また、ピン数の少ない半導体装置を提供する際に、優先的にビット数が削減されるポート(例えばポートP4−1、P4−2)が、優先的にビット数を維持するポート(ポートP0−1、P0−2)間に配置されている。そのため、ポートP4−1、P4−2のビット数を削減しても、ポートP0−1、P0−2のビット配列は維持される。すなわち、少ないビット数の半導体装置200、300においても、ポート内のビット配置が維持されている。これにより、ピン数の多い半導体装置100の代わりに、ピン数の少ない半導体装置200、300を用いる場合であっても、半導体装置と半導体メモリ500との位置関係は一定となる。なお、半導体装置300を用いる場合、ポートP0−1、P0−2のそれぞれは、7ビットとなり、半導体メモリ500のアドレス入力端子A15およびA16に接続されるピンが、半導体装置300には存在しない。この場合には、半導体メモリ500のアドレス入力端子A15およびA16を電源電圧502または接地電圧501へ接続すればよい。

0167

実施の形態3によれば、ピン数の多い半導体装置100の代わりに、ピン数の少ない半導体装置200、300を用いても、半導体メモリ500と接続することができる。この場合、半導体装置と半導体メモリとの位置関係は、半導体装置のピン数によらず常に一定となり、使い勝手のよい半導体装置を提供することができる。例えば、半導体装置を組み込む最終電子装置が低機能のときには、少ピンパッケージを用いた半導体装置300を使用し、最終電子装置が高機能のときは、多ピンパッケージの半導体装置100を使用するといった場合でも、当該半導体装置を実装する基板BODは、半導体メモリと半導体装置との位置関係が変わらないので、基板BODにおける配線の再設計が容易になる。

0168

また、半導体メモリ500を使用しない場合でも、実施の形態2と同様に、少ピンパッケージに半導体チップCHPを格納しても、マイコンCPUが1回のアクセスできるポートのビット数の削減を最小限に抑えることができ、かつ、十分な電流駆動能力を得ることができる。また、ピン数が異なっても、ポートは、分散せずに、半導体装置の一辺に集約でき、使い勝手のよい半導体装置を提供することができる。

0169

なお、実施の形態3では、半導体メモリ500を用いて説明したが、半導体メモリ500は他の半導体装置、例えばUSB(Universal Serial Bus)物理層集積した半導体装置とのインタフェースに、優先的にビット数を維持するポートを用いてもよく、インタフェースする半導体装置は、半導体メモリに限定されるものではない。

0170

また、実施の形態1〜3において、それぞれのポートは、他の機能と兼用するようにしてもよい。例えば、図3においては、メモリインタフェース回路MIFとの兼用を示したが、これに限定されず、種々のものとの兼用が可能である。

0171

ポートの応用例は、種々存在する。実施の形態3では、半導体メモリとのインタフェースにポートを用いる例を示したが、これ以外にも多くの応用例が存在する。例えば、半導体装置のポートに複数のLEDを接続し、複数のLEDを駆動することにより、時刻、温度等の表示を行う。あるいは、半導体装置の外部に複数のスイッチ、例えばテンキーを設け、ポートを介して、テンキーの状態を、半導体装置に読み込み、マイコンCPUによって処理すると言うような例がある。

0172

実施の形態1〜3において説明したように、半導体装置は、複数のポートを有している。それぞれのポートに対して、図3で説明したように、入力レジスタIRおよび出力レジスタORが設けられている。そのため、マイコンCPUは、1個のポートに対して、入力あるいは出力するときには、1回のアクセスで行うことが可能であるが、複数のポートを用いるときには、異なるレジスタ(入力レジスタIRまたは出力レジスタ)をアクセスする必要があり、アクセス回数が増加し、使い勝手が低下する。例えば、外部に設けたLEDを用いて時刻表示を行うとき、ポートのビット数が不足する場合には、複数ポートを用いることが考えられる。この場合には、時刻表示のために、マイコンCPUが複数のポートへアクセスを行い、表示時刻切り替えることが必要となる。

0173

表示時刻を切り替えている途中で、例えばマイコンCPUに割り込みが発生した場合、表示切り替えの途中で、マイコンCPUの処理は、割込みルーチン分岐し、LEDの一部の表示が切り替え以前の状態になってしまい、意図した表示とならない期間が発生することが考えられる。これに対して、表示の切り替え中は、割込み禁止処置を行うことや、割込みルーチンへ分岐後に表示切り替え中であれば、表示切り替えを優先して実行するなど、マイコンCPUに実行させるプログラムを工夫する必要がある。

0174

これに対して、実施の形態1〜3によれば、ピン数の少ない半導体装置を提供する場合でも、1回のアクセスによって、時間的に並列に入力あるいは出力されるポートのビット数が減るのを抑制することが可能である。そのため、使い勝手のよい半導体装置を提供することが可能となる。

0175

一方、半導体装置を実装する基板BODのコストを削減するには、基板BODを単層基板あるいは層数がなるべく少ない多層配線基板とすることが望ましい。この場合、半導体装置のポートと半導体メモリのような部品は、単層基板の配線あるいは同じ層の配線で接続することが望ましい。このようにするためには、ポートは、半導体装置のピンの一部分に集約することが望ましい。

0176

一方、品種展開により、同じ構成の半導体チップCHPを元に、ピン数や形状の異なるパッケージに格納して半導体装置を提供するのが一般的となっている。ピン数の少ないパッケージに、半導体チップCHPを格納する場合、連続して配置された電極パッドをワイヤによってリードに接続するのは、進入角度φなどの製造制約により難しい。

0177

実施の形態1〜3によれば、第1ポート(例えば、P0)が、第2ポート(P0−1)と第3ポート(P0−2)とにより構成され、半導体チップCHPの辺に沿って、第2ポートを構成する第2電極パッドと第3ポートを構成する第3電極パッドが配置され、第2電極パッドと第3電極パッドとの間に、ポートを構成する第4電極パッドが配置される。ピン数の少ない半導体装置を提供する際には、第4電極パッドとリードとの接続が行われず、第2電極パッドとリードおよび第3電極パッドとリードとの接続が行われる。これにより、ピン数の少ない半導体装置を提供する際には、辺の中央部分に配置されている第4電極パッドとリードとをワイヤにより接続しなくて済むため、進入角度φが小さくなることを防ぐことが可能となる。

0178

また、半導体チップCHPの辺に沿って、連続して配置されている第2電極パッドおよび第3電極パッドのそれぞれは、対応するリードに接続することができるため、ポートを半導体装置のピンの一部分に集約することが可能である。これにより、品種展開で、基板BODのコストの削減を図ることが可能な半導体装置を提供することが可能となる。

0179

なお、実施の形態1〜3において、リセット入力端子C1およびクロック入力端子C2が接続される電極パッドC1aおよびC2aも、半導体チップCHPの辺E3の中央部分に配置されるため、ワイヤによりリードに接続する際に、進入角度φが小さくなるのを防ぐことが可能である。

0180

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

0181

100、200、300半導体装置
400内部回路
403、403(B0)〜403(B15)入出力回路部
404、C1a〜C10a電極パッド
601ワイヤ
602リード
CHP半導体チップ
CPUマイコン
E1〜E4 辺
P0−1、P0−2、P1−1、P1−2、P2−1、P2−2,P3−1、P3−2、P4、P4−1、P4−2、P5、P5−1、P5−2、P6、P6−1、P6−2、P7、P7−1、P7−2ポート
IR入力レジスタ
OR出力レジスタ
S1〜S3 セレクタ

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