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課題

本発明の課題は、デジタル回路アナログ回路混載回路において、デジタル回路で発生する高周波ノイズが、アナログ回路に混入することを防ぐことができるEBG構造およびその小型化とEBG構造を有する電源層を備えた印刷配線板およびその製造方法を提供する。

解決手段

デジタル回路2とアナログ回路3の間の絶縁層上に電源供給路を配置した印刷配線板において、デジタル回路2とアナログ回路3の境界に一次元または二次元に周期的にEBG単位セル4を配置し、交差指状電極を形成することを特徴とする。

概要

背景

近年、導体パッチ等を周期的に配列させることで、材料の周波数分散人工的に制御する構造が提案されている。このうち、電磁バンドギャップ(Electromagnetic Band Gap、以下「EBG」)構造は、印刷配線板デバイスパッケージ基板の特定の周波数帯において、電磁波の伝搬を抑制する特性を持っており、この特性を用いてノイズの抑制や干渉対策などに適用されている。
前記EBG構造としては、例えばマッシュルーム状の導体を有するマッシュルームEBG構造や、ビアを用いないビアレスEBG構造などが提案されている。

従来の多層の印刷配線板では、電源層とGND(グラウンド)層にはベタパターンを用いて低インピーダンスで安定した電圧電流を供給するように設計している。
しかしながら、同じ電源デジタル回路アナログ回路が接続されている場合、従来のベタパターンでは、直流(DC)的な接続だけでなく、高周波成分についても伝送しやすいため、デジタル回路で発生した高周波ノイズがアナログ回路に伝達することで問題が生じる。具体的には、電源層とGND層の形状に応じた共振周波数定在波が生じ特定の周波数見かけ伝送特性が良くなるため、IC等で発生する高周波ノイズの周波数と一致すると、アナログ回路の動作に大きな影響を及ぼすという問題があった。

このようなノイズを抑制するため、特許文献1〜3には、下記のような提案がされてきた。

特許文献1では、上記した印刷配線板の電源層にスリットを入れる構造にして、ビア等の複雑な構造を必要とせず、電源層のみでEBG構造を形成している。

特許文献2では、GND層にビアで接続されたオープンスタブ構造渦巻状配線を接続するEBG構造が提案されている。この構造の場合、電源層とGND層間にビアを介してオープンスタブ入力インピーダンスが接続された構造となる。ノイズ阻止の周波数は、電源層とGND層間のインピーダンスが0となるオープンスタブの共振周波数付近となるため、共振周波数を決定するスタブの長さによって阻止域の周波数を制御できる。さらに、渦巻状配線にすることでスタブの占有面積を小さくできる為、小型化に適している。

特許文献3では、電源をパッチ状に分割し、その一部にオープンスタブを接続した構造として、電源層のみでEBGを構成し、小型化を実現する構造にしている。

非特許文献1では、ミアンダ配線付きのEBGパターンによるノイズ対策が提案されている。隣接EBG単位セル内のパッチ間をミアンダ配線で接続する構造とすれば、インダクタンスを増加させることができ、小型化を実現できる。

しかしながら、特許文献1では、ベタパターンにスリットを入れることで、スリットによって高周波成分を伝達し難くする効果が期待できるが、完全にスリットで分離してしまうと直流給電ができなくなる。電源層の一部が接続している構造にすると、無線通信などで使われる2.5GHz帯域のノイズ阻止では、16.5mm×16.5mm程度の大きさのEBG単位セルが必要となり、ノートPC等の携帯可能な大きさの製品へ適用することは困難であった。

特許文献2では、オープンスタブを形成するための層を追加する必要がある。また、オープンスタブ部分の配線とGND層との接続にはビアが必要となる為に、印刷配線板製造工程にて専用のビアを用意する為の工数が増加してコストアップ要因となる問題があった。

特許文献3では、周期的に配置されたパッチ部にオープンスタブを形成することで、特定の周波数帯において電磁波伝播を抑制する阻止帯域を有する電磁バンドギャップ構造を提案している。この手法ではスタブの電気長に依存して阻止域を得るため、阻止域を低周波に設定するにはスタブ長を長くしなければならない問題があった。スタブを渦巻状配線などにすることで占有面積を小さくし小型化が図れるが、パッチ部が残っていることで小型化が十分でなかったり、パッチ間をつなぐブランチを細くして小型化を図ると直流給電が困難になったりする問題があった。

非特許文献1では、EBG単位セル間の接続をミアンダ配線とすることで、インダクタンス成分を大きくしてEBG単位セルの小型化を実現した。ただし、2.5GHz帯のノイズ対策には、実施例から7mm×7mm程度の大きさのEBG単位セルが必要である。ただし、許容電流値がミアンダ配線部分の太さによって決まるため、大きな電流を供給する場合には、ミアンダ配線を太くする必要があり、EBG単位セルの小型化の妨げとなる。

概要

本発明の課題は、デジタル回路とアナログ回路の混載回路において、デジタル回路で発生する高周波ノイズが、アナログ回路に混入することを防ぐことができるEBG構造およびその小型化とEBG構造を有する電源層を備えた印刷配線板およびその製造方法を提供する。デジタル回路2とアナログ回路3の間の絶縁層上に電源供給路を配置した印刷配線板において、デジタル回路2とアナログ回路3の境界に一次元または二次元に周期的にEBG単位セル4を配置し、交差指状電極を形成することを特徴とする。

目的

本発明の課題は、デジタル回路とアナログ回路の混載回路において、デジタル回路で発生する高周波ノイズが、アナログ回路に混入することを防ぐことができるEBG構造およびその小型化とEBG構造を有する電源層を備えた印刷配線板およびその製造方法を提供する

効果

実績

技術文献被引用数
0件
牽制数
2件

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請求項1

デジタル回路アナログ回路の間の絶縁層上に電源供給路を配置した印刷配線板において、デジタル回路とアナログ回路の境界に一次元または二次元に周期的にEBG単位セルを配置し、交差指状電極を形成することを特徴とする印刷配線板。

請求項2

前記EBG単位セルは、ビアがないことを特徴とする請求項1に記載の印刷配線板。

請求項3

前記EBG単位セルは、直流電流供給用のブリッジ部を保持していることを特徴とする請求項1または2に記載の印刷配線板。

請求項4

前記EBG単位セルは、デジタル回路の周囲にEBG単位セルを周期的に配置することを特徴とする請求項1〜3のいずれかに記載の印刷配線板。

請求項5

前記EBG単位セルは、アナログ回路の周囲にEBG単位セルを周期的に配置することを特徴とする請求項1〜3のいずれかに記載の印刷配線板。

請求項6

前記EBG単位セルの形状は、正方形長方形三角形および正六角形のいずれかであることを特徴とする請求項1〜5のいずれかに記載の印刷配線板。

請求項7

磁性体膜を印刷配線板の全面、または、EBG単位セル上に部分的に、あるいは、EBG単位セル上を避けて形成したことを特徴とする請求項1〜6のいずれかに記載の印刷配線板。

請求項8

前記磁性体膜は厚さが0.2〜20μmであることを特徴とする請求項7に記載の印刷配線板。

請求項9

デジタル回路とアナログ回路の間の絶縁層上に電源供給路を配置し、デジタル回路とアナログ回路の境界に一次元または二次元に周期的にEBG単位セルを配置し、交差指状電極を形成し、EBG単位セル上に磁性体膜を形成することを特徴とする印刷配線板の製造方法。

技術分野

0001

本発明は、電磁バンドギャップ(EBG)構造を有する印刷配線板に関する。

背景技術

0002

近年、導体パッチ等を周期的に配列させることで、材料の周波数分散人工的に制御する構造が提案されている。このうち、電磁バンドギャップ(Electromagnetic Band Gap、以下「EBG」)構造は、印刷配線板やデバイスパッケージ基板の特定の周波数帯において、電磁波の伝搬を抑制する特性を持っており、この特性を用いてノイズの抑制や干渉対策などに適用されている。
前記EBG構造としては、例えばマッシュルーム状の導体を有するマッシュルームEBG構造や、ビアを用いないビアレスEBG構造などが提案されている。

0003

従来の多層の印刷配線板では、電源層とGND(グラウンド)層にはベタパターンを用いて低インピーダンスで安定した電圧電流を供給するように設計している。
しかしながら、同じ電源デジタル回路アナログ回路が接続されている場合、従来のベタパターンでは、直流(DC)的な接続だけでなく、高周波成分についても伝送しやすいため、デジタル回路で発生した高周波ノイズがアナログ回路に伝達することで問題が生じる。具体的には、電源層とGND層の形状に応じた共振周波数定在波が生じ特定の周波数見かけ伝送特性が良くなるため、IC等で発生する高周波ノイズの周波数と一致すると、アナログ回路の動作に大きな影響を及ぼすという問題があった。

0004

このようなノイズを抑制するため、特許文献1〜3には、下記のような提案がされてきた。

0005

特許文献1では、上記した印刷配線板の電源層にスリットを入れる構造にして、ビア等の複雑な構造を必要とせず、電源層のみでEBG構造を形成している。

0006

特許文献2では、GND層にビアで接続されたオープンスタブ構造渦巻状配線を接続するEBG構造が提案されている。この構造の場合、電源層とGND層間にビアを介してオープンスタブ入力インピーダンスが接続された構造となる。ノイズ阻止の周波数は、電源層とGND層間のインピーダンスが0となるオープンスタブの共振周波数付近となるため、共振周波数を決定するスタブの長さによって阻止域の周波数を制御できる。さらに、渦巻状配線にすることでスタブの占有面積を小さくできる為、小型化に適している。

0007

特許文献3では、電源をパッチ状に分割し、その一部にオープンスタブを接続した構造として、電源層のみでEBGを構成し、小型化を実現する構造にしている。

0008

非特許文献1では、ミアンダ配線付きのEBGパターンによるノイズ対策が提案されている。隣接EBG単位セル内のパッチ間をミアンダ配線で接続する構造とすれば、インダクタンスを増加させることができ、小型化を実現できる。

0009

しかしながら、特許文献1では、ベタパターンにスリットを入れることで、スリットによって高周波成分を伝達し難くする効果が期待できるが、完全にスリットで分離してしまうと直流給電ができなくなる。電源層の一部が接続している構造にすると、無線通信などで使われる2.5GHz帯域のノイズ阻止では、16.5mm×16.5mm程度の大きさのEBG単位セルが必要となり、ノートPC等の携帯可能な大きさの製品へ適用することは困難であった。

0010

特許文献2では、オープンスタブを形成するための層を追加する必要がある。また、オープンスタブ部分の配線とGND層との接続にはビアが必要となる為に、印刷配線板製造工程にて専用のビアを用意する為の工数が増加してコストアップ要因となる問題があった。

0011

特許文献3では、周期的に配置されたパッチ部にオープンスタブを形成することで、特定の周波数帯において電磁波伝播を抑制する阻止帯域を有する電磁バンドギャップ構造を提案している。この手法ではスタブの電気長に依存して阻止域を得るため、阻止域を低周波に設定するにはスタブ長を長くしなければならない問題があった。スタブを渦巻状配線などにすることで占有面積を小さくし小型化が図れるが、パッチ部が残っていることで小型化が十分でなかったり、パッチ間をつなぐブランチを細くして小型化を図ると直流給電が困難になったりする問題があった。

0012

非特許文献1では、EBG単位セル間の接続をミアンダ配線とすることで、インダクタンス成分を大きくしてEBG単位セルの小型化を実現した。ただし、2.5GHz帯のノイズ対策には、実施例から7mm×7mm程度の大きさのEBG単位セルが必要である。ただし、許容電流値がミアンダ配線部分の太さによって決まるため、大きな電流を供給する場合には、ミアンダ配線を太くする必要があり、EBG単位セルの小型化の妨げとなる。

0013

特開2008−131509号公報
特開2010−199881号公報
特開2013−183082号公報

先行技術

0014

岡山大学 豊田啓孝 2014年3月5日、第28回エレクトロニクス実装学会講演大会講演論文集フェライト膜プレーナEBG構造の実用化のための検討」

発明が解決しようとする課題

0015

本発明の課題は、デジタル回路とアナログ回路の混載回路において、デジタル回路で発生する高周波ノイズが、アナログ回路に混入することを防ぐことができるEBG構造およびその小型化とEBG構造を有する電源層を備えた印刷配線板およびその製造方法を提供することである。

課題を解決するための手段

0016

本発明者らは、上記課題を解決するべく検討を行った結果、以下の構成からなる解決手段を見出し、本発明を完成するに至った。
(1)デジタル回路とアナログ回路の間の絶縁層上に電源供給路を配置した印刷配線板において、デジタル回路とアナログ回路の境界に一次元または二次元に周期的にEBG単位セルを配置し、交差指状電極を形成することを特徴とする印刷配線板。
(2)前記EBG単位セルは、ビアがないことを特徴とする(1)に記載の印刷配線板。
(3)前記EBG単位セルは、直流電流供給用のブリッジ部を保持していることを特徴とする(1)または(2)に記載の印刷配線板。
(4)前記EBG単位セルは、デジタル回路の周囲にEBG単位セルを周期的に配置することを特徴とする(1)〜(3)のいずれかに記載の印刷配線板。
(5)前記EBG単位セルは、アナログ回路の周囲にEBG単位セルを周期的に配置することを特徴とする(1)〜(3)のいずれかに記載の印刷配線板。
(6)前記EBG単位セルの形状は、正方形長方形三角形および正六角形のいずれかであることを特徴とする(1)〜(5)のいずれかに記載の印刷配線板。
(7)磁性体膜を印刷配線板上の全面、または、EBG単位セル上に部分的に、あるいは、EBG単位セル上を避けて形成したことを特徴とする(1)〜(6)のいずれかに記載の印刷配線板。
(8)前記磁性体膜は厚さが0.2〜20μmであることを特徴とする(7)に記載の印刷配線板。
(9)デジタル回路とアナログ回路の間の絶縁層上に電源供給路を配置し、デジタル回路とアナログ回路の境界に一次元または二次元に周期的にEBG単位セルを配置し、交差指状電極を形成し、EBG単位セル上に磁性体膜を形成することを特徴とする印刷配線板の製造方法。

発明の効果

0017

本発明の印刷配線板は、隣接EBG単位セル間に交差指状電極を形成したことでEBG単位セルを小型化し、そのEBG単位セルを一次元または二次元に周期的に配置したことでデジタル回路において発生する高周波ノイズを反射または吸収し、アナログ回路への混入を防ぐことができるという効果がある。
更に、磁性体膜を形成することで、高周波ノイズの混入をより確実に阻止できる。

図面の簡単な説明

0018

(a)は本発明に係る印刷配線板の一実施形態を示しており、デジタル回路とアナログ回路間に、二次元IDE-EBG単位セルを二次元配置した説明図である。(b)は(a)の部分拡大図である。
(a)は図1の二次元IDE-EBG単位セルを横に4個、縦に3個配置した説明図である。(b)は(a)の部分拡大図であるが、隣接EBG単位セルは表記していない。
(a)は本発明におけるIDE-EBG単位セルの原理説明のための等価回路図である。(b)は従来の隣接EBG単位セル間のキャパシタンスの説明図である。(c)は隣接EBG単位セル間に交差指状電極を形成した場合のキャパシタンスの説明図である。
隣接EBG単位セル間に交差指状電極を形成した二次元IDE-EBG単位セルを無限に配置した場合を想定して電磁界シミュレーションにより得られた分散関係グラフである。
(a)は本発明に係る印刷配線板の他の実施形態を示しており、デジタル回路とアナログ回路間に、一次元IDE-EBG単位セルを二次元配置した説明図である。(b)は(a)の部分拡大図である。
隣接EBG単位セル間に交差指状電極を形成した一次元IDE-EBG単位セルを無限に配置した場合を想定して電磁界シミュレーションにより得られた分散関係のグラフである。
(a)〜(f)は、本発明に係る印刷配線板の製造方法を示す断面図である。

実施例

0019

本発明の一実施形態に係る印刷配線板において、図1(a)に示すように、デジタル回路2とアナログ回路3との境界の電源層1上に、IDE-EBG4を配置する。

0020

印刷配線板上に形成したIDE-EBG4は、図1(b)に示した二次元IDE-EBG単位セル41を周期的に二次元配置した構成とする。

0021

二次元IDE-EBG単位セル41は、ブリッジ部42と細線電極43から構成され四方の隣接EBG単位セルの細線電極44との間で交差指状電極を構成する。

0022

図1(a)において、スイッチングノイズ(高周波ノイズ)の伝播経路が図中の矢印Aで示される場合に、デジタル回路2のスイッチングノイズ(高周波ノイズ)がIDE-EBG4で阻止され、アナログ回路3への混入を防ぐ。

0023

ブリッジ部42は直流給電用の配線であり、配線幅を変えることで給電電流を調整することが可能である。

0024

図2(a)は、二次元IDE-EBG単位セル41が、横に4個、縦に3個配置された構造を示している。二次元IDE-EBG単位セルのより詳細は、図2(b)に示すように、交差指状電極を形成する隣接EBG単位セルの細線電極44を含まない二次元IDE-EBG単位セル411である。二次元IDE-EBG単位セル41は、このように印刷配線板上に二次元配置して、隣接する別の二次元IDE-EBG単位セル41の境界で交差指状電極を構成することで、隣接したEBG単位セル間で形成される交差指状電極のキャパシタンス(図3(a)のC2)を増加させることができ、従来型のプレーナEBG構造の印刷配線板と比べて小型化が可能となる。

0025

0026

上記の数式1は、阻止域の低域側周波数fを示す式である。
図3(a)に示すように、従来型のプレーナEBG構造のEBG単位セルは、EBG単位セル内のブランチを渦巻形状ミアンダ形状にするなどして細長くすることで、図3(a)のインダクタンスLを増加させ、小型化によって減少した図3(a)に示すキャパシタンスC1を補償することで、上記の数式1の阻止域の低域側周波数fを所望の周波数に維持するものである。本発明は隣接EBG単位セル間に交差指状電極を形成しEBG単位セルの電源層とGND層間のキャパシタンスC1に比べて、図3(a)のキャパシタンスC2を、十分大きくすることで、EBG単位セルサイズに関わらず、前記阻止域の低域側周波数fを所望の周波数に設定し、小型化を実現することができる。

0027

図3(b)に示すように、EBG単位セルが交差指状電極を含まない、渦巻配線またはミアンダ配線の場合の隣接EBG単位セル間のキャパシタンスC2に比べ、図3(c)に示す交差指状電極の隣接EBG単位セル間のキャパシタンスC2は、EBG単位セルの細線電極と隣接EBG単位セルの細線電極間のキャパシタンスCが複数追加される交差指状構造とすることで、その値をC1に比べて極めて大きくすることができ、C1に無関係に阻止域の低域側周波数fを設定することが可能となる。

0028

交差指状電極を形成したIDE-EBG単位セル41を二次元配置したIDE-EBG4の形状は、必ずしも正方形や長方形でなくても良く、どのような形でも構わない。
阻止域の周波数はIDE-EBG単位セル41によって決まるが形状には依存しないため、正方形や長方形でなくても良く、三角形や正六角形でも同様の抑制効果を得ることができる。

0029

印刷配線板における、二次元IDE-EBG単位セル41の配置方法としては、例えば、アナログブロック(アナログ回路3)の周囲に配置して、アナログブロックの動作を妨げるスイッチングノイズ(高周波ノイズ)が外部から入り込まない構造や、デジタルブロック(デジタル回路2)の周囲に配置して、電磁干渉を引き起こす原因となる高周波のデジタルノイズが流出しない構造などがあげられる。

0030

IDE-EBG単位セル41の分散関係のシミュレーション結果を図4に示す。シミュレーションに用いたIDE-EBG単位セルサイズは、図1(b)に示す二次元IDE-EBG単位セル41の一辺がそれぞれ5.0mmであり、ブリッジ部42の幅が0.25mm、細線電極43の幅が0.1mm、細線電極43と隣接二次元IDE-EBG単位セルの細線電極44との幅が0.1mmで構成されたものである。
図4に示す分散関係のグラフから2.5GHzから3.8GHzの範囲が阻止域となることが分かる。印刷配線板において、図1(a)に示すように、デジタル回路2とアナログ回路3との境界の電源層1上に、IDE-EBG4を配置した事例では、2.5GHzから3.8GHzの帯域でデジタル回路2からアナログ回路3へのスイッチングノイズ(高周波ノイズ)の阻止が可能である。

0031

<他の実施形態>
本発明に係る印刷配線板の他の実施形態を、図5および図6に基づいて説明する。
図5(a)に示すのは、隣接EBG単位セルの細線電極との間で構成される交差指状電極を含む一次元IDE-EBG単位セル121をデジタル回路とアナログ回路の間に二次元配置した別のIDE-EBG12の実施形態における印刷配線板である。

0032

図5(b)に示すのは、隣接EBG単位セル間に交差指状電極を形成した一次元IDE-EBG単位セルで、ブリッジ部122は隣接EBG単位セルをつなぐように配線し、細線電極123はこれに平行に配線された一次元IDE-EBG単位セル121である。

0033

図5(b)に示すブリッジ部122は直流給電用の配線であり、配線幅を変えることで給電電流量を調整することが可能である。細線電極123は隣接一次元IDE-EBG単位セルの細線電極124により交差指状電極を形成し、隣接したEBG単位セル間で形成される交差指状電極のキャパシタンス(図3(a)の静電容量C2)を増加させることが可能である。

0034

図6に示すのは、図5(a)のIDE-EBG12の分散関係のシミュレーション結果である。シミュレーションに用いたIDE-EBG単位セルサイズは、図5(b)に示す一次元IDE-EBG単位セル121の一辺がそれぞれ5.0mmであり、ブリッジ部122の幅が0.25mm、細線電極123の幅が0.1mmで構成されたものである。
図5(a)に示したデジタル回路10とアナログ回路11との境界の電源層13上に、IDE-EBG12を配置した場合の阻止域は、図6に示す分散関係のグラフから1.4GHzから2.2GHzの範囲と読み取れ、この帯域でIDE-EBG12によるノイズ阻止効果によりデジタル回路10からアナログ回路11へのスイッチングノイズ(高周波ノイズ)の伝播抑制が可能である。

0035

磁性体との組み合わせ構造
本発明による印刷配線板において、塗布や成膜等の手段により磁性体を配置することで、磁性体の誘電率、透磁率を利用した効果がある。波長短縮効果による小型化、阻止域におけるノイズ阻止量の向上、阻止域の広帯域化に貢献する。

0036

磁性体配置方法としては、印刷配線板の少なくとも一部に配置されていればよく、例えば、(a)交差指状電極と同じ形状で、部分的に磁性体を配置する。(b)交差指状電極をさけて磁性体を配置する。(c)印刷配線板全面に磁性体を配置するなどがある。

0037

磁性体の組成は1種、膜厚1種であるのが良い。

0038

本実施形態に用いる磁性体としては、高い複素透磁率成分を有することが好ましい。これは、高い複素透磁率成分を有するほど、阻止域を広帯域化するために必要な磁性体の体積が少なくて済むからである。また、本実施の形態による磁性体としては、高い表面抵抗率(好ましくは102Ω/sq以上)を有することが好ましい。これは、高い表面抵抗率を有する磁性体ほど、磁性体周辺電気回路定数を変化させるなどの不具合を少なくすることができるからである。

0039

本実施形態による磁性体は、塗布や成膜等の手段により交差指状電極に接触するように配置しても良いし、例えば粘着層等を介して交差指状電極の近傍に配置させても良い。本実施形態による磁性体の例としては、例えばフェライト薄膜等の軟磁性を有する薄膜、例えば金属やフェライト等の軟磁性を有する粉末樹脂等の媒体に分散させてなる磁性ペーストフェライト焼結体等が挙げられるが、フェライトめっき薄膜が最も好ましい。

0040

フェライトめっき薄膜は、組成MFe2O4からなるスピネルフェライト材料を基体上に成膜する方法である。ここで、Mは金属元素であり、例えばNi、Zn、Co、Mn、Feなどが用いられる。フェライトめっき法では、基体表面に、Ni2+、Zn2+、Co2+、Mn2+、Fe2+イオンなどを含む水溶液を接触させることで金属イオン吸着した後、Fe2+イオンを酸化剤等により酸化させ(Fe2+→Fe3+)、さらに水溶液中の水酸化金属イオンとフェライト結晶化反応させることにより、基体表面上にフェライト膜を形成するものである。フェライトめっきは水溶液プロセスを用いた無電解めっきであり、樹脂フィルムや印刷配線板等に直接成膜することができ、熱処理しなくても比較的高い表面抵抗率と優れた磁気特性を併せ持つ膜が得られるという特長がある。フェライトめっき薄膜は、バルクのフェライトや磁性粉末と樹脂の複合体に比べて高周波数帯域でも高い透磁率を保つ。また、組成を変えることにより、透磁率の周波数特性を容易に変えることができる。フェライト膜の組成としては、定在波が生じる周波数に合わせて選択されるが、例えば、Ni0.0〜0.4Zn0.0〜0.5Co0.0〜0.4Mn0.0〜0.4Fe2.0〜2.8O4の組成(ただし、金属元素Ni、Zn、Co、Mnのうち少なくとも1つは0ではない)で優れた高周波透磁率特性と高い表面抵抗率が得られる。フェライト膜の膜厚はその値が大きいほど阻止域を広帯域化する効果が高いが、阻止域を広帯域化する効果を発揮し、かつフェライト膜と本体部との密着性を強く保つためには、フェライト膜厚は0.2〜20μmの範囲が好ましい。

0041

次に、磁性体を塗布した印刷配線板の製造方法を説明する。この製造方法は、下記の工程(i)〜(vi)を含む。
(i)絶縁板の一方の面に電源層、他方の面に導体層を形成してコア基板を得る工程。
(ii)コア基板の表面の電源層に構成したEBG構造の領域全体に磁性体を塗布する工程。
(iii)電源層を貫通するスルーホール形成部分の磁性体に、クリアランスを形成する工程。
(iv)コア基板の表面に絶縁樹脂層を積層し、さらに絶縁樹脂層にコア基板を積層する工程。
(v)コア基板部分と絶縁樹脂層部分とをレーザ加工またはドリル加工して、貫通したスルーホール下孔を形成する工程。
(vi)スルーホール下孔内壁面の表面をめっき層被覆する工程。

0042

本発明に係る印刷配線板の製造方法を図7(a)〜(f)に基づいて説明する。
図7(a)に示すコア基板18は、絶縁板14の一方の面に電源層15、他方の面に配線パターン16を形成するものである。

0043

絶縁板14は、絶縁性を有する素材で形成されていれば特に限定されない。このような絶縁性を有する素材としては、例えば、エポキシ樹脂ビスマレイミドトリアジン樹脂ポリイミド樹脂ポリフェニレンエーテル(PPE)樹脂などの有機樹脂が挙げられる。これらの有機樹脂は2種以上を混合して用いてもよい。絶縁板14として有機樹脂を使用する場合、有機樹脂に補強材を配合して使用するのが好ましい。補強材としては、例えば、ガラス繊維ガラス不織布アラミド不織布、アラミド繊維ポリエステル繊維などが挙げられる。これらの補強材は2種以上を併用してもよい。絶縁板14は、好ましくはガラス繊維などのガラス材入り有機樹脂から形成される。さらに、絶縁板14には、シリカ硫酸バリウムタルククレーガラス炭酸カルシウム酸化チタンなどの無機充填材が含まれていてもよい。絶縁板14の厚みは特に限定せず、好ましくは0.02〜10mmの厚みを有する。

0044

電源層15にEBG構造を構成し、電源層とGND層間に磁性体を入れることで、磁気損失を増加させる。また、貫通スルーホールが必要となる場合にはスルーホール形成部分の磁性体は削除または非形成とする。

0045

前記配線パターン16は、感光性レジスト(例えば、ドライフィルムエッチングレジスト)をロールラミネートで貼り付け、露光および現像して回路パターン以外の部分を露出させる。露出部分の銅をエッチングにより除去する。エッチング液としては、例えば塩化第二鉄水溶液などが挙げられる。ドライフィルムのエッチングレジストを剥離して、配線パターン16が形成される。このようにして、絶縁板14の表面に配線パターン16が形成されたコア基板18が得られる。

0046

次に、図7(b)に示すように、後述するスルーホールのために電源層15のEBG構造(IDE-EBG単位セル)の領域の一部を除去して磁性体膜17を塗布する。なお、磁性体膜17は、前述したフェライトめっき薄膜であるのが好ましく、その膜厚は0.2〜20μmであるのが好ましい。

0047

次に、図7(c)に示すように、銅めっき液デスミア処理液に磁性体膜17が溶出しないように、電源層を貫通するスルーホール形成部分の磁性体17にクリアランス19を形成する。

0048

次に、図7(d)に示すように、前記磁性体17上に絶縁樹脂層20を積層し、さらに、コア基板18と同様の構成を持つコア基板18’を配線パターン16’が外部になるよう積層する。
前記絶縁樹脂層20の形成方法は、コア基板18と18’の間にプリプレグを挟み込み、積層プレス熱圧着溶融硬化させて形成する。

0049

次に、図7(e)に示すように、上部の配線パターン16’から絶縁樹脂層
20を経由して下部の配線パターン16までを貫通するスルーホール下孔21をドリルあるいはレーザー等で形成する。このスルーホール下孔21は上部の配線パターン16’からコア基板18を経由して下部の配線パターン16を電気的に接続し、コア基板18、18’の電源層15、15’にも電気的に接続するスルーホール23を形成するためである。
スルーホール下孔21を形成すると、その壁面等に薄い樹脂膜が残存する場合がある。この場合、デスミア処理が行われる。デスミア処理は、強アルカリによって樹脂を膨潤させ、次いで酸化剤(例えば、クロム酸、過マンガン酸塩水溶液など)を用いて樹脂を分解除去する。あるいは、研磨材によるウェットブラスト処理プラズマ処理によって、樹脂膜を除去してもよい。

0050

次に、図7(f)に示すように、スルーホール下孔21の壁面にめっき22が施されてスルーホール23が形成される。めっき22は無電解銅めっきあるいは電解銅めっきのどちらかが好ましい。特にめっき22の厚付けを行うには電解銅めっきが好ましく、例えば1〜30μm程度の厚みを有する銅めっきが形成される。

0051

最後に、コア基板18、18’の表面の所定の位置にソルダーレジスト(図示せず)を形成してもよい。ソルダーレジストの形成方法は、まず、スプレーコートロールコート、カーテンコート、スクリーン法などを用い、感光液状ソルダーレジストを10〜80μm程度の厚みで塗布して乾燥する、あるいは感光性ドライフィルム・ソルダーレジストをロールラミネートで貼り付ける。その後、露光および現像してパッド部分などを開口させて加熱硬化させる。外形加工を施し、本発明の印刷配線板が得られる。
通常の多層印刷配線板の例で説明したが、多層印刷配線板に限定するものではなく、ビルドアップ多層印刷配線板などでも可能である。

0052

以上述べたように、電源層の一部にIDE-EBG構造を入れることで、従来の電源層が役割としている直流電流をICへ供給することができ、且つ、IDE-EBG部分に高周波成分の電流が流れるとIDE-EBGの形状で決定される周波数での共振により高周波ノイズを反射させ、ノイズ伝播を抑制することができる。
特にデジタル回路とアナログ回路の混載基板において電源層を共有した場合、IDE-EBGが配置されたブリッジ部を介してアナログ回路に電源供給を行うと、デジタル回路で発生した高周波ノイズは伝搬せずに、必要な直流電流のみの供給が可能になる。
また、デジタル回路ブロックが複数あっても、ノイズが入らないようにしたいアナログ回路を囲むようにIDE-EBG構造を配置することでノイズ対策が可能になる。
また、隣接したEBG単位セルとの間で形成する交差指状電極の形状によって、阻止域の低域側周波数が決まる。
さらに、ノイズを抑制したい周波数に応じてIDE-EBG単位セルを複数並べることで、阻止量を大きくしたりすることが可能になる。
また、阻止域は交差指状電極の形状で個別設定できる為、阻止域の異なったIDE-EBG単位セルを複数併用することで、複数の阻止域を持ったIDE-EBGを配置することができる。たとえば、無線通信機器などにおいて、複数の通信周波数が利用されている印刷配線板において、複数の周波数に対して一括したノイズ対策が可能である。

0053

1電源層
2デジタル回路
3アナログ回路
4 IDE-EBG
41 二次元IDE-EBG単位セル
411 二次元IDE-EBG単位セル
42ブリッジ部
43細線電極
44 隣接二次元IDE-EBG単位セルの細線電極
10 デジタル回路
11 アナログ回路
12 IDE-EBG
13 電源層
121 一次元IDE-EBG単位セル
122 ブリッジ部
123 細線電極
124 隣接一次元IDE-EBG単位セルの細線電極
14、14’絶縁板
15、15’ 電源層
16、16’配線パターン
17磁性体膜
18、18’コア基板
19クリアランス
20絶縁樹脂層
21スルーホール下孔
22 めっき
23 スルーホール

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