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技術 半導体集積回路装置、電気光学装置、及び、電子機器

出願人 セイコーエプソン株式会社
発明者 川上雅之
出願日 2015年1月29日 (5年5ヶ月経過) 出願番号 2015-015105
公開日 2016年8月4日 (3年11ヶ月経過) 公開番号 2016-140007
状態 特許登録済
技術分野 ICの設計・製造(配線設計等) 増幅器一般 半導体集積回路 陰極線管以外の表示装置の制御
主要キーワード 差動信号受信回路 表示ドライバー 回路仕様 並列接続数 表示コントローラー デマルチプレクサー バッファー回路 出力タイミング信号
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図面 (8)

課題

低電源電圧で動作する半導体集積回路装置において、差動増幅回路交流動作特性を改善する。

解決手段

この半導体集積回路装置は、差動対を構成する第1のMOSトランジスター及び第2のMOSトランジスターと、第1及び第2のMOSトランジスターのドレインにそれぞれ接続され、負荷トランジスター対を構成する第3のMOSトランジスター及び第4のMOSトランジスターと、第1のMOSトランジスターのソースと第2のMOSトランジスターのソースとの接続点に定電流を供給する第5のMOSトランジスターとを備え、第5のMOSトランジスターが、第1〜第4のMOSトランジスターの各々のゲート幅以上のゲート幅を有すると共に、第1〜第4のMOSトランジスターの各々のゲート長よりも大きいゲート長を有することを特徴とする。

概要

背景

例えば、HTPS(高温ポリシリコン)のTFT(薄膜トランジスター)を使用するLCD(液晶表示パネルは、多階調(高精度)であると共に、高速データ線を駆動する必要がある。そのために、そのようなLCDパネルを駆動する半導体集積回路装置表示ドライバーIC)において、高速動作が可能な差動増幅回路を含む差動信号受信回路が設けられている。

一方、近年においては、半導体集積回路装置における低電圧化が進んでいる。それに伴い、差動増幅回路の高周波特性が低下するという問題がある。また、差動増幅回路において差動対を構成するトランジスターに定電流を供給する電流源トランジスターの製造ばらつきにより、差動対を構成するトランジスターの接続点における電位又は電流が変動して、差動増幅回路の高周波特性に影響を与える可能性がある。

トランジスターの性能に余裕がある場合には問題が表面化し難いが、トランジスターの性能を最大限に発揮させる場合には、製造ばらつきが電気的特性に与える影響が顕在化してくる。そこで、低電源電圧で動作する半導体集積回路装置において、差動増幅回路の交流動作特性を改善すると共に、製造ばらつきが差動増幅回路の交流動作特性に与える影響を低減することが望まれている。

関連する技術として、特許文献1には、低電源電圧で動作し、消費電力が低く、増幅度が大きい差動増幅器が開示されている。この差動増幅器は、各ゲート入力信号がそれぞれ供給され、差動対を構成する第1チャネルの第1及び第2のMOSトランジスターと、それぞれドレインが第1及び第2のMOSトランジスターのドレインに接続され、差動対に対する負荷トランジスター対を構成する第2チャネルの第3及び第4のMOSトランジスターとを具備し、第1のMOSトランジスターと第3のMOSトランジスターとの接続ノード、及び、第2のMOSトランジスターと第4のMOSトランジスターとの接続ノードのいずれか一方を通じて出力信号が出力される差動増幅器であって、第1〜第4のMOSトランジスターを弱反転領域で動作させることを特徴とする。

また、特許文献2には、短いリードタイムで製造でき、高い集積度を有するアナログ回路を実現するためのアナログ回路用セルアレイが開示されている。このアナログ回路用セルアレイは、複数のトランジスターセルアレイ状に配置されたアナログ回路用セルアレイであり、回路仕様に応じて配線パターンを形成することにより、高い集積度を有する所望のアナログ回路が短いリードタイムで製造できる。各トランジスターセルは、隣接して順に配置された第1ソース領域、第1チャネル領域、共通のドレイン領域、第2チャネル領域、及び、第2ソース領域と、第1チャネル領域及び第2チャネル領域上にそれぞれ配置された第1ゲート電極及び第2ゲート電極とを備え、第1ゲート電極と第2ゲート電極とは接続して使用され、第1ソース領域と第2ソース領域とは接続して使用される。

概要

低電源電圧で動作する半導体集積回路装置において、差動増幅回路の交流動作特性を改善する。この半導体集積回路装置は、差動対を構成する第1のMOSトランジスター及び第2のMOSトランジスターと、第1及び第2のMOSトランジスターのドレインにそれぞれ接続され、負荷トランジスター対を構成する第3のMOSトランジスター及び第4のMOSトランジスターと、第1のMOSトランジスターのソースと第2のMOSトランジスターのソースとの接続点に定電流を供給する第5のMOSトランジスターとを備え、第5のMOSトランジスターが、第1〜第4のMOSトランジスターの各々のゲート幅以上のゲート幅を有すると共に、第1〜第4のMOSトランジスターの各々のゲート長よりも大きいゲート長を有することを特徴とする。

目的

そこで、低電源電圧で動作する半導体集積回路装置において、差動増幅回路の交流動作特性を改善すると共に、製造ばらつきが差動増幅回路の交流動作特性に与える影響を低減することが望まれている

効果

実績

技術文献被引用数
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牽制数
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請求項1

差動対を構成する第1のMOSトランジスター及び第2のMOSトランジスターと、前記第1及び第2のMOSトランジスターのドレインにそれぞれ接続され、負荷トランジスター対を構成する第3のMOSトランジスター及び第4のMOSトランジスターと、前記第1のMOSトランジスターのソースと前記第2のMOSトランジスターのソースとの接続点に定電流を供給する第5のMOSトランジスターと、を備え、前記第5のMOSトランジスターが、前記第1〜第4のMOSトランジスターの各々のゲート幅以上のゲート幅を有すると共に、前記第1〜第4のMOSトランジスターの各々のゲート長よりも大きいゲート長を有することを特徴とする半導体集積回路装置

請求項2

前記第5のMOSトランジスターのゲート長L及びゲート幅Wが、(L・W)−1/2≦0.25μm−1の関係を満たす、請求項1記載の半導体集積回路装置。

請求項3

並列接続された複数の第1のMOSトランジスターと、並列接続された複数の第2のMOSトランジスターと、並列接続された複数の第3のMOSトランジスターと、並列接続された複数の第4のMOSトランジスターと、並列接続された複数の第5のMOSトランジスターとを備え、前記第5のMOSトランジスターの並列接続数が、前記第1〜第4のMOSトランジスターの並列接続数よりも大きい、請求項1又は2記載の半導体集積回路装置。

請求項4

前記複数の第2のMOSトランジスターのドレインと前記複数の第4のMOSトランジスターのドレインとの接続点から出力される信号をバッファーするバッファー回路をさらに備え、前記複数の第5のMOSトランジスターのレイアウト領域の2つの辺に沿って、前記複数の第1のMOSトランジスター及び前記複数の第2のMOSトランジスターのレイアウト領域と、前記複数の第3のMOSトランジスター及び前記複数の第4のMOSトランジスターのレイアウト領域と、前記バッファー回路のレイアウト領域とが、この順で配置されている、請求項3記載の半導体集積回路装置。

請求項5

前記複数の第1のMOSトランジスター〜前記複数の第5のMOSトランジスターの各々が、所定の方向にゲート幅方向を有し、前記複数の第1のMOSトランジスター及び前記複数の第2のMOSトランジスターのレイアウト領域の前記所定の方向における長さと、前記複数の第3のMOSトランジスター及び前記複数の第4のMOSトランジスターのレイアウト領域の前記所定の方向における長さとの和が、前記複数の第5のMOSトランジスターのレイアウト領域の前記所定の方向における長さと、前記バッファー回路のレイアウト領域の前記所定の方向における長さとの和に等しい、請求項4記載の半導体集積回路装置。

請求項6

請求項1〜5のいずれか1項記載の半導体集積回路装置を備える電気光学装置

請求項7

請求項6記載の電気光学装置を備える電子機器

技術分野

0001

本発明は、差動増幅回路を内蔵した半導体集積回路装置に関する。さらに、本発明は、そのような半導体集積回路装置を備える電気光学装置及び電子機器等に関する。

背景技術

0002

例えば、HTPS(高温ポリシリコン)のTFT(薄膜トランジスター)を使用するLCD(液晶表示パネルは、多階調(高精度)であると共に、高速データ線を駆動する必要がある。そのために、そのようなLCDパネルを駆動する半導体集積回路装置(表示ドライバーIC)において、高速動作が可能な差動増幅回路を含む差動信号受信回路が設けられている。

0003

一方、近年においては、半導体集積回路装置における低電圧化が進んでいる。それに伴い、差動増幅回路の高周波特性が低下するという問題がある。また、差動増幅回路において差動対を構成するトランジスターに定電流を供給する電流源トランジスターの製造ばらつきにより、差動対を構成するトランジスターの接続点における電位又は電流が変動して、差動増幅回路の高周波特性に影響を与える可能性がある。

0004

トランジスターの性能に余裕がある場合には問題が表面化し難いが、トランジスターの性能を最大限に発揮させる場合には、製造ばらつきが電気的特性に与える影響が顕在化してくる。そこで、低電源電圧で動作する半導体集積回路装置において、差動増幅回路の交流動作特性を改善すると共に、製造ばらつきが差動増幅回路の交流動作特性に与える影響を低減することが望まれている。

0005

関連する技術として、特許文献1には、低電源電圧で動作し、消費電力が低く、増幅度が大きい差動増幅器が開示されている。この差動増幅器は、各ゲート入力信号がそれぞれ供給され、差動対を構成する第1チャネルの第1及び第2のMOSトランジスターと、それぞれドレインが第1及び第2のMOSトランジスターのドレインに接続され、差動対に対する負荷トランジスター対を構成する第2チャネルの第3及び第4のMOSトランジスターとを具備し、第1のMOSトランジスターと第3のMOSトランジスターとの接続ノード、及び、第2のMOSトランジスターと第4のMOSトランジスターとの接続ノードのいずれか一方を通じて出力信号が出力される差動増幅器であって、第1〜第4のMOSトランジスターを弱反転領域で動作させることを特徴とする。

0006

また、特許文献2には、短いリードタイムで製造でき、高い集積度を有するアナログ回路を実現するためのアナログ回路用セルアレイが開示されている。このアナログ回路用セルアレイは、複数のトランジスターセルアレイ状に配置されたアナログ回路用セルアレイであり、回路仕様に応じて配線パターンを形成することにより、高い集積度を有する所望のアナログ回路が短いリードタイムで製造できる。各トランジスターセルは、隣接して順に配置された第1ソース領域、第1チャネル領域、共通のドレイン領域、第2チャネル領域、及び、第2ソース領域と、第1チャネル領域及び第2チャネル領域上にそれぞれ配置された第1ゲート電極及び第2ゲート電極とを備え、第1ゲート電極と第2ゲート電極とは接続して使用され、第1ソース領域と第2ソース領域とは接続して使用される。

先行技術

0007

特開平10−303658号公報(段落0012−0013、図1
特開2010−129895号公報(段落0015−0016、図2

発明が解決しようとする課題

0008

しかしながら、特許文献1の差動増幅器は、高速動作を要しないバンドギャップリファレンス回路に適したもので、高周波特性は考慮されていない。また、特許文献2のアナログ回路用セルアレイは、回路仕様に応じて配線パターンを形成するだけで高精度のアナログ回路を容易に製造するためのもので、高周波特性は考慮されていない。

0009

そこで、上記の点に鑑み、本発明の第1の目的は、低電源電圧で動作する半導体集積回路装置において、差動増幅回路の交流動作特性を改善すると共に、製造ばらつきが差動増幅回路の交流動作特性に与える影響を低減することである。また、本発明の第2の目的は、そのような半導体集積回路装置を備える電気光学装置及び電子機器等を提供することである。

課題を解決するための手段

0010

以上の課題を解決するため、本発明の1つの観点に係る半導体集積回路装置は、差動対を構成する第1のMOSトランジスター及び第2のMOSトランジスターと、第1及び第2のMOSトランジスターのドレインにそれぞれ接続され、負荷トランジスター対を構成する第3のMOSトランジスター及び第4のMOSトランジスターと、第1のMOSトランジスターのソースと第2のMOSトランジスターのソースとの接続点に定電流を供給する第5のMOSトランジスターとを備え、第5のMOSトランジスターが、第1〜第4のMOSトランジスターの各々のゲート幅以上のゲート幅を有すると共に、第1〜第4のMOSトランジスターの各々のゲート長よりも大きいゲート長を有することを特徴とする。

0011

本実施形態によれば、第5のMOSトランジスターのゲート長を大きくすることにより、第5のMOSトランジスターのドレイン・ソース間電圧下げて、差動増幅回路の交流動作特性を改善することができる。また、第5のMOSトランジスターのゲート面積(ゲート幅×ゲート長)を大きくすることにより、製造工程における第5のMOSトランジスターの閾値電圧のばらつきが減少する。その結果、第1及び第2のMOSトランジスターの接続点における電位又は電流が安定するので、製造ばらつきが差動増幅回路の交流動作特性に与える影響を低減することができる。

0012

ここで、第5のMOSトランジスターのゲート長L及びゲート幅Wが、(L・W)−1/2≦0.25μm−1の関係を満たすようにしても良い。それにより、製造工程における第5のMOSトランジスターの閾値電圧のばらつきを所定の値以下に低減することができる。

0013

また、半導体集積回路装置が、並列接続された複数の第1のMOSトランジスターと、並列接続された複数の第2のMOSトランジスターと、並列接続された複数の第3のMOSトランジスターと、並列接続された複数の第4のMOSトランジスターと、並列接続された複数の第5のMOSトランジスターとを備え、第5のMOSトランジスターの並列接続数が、第1〜第4のMOSトランジスターの並列接続数よりも大きくなるようにしても良い。それにより、第5のMOSトランジスターの電流供給能力を向上させて、第1及び第2のMOSトランジスターの接続点における電位又は電流を安定させることができる。

0014

その場合に、半導体集積回路装置が、複数の第2のMOSトランジスターのドレインと複数の第4のMOSトランジスターのドレインとの接続点から出力される信号をバッファーするバッファー回路をさらに備え、複数の第5のMOSトランジスターのレイアウト領域の2つの辺に沿って、複数の第1のMOSトランジスター及び複数の第2のMOSトランジスターのレイアウト領域と、複数の第3のMOSトランジスター及び複数の第4のMOSトランジスターのレイアウト領域と、バッファー回路のレイアウト領域とが、この順で配置されていても良い。それにより、信号の流れに戻りが生じないので、差動増幅回路の特性や安定度を向上させることができる。

0015

さらに、複数の第1のMOSトランジスター〜複数の第5のMOSトランジスターの各々が、所定の方向にゲート幅方向を有し、複数の第1のMOSトランジスター及び複数の第2のMOSトランジスターのレイアウト領域の所定の方向における長さと、複数の第3のMOSトランジスター及び複数の第4のMOSトランジスターのレイアウト領域の所定の方向における長さとの和が、複数の第5のMOSトランジスターのレイアウト領域の所定の方向における長さと、バッファー回路のレイアウト領域の所定の方向における長さとの和に等しくなるようにしても良い。それにより、半導体基板面積を有効に活用することができる。

0016

本発明の1つの観点に係る電気光学装置は、上記いずれかの半導体集積回路装置を備える。また、本発明の1つの観点に係る電子機器は、上記の電気光学装置を備える。それにより、低電源電圧で優れた交流動作特性を有する差動増幅回路を含む電気光学装置又は電子機器を提供することができる。

図面の簡単な説明

0017

本発明の一実施形態に係る半導体集積回路装置を用いた電気光学装置の図。
本発明の一実施形態における差動信号受信回路の第1の構成例を示す回路図。
図2に示す差動信号受信回路のレイアウト例を示す平面図。
図3に示す差動信号受信回路のレイアウト例における信号の流れを示す図。
本発明の一実施形態における差動信号受信回路の第2の構成例を示す回路図。
ビデオプロジェクターの主要構成を示すブロック図。
図6に示す光学系の構成例を示す概略図。

実施例

0018

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
図1は、本発明の一実施形態に係る半導体集積回路装置を用いた電気光学装置の構成例を示すブロック図である。図1に示すように、この電気光学装置は、表示制御回路1と、表示パネル駆動回路2と、表示パネル100とを含み、外部から供給される画像データ等に基づいて画像を表示する。

0019

表示パネル100は、赤(R)、緑(G)、及び、青(B)の画素を有するカラー表示パネルであっても良いし、単色の画素を有する単色の表示パネルであっても良い。特に、ビデオプロジェクター向けの用途においては、赤(R)、緑(G)、及び、青(B)の画像を形成するために、3種類の表示パネルが設けられても良い。その場合には、3種類の表示パネルに対応して、3種類のデータ線ドライバーが設けられても良い。

0020

また、表示パネル100は、LCDパネルであっても良いし、有機EL(Electro-Luminescence:エレクトロルミネッセンス)パネル等であっても良い。本実施形態においては、一例として、HTPS(高温ポリシリコン)のTFT(薄膜トランジスター)を使用するアクティブマトリックス方式透過型LCDパネルを用いる場合について説明する。

0021

表示パネル100においては、M行×N列の画素に対応して、それらの画素と同数の個別電極が、2次元マトリックス状に配置されている(M及びNは、2以上の整数)。図1において、個別電極と共通電極との間に形成される容量が、容量C11、C12、C13、・・・、C21、C22、C23、・・・として表されている。また、それらの画素と同数のTFT111、112、113、・・・、121、122、123、・・・が、2次元マトリックス状に配置されている。

0022

複数のTFTのドレインは、複数の個別電極にそれぞれ接続されている。また、図1において縦方向の複数のコラム(列)のTFTのソースは、ソース線S1、S2、S3、・・・にそれぞれ接続されている。さらに、図1において横方向の複数のライン(行)のTFTのゲートは、ゲート線G1、G2、・・・にそれぞれ接続されている。各々のTFTは、ハイレベル走査信号がゲートに印加されてオン状態となったときに、ソースに供給される階調電圧をドレインから出力し、対応する個別電極に印加する。

0023

表示制御回路1は、画像データ処理回路10と、表示タイミング生成回路20とを含んでいる。また、表示パネル駆動回路2は、データ線ドライバー30と、ゲート線ドライバー40と、コモン電位生成回路50とを含んでいる。

0024

ここで、データ線ドライバー30は、単独で、又は、ゲート線ドライバー40若しくはコモン電位生成回路50と共に、半導体集積回路装置(表示ドライバーIC)に内蔵されても良い。また、表示制御回路1は、表示ドライバーICと別個の半導体集積回路装置(表示コントローラーIC)に内蔵されても良いし、表示ドライバーIC内に組み込まれても良い。

0025

画像データ処理回路10は、画像データ及びクロック信号を入力し、画像データに対して必要に応じて画像処理を施す。例えば、画像データ処理回路10は、極性反転信号に従って、フレーム毎又はライン毎に階調電圧の極性反転するように画像データを処理する。表示タイミング生成回路20は、水平同期信号垂直同期信号、及び、クロック信号を入力し、各種のタイミング信号を生成する。

0026

データ線ドライバー30は、出力タイミング信号に従って、画像データ処理回路10から供給される画像データに基づいて階調電圧を生成することにより、表示パネル100のデータ線を駆動する。データ線ドライバー30は、生成された複数の階調電圧を、表示パネル100のデータ線D1、D2、D3、・・・にそれぞれ出力する。

0027

表示パネル100に設けられているデマルチプレクサー60は、データ線D1、D2、D3、・・・の各々を、ソース線S1、S2、S3、・・・の内からコラム選択信号に従って順次選択されたソース線に接続する。それにより、データ線ドライバー30に含まれている限られた数の階調電圧生成回路によって、表示パネル100の1ライン分の画素を順次駆動することができる。

0028

ソース線S1に供給される階調電圧は、第1列のTFT111、121、・・・のソースに印加される。また、ソース線S2に供給される階調電圧は、第2列のTFT112、122、・・・のソースに印加される。さらに、ソース線S3に供給される階調電圧は、第3列のTFT113、123、・・・のソースに印加され、以下同様である。

0029

ゲート線ドライバー40は、走査タイミング信号に従って、ゲート線G1、G2、・・・にそれぞれ供給される複数の走査信号を順次ハイレベルに活性化する。それにより、各ソース線に接続されている複数のTFTの内で、ゲート線がハイレベルになったTFTがオン状態になり、そのTFTのドレインに接続されている個別電極に階調電圧を印加する。また、コモン電位生成回路50は、コモン電位COMを生成して、表示パネル100の共通電極にコモン電位COMを印加する。このようにして、表示パネル100に画像が表示される。

0030

例えば、表示制御回路1の画像データ処理回路10から表示パネル駆動回路2のデータ線ドライバー30に画像データを伝送する際に、差動信号が用いられる。その場合には、データ線ドライバー30において、低電源電圧で動作する差動信号受信回路が設けられる。以下においては、そのような差動信号受信回路について説明する。

0031

図2は、本発明の一実施形態に係る半導体集積回路装置において用いられる差動信号受信回路の第1の構成例を示す回路図である。図2に示すように、差動信号受信回路70は、NチャネルMOSトランジスターQN1〜QN2及びQN5と、PチャネルMOSトランジスターQP3〜QP4とで構成される差動増幅回路を含んでいる。また、差動信号受信回路70は、入力抵抗R1と、バッファー回路を構成するインバーター71及び72と、ゲート電位生成回路73と、NチャネルMOSトランジスターQN6とをさらに含んでも良い。

0032

第1のトランジスターQN1及び第2のトランジスターQN2は、差動対を構成しており、それらのソースはノードAにおいて互いに接続されている。トランジスターQN1は、非反転入力端子IN1に接続されたゲートを有しており、トランジスターQN2は、反転入力端子IN2に接続されたゲートを有している。

0033

第3のトランジスターQP3及び第4のトランジスターQP4は、トランジスターQN1及びQN2のドレインにそれぞれ接続されて、負荷トランジスター対を構成している。トランジスターQP3は、高電位側の電源電位DD配線に接続されたソースと、トランジスターQN1のドレインに接続されたドレイン及びゲートとを有している。また、トランジスターQP4は、電源電位VDDの配線に接続されたソースと、トランジスターQN2のドレインに接続されたドレインと、トランジスターQN1のドレインに接続されたゲートとを有している。

0034

第5のトランジスターQN5は、ノードAに接続されたドレインと、低電位側の電源電位VSSの配線に接続されたソースと、ゲート電位生成回路73に接続されたゲートとを有している。ゲート電位生成回路73は、トランジスター等で構成され、所定のゲート電位を生成して、トランジスターQN5にゲート電位を供給する。それにより、トランジスターQN5は、差動対を構成するトランジスターQN1及びQN2の接続点(ノードA)に定電流を供給する電流源トランジスターとして機能する。なお、トランジスターQN6は、キャパシターと等価であり、高周波ノイズを低減させるフィルターを構成する。

0035

入力抵抗R1は、非反転入力端子IN1と反転入力端子IN2との間に接続されている。入力抵抗R1は、差動信号受信回路70に差動信号を供給する伝送路終端抵抗であり、例えば、100Ωの抵抗値を有している。トランジスターQN1〜QN2、QP3〜QP4、及び、QN5で構成される差動増幅回路は、非反転入力端子IN1と反転入力端子IN2との間に供給される差動信号を増幅して、増幅された信号をトランジスターQP4のドレインとトランジスターQN2のドレインとの接続点から出力する。

0036

インバーター71は、差動増幅回路から出力される信号のレベルを反転して、反転されたレベルを有する信号を出力する。また、インバーター72は、インバーター71から出力される信号のレベルを反転して、反転されたレベルを有する信号を出力端子UTに供給する。このようにして、インバーター71及び72で構成されるバッファー回路は、トランジスターQP4のドレインとトランジスターQN2のドレインとの接続点から出力される信号をバッファーする。

0037

上記のように構成された差動信号受信回路70において、電源電圧(VDD−VSS)が低電圧化されると、差動増幅回路の高周波特性が低下するという問題がある。また、差動増幅回路の電流源トランジスターQN5の製造ばらつきにより、差動対を構成するトランジスターQN1及びQN2の接続点(ノードA)における電位又は電流が変動して、差動増幅回路の高周波特性に影響を与える可能性がある。

0038

そこで、本実施形態の差動増幅回路においては、電流源トランジスターQN5が、差動対のトランジスターQN1及びQN2、及び、負荷トランジスターQP3及びQP4の各々のゲート幅以上のゲート幅を有している。また、電流源トランジスターQN5が、差動対のトランジスターQN1及びQN2、及び、負荷トランジスターQP3及びQP4の各々のゲート長よりも大きいゲート長を有している。

0039

一例として、差動対のトランジスターQN1及びQN2、及び、負荷トランジスターQP3及びQP4においては、ゲート幅が16μmであり、高周波特性を確保するために、ゲート長がなるべく小さく200nmに設定されている。一方、電流源トランジスターQN5においては、ゲート幅が16μmであり、ゲート長が比較的大きく5μmに設定されている。

0040

その場合に、電流源トランジスターQN5のゲート長は、差動対のトランジスターQN1及びQN2、及び、負荷トランジスターQP3及びQP4のゲート長の25倍となる。従って、電流源トランジスターQN5のゲート長は、差動対のトランジスターQN1及びQN2、及び、負荷トランジスターQP3及びQP4のゲート長よりも十分に大きく設定されている。さらに、電流源トランジスターQN5のゲート幅を、差動対のトランジスターQN1及びQN2、及び、負荷トランジスターQP3及びQP4のゲート幅よりも大きく設定しても良い。

0041

本実施形態によれば、電流源トランジスターQN5のゲート長を大きくすることにより、電流源トランジスターQN5のドレイン・ソース間電圧を下げて、差動増幅回路の交流動作特性を改善することができる。また、電流源トランジスターQN5のゲート面積(ゲート幅×ゲート長)を大きくすることにより、製造工程における電流源トランジスターQN5の閾値電圧のばらつきが減少する。その結果、差動対を構成するトランジスターQN1及びQN2の接続点(ノードA)における電位又は電流が安定するので、製造ばらつきが差動増幅回路の交流動作特性に与える影響を低減することができる。

0042

実験の結果、半導体集積回路装置のシリコンの半導体基板に形成されたMOSトランジスターにおいて、ゲート長L及びゲート幅Wが次式(1)を満たすことにより、製造工程におけるMOSトランジスターの閾値電圧のばらつきを所定の値(約2mV)以下に低減できることが判明した。
(L・W)−1/2≦0.25μm−1 ・・・(1)

0043

そこで、本実施形態においては、電流源トランジスターQN5のゲート長L及びゲート幅Wが、式(1)を満たすように設定されても良い。それにより、製造工程における電流源トランジスターQN5の閾値電圧のばらつきを所定の値以下に低減することができる。上記の例においては、(L・W)−1/2=0.11μm−1となっているので、式(1)を十分に満たしている。

0044

また、図2に示すように、差動増幅回路が、並列接続された複数のトランジスターQN1と、並列接続された複数のトランジスターQN2と、並列接続された複数のトランジスターQP3と、並列接続された複数のトランジスターQP4と、並列接続された複数のトランジスターQN5とを含むようにしても良い。

0045

その場合に、トランジスターQN5の並列接続数が、トランジスターQN1〜QP4の並列接続数よりも大きいことが望ましい。それにより、電流源トランジスターの電流供給能力を向上させて、差動対を構成するトランジスターの接続点における電位又は電流を安定させることができる。

0046

例えば、差動増幅回路は、並列接続された4個のトランジスターQN1と、並列接続された4個のトランジスターQN2と、並列接続された4個のトランジスターQP3と、並列接続された4個のトランジスターQP4と、並列接続された26個のトランジスターQN5とを含むようにしても良い。

0047

図3は、図2に示す差動信号受信回路のレイアウト例を示す平面図である。半導体基板には、第1の方向(図中のX軸方向)の一辺(図中の下辺)に沿って、複数の入力端子パッド)が配列されている。そこで、それらの入力端子に電気的に接続された複数の差動信号受信回路が、入力端子のピッチに合わせて配置されている。図3には、それらの差動信号受信回路の内の1つが示されている。

0048

各々の差動信号受信回路のレイアウト領域において、第1の方向における中央部には、最も大きい面積を有する26個の電流源トランジスターQN5のレイアウト領域75が、入力端子側の一辺(図中の下辺)に沿って配置されている。

0049

また、レイアウト領域75の2つの辺(図中の左辺及び上辺)に沿って、差動対を構成する4個のトランジスターQN1及び4個のトランジスターQN2のレイアウト領域76と、4個の負荷トランジスターQP3及び4個の負荷トランジスターQP4のレイアウト領域77と、バッファー回路のレイアウト領域78とが、この順で配置されている。

0050

なお、レイアウト領域79は、5個の抵抗が並列接続されて構成された入力抵抗R1のレイアウト領域である。また、レイアウト領域80は、フィルターを構成する2個のトランジスターQN6のレイアウト領域である。

0051

レイアウト領域75において、26個の電流源トランジスターQN5のゲート75aが示されている。また、レイアウト領域76において、差動対の4個のトランジスターQN1のゲート76aと、差動対の4個のトランジスターQN2のゲート76bとが示されている。さらに、レイアウト領域77において、4個の負荷トランジスターQP3のゲート77aと、4個の負荷トランジスターQP4のゲート77bとが示されている。

0052

図4は、図3に示す差動信号受信回路のレイアウト例における信号の流れを示す図である。2つの入力端子に入力される差動信号は、図中左下から入力抵抗R1のレイアウト領域を通って、差動対を構成する4個のトランジスターQN1及び4個のトランジスターQN2のゲートに供給される。

0053

差動対の4個のトランジスターQN1のドレインから出力される信号は、4個の負荷トランジスターQP3のドレイン及びゲートに供給される。また、差動対の4個のトランジスターQN2及び4個の負荷トランジスターQP4のドレインから出力される信号は、バッファー回路の入力端子に供給される。バッファー回路の出力端子から出力される信号は、差動信号受信回路の図中上方に配置されたゲートアレイに供給される。

0054

ここで、信号の流れに戻りがあると、信号損失が増加して差動増幅回路の利得が低下し、入力ダイナミックレンジが低下してしまう。また、正帰還ループが生じた場合には、差動増幅回路が発振に至ることもある。これに対し、図3に示す差動信号受信回路のレイアウトによれば、差動信号受信回路に入力される信号が、図中の上方向又は右方向のみに伝送される。それにより、信号の流れに戻りが生じないので、差動増幅回路の特性や安定度を向上させることができる。

0055

再び図3を参照すると、トランジスターQN1〜QN5は、複数の入力端子の配列方向と直交する第2の方向(図中のY軸方向)にゲート幅方向を有している。ここで、差動対を構成する4個のトランジスターQN1及び4個のトランジスターQN2のレイアウト領域76の第2の方向における長さをY1とする。また、4個の負荷トランジスターQP3及び4個の負荷トランジスターQP4のレイアウト領域77の第2の方向における長さをY2とする。

0056

さらに、26個の電流源トランジスターQN5のレイアウト領域75の第2の方向における長さをY3とし、バッファー回路のレイアウト領域78の第2の方向における長さをY4とすると、図3に示す例においては、次式(2)が成立する。
Y1+Y2=Y3+Y4 ・・・(2)
それにより、半導体基板の面積を有効に活用することができる。

0057

図5は、本発明の一実施形態に係る半導体集積回路装置において用いられる差動信号受信回路の第2の構成例を示す回路図である。図5に示すように、差動信号受信回路70は、PチャネルMOSトランジスターQP1〜QP2及びQP5と、NチャネルMOSトランジスターQN3〜QN4とで構成される差動増幅回路を含んでいる。また、差動信号受信回路70は、入力抵抗R1と、バッファー回路を構成するインバーター71及び72と、ゲート電位生成回路74とをさらに含んでも良い。

0058

第1のトランジスターQP1及び第2のトランジスターQP2は、差動対を構成しており、それらのソースはノードBにおいて互いに接続されている。トランジスターQP1は、非反転入力端子IN1に接続されたゲートを有しており、トランジスターQP2は、反転入力端子IN2に接続されたゲートを有している。

0059

第3のトランジスターQN3及び第4のトランジスターQN4は、トランジスターQP1及びQP2のドレインにそれぞれ接続されて、負荷トランジスター対を構成している。トランジスターQN3は、低電位側の電源電位VSSの配線に接続されたソースと、トランジスターQP1のドレインに接続されたドレイン及びゲートとを有している。また、トランジスターQN4は、電源電位VSSの配線に接続されたソースと、トランジスターQP2のドレインに接続されたドレインと、トランジスターQP1のドレインに接続されたゲートとを有している。

0060

第5のトランジスターQP5は、ノードBに接続されたドレインと、高電位側の電源電位VDDの配線に接続されたソースと、ゲート電位生成回路74に接続されたゲートとを有している。ゲート電位生成回路74は、トランジスター等で構成され、所定のゲート電位を生成して、トランジスターQP5にゲート電位を供給する。それにより、トランジスターQP5は、差動対を構成するトランジスターQP1及びQP2の接続点(ノードB)に定電流を供給する電流源トランジスターとして機能する。

0061

トランジスターQP1〜QP2、QN3〜QN4、及び、QP5で構成される差動増幅回路は、非反転入力端子IN1と反転入力端子IN2との間に供給される差動信号を増幅して、増幅された信号をトランジスターQN4のドレインとトランジスターQP2のドレインとの接続点から出力する。

0062

第2の構成例においても、第1の構成例と同様に、電流源トランジスターQP5が、差動対のトランジスターQP1及びQP2、及び、負荷トランジスターQN3及びQN4の各々のゲート幅以上のゲート幅を有している。また、電流源トランジスターQP5が、差動対のトランジスターQP1及びQP2、及び、負荷トランジスターQN3及びQN4の各々のゲート長よりも大きいゲート長を有している。さらに、電流源トランジスターQP5のゲート長L及びゲート幅Wが、式(1)を満たすように設定されても良い。

0063

また、図5に示すように、差動増幅回路が、並列接続された複数のトランジスターQP1と、並列接続された複数のトランジスターQP2と、並列接続された複数のトランジスターQN3と、並列接続された複数のトランジスターQN4と、並列接続された複数のトランジスターQP5とを含むようにしても良い。

0064

その場合に、トランジスターQP5の並列接続数が、トランジスターQP1〜QN4の並列接続数よりも大きいことが望ましい。それにより、電流源トランジスターの電流供給能力を向上させて、差動対を構成するトランジスターの接続点における電位又は電流を安定させることができる。

0065

図1に示す電気光学装置は、表示ドライバーIC又は表示コントローラーICとして、以上説明した半導体集積回路装置を備えている。このように、本発明に係る半導体集積回路装置を用いることにより、低電源電圧で優れた交流動作特性を有する差動増幅回路を含む電気光学装置を提供することができる。

0066

次に、本発明の一実施形態に係る電子機器について説明する。
本発明は、ビデオプロジェクター、電子ビューファインダー表示装置携帯電話機等の電子機器に適用することが可能であるが、以下においては、本発明をビデオプロジェクターに適用した実施形態について説明する。

0067

図6は、本発明の一実施形態に係る電子機器としてビデオプロジェクターの主要構成を示すブロック図である。図6に示すように、ビデオプロジェクターは、表示制御回路1と、表示パネル駆動回路2と、光学系3と、制御部4と、電源部5とを含んでいる。このビデオプロジェクターは、外部装置から入力される画像データに応じた画像をスクリーン6等に投射することができる。

0068

表示制御回路1及び表示パネル駆動回路2は、既に説明したものと同様である。光学系3は、ランプ3aと、画像形成部3bと、投射レンズ部3cとを含んでいる。ランプ3aは、例えば、高圧水銀ランプ又はメタルハライドランプであり、画像形成部3b及び投射レンズ部3cを介してスクリーン6に向けて射出される光を発生する。

0069

画像形成部3bは、少なくとも1つの表示パネルを含んでいる。カラー方式の場合には、画像形成部3bが、3つの表示パネルを含んでも良い。表示パネルは、透過型画像形成パネルであり、表示パネル駆動回路2から供給される階調電圧及び走査信号等に従って、各画素の透過率を変化させることにより画像を形成する。

0070

画像形成部3bには、ランプ3aから発生する光が照射されるので、表示パネルに形成された画像は、投射レンズ部3cに投影される。投射レンズ部3cは、入射光屈折させて投射光7を射出する。従って、表示パネルに形成された画像は、拡大されてスクリーン6に投射される。

0071

制御部4は、例えば、マイクロコンピューターで構成され、CPU(中央演算装置)4aと、メモリー4bとを含んでいる。CPU4aは、メモリー4bに格納されている制御プログラムに従って、表示制御回路1及び表示パネル駆動回路2等の動作を制御する。電源部5は、外部から供給される交流又は直流の電源電圧に基づいて、ビデオプロジェクターの各部に電力を供給する。

0072

ここで、図6に示す光学系の画像形成部の構成例について詳細に説明する。
図7は、図6に示す光学系の構成例を示す概略図である。図7に示すように、画像形成部3bは、分光部90と、3つの表示パネル100R、100G、及び、100Bと、クロスダイクロイックプリズム110とを含んでいる。

0073

分光部90は、ダイクロイックミラー91及び92と、反射ミラー93〜95とを含んでいる。分光部90には、ランプ3aから発生する光8が、光軸9aに沿って入射する。分光部90は、入射する光(略白色光)8から、例えば、赤系の色の光8R、緑系の色の光8G、及び、青系の色の光8Bを分離する。

0074

ダイクロイックミラー91は、光軸9aと交差する位置に、光軸9aに対して略45°傾斜して配置されている。ダイクロイックミラー91は、入射する光8の内で、赤系の色の光8Rを透過させ、緑系の色の光8G及び青系の色の光8Bを反射する。ダイクロイックミラー91を透過した光8Rは、光軸9aに沿って反射ミラー93に導かれる。反射ミラー93は、光軸9aと交差する位置に、光軸9aに対して略45°傾斜して配置されている。光8Rは、反射ミラー93によって反射され、光軸9bに沿って表示パネル100Rに入射する。

0075

一方、ダイクロイックミラー91によって反射された光は、光軸9cに沿ってダイクロイックミラー92に導かれる。ダイクロイックミラー92は、光軸9cと交差する位置に、光軸9cに対して略45°傾斜して配置されている。ダイクロイックミラー92は、ダイクロイックミラー91によって反射された光の内で、緑系の色の光8Gを反射し、青系の色の光8Bを透過させる。ダイクロイックミラー92によって反射された光8Gは、光軸9dに沿って表示パネル100Gに入射する。

0076

一方、ダイクロイックミラー92を透過した光8Bは、光軸9cに沿って反射ミラー94に導かれる。反射ミラー94は、光軸9cと交差する位置に、光軸9cに対して略45°傾斜して配置されている。光8Bは、反射ミラー94によって反射され、光軸9eに沿って反射ミラー95に導かれる。反射ミラー95は、光軸9eと交差する位置に、光軸9eの方向に対して略45°傾斜して配置されている。光8Bは、反射ミラー95によって反射され、光軸9fに沿って表示パネル100Bに入射する。

0077

分光部90と各表示パネルとの間には、図示しない偏光板が設けられている。また、各表示パネルとクロスダイクロイックプリズム110との間にも、図示しない偏光板が設けられている。それらの偏光板は、それぞれ透過軸を有しており、透過軸の方向に偏光軸を有する光を透過させることができる。表示パネルを挟んで互いに対向する一対の偏光板は、互いに透過軸が交差する状態で設けられている。

0078

クロスダイクロイックプリズム110は、光軸9b、9d、及び、9fの交点と重なる位置に設けられており、4つの面110a〜110dを有している。表示パネル100Rを透過した光8Rは、面110aからクロスダイクロイックプリズム110に入射する。表示パネル100Gを透過した光8Gは、面110bからクロスダイクロイックプリズム110に入射する。表示パネル100Bを透過した光8Bは、面110cからクロスダイクロイックプリズム110に入射する。それにより、面110aには赤系の色の画像が投影され、面110bには緑系の色の画像が投影され、面110cには青系の色の画像が投影される。

0079

クロスダイクロイックプリズム110に入射した赤系の色の光8R、緑系の色の光8G、及び、青系の色の光8Bは、クロスダイクロイックプリズム110によって合成される。即ち、クロスダイクロイックプリズム110によって、赤系の色の画像と、緑系の色の画像と、青系の色の画像とが合成される。

0080

合成された光は、クロスダイクロイックプリズム110の面110dからカラー画像光8Cとして出射され、投射レンズ部3cに入射する。投射レンズ部3cに入射したカラーの画像光8Cは、図6に示すように、投射光7としてスクリーン6等に投射される。このように、本発明に係る電気光学装置を用いることにより、低電源電圧で優れた交流動作特性を有する差動増幅回路を含む電子機器を提供することができる。

0081

本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。

0082

1…表示制御回路、2…表示パネル駆動回路、3…光学系、3a…ランプ、3b…画像形成部、3c…投射レンズ部、4…制御部、4a…CPU、4b…メモリー、5…電源部、6…スクリーン、10…画像データ処理回路、20…表示タイミング生成回路、30…データ線ドライバー、40…ゲート線ドライバー、50…コモン電位生成回路、60…デマルチプレクサー、70…差動信号受信回路、71、72…インバーター、73、74…ゲート電位生成回路、75〜80…レイアウト領域、90…分光部、91、92…ダイクロイックミラー、93〜95…反射ミラー、100、100R、100G、100B…表示パネル、110…クロスダイクロイックプリズム、111〜123…TFT、D1、D2、D3…データ線、S1、S2、S3…ソース線、G1、G2…ゲート線、R1…入力抵抗、QP1〜QP5…PチャネルMOSトランジスター、QN1〜QN6…NチャネルMOSトランジスター

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