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図面 (18)

課題

本発明は、等価直列抵抗が低く且つ信頼性及び耐久性に優れた積層セラミックキャパシタ、その製造方法及びキャパシタ実装された回路基板に関する。

解決手段

本発明の一実施形態によれば、誘電体層及び内部電極を含み、第1の方向に対向する第1の面及び第2の面、第2の方向に対向する第3の面及び第4の面、及び第3の方向に対向する第5の面及び第6の面を有するセラミック本体と、上記内部電極と連結されるメイン部及び上記メイン部から伸び延長部を含むベース電極層と、上記延長部の端部が露出するように上記ベース電極層上に配置される樹脂電極層と、を含み、上記延長部の幅は、上記延長部の幅方向と平行な方向に測定した、上記延長部が配置されたセラミック本体の外面の幅より小さい積層セラミック電子部品が提供される。

概要

背景

キャパシタインダクター圧電素子バリスター又はサーミスター等のセラミック材料を用いる電子部品は、セラミック材料からなるセラミック本体、本体の内部に形成された内部電極、及び上記内部電極と接続されるようにセラミック本体の表面に設置された外部電極を備える。

セラミック電子部品のうち積層セラミックキャパシタは、積層された複数の誘電体層、一つの誘電体層を介して対向配置される内部電極、上記内部電極に電気的に接続された外部電極を含む。

また、積層セラミックキャパシタは、LSIの電源回路内に配置されるバイパス(bypass)キャパシタとして用いられており、このようなバイパスキャパシタとして機能するためには、積層セラミックキャパシタが高周波ノイズを効果的に除去する必要がある。このような要求は、電子装置高周波化に伴い増加している。バイパスキャパシタとして用いられる積層セラミックキャパシタは回路基板上の実装パッド上にハンダ付けにより電気的に連結され、上記実装パッドは基板上の配線パターン導電性ビアを介して他の外部回路と連結されることができる。

積層セラミックキャパシタはキャパシタンス成分以外にも等価直列抵抗ESR)と等価直列インダクタンスESL)成分を共に有するが、この等価直列抵抗(ESR)及び等価直列インダクタンス(ESL)成分はバイパスキャパシタの機能を阻害する。

よって、等価直列抵抗(ESR)値が低い積層セラミックキャパシタが必要とされている。

概要

本発明は、等価直列抵抗が低く且つ信頼性及び耐久性に優れた積層セラミックキャパシタ、その製造方法及びキャパシタが実装された回路基板に関する。本発明の一実施形態によれば、誘電体層及び内部電極を含み、第1の方向に対向する第1の面及び第2の面、第2の方向に対向する第3の面及び第4の面、及び第3の方向に対向する第5の面及び第6の面を有するセラミック本体と、上記内部電極と連結されるメイン部及び上記メイン部から伸び延長部を含むベース電極層と、上記延長部の端部が露出するように上記ベース電極層上に配置される樹脂電極層と、を含み、上記延長部の幅は、上記延長部の幅方向と平行な方向に測定した、上記延長部が配置されたセラミック本体の外面の幅より小さい積層セラミック電子部品が提供される。

目的

本発明の目的は、等価直列抵抗が低く且つ耐久性及び信頼性に優れた積層セラミック電子部品、その製造方法及び電子部品が実装された回路基板を提供する

効果

実績

技術文献被引用数
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牽制数
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請求項1

誘電体層及び前記誘電体層の間に配置された内部電極を含み、第1の方向に対向する第1の面及び第2の面、第2の方向に対向する第3の面及び第4の面、及び第3の方向に対向する第5の面及び第6の面を有するセラミック本体と、前記セラミック本体の外部面に配置され、前記内部電極と連結されるメイン部及び前記メイン部から伸び延長部を含むベース電極層と、前記延長部の端部が露出するように前記ベース電極層上に配置される樹脂電極層とを含み、前記延長部の幅は、前記延長部の幅方向と平行な方向に測定した、前記延長部が配置された前記セラミック本体の外面の幅より小さい、積層セラミック電子部品

請求項2

前記樹脂電極層上に配置されたメッキ層をさらに含む、請求項1に記載の積層セラミック電子部品。

請求項3

前記メッキ層は前記延長部の端部を覆うように配置される、請求項2に記載の積層セラミック電子部品。

請求項4

前記延長部の幅は前記延長部が伸びる方向と垂直な方向に測定され、前記延長部の幅方向は前記延長部が伸びる方向と垂直な方向である、請求項1から3のいずれか一項に記載の積層セラミック電子部品。

請求項5

前記延長部の幅をW1、前記延長部の幅方向と平行な方向に測定した、前記延長部が配置された前記セラミック本体の一面の幅をW2としたとき、W1/W2≦0.5を満たす、請求項1から4のいずれか一項に記載の積層セラミック電子部品。

請求項6

前記延長部の幅は1μm以上である、請求項1から5のいずれか一項に記載の積層セラミック電子部品。

請求項7

前記延長部のうち前記樹脂電極層から露出した領域の長さは1μm以上である、請求項1から6のいずれか一項に記載の積層セラミック電子部品。

請求項8

前記樹脂電極層は前記延長部の一部をカバーする、請求項1から7のいずれか一項に記載の積層セラミック電子部品。

請求項9

前記樹脂電極層は前記メイン部を全体的にカバーする、請求項1から8のいずれか一項に記載の積層セラミック電子部品。

請求項10

前記誘電体層及び前記内部電極は前記第1の方向に積層され、前記延長部は前記セラミック本体の前記第1の面及び前記第2の面に配置される、請求項1から9のいずれか一項に記載の積層セラミック電子部品。

請求項11

前記誘電体層及び前記内部電極は前記第1の方向に積層され、前記延長部は前記セラミック本体の前記第3の面及び前記第4の面に配置される、請求項1から10のいずれか一項に記載の積層セラミック電子部品。

請求項12

前記誘電体層及び前記内部電極は前記第1の方向に積層され、前記延長部は前記セラミック本体の前記第1の面〜前記第4の面に配置される、請求項1から11のいずれか一項に記載の積層セラミック電子部品。

請求項13

前記メイン部及び前記樹脂電極層は、前記セラミック本体の前記第5の面及び前記第6の面から前記セラミック本体の前記第1の面〜前記第4の面のうち少なくとも一面に伸びる、請求項1から12のいずれか一項に記載の積層セラミック電子部品。

請求項14

前記ベース電極層は焼成型電極である、請求項1から13のいずれか一項に記載の積層セラミック電子部品。

請求項15

前記樹脂電極層は導電性粒子及び熱硬化性高分子を含む、請求項1から14のいずれか一項に記載の積層セラミック電子部品。

請求項16

誘電体層及び前記誘電体層の間に配置された内部電極を含み、6個の外部面を有する六面体状のセラミック本体と、前記セラミック本体の前記6個の外部面のうち対向する2個の外部面に配置され残りの4個の外部面のうち少なくとも一面をカバーし前記内部電極と連結されるベース電極層及び前記ベース電極層上に配置される樹脂電極層を含む2個の外部電極とを含み、前記樹脂電極層は前記ベース電極層の縁の一部をカバーする、積層セラミック電子部品。

請求項17

前記外部電極は前記樹脂電極層上に配置されるメッキ層をさらに含み、前記メッキ層は前記ベース電極層の縁のうち前記樹脂電極層から露出した領域と連結される、請求項16に記載の積層セラミック電子部品。

請求項18

前記2個の外部電極は前記セラミック本体の前記対向する2個の外部面を全体的にカバーする、請求項16または17に記載の積層セラミック電子部品。

請求項19

前記2個の外部電極のそれぞれは六面体状の前記セラミック本体の前記残りの4個の外部面のうち少なくとも一面の一部をカバーする、請求項18に記載の積層セラミック電子部品。

請求項20

前記ベース電極層は、前記内部電極と連結され、六面体状の前記セラミック本体の前記残りの4個の外部面のうち少なくとも一面の一部をカバーするメイン部、及びメイン部から伸びる延長部を含み、前記延長部は前記メイン部より幅が狭い、請求項19に記載の積層セラミック電子部品。

請求項21

誘電体層及び前記誘電体層の間に配置された内部電極を含むセラミック本体と、前記セラミック本体の外部面に配置され、前記内部電極と連結されるベース電極層、前記ベース電極層上に配置される樹脂電極層及び前記樹脂電極層上に配置されるメッキ層を含む外部電極とを含み、前記ベース電極層は、メイン部、及び前記メイン部から伸びて前記樹脂電極層から露出する端部を有し前記露出する端部が前記メッキ層と直接接触するESR低減部を含む、積層セラミック電子部品。

請求項22

前記ESR低減部は、前記ESR低減部が配置される前記セラミック本体の一面のうち前記ESR低減部が伸びる方向と垂直な方向の一部をカバーするように配置される、請求項21に記載の積層セラミック電子部品。

請求項23

前記メッキ層は前記ESR低減部の端部を覆うように配置される、請求項21または22に記載の積層セラミック電子部品。

請求項24

前記ESR低減部の幅をW1、前記ESR低減部が伸びる方向と垂直な方向に測定した、前記ESR低減部が配置された前記セラミック本体の外面の幅をW2としたとき、W1/W2≦0.5を満たす、請求項21から23のいずれか一項に記載の積層セラミック電子部品。

請求項25

前記ESR低減部の幅は1μm以上である、請求項21から24のいずれか一項に記載の積層セラミック電子部品。

請求項26

前記樹脂電極層から露出する前記ESR低減部の端部の長さは1μm以上である、請求項21から25のいずれか一項に記載の積層セラミック電子部品。

請求項27

内部電極及び誘電体層を含むセラミック本体を形成する段階と、前記セラミック本体の外部面に、前記内部電極と連結されるメイン部及び前記メイン部から伸びる延長部を含むベース電極層を形成する段階と、前記延長部の端部が露出するように前記ベース電極層上に樹脂電極層を形成する段階とを含み、前記ベース電極層を形成する段階は、メイン部電極ペーストを塗布する段階、及び前記メイン部電極ペーストと連結されるように延長部電極ペーストを塗布する段階を含む、積層セラミック電子部品の製造方法。

請求項28

前記メイン部電極ペーストを塗布する段階は、前記セラミック本体を前記メイン部電極ペーストにディッピング(dipping)して行われる、請求項27に記載の積層セラミック電子部品の製造方法。

請求項29

前記延長部電極ペーストを塗布する段階は、前記セラミック本体に前記延長部電極ペーストを印刷して行われる、請求項28に記載の積層セラミック電子部品の製造方法。

請求項30

前記延長部の幅は、前記延長部の幅方向と平行な方向に測定した、前記延長部が配置された前記セラミック本体の一面の幅より小さい、請求項28または29に記載の積層セラミック電子部品の製造方法。

請求項31

前記延長部の端部を覆うように前記樹脂電極層上にメッキ層を形成する段階をさらに含む、請求項28から30のいずれか一項に記載の積層セラミック電子部品の製造方法。

請求項32

前記延長部の幅をW1、前記延長部の幅方向と平行な方向に測定した、前記延長部が配置された前記セラミック本体の一面の幅をW2としたとき、W1/W2≦0.5を満たす、請求項28から31のいずれか一項に記載の積層セラミック電子部品の製造方法。

請求項33

上部に電極パッドを有する印刷回路基板と、前記印刷回路基板上に設置された、請求項1から26のいずれか一項に記載の積層セラミック電子部品と、前記電極パッドと前記積層セラミック電子部品を連結するハンダとを含む、積層セラミック電子部品の実装基板

技術分野

0001

本発明は、等価直列抵抗が低く且つ信頼性及び耐久性に優れた積層セラミックキャパシタ、その製造方法及びキャパシタ実装された回路基板に関する。

背景技術

0002

キャパシタ、インダクター圧電素子バリスター又はサーミスター等のセラミック材料を用いる電子部品は、セラミック材料からなるセラミック本体、本体の内部に形成された内部電極、及び上記内部電極と接続されるようにセラミック本体の表面に設置された外部電極を備える。

0003

セラミック電子部品のうち積層セラミックキャパシタは、積層された複数の誘電体層、一つの誘電体層を介して対向配置される内部電極、上記内部電極に電気的に接続された外部電極を含む。

0004

また、積層セラミックキャパシタは、LSIの電源回路内に配置されるバイパス(bypass)キャパシタとして用いられており、このようなバイパスキャパシタとして機能するためには、積層セラミックキャパシタが高周波ノイズを効果的に除去する必要がある。このような要求は、電子装置高周波化に伴い増加している。バイパスキャパシタとして用いられる積層セラミックキャパシタは回路基板上の実装パッド上にハンダ付けにより電気的に連結され、上記実装パッドは基板上の配線パターン導電性ビアを介して他の外部回路と連結されることができる。

0005

積層セラミックキャパシタはキャパシタンス成分以外にも等価直列抵抗(ESR)と等価直列インダクタンスESL)成分を共に有するが、この等価直列抵抗(ESR)及び等価直列インダクタンス(ESL)成分はバイパスキャパシタの機能を阻害する。

0006

よって、等価直列抵抗(ESR)値が低い積層セラミックキャパシタが必要とされている。

先行技術

0007

韓国特許10‐0586962号公報

発明が解決しようとする課題

0008

本発明の目的は、等価直列抵抗が低く且つ耐久性及び信頼性に優れた積層セラミック電子部品、その製造方法及び電子部品が実装された回路基板を提供することである。

課題を解決するための手段

0009

本発明の一実施形態によれば、誘電体層及び内部電極を含むセラミック本体と、ベース電極層及び上記ベース電極層上に配置される樹脂電極層を含む外部電極と、を含む積層セラミック電子部品、その製造方法及び積層セラミック電子部品が実装された基板が提供される。

0010

本発明の一実施形態によれば、上記樹脂電極層が、上記ベース電極層上に配置され、且つ上記ベース電極層の全体をカバーするようには配置されずに一部が露出するように配置されることにより、積層セラミック電子部品の等価直列抵抗を減少させることができる。

0011

また、上記ベース電極層のうち樹脂電極層から露出した領域の幅が、上記ベース電極層のうち樹脂電極層から露出した領域が配置されたセラミック本体の外面の幅より小さく形成されることにより、積層セラミック電子部品の曲げ強度を向上させることができる。

0012

また、上記ベース電極層の縁の一部の領域が樹脂電極層から露出することにより、積層セラミック電子部品の等価直列抵抗を減少させることができ、上記ベース電極層の縁の他の一部の領域が樹脂電極層にカバーされることにより、積層セラミック電子部品の耐湿特性、信頼性及び曲げ強度を向上させることができる。

発明の効果

0013

本発明の一実施形態によれば、等価直列抵抗が低く且つ耐久性に優れた積層セラミック電子部品、その製造方法及び電子部品が実装された回路基板を提供することができる。

0014

また、本発明の一実施形態によれば、曲げ衝撃に対する耐久性に優れた積層セラミック電子部品、その製造方法及び電子部品が実装された回路基板を提供することができる。

図面の簡単な説明

0015

本発明の第1の実施形態による積層セラミック電子部品を示す概略的な斜視図である。
図1のA‐A'線に沿う断面図である。
図1のB‐B'線に沿う断面図である。
本発明の第1の実施形態による積層セラミック電子部品のセラミック本体及びベース電極層を示す平面図である。
本発明の第1の実施形態による積層セラミック電子部品のセラミック本体及びベース電極層を示す平面図である。
本発明の第1の実施形態による積層セラミック電子部品のセラミック本体及びベース電極層を示す平面図である。
ベース電極層の変形例を示すために積層セラミック電子部品を概略的に示す斜視図である。
ベース電極層の変形例を示すために積層セラミック電子部品を概略的に示す斜視図である。
本発明の第2の実施形態による積層セラミック電子部品を示す概略的な斜視図である。
図6のC‐C'線に沿う断面図である。
図6のD‐D'線に沿う断面図である。
本発明の第3の実施形態による積層セラミック電子部品の製造方法を示すフローチャートである。
本発明の第2の実施形態による積層セラミック電子部品が実装された回路基板を示す斜視図である。
図10のE‐E'線に沿う断面図である。
比較例の積層セラミック電子部品の曲げ強度テストの結果を示すグラフである。
本発明の第2の実施形態による積層セラミック電子部品のW1/W2による曲げ強度テストの結果を示すグラフである。
曲げ強度特性評価方法を説明するための図である。

実施例

0016

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

0017

<積層セラミック電子部品>
本発明の一実施形態による積層セラミック電子部品は、セラミック本体及び外部電極を含む。

0018

上記セラミック本体は、誘電体層及び内部電極を含み、上記外部電極は、上記内部電極と連結されるベース電極層及び上記ベース電極層上に配置される樹脂電極層を含む。

0019

本発明の一実施形態によれば、上記樹脂電極層は、上記ベース電極層上に配置され、且つ上記ベース電極層の全体をカバーするようには配置されずに一部が露出するように配置される。

0020

上記樹脂電極層は、上記ベース電極層の縁の一部の領域はカバーし一部の領域は露出するように形成される。

0021

上記ベース電極層の縁の一部の領域が樹脂電極層から露出することにより、積層セラミック電子部品の等価直列抵抗を減少させることができ、上記ベース電極層の縁の他の一部の領域が樹脂電極層にカバーされることにより、積層セラミック電子部品の耐湿特性、信頼性及び曲げ強度を向上させることができる。

0022

本発明の一実施形態によれば、上記樹脂電極層上に配置されるメッキ層をさらに含むことができる。

0023

上記メッキ層は、上記樹脂電極層から露出したベース電極層と直接連結されるように配置されることができる。

0024

上記樹脂電極層は、上記ベース電極層の縁の第1の領域は露出し上記ベース電極層の縁の第2の領域はカバーされるように配置される。

0025

上記第1の領域は上記ベース電極層の縁の一部の領域を意味し、上記第2の領域は上記ベース電極層の縁のうち上記一部の領域を除いた残りの領域を意味するが、特に制限されない。

0026

本発明の一実施形態によれば、上記ベース電極層の一部が樹脂電極層から露出することにより、電流が、ベース電極層より導電性が低い樹脂電極層を経ずに外部から内部電極に流れるようにすることができる。これにより、積層セラミック電子部品の等価直列抵抗(ESR)を低くすることができる。

0027

また、本発明の一実施形態によれば、上記樹脂電極層が上記ベース電極層の縁を全て露出させることなく上記ベース電極層の縁の第2の領域をカバーするため、一定レベル以上の曲げ強度特性を確保することができる。

0028

本発明の一実施形態によれば、上記ベース電極層はメイン部及び上記メイン部から伸び延長部を含み、上記延長部の一部は上記樹脂電極層から露出するため、積層セラミック電子部品の等価直列抵抗を低くすることができる。

0029

本発明の一実施形態によれば、上記延長部は、ESR低減部として機能することができる。

0030

本発明の一実施形態によれば、等価直列抵抗が低く且つ耐久性及び信頼性に優れた積層セラミック電子部品を提供することができる。

0031

また、本発明の一実施形態によれば、曲げ衝撃に対する耐久性に優れた積層セラミック電子部品を提供することができる。

0032

さらに、本発明の一実施形態によれば、上記積層セラミック電子部品の製造方法及びその実装基板を提供することができる。

0033

以下、図面を参照して、本発明の実施形態を詳細に説明する。

0034

図1は、本発明の第1の実施形態による積層セラミック電子部品を示す概略的な斜視図である。

0035

図2は、図1のA‐A'線に沿う断面図であり、図3は、図1のB‐B'線に沿う断面図である。

0036

図1を参照すると、本発明の第1の実施形態による積層セラミック電子部品は、セラミック本体110と外部電極131、132を含む。

0037

外部電極131、132は、第1の外部電極131及び第2の外部電極132を含む。

0038

セラミック本体110は、その形状に特に制限はないが、図示のように六面体状であればよい。セラミック本体110は、チップ焼成時のセラミック粉末焼成収縮によって、完全な六面体の形状ではないが、実質的には六面体に近い形状を有することができる。

0039

本発明の一実施形態において、セラミック本体110は、第1の方向(y‐方向)に対向する第1の面1及び第2の面2と、第2の方向(z‐方向)に対向し且つ上記第1の面と第2の面を連結する第3の面3及び第4の面4と、第3の方向(x‐方向)に対向し且つ第1の面と第2の面を連結する第5の面5及び第6の面6と、を有することができる。

0040

本発明の一実施形態によれば、上記第1の方向(y‐方向)は、セラミック本体内に配置される誘電体層及び内部電極が積層される方向である。

0041

上記積層セラミック電子部品の断面図である図2に示されているように、セラミック本体110は、複数の誘電体層111と、誘電体層111上に配置された内部電極121、122を含む。上記内部電極は第1の内部電極121及び第2の内部電極122を含み、第1の内部電極121及び第2の内部電極122には反対極性電圧印加されることができる。

0042

セラミック本体110は、容量形成に寄与する部分としての活性層と、上下マージン部であって活性層の上下部にそれぞれ形成された上部及び下部カバー層と、を含むことができる。上記活性層は、誘電体層111と内部電極121、122を含み、誘電体層111を介して複数の第1の内部電極121及び第2の内部電極122が交互に形成されることができる。

0043

本発明の第1の実施形態によれば、上記第1の方向(y‐方向)はセラミック本体の厚さ方向であって内部電極が誘電体層を介して積層される方向であり、第2の方向(z‐方向)はセラミック本体の幅方向であり、第3の方向(x‐方向)はセラミック本体の長さ方向である。

0044

本発明の第1の実施形態によれば、セラミック本体110は、長さ方向が幅方向又は厚さ方向より長く形成されることができる。

0045

セラミック本体110を構成する複数の誘電体層111は、焼結された状態であり、隣接する誘電体層間境界が確認できないほどに一体化されることができる。

0046

本発明の第1の実施形態によれば、第1の内部電極121及び第2の内部電極122は、相違する極性を有する一対の電極であり、誘電体層111上に所定の厚さで伝導性金属を含む伝導性ペースト印刷して形成され、中間に配置された誘電体層111によって互いに電気的に絶縁される。

0047

本発明の第1の実施形態によれば、上記第1の内部電極は上記セラミック本体の第5の面に露出し、上記第2の内部電極は上記セラミック本体の第6の面に露出することができる。

0048

第1の内部電極121及び第2の内部電極122に含まれる伝導性金属は、ニッケル(Ni)、銅(Cu)、パラジウム(Pd)、又はこれらの合金であればよいが、本発明はこれに限定されない。

0049

誘電体層111は、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム(BaTiO3)系又はチタン酸ストロンチウム(SrTiO3)系粉末を含むことができるが、本発明はこれに限定されない。

0050

本発明の第1の実施形態によれば、第1の内部電極121及び第2の内部電極122は、セラミック本体110の第5の面5及び第6の面6に露出した部分を介して第1の外部電極131及び第2の外部電極132とそれぞれ電気的に連結される。したがって、第1の外部電極131及び第2の外部電極132に電圧を印加すると、対向する第1の内部電極121及び第2の内部電極122の間に電荷蓄積され、この際の積層セラミック電子部品100の静電容量は第1の内部電極121及び第2の内部電極122の重なり領域の面積に比例する。

0051

上部及び下部カバー層は、内部電極を含まないことを除いて誘電体層111と同じ材質及び構成を有することができる。上部及び下部カバー層は、単一の誘電体層又は二つ以上の誘電体層を活性層の上下面にそれぞれ上下方向に積層して形成され、物理的又は化学的ストレスによる第1の内部電極121及び第2の内部電極122の損傷を防止する役割を行うことができる。

0052

第1の外部電極131は第1の内部電極121と電気的に連結され、第2の外部電極132は第2の内部電極122と電気的に連結される。

0053

本発明の第1の実施形態によれば、第1の外部電極131及び第2の外部電極132はそれぞれベース電極層131a、132a及び樹脂電極層131b、132bを含む。

0054

ベース電極層131a、132aは、第1の内部電極121及び第2の内部電極122と直接連結されて外部電極と内部電極との電気的導通を確保する。

0055

ベース電極層131a、132aは伝導性金属を含み、当該伝導性金属はニッケル(Ni)、銅(Cu)、パラジウム(Pd)、金(Au)又はこれらの合金であればよいが、本発明はこれに限定されない。

0056

ベース電極層131a、132aは、伝導性金属を含むペーストの焼成によって形成される焼成型電極であればよい。

0057

ベース電極層131a、132aは、好ましくは、ガラス(glass)及び伝導性金属として銅を含むペーストを焼成して形成されることができる。

0058

本発明の第1の実施形態によれば、ベース電極層131a、132a上には樹脂電極層131b、132bが配置され、上記樹脂電極層は上記ベース電極層の一部が露出するように形成されることができる。

0059

上記樹脂電極層は、上記ベース電極層の縁の一部を露出させ、ベース電極層の縁の他の一部をカバーするように形成されることができる。

0060

本発明の第1の実施形態によれば、ベース電極層131a、132aと樹脂電極層131b、132bは、上記セラミック本体の第5の面及び第6の面から第1〜第4の面のうち少なくとも一面に伸びて形成されることができる。例えば、第5の面及び第6の面から第1〜第4の面の一部を覆うように伸びる形であればよい。

0061

但し、上記ベース電極層と上記樹脂電極層が第1及び第2の主面又は第1及び第2の側面まで伸びても、上記樹脂電極層は、上記ベース電極層の縁の一部の領域は覆い他の一部の領域は露出するように形成されることができる。

0062

本発明の一実施形態によれば、ベース電極層131a、132aが樹脂電極層131b、132bによって完全に覆われずに一部露出することにより、電流が樹脂電極層を経ずに外部から内部電極に流れるようにすることができる。

0063

樹脂電極層がベース電極層を全体的に覆う形で積層セラミック電子部品が製作される場合は、外部との電気的導通のために電流が樹脂電極層を経て流れる。

0064

上記樹脂電極層は、電気伝導度の確保のための伝導性粉末衝撃吸収のためのベース樹脂を含んで形成されることができる。但し、樹脂電極層がベース樹脂を含む場合は、積層セラミック電子部品の曲げのような外部刺激に対する耐久性は向上させることができるが、ベース樹脂を含まない電極に比べて高い比抵抗値を有することから積層セラミック電子部品の等価直列抵抗(ESR、Equivalent Serial Resistance)が増加してしまう。

0065

しかしながら、本発明の一実施形態のように樹脂電極層131b、132bがベース電極層131a、132aの全体を覆わずに上記ベース電極層131a、132aの縁の一部が露出するように配置される場合、電流が樹脂電極層を経ずに内部電極から電極層を経て外部に流れるようにすることができる。

0066

電流が流れる経路が多い場合、電流は主に比抵抗(specific resistance)の低い経路で流れる。したがって、本発明の一実施形態によれば、電流が樹脂電極層を経ずにベース電極層の露出した縁を介して流れるため、外部の電流を内部電極に印加することができる。

0067

例えば、本発明の一実施形態によれば、電流が内部電極‐ベース電極層‐外部の経路で流れるようにすることができるため、樹脂電極層によって等価直列抵抗が増加することを防止することができる。

0068

また、本発明の一実施形態のようにベース電極層が樹脂電極層から一部露出する場合、積層セラミック電子部品の等価直列抵抗を減少させることができるため、樹脂電極層の伝導性粉末含量に対する自由度が大きくなることができる。

0069

例えば、積層セラミック電子部品の衝撃吸収効率をさらに向上させる必要のある場合は、樹脂電極層に含まれたベース樹脂の含量を増加させ、伝導性粉末の含量を減少させることができる。

0070

樹脂電極層131b、132bは、熱硬化性高分子、例えば、エポキシ樹脂アクリル樹脂又はこれらの混合物を含むことができるが、これに制限されない。

0071

樹脂電極層131b、132bは、伝導性粉末として金属粉末、例えば、銀(Ag)、銅(Cu)、ニッケル等を含むことができる。

0072

本発明の第1の実施形態によれば、上記ベース電極層は、図1に示されているように、内部電極と連結されるメイン部31、32と、上記メイン部から伸びる延長部31'、32'を含む。上記樹脂電極層は、延長部31'、32'の端部が露出するように配置されることができる。

0073

例えば、樹脂電極層131b、132bは、上記メイン部の全体及び上記メイン部に隣接した上記延長部の一部をカバーし上記延長部の端部を含む他の一部を露出させるように配置されることができる。

0074

本発明の第1の実施形態によれば、上記メイン部は、上記セラミック本体の第5の面及び第6の面に配置され、内部電極の露出した端部と連結される。

0075

上記メイン部は、第5の面及び第6の面から、上記セラミック本体の第1〜第4の面のうち少なくとも一面に伸びることができる。

0076

延長部31'、32'は、上記メイン部から伸び、上記セラミック本体の外面に配置される。

0077

本発明の第1の実施形態によれば、上記延長部は、上記セラミック本体の第1〜第4の面のうち少なくとも一面に配置され、上記メイン部から上記セラミック本体の長さ方向(x‐方向)に伸びることができる。

0078

メイン部31、32は、ベース電極層の形成のためのペーストに上記セラミック本体の第5の面及び第6の面をディッピング(dipping)する工法で形成されることができる。ディッピングの深さによって、メイン部がセラミック本体の第1〜第4の面に伸びる程度を調節することができる。

0079

延長部31'、32'は、上記メイン部と連結されるようにセラミック本体の外面にベース電極層の形成のためのペーストを印刷して形成されることができる。

0080

本発明の第1の実施形態によれば、上記延長部の幅は、上記メイン部の幅より小さければよい。

0081

本発明の第1の実施形態によれば、上記延長部の幅は、上記延長部が配置されたセラミック本体の外面の幅より小さければよい。

0082

上記延長部が配置されたセラミック本体の外面の幅は上記延長部の幅方向と平行な方向に測定され、上記延長部の幅方向は上記延長部が伸びる方向と垂直な方向である。

0083

上記延長部の幅は、上記延長部が伸びる方向と垂直な方向に測定される。

0084

例えば、上記延長部がセラミック本体の第1の面に配置される場合、上記セラミック本体の第1の面に配置された延長部の幅は、上記延長部の幅方向と平行な方向で測定した上記セラミック本体の第1の面の幅より小さい。また、上記延長部がセラミック本体の第2の面に配置される場合、上記セラミック本体の第2の面に配置された延長部の幅は、上記延長部の幅方向と平行な方向で測定した上記セラミック本体の第2の面の幅より小さい。

0085

本発明の第1の実施形態によれば、一部の領域が樹脂電極層から露出する延長部の幅を上記延長部が配置されたセラミック本体の外面の幅より小さくすることにより、積層セラミック電子部品の等価直列抵抗を減少させ、且つベース電極層の面積の減少によって曲げ強度を改善することができる。

0086

もし、延長部を別に形成せず、メイン部の形成時にディッピングの深さを増加させてメイン部が延長部の端部の配置される領域まで伸びるように形成する場合は、ベース電極層の面積の増加によって曲げ強度が確保されず、ベース電極層が厚く形成される可能性がある。

0087

しかしながら、本発明の第1の実施形態のように延長部の幅を延長部の配置されたセラミック本体の外面の幅より小さくする場合、曲げ強度を確保することができる。また、メイン部とは別に延長部を形成する場合、ベース電極層の厚さが増加する問題を改善することができる。

0088

図2は、図1において延長部が配置された領域を横切るA‐A'線に沿う断面図であり、図3は、図1において延長部が配置されていない領域を横切るB‐B'線に沿う断面図である。

0089

延長部が配置された領域の断面図である図2を参照すると、延長部の端部が樹脂電極層から露出してベース電極層の縁が樹脂電極層から露出することができる。

0090

延長部が配置されていない領域の断面図である図3を参照すると、ベース電極層の縁が樹脂電極層によってカバーされることが確認できる。延長部が配置されていない領域にベース電極層の縁をカバーするように樹脂電極層が配置されることにより積層セラミック電子部品の曲げ強度を向上させることができる。

0091

図4aは本発明の第1の実施形態による積層セラミック電子部品のセラミック本体及びベース電極層を示す平面図である。

0092

図4aを参照すると、本発明の第1の実施形態による積層セラミック電子部品は、上記延長部の幅をW1、上記延長部の幅方向と平行な方向で測定した、上記延長部が配置されたセラミック本体の一面の幅をW2としたとき、W1/W2≦0.5を満たすことができる。

0093

上記延長部の幅W1は1μm以上であることが好ましい。

0094

W1は、延長部のうち樹脂電極層から露出した領域の幅方向で測定した最も広い幅を意味する。

0095

上記W1が1μm未満の場合は等価直列抵抗(ESR)の低減効果が大きくなく、上記W1/W2が0.5を超える場合は曲げ強度特性が低下して曲げクラックの発生が増加する可能性がある。

0096

上記延長部のうち上記樹脂電極層から露出した領域の長さは1μm以上であればよい。上記延長部の長さは、上記延長部が伸びる方向に測定されることができる。

0097

図4b及び図4cは、本発明の第1の実施形態による積層セラミック電子部品の延長部の変形例を示すために積層セラミック電子部品のセラミック本体及びベース電極層を示す平面図である。

0098

図4bを参照すると、延長部31'、32'は、上記メイン部から伸びる方向に幅が広くなる形状を有することができる。

0099

図4cを参照すると、延長部31'、32'は、上記メイン部から伸びる方向に幅が狭くなる形状を有することができる。

0100

図5a及び図5bは、ベース電極層の変形例を示すために積層セラミック電子部品を概略的に示す斜視図である。

0101

上記延長部は、図1に示されているように、上記セラミック本体の厚さ方向に対向する第1の面及び第2の面のうち少なくとも一面に配置されることができる。

0102

例えば、上記セラミック本体の第1の面及び第2の面に配置されることができる。

0103

或いは、上記延長部は、図5aに示されているように、上記セラミック本体の幅方向に対向する第3の面及び第4の面のうち少なくとも一面に配置されることができる。

0104

例えば、上記セラミック本体の第3の面及び第4の面に配置されることができる。

0105

或いは、上記延長部は、図5bに示されているように、上記セラミック本体の第1〜第4の面にそれぞれ配置されることができる。

0106

図6は、本発明の第2の実施形態による積層セラミック電子部品を示す概略的な斜視図である。

0107

図7は、図6のC‐C'線に沿う断面図であり、図8は、図6のD‐D'線に沿う断面図である。

0108

図6を参照すると、本発明の第2の実施形態による積層セラミック電子部品は、セラミック本体110と第1の外部電極131及び第2の外部電極132を含む。

0109

第1の外部電極131及び第2の外部電極132は、上述した第1の実施形態による積層セラミック電子部品の第1及び第2の外部電極において上記樹脂電極層上に配置されたメッキ層をさらに含む。

0110

図7及び図8を参照すると、本発明の第2の実施形態による積層セラミック電子部品の第1の外部電極131及び第2の外部電極132はそれぞれベース電極層131a、132a、上記ベース電極層の縁の一部が露出するように形成された樹脂電極層131b、132b、及びメッキ層131c、132cを含む。

0111

なお、本実施形態による積層セラミック電子部品に関する説明のうち上述した実施形態による積層セラミック電子部品に関する説明と重複する説明は省略し、相違点を中心に説明する。

0112

メッキ層131c、132cは、樹脂電極層131b、132b上に形成され、上記樹脂電極層から露出したベース電極層131a、132aと直接接触するように配置される。したがって、ベース電極層とメッキ層は、電気的に直接接続することができる。

0113

上記メッキ層は、上記樹脂電極層から露出した延長部の端部を覆うように配置される。

0114

メッキ層131c、132cは、樹脂電極層、及び上記樹脂電極層から露出したベース電極層131a、132aの一部の領域を全て覆うように形成されることができる。

0115

メッキ層131c、132cが形成された場合、電流が内部電極‐ベース電極層‐メッキ層‐外部の経路で導通することができ、上述した実施形態と同様に樹脂電極層によって等価直列抵抗が増加することを防止することができる。

0116

メッキ層131c、132cは、ニッケル(Ni)又はスズ(Sn)を含むことができるが、これに制限されない。

0117

上記メッキ層は、二重層で形成され、樹脂電極層上にニッケル(Ni)メッキ層が形成され、ニッケル(Ni)メッキ層上にスズ(Sn)メッキ層が形成されることができるが、これに制限されない。

0118

<積層セラミック電子部品の製造方法>
本発明の第3の実施形態によれば、積層セラミック電子部品の製造方法が提供される。

0119

図9は、本発明の第4の実施形態による積層セラミック電子部品の製造方法を示すフローチャートである。

0120

図9を参照すると、本実施形態による積層セラミック電子部品の製造方法は、セラミック本体を形成する段階S1と、上記セラミック本体の外部面にベース電極層を形成する段階S2と、上記ベース電極層上に樹脂電極層を形成する段階S3と、を含む。

0121

以下、本発明の一実施形態による積層セラミック電子部品の製造方法を詳細に説明するが、これに制限されない。

0122

なお、本実施形態による積層セラミック電子部品の製造方法に関する説明のうち上述した積層セラミック電子部品と重複する説明は省略する。

0123

セラミック本体を形成する段階では、まず、チタン酸バリウム(BaTiO3)等の粉末を含んで形成されたスラリーキャリアフィルム(carrier film)上に塗布し乾燥して複数のセラミックグリーンシートを製造し、これにより、誘電体層及びカバー層を形成することができる。

0124

上記セラミックグリーンシートは、セラミック粉末、バインダー及び溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法で数μmの厚さを有するシート(sheet)状にして製作されることができる。

0125

次に、導電性粉末を含む内部電極用伝導性ペーストを製造することができる。

0126

次いで、上記グリーンシート上に上記内部電極用伝導性ペーストをスクリーン印刷工法で塗布して内部電極を形成した後、内部電極が印刷されたグリーンシートを複数層積層して積層体を製造し、積層体の上下面に内部電極が印刷されていないグリーンシートを複数積層した後に焼成してセラミック本体を製造することができる。上記セラミック本体は内部電極、誘電体層及びカバー層を含み、上記誘電体層は内部電極が印刷されたグリーンシートが焼成されて形成され、上記カバー層は内部電極が印刷されていないグリーンシートが焼成されて形成されたものである。

0127

次いで、上記内部電極と電気的に連結されるようにセラミック本体の外部面にベース電極層を形成することができる。

0128

上記ベース電極層は、まず、メイン部の形成のために、上記内部電極が露出したセラミック本体の第3の面及び第4の面をベース電極層の形成のためのペーストにディッピングし、その後、延長部の形成のために、上記メイン部の形成のために塗布されたペーストと連結されるように上記セラミック本体の外面にベース電極層の形成のためのペーストをさらに塗布し、上記ペーストを焼成して形成されることができる。上記延長部の形成のためのペーストの塗布は、ベース電極層用ペーストをセラミック本体の外面に印刷する工程で行われることができる。

0129

上記ベース電極層は、伝導性金属及びガラスを含むペーストの焼成によって形成されることができる。

0130

上記伝導性金属は、特に制限されないが、例えば、銅(Cu)、銀(Ag)、ニッケル(Ni)及びこれらの合金からなる群から選択された一つ以上であればよく、上述したように銅(Cu)を含むことが好ましい。

0131

上記ガラスとしては、特に制限されず、従来の積層セラミック電子部品の外部電極の製作に用いられるガラスと同じ組成物質を用いることができる。

0132

次いで、上記ベース電極層上に樹脂組成物を塗布した後にこれを硬化して樹脂電極層を形成することができる。上記樹脂組成物は導電性粉末とベース樹脂を含み、上記ベース樹脂は熱硬化性樹脂であるエポキシ樹脂であればよいが、これに限定されない。

0133

本発明の一実施形態によれば、延長部がメイン部より狭い幅で形成されているため、ベース電極層が形成されているセラミック本体を樹脂組成物にディッピングして樹脂組成物を塗布することができる。

0134

さらに、上記樹脂電極層を形成した後、樹脂電極層上にメッキ層を形成する段階をさらに含むことができる。上記メッキ層は、ニッケルメッキ層、及び上記ニッケルメッキ層上に形成されたスズメッキ層を含むことができる。

0135

<積層セラミック電子部品が実装された回路基板200>
本発明の一実施形態によれば、上記第1〜第2の実施形態による積層セラミック電子部品が実装された回路基板が提供される。

0136

図10は、本発明の第2の実施形態による積層セラミック電子部品が実装された回路基板を示す斜視図である。

0137

図11は、図10のE‐E'線に沿う断面図である。

0138

図10及び図11を参照すると、本実施形態による電子部品が実装された回路基板は、上部に第1の電極パッド221及び第2の電極パッド222を有する印刷回路基板210と、上記印刷回路基板上に設置された積層セラミック電子部品100と、を含むことができる。

0139

この際、積層セラミック電子部品100は、第1の外部電極131及び第2の外部電極132がそれぞれ第1の電極パッド221及び第2の電極パッド222上に接触するように位置した状態でハンダ230によって印刷回路基板210と電気的に連結されることができる。

0140

なお、上記積層セラミック電子部品が実装された回路基板に関する説明のうち上述した積層セラミック電子部品と重複する説明は省略する。

0141

実験例>
図12aは、ベース電極層上に樹脂電極層が塗布されていない外部電極を含む積層セラミック電子部品(比較例1)、ベース電極層の全体をカバーするように樹脂電極層が配置された外部電極を含む積層セラミック電子部品(比較例2)、及びベース電極層の縁の全体が露出するように樹脂電極層が配置された外部電極を含む積層セラミック電子部品(比較例3)のメッキチップ(外部電極がメッキ層を含む)の曲げ強度テストの結果を示すグラフである。

0142

上記比較例1〜3において、外部電極はセラミック本体の長さ方向に対向する両面からセラミック本体の厚さ方向に対向する両面及び幅方向に対向する両面に一部伸びて形成され、ベース電極層はメイン部のみを含み延長部は含まない形で形成された。

0143

図12bは、本発明の第2の実施形態による積層セラミック電子部品において延長部の幅W1と上記延長部が配置されたセラミック本体の外面の幅W2の比(W1/W2)による曲げ強度テストの結果を示すグラフである。

0144

曲げ強度特性は、図13に示されている方式で測定された。図13に示されているように、積層セラミック電子部品が実装された基板210を積層セラミック電子部品100が地面に向かうように配置し、積層セラミック電子部品を収容できる収容溝を備えた支持台400を基板の下部に配置する。

0145

支持台に備えられた溝の幅D1は約8cmである。また、支持台の両端には容量測定設備である容量計測器500が連結され、実時間で容量を測定して積層セラミック電子部品の容量低下が確認できる。

0146

上記積層セラミック電子部品としては、1608サイズ(長さ×幅×厚さ:約1.6mm×0.8mm×0.8mm)のものを用いた。

0147

上記積層セラミック電子部品100を支持台400の中央部に位置させ、基板210が図12a及び12bの横軸に示されている深さD2まで下方に曲がるように上記積層セラミック電子部品が実装された位置の基板の上面を加圧する。この際、1mm下降するたびに5秒間維持し、最大深さまで下降及び維持を繰り返す。上記過程中に積層セラミック電子部品の容量を継続して測定し、初期容量に対する容量変化率が±10%以上のものを不良と判断した。

0148

図12a及び12bの縦軸は、不良が発生しなかった積層セラミック電子部品の比率残存率%)を示す。

0149

図12aを参照すると、樹脂電極層が配置されていない比較例1は残存率が最も低く、ベース電極層の全体をカバーするように樹脂電極層が塗布された比較例2は残存率が最も高いことが確認できる。

0150

但し、比較例2は等価直列抵抗が高いという問題がある。

0151

図12bを参照すると、W1/W2が0.5の場合は曲げ強度特性が上記比較例1及び3より向上することが確認できる。また、W1/W2が0.1又は0.2の場合は曲げ強度特性がベース電極層の全体を樹脂電極層が覆う比較例2と類似のレベルで確保されたことが確認できる。

0152

図12bに示されている実施例は樹脂電極層から露出する延長部を含むことにより等価直列抵抗が低減する効果があり曲げ強度特性も確保されることが確認できる。

0153

下記表1は、ベース電極層上に樹脂電極層が塗布されていない外部電極を含む積層セラミック電子部品(サンプル1)、ベース電極層の全体をカバーするように樹脂電極層が配置された外部電極を含む積層セラミック電子部品(サンプル2)、及び本発明の一実施形態による積層セラミック電子部品(サンプル3〜6)の延長部の幅W1による等価直列抵抗(ESR)テストの結果を示すグラフである。

0154

サンプル1〜6は、1608サイズ(長さ×幅×厚さ:約1.6mm×0.8mm×0.8mm)の高容量の積層セラミック電子部品であり、外部電極の形状以外の他の条件を同一にして測定された。

0155

各サンプルのESRは、基板に積層セラミック電子部品を実装し、ESR測定設備に連結した後、周波数によるESR変化を確認し、ESRが最も低いときの数値を基準として測定された。

0156

0157

上記表1に示されているように、W1が1μm未満の場合(サンプル3)はESR改善効果が大きくなく、W1が1μm以上の場合(サンプル4〜6)はベース電極層上に樹脂電極層が配置されていないサンプル1と類似のレベルのESRが具現されることが確認できる。

0158

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

0159

100積層セラミック電子部品
110セラミック本体
111誘電体層
121 第1の内部電極
122 第2の内部電極
131 第1の外部電極
132 第2の外部電極
200 積層セラミック電子部品が実装された回路基板
210 回路基板
221、222電極パッド
230 ハンダ

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