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技術 回路設計装置、回路設計方法、プログラムおよび回路装置

出願人 株式会社リコー
発明者 熊野義則
出願日 2015年1月9日 (5年11ヶ月経過) 出願番号 2015-003059
公開日 2016年7月14日 (4年5ヶ月経過) 公開番号 2016-128758
状態 未査定
技術分野 電子回路の試験 デジタル計算機の試験診断 CAD ICの設計・製造(配線設計等) 半導体集積回路
主要キーワード FF素子 素子選択回路 改定作業 迂回回路 フリップフロップ素子 入力信号情報 選択入力端子 数珠つなぎ
関連する未来課題
重要な関連分野

この項目の情報は公開日時点(2016年7月14日)のものです。
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図面 (16)

課題

解決手段

回路設計装置110は、スキャンチェーンを含む回路の設計データ102を読み込む読込手段112と、上記設計データ上で、スキャンチェーンを複数の組に分割し、複数の組各々に対し、該組の部分チェーンを経由するか迂回するかを選択する組選択回路を挿入する分割手段120と、上記設計データ上で、複数の組各々の前記部分チェーンを構成する複数の素子各々に対し、該素子を経由するか迂回するかを選択する素子選択回路を挿入する素子選択回路挿入手段124と、組選択回路挿入手段120および素子選択回路挿入手段124により処理された設計データを書き出す書出手段128とを含む。

概要

背景

従来、半導体集積回路チップの製造後に故障テストし、良品および不良品選別する技術として、スキャン回路を用いたスキャン・テストが知られている。このスキャン・テストでは、回路中のフリップフロップをスキャン・フリップフロップに置き換えスキャンチェーンを構成しておき、ATPG(Automatic Test Pattern Generator)によって自動生成したテストパターンを用いて、半導体テスタにてパスまたはフェイルを判定する。

上記スキャン・テストにおいて、スキャンチェーン上でのタイミングの未達や物理的な故障が原因でフェイルした場合は、そのチップが不良品であると判断可能である。しかしながら、従来技術では、チップのどの箇所で故障が生じているかを特定することができなかった。

頻度が小さい故障であれば、チップ毎にパスまたはフェイルを判定できれば、不良品を除外できるので充分であるが、普遍的に発生する故障であれば、故障箇所を特定してチップレイアウト改定することが望まれる。そのような場合、STA(Static Timing Analysis)などの分析技術によりタイミングが厳しい箇所など故障箇所の見当を付けて、その箇所をFIB(Focused Ion Beam)加工やレイアウト改定により修正し、正常動作するか否かを確認することができる。しかしながら、この方法では、見当が外れた場合、試行錯誤とならざるを得ず、時間およびコストが増大してしまう点で充分なものではなかった。

スキャンチェーン上の故障に関連して、特開2006−90837号公報(特許文献1)が知られている。特許文献1には、チップ内のフリップフロップを所定の個数ごとにグループ化し、複数のグループ可変に接続しつつ、スキャン・テストを実施する構成が開示されている。

しかしながら、故障箇所をフリップフロップ単位で特定することができないため、結局試行錯誤で修正せざるを得ず、時間およびコストが増大してしまう点で充分なものではなかった。

概要

回路設計装置回路設計方法プログラムおよび回路装置を提供すること。 回路設計装置110は、スキャンチェーンを含む回路の設計データ102を読み込む読込手段112と、上記設計データ上で、スキャンチェーンを複数の組に分割し、複数の組各々に対し、該組の部分チェーンを経由するか迂回するかを選択する組選択回路を挿入する分割手段120と、上記設計データ上で、複数の組各々の前記部分チェーンを構成する複数の素子各々に対し、該素子を経由するか迂回するかを選択する素子選択回路を挿入する素子選択回路挿入手段124と、組選択回路挿入手段120および素子選択回路挿入手段124により処理された設計データを書き出す書出手段128とを含む。

目的

本発明は、上記従来技術における不充分な点に鑑みてなされたものであり、本発明は、スキャンチェーン上の特定の素子を迂回してテストすることが可能な回路を設計することができる回路設計装置を提供する

効果

実績

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請求項1

回路を設計するための回路設計装置であって、スキャンチェーンを含む回路の設計データを読み込む読込手段と、前記設計データ上で、前記スキャンチェーンを複数の組に分割し、前記複数の組各々に対し、該組の部分チェーンを経由するか迂回するかを選択する組選択回路を挿入する分割手段と、前記設計データ上で、前記複数の組各々の前記部分チェーンを構成する複数の素子各々に対し、該素子を経由するか迂回するかを選択する素子選択回路を挿入する素子選択回路挿入手段と、前記組選択回路挿入手段および前記素子選択回路挿入手段により処理された設計データを書き出す書出手段とを含む、回路設計装置。

請求項2

前記設計データ上で、前記複数の組のうちの指定の組の部分チェーンがスキャン入力端子およびスキャン出力端子に接続された状態になるよう前記複数の組各々の前記組選択回路を制御する組選択制御回路を挿入する、組選択制御回路挿入手段をさらに含む、請求項1に記載の回路設計装置。

請求項3

前記設計データ上で、前記複数の素子のうちの指定の少なくとも1つの素子が迂回された状態になるよう前記複数の素子各々の前記素子選択回路を制御する素子選択制御回路を挿入する、素子選択制御回路挿入手段をさらに含む、請求項1または2に記載の回路設計装置。

請求項4

前記素子選択制御回路は、前記複数の組の間で共有される、請求項3に記載の回路設計装置。

請求項5

前記スキャンチェーンは、複数のフリップフロップ素子を含み、前記組選択回路は、前記複数の組各々における最後のフリップフロップ素子の後段に接続されるマルチプレクサであり、前記素子選択回路は、前記スキャンチェーンを構成する前記複数のフリップフロップ素子各々の後段に接続されるマルチプレクサである、請求項1〜4のいずれか1項に記載の回路設計装置。

請求項6

回路を設計するための回路設計方法であって、コンピュータが、スキャンチェーンを含む回路の設計データを読み込むステップと、前記設計データに対し、前記スキャンチェーンを複数の組に分割し、前記複数の組各々に、該組の部分チェーンを経由するか迂回するかを選択する組選択回路を挿入するよう処理を施すステップと、前記設計データに対し、前記複数の組各々の前記部分チェーンを構成する複数の素子各々に、該素子を経由するか迂回するかを選択する素子選択回路を挿入するよう処理を施すステップと、前記組選択回路を挿入するよう処理を施すステップおよび前記素子選択回路を挿入するよう処理を施すステップで処理が施された設計データを書き出すステップとを含む、回路設計方法。

請求項7

前記設計データに対し、前記複数の組のうちの指定の組の部分チェーンがスキャン入力端子およびスキャン出力端子に接続された状態になるよう前記複数の組各々の前記組選択回路を制御する組選択制御回路を挿入するよう処理を施すステップと、前記設計データに対し、前記複数の素子のうちの指定の少なくとも1つの素子が迂回された状態になるよう前記複数の素子各々の前記素子選択回路を制御する素子選択制御回路を挿入するよう処理を施すステップとをさらに含む、請求項6に記載の回路設計方法。

請求項8

回路を設計するための回路設計装置を実現するためのプログラムであって、コンピュータを、請求項1〜5のいずれか1項に記載の各手段として機能させるためのプログラム。

請求項9

複数の組に分割されたスキャンチェーンと、前記スキャンチェーンから分割された前記複数の組各々の部分チェーンを経由するか迂回するかを選択するための前記複数の組各々の組選択回路と、前記複数の組各々の前記部分チェーンを構成する複数の素子各々を経由するか迂回するかを選択するための前記複数の素子各々の素子選択回路と、前記スキャンチェーンのスキャン入力端子と、前記スキャンチェーンのスキャン出力端子と、前記複数の組各々の前記組選択回路を制御するための組選択入力端子と、前記複数の素子各々の前記素子選択回路を制御するための素子選択入力端子とを含む、回路装置

請求項10

前記組選択入力端子と前記複数の組各々の前記組選択回路とに接続される組選択制御回路であって、前記複数の組のうちの指定の組の部分チェーンが前記スキャン入力端子および前記スキャン出力端子に接続された状態になるよう前記複数の組各々の前記組選択回路を制御する組選択制御回路と、前記素子選択入力端子と前記複数の素子各々の前記素子選択回路とに接続される素子選択制御回路であって、前記複数の素子のうちの指定の少なくとも1つの素子が迂回された状態になるよう前記複数の素子の前記素子選択回路を制御する素子選択制御回路とをさらに含む、請求項9に記載の回路装置。

技術分野

0001

本発明は、回路テスト技術に関し、より詳細には、回路設計装置回路設計方法プログラムおよび回路装置に関する。

背景技術

0002

従来、半導体集積回路チップの製造後に故障テストし、良品および不良品選別する技術として、スキャン回路を用いたスキャン・テストが知られている。このスキャン・テストでは、回路中のフリップフロップをスキャン・フリップフロップに置き換えスキャンチェーンを構成しておき、ATPG(Automatic Test Pattern Generator)によって自動生成したテストパターンを用いて、半導体テスタにてパスまたはフェイルを判定する。

0003

上記スキャン・テストにおいて、スキャンチェーン上でのタイミングの未達や物理的な故障が原因でフェイルした場合は、そのチップが不良品であると判断可能である。しかしながら、従来技術では、チップのどの箇所で故障が生じているかを特定することができなかった。

0004

頻度が小さい故障であれば、チップ毎にパスまたはフェイルを判定できれば、不良品を除外できるので充分であるが、普遍的に発生する故障であれば、故障箇所を特定してチップレイアウト改定することが望まれる。そのような場合、STA(Static Timing Analysis)などの分析技術によりタイミングが厳しい箇所など故障箇所の見当を付けて、その箇所をFIB(Focused Ion Beam)加工やレイアウト改定により修正し、正常動作するか否かを確認することができる。しかしながら、この方法では、見当が外れた場合、試行錯誤とならざるを得ず、時間およびコストが増大してしまう点で充分なものではなかった。

0005

スキャンチェーン上の故障に関連して、特開2006−90837号公報(特許文献1)が知られている。特許文献1には、チップ内のフリップフロップを所定の個数ごとにグループ化し、複数のグループ可変に接続しつつ、スキャン・テストを実施する構成が開示されている。

0006

しかしながら、故障箇所をフリップフロップ単位で特定することができないため、結局試行錯誤で修正せざるを得ず、時間およびコストが増大してしまう点で充分なものではなかった。

発明が解決しようとする課題

0007

本発明は、上記従来技術における不充分な点に鑑みてなされたものであり、本発明は、スキャンチェーン上の特定の素子迂回してテストすることが可能な回路を設計することができる回路設計装置を提供することを目的とする。

課題を解決するための手段

0008

本発明は、上記課題を解決するために、下記特徴を有する回路設計装置を提供する。回路設計装置は、スキャンチェーンを含む回路の設計データを読み込む読込手段と、上記設計データ上で、上記スキャンチェーンを複数の組に分割し、複数の組各々に対し、該組の部分チェーンを経由するか迂回するかを選択する組選択回路を挿入する分割手段と、上記設計データ上で、複数の組各々の部分チェーンを構成する複数の素子各々に対し、該素子を経由するか迂回するかを選択する素子選択回路を挿入する素子選択回路挿入手段と、上述した組選択回路挿入手段および素子選択回路挿入手段により処理された設計データを書き出す書出手段とを含む。

発明の効果

0009

上記構成により、スキャンチェーン上の特定の素子を迂回してテストすることが可能な回路を設計することができる。

図面の簡単な説明

0010

従来技術のスキャン回路を説明する図。
本実施形態による集積回路設計装置機能ブロック図。
(A)組内FF個数指定情報、(B)デコーダ回路入力信号情報および(C)セレクタ回路入力信号情報のデータ構造を例示する図。
本実施形態による集積回路設計装置が実行する集積回路設計方法を示すフローチャート
本実施形態によるスキャンチェーン分割部およびデコーダ回路挿入部により構成される回路構成を示す概略図。
本実施形態によるデコーダ回路挿入部により挿入されるデコーダ回路の概要を説明する図。
本実施形態によるスキャンチェーン分割部およびデコーダ回路挿入部により構成される回路構成におけるテスト対象の組の切り替え動作を説明する図。
本実施形態によるFF迂回回路挿入部およびセレクタ回路挿入部により構成される回路構成を示す概略図。
本実施形態によるFF迂回回路挿入部およびセレクタ回路挿入部により構成される回路構成におけるテスト対象のFF素子の切り替え動作を説明する図。
本実施形態によるFF迂回回路挿入部およびセレクタ回路挿入部により構成される回路構成におけるセレクタ回路の出力側接続構成を示す図。
本実施形態による集積回路設計装置により構成される回路構成においてスキャンチェーン上の複数箇所故障時に対応する場合の動作を説明する図。
本実施形態による集積回路設計装置により設計されたネットリストに基づく半導体集積回路に対する半導体テスト環境および半導体テスト方法を説明する概要図。
本実施形態による回路設計装置が生成した回路設計データに基づく半導体集積回路におけるテスト時の動作を説明するタイミングチャート
本実施形態による回路設計装置が生成した回路設計データに基づく半導体集積回路における各組のテスト時の動作の詳細を説明するタイミングチャート。
本実施形態による集積回路設計装置のハードウェア構成図。

実施例

0011

以下、本実施形態について説明するが、実施形態は、以下に説明する実施形態に限定されるものではない。なお、説明する実施形態では、回路設計装置として、テスト可能な半導体集積回路を設計するための集積回路設計装置を一例として説明する。

0012

まず、本実施形態による集積回路設計装置を説明する前に、従来技術のスキャン回路を用いたスキャン・テストについて説明する。図1は、従来技術のスキャン回路を説明する図である。

0013

図1に示すように、従来技術のスキャン回路は、回路チップ入力端子および出力端子として、スキャン入力端子SINと、スキャン出力端子SOUTとを有している。スキャン入力端子SINは、スキャンチェーンを構成する1つ目のフリップフロップ(以下、略してFFと参照する場合がある。)素子502−1の入力ピンSIに接続されている。1つ目のFF素子502−1の出力ピンQは、2つ目のFF素子502−2の入力ピンSIに接続され、同様にして、チップ内の全てのFF素子502が接続される。そして、最後のFF素子502−mの出力ピンQが、スキャン出力端子SOUTに接続される。この複数のFF素子502が数珠つなぎに接続された回路500がスキャンチェーンと参照される。

0014

このスキャンチェーンを利用することにより、以下の2つのことが可能となる。第1に、スキャン入力端子SINから任意の信号を次々に入力してシフトさせて行くことによって、チップ内のスキャンチェーンを構成する全てのFF素子502に対し、任意の値を設定することができる。第2に、チップ内の全てのFF素子の値をシフトさせて行くことによって、スキャン出力端子SOUTで、チップ内のスキャンチェーンを構成する全てのFF素子502の値を確認することができる。上述した特性を利用することにより、スキャンチェーンを用いて故障検出を行うことが可能となる。

0015

しかしながら、仮にスキャンチェーンを構成するあるFF素子(図1では502−n)で故障が発生してしまうと、以下の不具合を発生させる。すなわち、スキャン入力端子SINからの信号が故障箇所で寸断され、それより後ろのFF素子(図1では502−(n+1)〜502−m)に対し、任意の値を設定することができなくなる。同時に、故障箇所の前のFF素子(図1では502−1〜502−(n−1))の値は、故障箇所で寸断され、スキャン出力端子SOUTで観測することができなくなる。このため、従来技術のスキャン回路では、実際に何個目のFF素子が故障しているかを判別することができない。

0016

上述したように、頻度が小さい故障であれば、不良品を除外できるので充分であるが、普遍的に発生する故障であれば、故障箇所を特定してチップレイアウトを改定することが望ましい。しかしながら、図1に示すような従来技術のスキャン回路では、故障箇所をFF素子単位で特定することができないので、改定作業は試行錯誤とならざるを得ず、時間およびコストが増大してしまう。

0017

そこで、本実施形態による集積回路設計装置は、スキャンチェーンを含む回路の設計データ上で、スキャンチェーンを複数の組に分割し、複数の組各々に対し、該組の部分チェーンを経由するか迂回するかを選択する組選択回路を挿入する。集積回路設計装置は、設計データ上で、さらに、複数の組各々の部分チェーンを構成する複数の素子各々に対し、該素子を経由するか迂回するかを選択する素子選択回路を挿入する。これにより、スキャンチェーン上の指定の素子を迂回してテストすることが可能な回路を効率的に設計することを可能とし、ひいては、修正にかかる工期の短縮およびコストの低減を図る。

0018

以下、図2図11を参照しながら、本実施形態による集積回路設計装置、および、集積回路設計装置が実行する集積回路設計方法について、より詳細に説明する。

0019

図2は、本実施形態による集積回路設計装置110の機能ブロック100を示す図である。図2に示すように、集積回路設計装置110は、ネットリスト読込部112と、組内FF個数指定情報読込部114と、デコーダ回路入力信号情報読込部116と、セレクタ回路入力信号情報読込部118とを含み構成される。本実施形態による集積回路設計装置110では、その入力情報として、入力ネットリスト102と、組内FF個数指定情報104と、デコーダ回路入力信号情報106と、セレクタ回路入力信号情報108とが準備され、集積回路設計装置110に入力される。読込部112〜118は、それぞれ、これらの情報を読み込む。図3(A)〜図3(C)は、組内FF個数指定情報104、デコーダ回路入力信号情報106およびセレクタ回路入力信号情報108のデータ構造を例示する。

0020

ネットリスト読込部112が読み込む入力ネットリスト102は、半導体集積回路におけるセルマクロセル間接続情報を含む設計データである。説明する実施形態では、入力ネットリスト102は、オリジナルの回路のネットリストに対し、事前に従来技術の手法によりスキャンチェーンを挿入する処理が施された後のネットリストである。しかしながら、これに限定されるものではなく、他の実施形態では、ネットリスト読込部112は、オリジナルの回路のネットリストを読み込んでもよい。この場合は、読み込んだオリジナルの回路のネットリストに対し、集積回路設計装置110が、スキャンチェーンを挿入する処理を施し、以降の処理で使用するネットリストを準備する。

0021

組内FF個数指定情報読込部114が読み込む組内FF個数指定情報104は、スキャンチェーンを構成するFF素子を何個ずつの組に分割するかを指定する情報である。組内FF個数指定情報104のフォーマットは、図3(A)に例示される。図3(A)に示す例では、スキャンチェーンをFF素子10個ずつの組に分けることが指定されている。

0022

デコーダ回路入力信号情報読込部116が読み込むデコーダ回路入力信号情報106は、後述するデコーダ回路への入力信号割り当てる回路チップの入力端子の名称を指定する情報である。デコーダ回路入力信号情報106のフォーマットは、図3(B)に例示される。図3(B)に示す例では、DECIN1、DECIN2およびDECIN3という名称の回路チップの入力端子をデコーダ回路の入力に割り当てて使用することが指定されている。

0023

セレクタ回路入力信号情報読込部118が読み込むセレクタ回路入力信号情報108は、後述するセレクタ回路への入力信号を割り当てる回路チップの入力端子の名称を指定する情報である。セレクタ回路入力信号情報108のフォーマットは、図3(C)に例示される。図3(C)に示す例では、SELIN1〜SELIN10の名称の回路チップの入力端子をセレクタ回路の入力に割り当てて使用することが指定されている。

0024

本実施形態による集積回路設計装置110は、読込部114〜118がそれぞれ読み込んだ情報に基づいて、ネットリスト読込部112が読み込んだネットリストに対して処理を行うために、さらに、処理部120〜128を含み構成される。集積回路設計装置110は、より具体的には、スキャンチェーン分割部120と、デコーダ回路挿入部122と、FF迂回回路挿入部124と、セレクタ回路挿入部126と、ネットリスト書出部128とを含み構成される。

0025

スキャンチェーン分割部120は、ネットリスト読込部112で読み込んだネットリスト上で、組内FF個数指定情報読込部114により指定された個数のFF素子毎に、スキャンチェーンを複数の組に分割する。スキャンチェーン分割部120は、ネットリスト上で、分割された複数の組各々に対し、該組の部分チェーンを経由するか迂回するかを選択するための組選択回路を挿入する。スキャンチェーン分割部120は、本実施形態における分割手段を構成する。

0026

デコーダ回路挿入部122は、スキャンチェーン分割部120で処理後のネットリスト上で、デコーダ回路入力信号情報読込部116により指定された入力端子が割り振られたデコーダ回路を挿入する。デコーダ回路挿入部122は、本実施形態における組選択制御回路挿入手段を構成する。挿入されるデコーダ回路は、分割された複数の組のうちの指定の組の部分チェーンがスキャン入力端子SINおよびスキャン出力端子SOUTに接続された状態になるよう複数の組各々の組選択回路を制御する、本実施形態における組選択制御回路である。

0027

スキャンチェーン分割部120およびデコーダ回路挿入部122の詳細については、図4図7を参照しながら後述する。

0028

FF迂回回路挿入部124は、デコーダ回路挿入部122で処理後のネットリスト上で、複数の組各々の部分チェーンを構成する複数のFF素子各々に対し、該FF素子を経由するか迂回するかを選択するための素子選択回路を挿入する。FF迂回回路挿入部124は、本実施形態における素子選択回路挿入手段を構成する。

0029

セレクタ回路挿入部126は、FF迂回回路挿入部124で処理後のネットリスト上で、セレクタ回路入力信号情報読込部118により指定された入力端子が割り振られたセレクタ回路を挿入する。セレクタ回路挿入部126は、本実施形態における素子選択制御回路挿入手段を構成する。挿入されるセレクタ回路は、複数のFF素子のうちの指定の少なくとも1つのFF素子が迂回された状態になるよう複数のFF素子各々の素子選択回路を制御する、本実施形態における素子選択制御回路を構成する。セレクタ回路は、好ましい実施形態では、上述した複数の組の間で共有される。

0030

FF迂回回路挿入部124およびセレクタ回路挿入部126の詳細については、図4および図8図11を参照しながら後述する。

0031

ネットリスト書出部128は、上述した処理部120〜126で処理されたネットリストを、出力ネットリスト130として書き出す書出手段である。以降、出力ネットリスト130に基づいて、半導体集積回路が製造されることになる。

0032

以下、図4図11を参照しながら、集積回路設計装置110の動作および設計される回路構成について、より詳細に説明する。図4は、本実施形態による集積回路設計装置110が実行する集積回路設計方法を示すフローチャートである。図4に示す処理は、入力ネットリスト102などの入力情報が準備され、ユーザにより入力情報を指定した回路設計処理の開始が指示されたことに応答して、ステップS100から開始される。

0033

ステップS101では、集積回路設計装置110は、ネットリスト読込部112、組内FF個数指定情報読込部114、デコーダ回路入力信号情報読込部116およびセレクタ回路入力信号情報読込部118により、スキャンチェーン挿入済みの入力ネットリスト102、組内FF個数指定情報104、デコーダ回路入力信号情報106およびセレクタ回路入力信号情報108を読み込む。

0034

ステップS102では、集積回路設計装置110は、スキャンチェーン分割部120により、読み出した入力ネットリスト102に対し、組内FF個数指定情報104で指定された通りの個数のFF素子毎にスキャンチェーンを分割するよう処理を施す。スキャンチェーン分割部120は、さらに、組における最後のFF素子の後段に、組選択回路としてマルチプレクサを挿入し、各組の部分チェーンを通過するパスおよび迂回するパスをそれぞれマルチプレクサに入力するよう処理を施す。

0035

図5は、本実施形態によるスキャンチェーン分割部120およびデコーダ回路挿入部122により構成される回路構成を示す概略図である。図5に示すように、スキャンチェーンは、組内FF個数指定情報104により指定された個数毎に、例えば、FF素子210〜219を含む第1組、FF素子220〜229を含む第2組、・・・、FF素子230〜239を含む第m組のように組分け分割される。各組の最後のFF素子219,229,…,239の後段には、マルチプレクサ241〜249が挿入されており、各組を構成している部分チェーンを通るパスと、この部分チェーンを迂回するパスのどちらかを選択可能な回路構成とされている。

0036

再び図4を参照すると、ステップS103では、集積回路設計装置110は、デコーダ回路挿入部122により、上記処理したネットリストに対し、デコーダ回路を挿入するよう処理を施す。デコーダ回路挿入部122は、さらに、デコーダ回路の出力信号を各組のマルチプレクサの選択制御に接続し、デコーダ回路の入力をデコーダ回路入力信号情報で指定された入力端子と接続するよう処理を施す。

0037

再び図5を参照すると、回路構成にはデコーダ回路250が追加されており、合計m組各々のマルチプレクサ241〜249の選択制御信号とデコーダ回路250の出力信号decout1〜decoutmとがそれぞれ接続されている。デコーダ回路250の入力信号は、デコーダ回路入力信号情報106により指定された回路チップの入力端子DECIN1〜DECINnに接続されている。

0038

図5に示すような回路構成では、デコーダ回路250への入力信号を制御することによって、任意のマルチプレクサの選択制御信号の値を1に設定することができる。そして、そのマルチプレクサの前段の組の部分チェーンだけがスキャン入力端子SINからスキャン出力端子SOUTまでのスキャンチェーンに繋がった状態が実現される。

0039

デコーダ回路250は、一般的な回路であるため、詳細な説明は割愛するが、図6を参照して概要を説明する。図6に示す例では、3つの入力端子DECIN1〜DECIN3の状態によって、8本の出力信号decout1〜decout8のいずれか1つの値が1となり、その他の出力信号の値が0となるよう構成されている。このデコーダ回路の特性を利用して、回路チップの入力端子DECIN1〜DECIN3への入力信号を制御することによって、8組のうちの任意の1つの組のマルチプレクサの選択制御信号のみを1とする制御回路を実現することができる。

0040

デコーダ回路の構成は、入力情報に基づいて一意に決定される。出力信号の本数は、挿入したマルチプレクサの数、つまり分割した組の数だけ必要となる。このため、出力信号の本数は、入力ネットリスト102におけるスキャンチェーンを構成するFFの個数および組内FF個数指定情報104で指定される組内FF個数によって決定される。

0041

入力信号の本数は、出力信号の本数に基づいて決定される。例えば、スキャンチェーンが8組に分割される場合は、2進数で8つ以上の値を実現できる最小の桁数、つまり3つの入力信号となる。デコーダ回路自体は、上述したデコーダ回路入力信号情報106と、上述した入力信号および出力信号の本数とによって決定される。

0042

図7は、本実施形態によるスキャンチェーン分割部120およびデコーダ回路挿入部122により構成される回路構成におけるテスト対象の組の切り替え動作を説明する図である。

0043

図7に沿って説明すると、図7(A)では、第1組の後段のマルチプレクサの選択制御信号のみが1となっている。そして、スキャン入力端子SINから第1組の部分チェーンを経由して、第2組から最終組までの部分チェーンを迂回してスキャン出力端子SOUTに抜けるスキャンチェーンが成立している。これに対して、図7(B)では、第2組の後段のマルチプレクサの選択制御信号のみが1となっており、第2組の部分チェーンのみがスキャン入力端子SINおよびスキャン出力端子SOUTに接続された状態となっている。同様に、図7(C)では、最終の第m組の部分チェーンのみがスキャン入力端子SINおよびスキャン出力端子SOUTに接続された状態となっている。

0044

このように、本実施形態による集積回路設計装置110により設計される回路は、スキャンチェーン上の指定した任意の組の部分チェーンだけをスキャン端子SIN,SOUTに繋がった状態にすることができる仕組みを持つことを特徴としている。

0045

ここで、再び図4を参照する。ステップS104では、集積回路設計装置110は、FF迂回回路挿入部124により、上記処理したネットリストに対し、各FF素子のマクロセルを、後段に素子選択回路としてマルチプレクサを有するマクロセルで置き換えるよう処理を施す。FF迂回回路挿入部124は、さらに、各FF素子を通過するパスおよび迂回するパスを後段のマルチプレクサに入力するよう処理する。

0046

図8は、本実施形態によるFF迂回回路挿入部124およびセレクタ回路挿入部126により構成される回路構成を示す概略図である。なお、図8に示す回路構成は、図5に示す回路構成における1つの組を拡大したものに相当する。

0047

図8に示すように、置き換え後のマクロセル310〜319では、FF素子320〜329の後段にマルチプレクサ330〜339が設けられている。各々のFF素子の後段にマルチプレクサを追加することにより、各々のFF素子を通るパスと、各々のFF素子を迂回するパスのどちらかを選択できる回路構成とされている。なお、図8では、マルチプレクサ(例えば330)が前段のFF素子(例えば320)と合体して1つのスキャン回路用のマクロセル310が構成されるものとして説明しているが、必ずしも合体させる必要はなく、別々のセルのままで構成されることを妨げない。

0048

再び図4を参照すると、ステップS105では、集積回路設計装置110は、セレクタ回路挿入部126により、上記処理したネットリストに対し、セレクタ回路を挿入するよう処理を施す。セレクタ回路挿入部126は、さらに、挿入したセレクタ回路の出力信号を各マルチプレクサ330〜339の選択制御信号に接続し、その入力信号をセレクタ回路入力信号情報で指定された回路チップの入力端子に接続するよう処理を施す。

0049

再び図8を参照すると、回路構成にはセレクタ回路350が追加されており、合計p個のマクロセル310〜319のマルチプレクサ330〜339各々の選択制御信号とセレクタ回路350の出力信号selout1〜seloutpとが接続されている。セレクタ回路350への入力信号は、セレクタ回路入力信号情報108により設定された回路チップの入力端子SELIN1〜SELINpに接続されている。

0050

図8に示すような回路を実装することにより、セレクタ回路350への入力信号を制御し、合計p個のうちの任意のマクロセルのマルチプレクサの選択制御信号の値を1に設定する。これにより、そのマルチプレクサに対応するマクロセルだけを、FF素子1個単位でスキャンチェーンから除外することが可能となる。

0051

図9は、本実施形態によるFF迂回回路挿入部124およびセレクタ回路挿入部126により構成される回路構成におけるテスト対象のFF素子の切り替え動作を説明する図である。

0052

図9に沿って説明すると、図9(A)では、1個目のFF素子の後段のマルチプレクサの選択制御信号が1となっており、この組への入力から1個目のFF素子を迂回して、2個目から最終個目までを経由してこの組の出力へ抜けるスキャンチェーンが成立することになる。これに対して、図9(B)では、2個目のマルチプレクサの選択制御信号が1となっており、この組への入力から1個目のFF素子を経由して、2個目を迂回して、3個目から最終個目のFF素子までを経由してこの組の出力へ抜けるスキャンチェーンが成立することになる。図9(C)も同様に、最終個目のFF素子が除外されたスキャンチェーンが成立する。

0053

このように、本実施形態による集積回路設計装置110により設計された回路は、各組を構成しているFF素子を1個単位で、経由させるか迂回させるかを選択できる仕組みを持つことを特徴としている。

0054

なお、上述した説明では、1個単位でFF素子を除外するものとして説明しているが、セレクタ回路への入力信号を制御することによって、同時に複数個のFF素子をスキャンチェーンから除外することも可能である。つまり、スキャンチェーン上で複数箇所故障している場合にも対応することが可能である。セレクタ回路の最も簡便な構成としては、各組に挿入されているマルチプレクサの数だけ外部入力を用意し、外部入力からセレクタ回路の出力までを直結したものを用いることができる。

0055

図10は、本実施形態によるFF迂回回路挿入部124およびセレクタ回路挿入部126により構成される回路構成におけるセレクタ回路350の出力側接続構成を示す図である。1つの組における接続については、図9を参照して説明した。一方、上述したように、スキャンチェーンは多数の組から構成され得る。特定の実施形態では、この存在する組毎に上述したセレクタ回路を設けることもできる。しかしながら、好ましい実施形態では、図10に示すように、他の組に対してもセレクタ回路の出力信号を同様に接続し、複数の組の間でセレクタ回路を共有することができる。例えば、出力信号selout1をすべての組における1個目のFFマクロセルのマルチプレクサの選択制御信号に接続することができる。この好ましい実施形態では、セレクタ回路は、1つで済み、セレクタ回路への制御信号の本数も最小限に抑制することができる。

0056

図11は、本実施形態による集積回路設計装置110により構成される回路構成において、スキャンチェーン上の複数箇所故障に対応する場合の動作を説明する図である。なお、図11には、各組10個のFF素子で分割された第1組および第2組の部分チェーンが示されている。

0057

図11に示すように、仮に第1組の前から2番目のFF素子と、第2組目の前から3番目のFF素子とが故障している場合を検討する。前から2番目および3番目のFF素子が故障しているため、通常、セレクタ回路350の2番目および3番目の出力信号(点線で示す。)を1に設定し、これらのFF素子をスキャンチェーンから除外することが考えられる。

0058

しかしながら、このままでは、第1組の前から3番目と、第2組の前から2番目のFF素子は、故障していないにも関わらず、スキャンチェーンから除外されてしまうことになる。したがって、この状態でテストを行っても、第1組の前から3番目および第2組の前から2番目のFF素子の故障の有無は、明らかにされないまま残ってしまう。

0059

これに対して、本実施形態による集積回路設計装置110で構成された回路構成では、図7を参照して説明した通り、各組を順番にテストできるように構成されている。このため、セレクタ回路350を共有する場合であっても、テスト期間毎にセレクタ回路350への入力信号を変更することによって、任意のFF素子のみをテスト対象から除外することが可能となる。

0060

図11に示す例示では、第1組に対するテスト期間にセレクタ回路350の2番目の出力信号selout2のみを1とするよう入力信号を設定することができる。そして、第2組に対するテスト期間には、セレクタ回路350の3番目の出力信号selout3のみを1とするよう入力信号を設定することができる。これにより、本当に故障しているFF素子のみをスキャンチェーンから除外してテストすることが可能となる。

0061

再び図4を参照すると、ステップS106では、集積回路設計装置110は、ネットリスト書出部128により、上記処理が施されたネットリストを出力ネットリスト130として出力し、ステップS107で本処理を終了する。

0062

以下、図12図14を参照しながら、集積回路設計装置110により設計された半導体集積回路に対する半導体テスト方法について説明する。図12は、本実施形態による集積回路設計装置110により設計されたネットリストに基づく半導体集積回路に対する半導体テスト環境400および半導体テスト方法の概要を説明する図である。

0063

図12に示す回路設計装置410は、回路設計データ412を生成する。図2図11を参照して説明した本実施形態による集積回路設計装置110は、回路設計装置410に含まれていてもよい。回路設計装置410は、人手で設計したオリジナルのネットリスト、または論理合成ツールハードウェア記述言語記述したデータから自動生成したオリジナルのネットリストに対し、回路内のFF素子の全部または一部をスキャンFF素子に置き換えることによって、スキャンチェーンが挿入されたネットリストを生成する。このネットリストを入力ネットリスト102として、回路設計装置410は、上述した処理を施すことによって、出力ネットリスト130を生成する。回路設計装置410は、さらに、出力ネットリスト130を自動レイアウト設計ツールに入力し、フロアプラニング、配置、クロック分配回路および配線を経て、回路チップのマスク・レイアウト・パターンを回路設計データ412として出力する。そして、得られた回路設計データ412からフォトマスクが作成され、ウエハプロセスにより、半導体集積回路430が製造されることになる。

0064

また、テストパターン生成装置420は、出力ネットリスト130に基づいて、ATPGによりテストパターン422を自動生成することができる。半導体テスタ440は、製造された半導体集積回路430をDUT(Device Under Test)として、テストパターン422に基づきテストし、パスおよびフェイルを判定する。

0065

上述したように、半導体集積回路430は、複数の組に分割されたスキャンチェーンと、スキャンチェーンから分割された複数の組各々の部分チェーンを経由するか迂回するかを選択するための複数の組各々のマルチプレクサを含む。半導体集積回路430は、また、複数の組各々の部分チェーンを構成する複数の素子各々を経由するか迂回するかを選択するための複数の素子各々のマルチプレクサを含む。半導体集積回路430は、さらに、スキャン入力端子SINと、スキャン出力端子SOUTと、複数の組各々のマルチプレクサを制御するための組選択入力端子DECIN*(*は、必要な範囲の任意の数字を表す。)と、複数の素子各々のマルチプレクサを制御するための素子選択入力端子SELIN*(*は、必要な範囲の任意の数字を表す。)とを含む。半導体集積回路430は、組選択入力端子DECIN*と複数の組各々のマルチプレクサとに接続されるデコーダ回路と、素子選択入力端子SELIN*と複数のFF素子各々の後段のマルチプレクサとに接続されるセレクタ回路とをさらに含むことができる。

0066

半導体テスタ440は、テスト時には、テストパターン422に基づき、半導体集積回路に組み込まれたスキャンチェーンを構成する複数の組各々の部分チェーンに対し設けられたマルチプレクサを、複数の組のうちの指定の組の部分チェーンがスキャン入力端子およびスキャン出力端子に繋がった状態になるよう制御する。半導体テスタ440は、また、テストパターン422に基づき、複数の組各々の部分チェーンを構成する複数のFF素子各々に対して設けられたマルチプレクサを、複数のFF素子のうちの指定の少なくとも1つのFF素子が迂回される状態になるよう制御する。

0067

そして、半導体テスタ440は、テストパターン422に基づき、スキャン入力端子SINから、指定の組の部分チェーンを構成し、指定の少なくとも1つの素子を除くテスト対象のFF素子各々に対し値を設定し、スキャン出力端子SOUTからテスト対象素子各々の値を観測する。

0068

図13は、本実施形態による回路設計装置410が生成した回路設計データに基づく半導体集積回路におけるテスト時の動作を説明するタイミングチャートである。FF素子は、説明の都合上、図6に示したデコーダ回路に対応させて8組あるものとする。図6の例では、テストパターン生成装置420は、テスト時に、デコーダ回路への入力端子DECIN1,DECIN2,DECIN3に対し、図13に示すような波形の信号を印加するテストパターンを生成することで、出力1から出力8までの信号が順番に1になり、第1組から第8組までを順番にテストして行くテストパターンを得ることができる。

0069

図14は、本実施形態による回路設計装置410が生成した回路設計データに基づく半導体集積回路における各組のテスト時の動作の詳細を説明するタイミングチャートである。図13に示す例では、各組は、10個のFF素子で構成されており、ここで、第1組の前から2番目のFF素子が故障していると見当が付けられ、このFF素子を除外してテストを行うものとする。

0070

図14の例では、テストパターン生成装置420は、セレクタ回路の入力端子SELIN1からSELIN10に対し、図14のような波形の信号を印加するテストパターンを作成することで、出力2の信号が1になり、第1組の前から2番目のFFがスキャンチェーンから除外された状態でテストを行うためのテストパターンを得ることができる。

0071

またスキャン入力端子SINから印加する信号波形は、0縮退故障および1縮退故障の両方をテストする必要があるので、先ず除外された1個のFF素子を除く9個のFF素子全てに値0を設定し、次に9個のFF素子全てに値1を設定する信号波形を印加するテストパターンとする。さらにスキャン出力端子SOUTに設定されるべき期待値は、図14の場合には、全てのFF素子にスキャン入力端子SINから値をセットし終える9番目のサイクルまでは不定にし、値0が観測できる10番目のサイクルから19番目のサイクルまでは値0にし、値1が観測できる20番目のサイクルから28番目のサイクルまでは値1にする。

0072

テストパターン生成装置420は、このような条件のテストパターンを作成することによって、故障していると当たりを付けているFF素子のみを除外したスキャンチェーンのテストが行えるテストパターンを得ることができる。

0073

したがって、故障箇所の見当を付けて、その箇所をFIB加工やレイアウト改定により修正し、正常動作するか否かを確認する必要はない。レイアウト改定する前段階で、スキャンチェーン上の故障個所を特定し、その故障個所で間違いないことを半導体テスタにより確認することができるからである。このため、FIB加工やレイアウト改定の試行錯誤が不要であり、ひいては、レイアウト修正の工期を短縮し、コストを低減することができる。

0074

以下、図15を参照しながら、本実施形態による集積回路設計装置110のハードウェア構成について説明する。図15は、本実施形態による集積回路設計装置110のハードウェア構成を示す図である。本実施形態による集積回路設計装置110は、デスクトップ型パーソナルコンピュータワークステーションなどの汎用コンピュータなどとして構成されている。図15に示す集積回路設計装置110は、シングルコアまたはマルチコアのCPU(Central Processing Unit)12と、CPU12とメモリとの接続を担うノースブリッジ14と、該ノースブリッジ14と専用バスまたはPCIバスを介して接続され、PCIバスやUSBなどのI/Oとの接続を担うサウスブリッジ16とを含む。

0075

ノースブリッジ14には、CPU12の作業領域を提供するRAM(Random Access Memory)18と、映像信号を出力するグラフィックボード20とが接続される。グラフィックボード20には、映像出力インタフェースを介してディスプレイ50に接続される。

0076

サウスブリッジ16には、PCI(Peripheral Component Interconnect)22、LANポート24、IEEE(The Institute of Electrical and Electronics Engineers, Inc.)1394ポート26、USB(Universal Serial Bus)ポート28、HDD(Hard Disk Drive)やSSD(Solid State Drive)などの補助記憶装置30、オーディオ入出力32、シリアルポート34が接続される。補助記憶装置30は、コンピュータ装置を制御するためのOS、上述した機能部を実現するための制御プログラムや各種システム情報や各種設定情報を格納する。LANポート24は、集積回路設計装置110をLANに接続させるインタフェース機器である。

0077

USBポート28には、キーボード52およびマウス54などの入力装置が接続されてもよく、当該集積回路設計装置110の操作者からの各種指示の入力を受け付けるためのユーザ・インタフェースを提供することができる。本実施形態による集積回路設計装置110は、補助記憶装置30から制御プログラムを読み出し、RAM18が提供する作業空間に展開することにより、CPU12の制御の下、上述した各機能部および各処理を実現する。なお、テストパターン生成装置420については、詳細は説明しないが、図15に示したハードウェアと同様に構成することができる。

0078

以上説明したように、本実施形態によれば、スキャンチェーン上の特定の素子を迂回してテストすることが可能な回路を設計することができる回路設計装置、回路設計方法およびプログラム、並びに回路装置を提供することができる。

0079

なお、上記機能部は、アセンブラ、C、C++、C#、Java(登録商標)などのレガシープログラミング言語オブジェクト指向プログラミング言語などで記述されたコンピュータ実行可能なプログラムにより実現でき、ROM、EEPROM、EPROM、フラッシュメモリフレキシブルディスクCD−ROM、CD−RW、DVD−ROM、DVD−RAM、DVD−RW、ブルーレイディスクSDカード、MOなど装置可読な記録媒体に格納して、あるいは電気通信回線を通じて頒布することができる。

0080

これまで本発明の実施形態について説明してきたが、本発明の実施形態は上述した実施形態に限定されるものではなく、他の実施形態、追加、変更、削除など、当業者が想到することができる範囲内で変更することができ、いずれの態様においても本発明の作用・効果を奏する限り、本発明の範囲に含まれるものである。

0081

100…機能ブロック、102…入力ネットリスト、104…組内FF個数指定情報、106…デコーダ回路入力信号情報、108…セレクタ回路入力信号情報、110…集積回路設計装置、112…ネットリスト読込部、114…組内FF個数指定情報読込部、116…デコーダ回路入力信号情報読込部、118…セレクタ回路入力信号情報読込部、120…スキャンチェーン分割部、122…デコーダ回路挿入部、124…FF迂回回路挿入部、126…セレクタ回路挿入部、128…ネットリスト書出部、130…出力ネットリスト、210…FF素子、220…FF素子、230…FF素子、241…マルチプレクサ、250…デコーダ回路、310…マクロセル、320…FF素子、330…マルチプレクサ、350…セレクタ回路、400…半導体テスト環境、410…回路設計装置、412…回路設計データ、420…テストパターン生成装置、422…テストパターン、430…半導体集積回路、440…半導体テスタ、500…回路、502…FF素子、12…CPU、14…ノースブリッジ、16…サウスブリッジ、18…RAM、20…グラフィックボード、22…PCI、24…LANポート、26…IEEE1394ポート、28…USBポート、30…補助記憶装置、32…オーディオ入出力、34…シリアルポート、50…ディスプレイ、52…キーボード、54…マウス

先行技術

0082

特開2006−90837号公報

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