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技術 光電変換装置、焦点検出装置、及び撮像システム

出願人 キヤノン株式会社
発明者 加藤智
出願日 2014年12月2日 (5年6ヶ月経過) 出願番号 2014-244335
公開日 2016年6月20日 (4年0ヶ月経過) 公開番号 2016-111403
状態 特許登録済
技術分野 光信号から電気信号への変換
主要キーワード 誤判定要因 動作レンジ 信号伝送期間 アナログ信号処理装置 スイッチ抵抗 蓄積停止 オフセットノイズ 電圧フォロワ
関連する未来課題
重要な関連分野

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図面 (13)

課題

信号の検出精度を高めつつ、信号の読み出し速度を高速化する。

解決手段

光電変換部と、信号線と、回路ブロックと、制御回路とを有する光電変換装置において、回路ブロックは、帰還経路を有する差動増幅回路と、出力端子と信号線との間の導通を制御する第1スイッチと、反転入力端子と信号線との間の導通を制御する第2スイッチと、反転入力端子と出力端子との間の導通を制御する第3スイッチを有し、制御回路は、信号を読み出す期間の前に、第3スイッチを導通状態にする。

概要

背景

特許文献1には、オートフォーカス(以降、AF)用のセンサにおいて、共通出力線への接続を行うスイッチを差動増幅器帰還経路内に収める構成が開示されている。このような構成によって、スイッチ抵抗による電圧変動の影響を低減し、AF信号の最大値、および最小値検出精度を高めることが可能になる。

概要

信号の検出精度を高めつつ、信号の読み出し速度を高速化する。光電変換部と、信号線と、回路ブロックと、制御回路とを有する光電変換装置において、回路ブロックは、帰還経路を有する差動増幅回路と、出力端子と信号線との間の導通を制御する第1スイッチと、反転入力端子と信号線との間の導通を制御する第2スイッチと、反転入力端子と出力端子との間の導通を制御する第3スイッチを有し、制御回路は、信号を読み出す期間の前に、第3スイッチを導通状態にする。

目的

本発明は、信号の検出精度を高めつつ、信号の読み出し速度を高速化することが可能な光電変換装置、および光電変換装置の駆動方法を提供する

効果

実績

技術文献被引用数
0件
牽制数
0件

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請求項1

光電変換部と、信号線と、前記光電変換部と前記信号線との間に接続された回路ブロックと、前記回路ブロックを制御する制御回路と、を有する光電変換装置において、前記回路ブロックは、前記光電変換部からの信号が入力される非反転入力端子と、反転入力端子と、出力端子と、前記反転入力端子と前記出力端子を接続する帰還経路と、を有する差動増幅回路と、前記出力端子と接続する一端子と、前記信号線と接続する他端子とを有し、前記出力端子と前記信号線との間の導通を制御する第1スイッチと、前記反転入力端子が接続する一端子と、前記信号線と前記第1スイッチの他端子が接続する他端子とを有し、前記反転入力端子と前記信号線との間の導通を制御する第2スイッチと、前記反転入力端子が接続する一端子と、前記出力端子と前記第1スイッチの一端子が接続する他端子とを有し、前記反転入力端子と前記出力端子との間の導通を制御する第3スイッチと、を有し、前記制御回路は、前記回路ブロックから信号を読み出す期間に、前記第1スイッチと前記第2スイッチを導通状態にし、前記第3スイッチを非導通状態にし、前記制御回路は、前記信号を読み出す期間の前に、前記第3スイッチを導通状態にすることを特徴とする光電変換装置。

請求項2

前記制御回路は、前記第1スイッチと前記第2スイッチを制御するための第1信号と、前記第3スイッチを制御するための第2信号を供給し、前記第1信号と前記第2信号は、論理否定の関係にあることを特徴とする請求項1に記載の光電変換装置。

請求項3

前記光電変換装置は、前記信号線に接続された第1電流源を有し、前記差動増幅回路は、第2電流源と、前記第1電流源または前記第2電流源とソースフォロワ回路を構成するトランジスタを有することを特徴とする請求項1または2に記載の光電変換装置。

請求項4

前記第1スイッチを導通状態にする期間において、前記第1電流源が第1電流値で動作し、前記第3スイッチを導通状態にする期間において、前記第2電流源が前記第1電流値よりも大きい第2電流値で動作することを特徴とする請求項3に記載の光電変換装置。

請求項5

前記光電変換部と前記回路ブロックを組とし、複数の前記組が前記信号線に接続していることを特徴とする請求項1乃至4のいずれか1項に記載の光電変換装置。

請求項6

前記光電変換装置は、前記回路ブロックで生じたオフセットを低減するためのオフセットキャンセル部を有することを特徴とする請求項1乃至5のいずれか1項に記載の光電変換装置。

請求項7

前記光電変換部からの信号が前記オフセットキャンセル部を介して前記回路ブロックへ入力されることを特徴とする請求項6に記載の光電変換装置。

請求項8

前記オフセットキャンセル部はクランプ回路を有することを特徴とする請求項6または7に記載の光電変換装置。

請求項9

前記光電変換装置は、更に、第2信号線と、前記光電変換部と前記第2信号線との間に接続された第2回路ブロックと、を有し、前記第2回路ブロックは、前記光電変換部からの前記信号が入力される第2非反転入力端子と、第2反転入力端子と、第2出力端子と、前記第2反転入力端子と前記第2出力端子を接続する第2帰還経路と、を有する第2差動増幅回路と、前記第2出力端子と接続する一端子と、前記第2信号線と接続する他端子とを有し、前記出力端子と前記第2信号線との間の導通を制御する第4スイッチと、前記第2反転入力端子と接続する一端子と、前記第2信号線と前記第4スイッチの他端子と接続する他端子とを有し、前記第2反転入力端子と前記第2信号線との間の導通を制御する第5スイッチと、前記第2反転入力端子と接続する一端子と、前記第2出力端子と前記第4スイッチの一端子と接続する他端子とを有し、前記第2反転入力端子と前記第2出力端子との間の導通を制御する第6スイッチと、を有し、前記制御回路は、前記第2回路ブロックの動作を制御し、前記回路ブロックから信号を出力するために前記第4スイッチと前記第5スイッチを導通状態にする前に、前記第6スイッチを導通状態にすることを特徴とする請求項1乃至8のいずれか1項に記載の光電変換装置。

請求項10

前記光電変換部と前記第2回路ブロックを第2の組とし、複数の前記第2の組が前記第2信号線に接続していることを特徴とする請求項9に記載の光電変換装置。

請求項11

前記光電変換装置は、前記第2回路ブロックで生じたオフセットを低減するための第2オフセットキャンセル部を有することを特徴とする請求項9または10に記載の光電変換装置。

請求項12

前記光電変換部からの信号が前記第2オフセットキャンセル部を介して前記第2回路ブロックへ入力されることを特徴とする請求項11に記載の光電変換装置。

請求項13

前記第2オフセットキャンセル部はクランプ回路を有することを特徴とする請求項11または12に記載の光電変換装置。

請求項14

請求項1乃至13のいずれか1項に記載の光電変換装置を有する焦点検出装置

請求項15

請求項14に記載の焦点検出装置と、固体撮像装置と、前記固体撮像装置と前記焦点検出装置に光を導くレンズと、全体制御部と、を有し、前記全体制御部は、前記焦点検出装置の出力に基づいて前記レンズを駆動することを特徴とする撮像ステム

技術分野

0001

本発明は、光電変換装置焦点検出装置、及び撮像ステムに関する。

背景技術

0002

特許文献1には、オートフォーカス(以降、AF)用のセンサにおいて、共通出力線への接続を行うスイッチを差動増幅器帰還経路内に収める構成が開示されている。このような構成によって、スイッチ抵抗による電圧変動の影響を低減し、AF信号の最大値、および最小値検出精度を高めることが可能になる。

先行技術

0003

特開2011−130135号公報

発明が解決しようとする課題

0004

特許文献1の駆動方法においては、帰還経路が形成されず、差動増幅器のオペアンプ負入力端子浮遊状態となり、出力信号電源電圧、またはグランド電位に近づくように変化する期間が存在してしまう。

0005

このような期間があると、次のような課題が生じる可能性がある。1つは、出力が電源電圧やグランド電位となった状態で、信号読み出しが開始されると、所定の値に収束するまでに時間がかかるため、応答速度、つまり信号の読み出し速度が低下しうる。また、別の1つは、周辺回路からのクロストークにより負入力端子がオペアンプの入力動作レンジ外に電位が変動しうる。この場合にも、負入力端子が所定の値になるまでに時間がかかるため、応答速度が低下してしまう。

0006

そこで、本発明は、信号の検出精度を高めつつ、信号の読み出し速度を高速化することが可能な光電変換装置、および光電変換装置の駆動方法を提供することを目的とする。

課題を解決するための手段

0007

本発明の光電変換装置は、光電変換部と、信号線と、前記光電変換部と前記信号線との間に接続された回路ブロックと、前記回路ブロックを制御する制御回路と、を有する光電変換装置において、前記回路ブロックは、前記光電変換部からの信号が入力される非反転入力端子と、反転入力端子と、出力端子と、前記反転入力端子と前記出力端子を接続する帰還経路と、を有する差動増幅回路と、前記出力端子と接続する一端子と、前記信号線と接続する他端子とを有し、前記出力端子と前記信号線との間の導通を制御する第1スイッチと、前記反転入力端子が接続する一端子と、前記信号線と前記第1スイッチの他端子が接続する他端子とを有し、前記反転入力端子と前記信号線との間の導通を制御する第2スイッチと、前記反転入力端子が接続する一端子と、前記出力端子と前記第1スイッチの一端子が接続する他端子とを有し、前記反転入力端子と前記出力端子との間の導通を制御する第3スイッチと、を有し、前記制御回路は、前記回路ブロックから信号を読み出す期間に、前記第1スイッチと前記第2スイッチを導通状態にし、前記第3スイッチを非導通状態にし、前記制御回路は、前記信号を読み出す期間の前に、前記第3スイッチを導通状態にする。

発明の効果

0008

本発明の光電変換装置、および光電変換装置の駆動方法によれば、信号の検出精度を高めつつ、信号の読み出し速度を高速化することが可能となる。

図面の簡単な説明

0009

実施例1の光電変換装置を説明するための模式図である。
実施例1の光電変換装置を説明するための回路図である。
実施例1の光電変換装置の最大値検出部と最小値検出部を説明するための回路図である。
実施例1の光電変換装置の駆動方法を説明するためのタイミング図である。
実施例2の光電変換装置を説明するための回路図である。
実施例2の光電変換装置の駆動方法を説明するためのタイミング図である。
実施例3の光電変換装置を説明するための回路図である。
実施例4の光電変換装置の駆動方法を説明するためのタイミング図である。
実施例5の光電変換装置を説明するための回路図である。
実施例5の光電変換装置の駆動方法を説明するためのタイミング図である。
実施例6の光電変換装置を説明するための回路図である。
実施例7の撮像システムを説明するための模式図である。

実施例

0010

(実施例1)
図1図4を用いて本発明に係る実施例1を説明する。実施例1は、位相差方式AF用の光電変換装置に適用した例を示す。以降の説明において、スイッチは、少なくとも一端子とそれとは別の他端子を有し、一端子と他端子との間の接続を制御する。スイッチはMOSトランジスタや、CMOSスイッチなどである。例えば、スイッチがMOSトランジスタの場合には、スイッチの一端子はMOSトランジスタの一方の主電極であり、スイッチの他端子はMOSトランジスタの他方の主電極とする。なお、MOSトランジスタの主電極とはソース領域、あるいはドレイン領域であり、制御電極とはゲートである。また、端子とは電極のみでなく、ノードを含む。端子と接続することは、電極のみでなく、その電極と同一のノードと接続していることを含む。

0011

図1は、位相差AF用の光電変換装置における撮像面を模式的に示した図である。撮像面には、対となるラインセンサ部L1AとL1B、L2AとL2B、・・・LNAとLNBが存在する。一対のラインセンサ部は撮像面のある領域における被写体のデフォーカス量(合焦位置からのずれ量)を測定するために用いられている。このラインセンサ部の対を複数配列することは測距点を複数設けることになり、AFの精度の向上を図ることができる。各ラインセンサ部は画素100を複数含んで構成される。ここで、光電変換装置は、不図示の制御回路を有する。制御回路は、例えばデコーダータイミングジェネレーターである。この制御回路が各ラインセンサ部の動作を制御する制御信号を供給する。

0012

図2は、図1の1つのラインセンサ部に着目した、より詳細な構成例を示す回路図である。説明を簡単にするために、ラインセンサ部が3つの画素100からなる場合を例にとって説明する。画素100は、光電変換部であるフォトダイオード(以降、PD)101と、画素増幅部であるオペアンプ102と、リセット部であるリセットMOSトランジスタ103を含む。リセットMOSトランジスタ103は、PD101のアノードおよびオペアンプ102の非反転入力端子をリセットする。PD101のカソードは、電源電圧(以降、VDD)のノードに接続され、アノードはリセットMOSトランジスタ103の一方の主電極およびオペアンプ102の非反転入力端子に接続される。オペアンプ102は、その出力端子が反転入力端子に接続される電圧フォロワとして構成されている。画素100からの信号はオペアンプ102の出力端子から出力された信号である。リセットMOSトランジスタ103の他方の主電極はリセット用の電圧VRESのノードに接続される。

0013

画素100の出力端子は、信号のピーク値(最大値)を検出する最大値検出部と信号のボトム値(最小値)を検出する最小値検出部とに接続される。最大値検出部は回路ブロック201と電流源301とを含み、最小値検出部は回路ブロック202と電流源302とを含む。電流源301は、例えば定電流源であり、NMOSトランジスタで構成され、信号線401に接続される。電流源302は、例えば定電流源であり、PMOSトランジスタで構成され、信号線402に接続される。複数の回路ブロック201の出力ノードは信号線401に共通に接続され、複数の回路ブロック202の出力ノードは信号線402に共通に接続される。信号線401、402は共通出力線とも言える。信号線401は出力POUTに、信号線402は出力BOUTに接続される。信号線401には、画素100と回路ブロック201の組が3つ接続しており、信号線402には、画素100と回路ブロック202の組が3つ接続している。

0014

回路ブロック201は、差動増幅回路210と、MOSトランジスタ220と、MOSトランジスタ230と、MOSトランジスタ240とを含む。MOSトランジスタ220は、最小値出力スイッチである。MOSトランジスタ230は、フィードバック(以降、FB)制御スイッチである。MOSトランジスタ240は、第2FB制御スイッチである。第2FB制御スイッチは、最小値出力スイッチの抵抗キャンセルするために設けられている。FB制御スイッチ、あるいは第2FB制御スイッチによって、帰還経路(フィードバックループとも称する)が形成される。

0015

回路ブロック201の各素子接続関係は次のようになる。差動増幅回路210の非反転入力端子は、画素100の出力端子と接続され、光電変換部からの信号が差動増幅回路210の非反転入力端子に入力される。差動増幅回路210の出力端子は、MOSトランジスタ220の一方の主電極、およびMOSトランジスタ230の一方の主電極と接続される。MOSトランジスタ220の他方の主電極は信号線401と接続される。MOSトランジスタ230の他方の主電極は、差動増幅回路210の反転入力端子と接続される。MOSトランジスタ240の一方の主電極は、MOSトランジスタ220の他方の主電極と信号線401と接続され、MOSトランジスタ240の他方の主電極は、MOSトランジスタ230の他方の主電極と差動増幅回路210の反転入力端子と接続される。ここで説明した、接続とは、入出力端子や主電極のうちの少なくとも2つが同一のノードに接続されている場合である。その他に、接続とは、入出力端子や主電極のうちの少なくとも2つの間に寄生抵抗寄生容量が存在する場合を含む。また、接続とは、入出力端子や主電極のうちの少なくとも2つの間に、他のスイッチが接続の間に設けられている場合を含みうる。他のスイッチの動作が、その入出力端子や主電極を有する素子の動作と同期していれば、入出力端子や主電極のうちの少なくとも2つが実質的に同一のノードに接続されているとみなせるためである。接続は、以降の説明においても、同様である。

0016

MOSトランジスタ220は、制御電極に供給される信号PAGCに応じて、その導通(オン)または非導通状態(オフ)が切り換えられる。MOSトランジスタ230は、信号PAGCの反転信号である信号POFCによってその導通または非導通状態を切り替えられる。MOSトランジスタ240は、制御電極に供給される信号PAGCに応じて、その導通または非導通状態が切り換えられる。回路ブロック202において、信号POFCは、信号PAGCからインバータ回路によって生成される。

0017

回路ブロック202は、差動増幅回路250と、MOSトランジスタ260と、MOSトランジスタ270と、MOSトランジスタ280とを含む。MOSトランジスタ260は、最小値出力スイッチである。MOSトランジスタ270は、FB制御スイッチである。MOSトランジスタ280は、第2FB制御スイッチである。第2FB制御スイッチは、最小値出力スイッチの抵抗をキャンセルするために設けられている。回路ブロック201と同様に、FB制御スイッチ、あるいは第2FB制御スイッチによって、帰還経路が形成される。

0018

回路ブロック202の各素子の接続関係は次のようになる。差動増幅回路250の非反転入力端子は、画素100の出力端子と接続され、光電変換部からの信号が差動増幅回路250の非反転入力端子に入力される。差動増幅回路250の出力端子は、MOSトランジスタ260の一方の主電極、およびMOSトランジスタ270の一方の主電極に接続される。MOSトランジスタ260の他方の主電極は信号線402と接続される。MOSトランジスタ270の他方の主電極は、差動増幅回路250の反転入力端子と接続される。MOSトランジスタ280の一方の主電極は、MOSトランジスタ260の他方の主電極と信号線402と接続される。MOSトランジスタ280の他方の主電極は、MOSトランジスタ270の他方の主電極と差動増幅回路250の反転入力端子と接続される。

0019

MOSトランジスタ260は、ORゲート500の出力によって、導通または非導通状態が切り換えられる。これは、信号PAGC、または走査回路600から供給される信号PH1、PH2、・・・のいずれかがハイレベルの時に導通することになる。MOSトランジスタ270は、信号PAGCの反転信号である信号POFCによって、導通または非導通状態を切り替えられる。また、MOSトランジスタ280は、信号PAGCによって、導通または非導通状態を切り替えられる。回路ブロック202においても、信号POFCは、信号PAGCからインバータ回路によって生成される。

0020

ここで、回路ブロック202を第1回路ブロックとすると、MOSトランジスタ260は第1のスイッチとなり、MOSトランジスタ280は第2スイッチとなり、MOSトランジスタ270は第3スイッチとなる。そして、回路ブロック201を第2回路ブロックとすると、MOSトランジスタ220は第4のスイッチとなり、MOSトランジスタ240は第5スイッチとなり、MOSトランジスタ230は第6スイッチとなる。

0021

図3(a)は、差動増幅回路210のより詳細な構成例を示す回路図である。差動増幅回路210は、差動入力段211と、NMOSソースフォロワ回路で構成される出力段212とに分けられる。差動入力段211は、2つのPMOSトランジスタと、2つのNMOSトランジスタと、電流源とを有する。2つのPMOSトランジスタは、それぞれ非反転入力端子と反転入力端子として機能する。出力段212のNMOSソースフォロワ回路の電流源であるMOSトランジスタ213は、制御電極に供給される信号VBN1によって電流値が制御でき、出力段212の動作を制御する。信号VBN1は、バイアス電圧とも称する。

0022

図3(b)は、差動増幅回路250のより詳細な構成例を示す回路図である。差動増幅回路250は、差動入力段241と、PMOSソースフォロワ回路で構成される出力段242とに分けられる。差動入力段241は、2つのPMOSトランジスタと、2つのNMOSトランジスタと、電流源とを有する。2つのPMOSトランジスタは、それぞれ非反転入力端子と反転入力端子として機能する。出力段242のPMOSソースフォロワ回路の電流源であるMOSトランジスタ243は、制御電極に供給される信号VBP1によって電流値を制御でき、出力段242の動作を制御できる。信号VBP1は、バイアス電圧とも称する。

0023

次に、図4に示すタイミング図を用いて、本実施例に係る光電変換装置の動作を説明する。図4に示す各信号は、図2図3と対応しており、信号がハイレベル(以降、Hレベル)であるときに対応するMOSトランジスタが導通状態になり、ローレベル(以降、Lレベル)であるときに対応するMOSトランジスタが非導通状態となる。

0024

図4において、時刻t0から時刻t1の期間がリセット期間であり、時刻t1〜時刻t2の期間が、最大値検出部から信号線401へ、最小値検出部から信号線402へと信号を伝送する準備を行う伝送準備期間である。時刻t2〜時刻t3が信号のピーク値とボトム値を検出するオートゲインコントロール(Automatic Gain Control;AGC)期間である。AGC期間には、ピーク値とボトム値が伝送されているため、伝送期間である。時刻t3〜時刻t4が最大値検出部から信号線401へ、及び最小値検出部から信号線402へとの信号を伝送する準備を行う伝送準備期間であり、時刻t4以降が各画素信号の伝送を行う伝送期間である。伝送期間とは、信号を読み出す期間である。

0025

まず、時刻t0〜時刻t1のリセット期間では、信号PRESがHレベルとなり、PD101およびオペアンプ102の非反転入力端子の初期化動作が行われる。この時、回路ブロック201と回路ブロック202は、信号POFCがHレベルであり、MOSトランジスタ230とMOSトランジスタ270が導通状態である。また、信号PAGCがLレベルであり、MOSトランジスタ220、240、260、280が非導通状態である。更に、信号VBN1および信号VBP1は、差動増幅回路210、250を動作させるためのバイアス電圧値VBIAS_N、VBIAS_Pとなっている。ここで、回路ブロック201、202は初期化された信号を出力している。

0026

時刻t1〜時刻t2の期間において、回路ブロック201と回路ブロック202は、時刻t0〜時刻t1での状態を維持する。信号PAGCがLレベルであり、信号POFCがHレベルであるため、MOSトランジスタ220、240、260、280が非導通状態であり、MOSトランジスタ230、270が導通状態である。このような状態であることで、差動増幅回路210と差動増幅回路250の入出力動作レンジの範囲内の電圧となる。より正確には、差動増幅回路210と差動増幅回路250の入出力電圧は、初期化動作終了後の画素100からの出力電圧となる。

0027

時刻t2〜時刻t3のAGC期間において、信号PAGCはHレベルであり、信号POFCはLレベルである。よって、MOSトランジスタ220、240、260、280が導通状態であり、MOSトランジスタ230、270が非導通状態である。信号PAGCがHレベルとなると、3つの画素100のなかで最も大きい光出力が信号線401に、最も小さい光出力が信号線402に出力される。つまり、AGC期間は、最大値と最小値が信号線401、402へ伝送される期間である。この動作は、差動増幅回路210の出力段に設けられたNMOSソースフォロワ回路と、差動増幅回路250の出力段に設けられたPMOSソースフォロワ回路の特性を利用している。信号PAGCがHレベルの期間において、信号VBN_AGCをバイアス電圧値VBIAS_Nとし、信号VBP_AGCをバイアス電圧値VBIAS_Pとし、電流源301、302の動作を有効にしている。一方で、信号VBN1をグランド電位(以降、GND)にし、信号VBP1をVDDにすることで、電流源であるMOSトランジスタ213、243を無効にしている。これにより、NMOSソースフォロワ回路によって、最も大きな信号の画素信号が出力POUTに、PMOSソースフォロワ回路によって、最も小さな信号の画素信号が出力BOUTに出力される。AGC期間では、この最大値と最小値の差分値に応じて信号に対する増幅率ゲイン)を制御するAGC動作を行っている。また、最大値と最小値の差分値は、AGC動作におけるゲイン制御だけでなく、蓄積時間制御にも使われる。例えば、差分値が所定の大きさ以上になった場合は画素の蓄積を停止して信号の読み出し動作を行う。よって、精度の高い蓄積判定を行うためには、短時間でAGC期間を終え、蓄積停止可否の判定を行う必要がある。

0028

本実施例において、AGC期間の開始時刻である時刻t2の直前には、MOSトランジスタ230、270を導通状態にし、帰還経路を形成している。つまり、MOSトランジスタ220、240、260、280を導通状態にする前に、MOSトランジスタ230、270を導通状態にする。この動作によって、差動増幅回路210、250の入出力電圧は、画素100の出力信号の電圧となり、時刻t2の前には、差動増幅回路210、250は所定の動作レンジ内で動作している。よって、時刻t2において、差動増幅回路210、250が最短の時間で応答を開始することが可能となる。

0029

このように、信号線への信号伝送前に、差動増幅回路の帰還経路を形成して、MOSトランジスタ220、260の一端子、すなわち差動増幅回路を所望の動作点に設定しておくことで、高速な読出し動作が可能となる。また、信号線への信号伝送期間において、MOSトランジスタ240が導通状態になることによって、MOSトランジスタ220のばらつきを除去した信号を回路ブロック201から出力することができる。同様に、MOSトランジスタ280が導通状態になることによって、MOSトランジスタ260のばらつきを除去した信号を回路ブロック202から出力することができる。このような動作によって、信号の検出精度を高めつつ、信号の読み出し速度を高速化することが可能となる。

0030

また、NMOSソースフォロワ回路は高い電圧へ、PMOSソースフォロワ回路は低い電圧への応答速度に優れている。時刻t2でのそれぞれの差動増幅回路210、250の初期値が時刻t2における画素信号の値となっている。このことによって、信号線401、402は、各ソースフォロワにとって有利な電圧方向への変化となり、より速度的に有利な条件で最大値、最小値検出を行うことが可能となる。

0031

続いて、時刻t3〜時刻t4の期間は、上述した時刻t1〜時刻t2の期間と同様に、MOSトランジスタ230、270を導通させて、差動増幅回路210、250の入出力電圧を画素100の出力電圧にする。つまり、信号PAGCがLレベルであり、信号POFCがHレベルであるため、MOSトランジスタ220、240、260、280が非導通状態であり、MOSトランジスタ230、270が導通状態である。

0032

時刻t4から、走査回路600からの信号PH1、PH2、PH3により、それぞれの画素100の出力信号が回路ブロック202から信号線402へと、順次伝送されていく。この際も、時刻t3〜時刻t4の期間において、回路ブロック202の入出力を予め画素100の出力としていたことで、上述のAGC期間と同じく最短の伝送時間で信号の読み出しを行うことが可能となる。

0033

なお、時刻t4以降において、信号PAGCがLレベルであり、信号POFCがHレベルとなっている。これは、画素の信号を読み出す動作を1つの回路ブロック202から行うためである。複数の回路ブロック202のMOSトランジスタ260やMOSトランジスタ280を個別に制御可能であれば、MOSトランジスタ280を動作させてもよい。MOSトランジスタ280を動作させることで、MOSトランジスタ260のばらつきを除去した信号を回路ブロック202から出力することができる。

0034

以上のように、伝送準備期間中に回路ブロック201と回路ブロック202内のMOSトランジスタ230、270を導通させることで、差動増幅回路210、250の入出力レベルを所定の電圧レベルに設定する。その後、信号伝送期間に以降することで、信号の読み出し時間を短縮した高速な信号読み出しが可能となる。

0035

また、本実施例において信号POFCと信号PAGCは論理否定の関係にあるが、個別に制御し、論理否定ではない関係であってもよい。

0036

(実施例2)
図5図6を用いて、本発明に関わる実施例2について説明する。図5は、1つのラインセンサ部に着目した回路図であり、図2と対応している。図6は、図5の回路におけるタイミング図であり、図4と対応している。実施例1と同一の構成については同一の符号を付し、説明を省略する。また、実施例1と同一の動作を行う場合についても、説明を省略する。

0037

実施例1では、MOSトランジスタ230、270は、信号PAGCとその反転信号である信号POFCに基づいて制御されていたが、本実施例ではMOSトランジスタ230、270を信号PAGCとは関係のない独立した信号POFCによって制御している。このような構成によっても、信号の読み出しの時間を短縮する駆動が可能である。

0038

図6を用いて、本実施例の読み出し方法について説明する。時刻t0〜時刻t1はリセット期間であり、時刻t1〜時刻t3は伝送準備期間であり、時刻t3〜時刻t4はAGC期間である。また、時刻t4〜時刻t6は、伝送準備期間であり、時刻t6以降が各画素信号の伝送を行う伝送期間である。これらの期間における動作は基本的には、実施例1と同様であるが、2つの伝送準備期間のそれぞれにおいて、信号POFCが途中からHレベルになる点が実施例1と異なる。具体的には、信号POFCは、時刻t1〜時刻t2においてLレベルであり、時刻t2〜時刻t3においてHレベルとなる。また、信号POFCは、時刻t4〜時刻t5においてLレベルであり、時刻t5〜時刻t6においてHレベルとなる。つまり、信号POFCは、伝送期間前に少なくとも一定期間だけHレベルになっている。このような読み出し方法においても、実施例1と同様に信号の読み出しの時間を短縮する駆動が可能である。更に、時刻t1〜時刻t2、および時刻t4〜時刻t5において、信号VBN1がGNDであり、VBP1がVDDであることで、電流源であるMOSトランジスタ213、243が動作しないため、消費電流を低減することができる。

0039

なお、伝送準備期間は、差動増幅回路210、250が所望の動作点に収束するのに十分な最低限の時間を設けるだけでもよい。また、この読み出し方法を実施例1の回路において適用することも可能である。

0040

(実施例3)
図7を用いて、本発明に関わる実施例3について説明する。図7は、1つのラインセンサ部に着目した回路図であり、図2と対応している。実施例1と同一の構成については同一の符号を付し、説明を省略する。また、実施例1と同一の動作を行う場合についても、説明を省略する。

0041

本実施例では、回路ブロック202が信号線402と共に、信号線403に接続している。回路ブロック202からの最小値の読み出しを信号線402で行い、画素信号の読み出しを信号線403で行う。信号線403は、出力SOUTに接続している。ここで、回路ブロック202は、更に、MOSトランジスタ290を有する。MOSトランジスタ290の一方の主電極は、差動増幅回路250の出力端子、MOSトランジスタ260の一方の主電極、およびMOSトランジスタ270の一方の主電極と接続される。MOSトランジスタ290の他方の主電極は、信号線403と接続される。本実施例では、このMOSトランジスタ290の制御電極に、走査回路600からの信号PH1がOR回路を介さずに入力される。このように、画素信号の読み出し方法において、信号PAGCを介さずに、走査回路600のみを使用してもよい。

0042

本実施例の構成によれば、OR回路を設ける必要がないため、回路面積を小さくすることができる。

0043

(実施例4)
図8を用いて、本発明に関わる実施例4について説明する。図8は、図2等に示す構成に適用可能なタイミング図であり、図4と対応している。実施例1と同一の構成については同一の符号を付し、説明を省略する。また、実施例1と同一の動作を行う場合についても、説明を省略する。

0044

実施例1では、伝送準備期間と伝送期間における差動増幅回路210、250の電流値が同じであった。つまり、信号VBN1と信号VBP1が伝送準備期間(図4の時刻t1〜時刻t2、および時刻t3〜時刻t4)と伝送期間(時刻t2〜時刻t3、および時刻t4以降)で、同じ値を有していた。しかし、本実施例では、伝送準備期間と伝送期間とで、それらの信号の値を変化させる。

0045

図8において、図4に比べて、信号VBN1は更にバイアス電圧値VBIAS_N2を有し、信号VBP1は更にバイアス電圧値VBIAS_P2を有する。それぞれのバイアス電圧値は、VBIAS_N>VBIAS_N2>GNDと、VDD>VBIAS_P2>VBIAS_Pの関係を有する。ここで、図8において、時刻t1〜時刻t2において、信号VBN1はバイアス電圧値VBIAS_N2であり、信号VBP1はバイアス電圧値VBIAS_P2である。この値にすることで、信号VBN1がバイアス電圧値VBIAS_Nである場合や、信号VBP1がバイアス電圧値VBIAS_Pである場合に比べて、電流源に流れる電流量を低減することができる。このように、差動増幅回路210、250を動作させるのに必要な最低限の電流に設定することで、差動増幅回路210、250の入出力は画素100の信号にしつつ、低消費電力駆動を実現することが可能となる。

0046

また、時刻t3以降において、信号VBN1は、バイアス電圧値VBIAS_N2、またはGNDであればよい。ここでは、消費電力を削減するため、信号VBN1をGNDにしている。信号VBP1は、時刻t3以降において、バイアス電圧値VBIAS_P、またはバイアス電圧値VBIAS_P2であればよい。ここでは、バイアスの安定する時間を考慮して、時刻t3以降において、信号VBP1をバイアス電圧値VBIAS_Pにしている。

0047

なお、実際には伝送期間との駆動電流の違いによる動作点の差は生じるため、その差に応じて実施例1の駆動例に比べて応答時間は長くなる可能性があるが、従来例と比較した場合は上述した本発明による効果は、本実施例においても等しく得られる。

0048

(実施例5)
図9図10を用いて、本発明に関わる実施例5について説明する。図9は、1つのラインセンサ部に着目した回路図であり、図2と対応している。図10は、図9の回路におけるタイミング図であり、図4と対応している。実施例1と同一の構成については同一の符号を付し、説明を省略する。また、実施例1と同一の動作を行う場合についても、説明を省略する。

0049

実施例1では、PD101を初期化する際に生じるリセットノイズや、オペアンプ102で発生するオフセットノイズや、差動増幅回路210、250で発生するオフセットノイズを除去することは行っていない。しかし、実際には、これらのノイズ信号検出の際の誤差誤判定要因となりうるため、これらのノイズを低減した精度の高い光電変換装置を提供することが望ましい。本実施例では、これらノイズを低減するために、図2に示した構成に加えて、オフセットキャンセル部700を設けている。以下、PD101のリセットノイズや、オペアンプ102のオフセットノイズや、差動増幅回路210、250のオフセットノイズをノイズ信号と称する。

0050

図10において、オフセットキャンセル部700は、1つの画素100と1つの回路ブロック201との間と、1つの画素100と1つの回路ブロック202との間に設けられている。オフセットキャンセル部700には、画素100からの信号が入力し、回路ブロック201へ信号を出力するとともに回路ブロック201からの信号が入力される。また、オフセットキャンセル部700には、画素100からの信号が入力し、回路ブロック202へ信号を出力するとともに回路ブロック202からの信号が入力される。

0051

オフセットキャンセル部700は、MOSトランジスタ701〜705、およびクランプ回路のための容量Ccを含む。MOSトランジスタ701は信号PGR、MOSトランジスタ702は信号PTN1、MOSトランジスタ703は信号PTN2、MOSトランジスタ704は信号PTS1、MOSトランジスタ705は信号PTS2によってそれぞれ制御される。

0052

図10において、オフセットキャンセル部700のMOSトランジスタ701〜705、および容量Ccは以下のように接続されている。MOSトランジスタ702の一方の主電極とMOSトランジスタ704の一方の主電極は、互いに接続されており、画素100からの信号が入力される。MOSトランジスタ704の他方の主電極は、MOSトランジスタ703の一方の主電極および容量Ccの一方の電極と接続される。容量Ccの他方の電極は、MOSトランジスタ701の一方の主電極とMOSトランジスタ705の一方の主電極と接続される。MOSトランジスタ701の他方の主電極は電源電圧VGRと接続される。回路ブロック201と接続するオフセットキャンセル部の場合には、MOSトランジスタ703の他方の主電極は差動増幅回路210の反転入力端子と接続される。そして、MOSトランジスタ705の他方の主電極は、MOSトランジスタ702の他方の主電極および差動増幅回路210の非反転入力端子と接続される。また、回路ブロック202と接続するオフセットキャンセル部の場合には、MOSトランジスタ703の他方の主電極は、差動増幅回路250の反転入力端子と接続される。そして、MOSトランジスタ705の他方の主電極は、MOSトランジスタ702の他方の主電極および差動増幅回路250の非反転入力端子と接続される。

0053

このような構成の光電変換装置の動作について、図11を用いて説明する。

0054

時刻t0で信号PRESがHレベルとなり、PD101およびオペアンプ102の非反転入力端子の初期化動作が開始される。ここで、回路ブロック201、202は初期化された信号を出力している。

0055

時刻t1にて、信号PGRと、信号PTN1と、信号PTN2がHレベルとなり、MOSトランジスタ701〜703が導通状態となる。これにより、画素100を初期化した直後のリセットノイズと、差動増幅回路210、あるいは差動増幅回路250のオフセットノイズと、を含むリセット信号が容量Ccに電源電圧VGRを基準として、サンプリングされる。時刻t2で信号PTN2がLレベルになりMOSトランジスタ703が非導通状態になり、時刻t3で信号PTN1がLレベルになりMOSトランジスタ702が非導通状態になる。その後、時刻t4で信号PTS2をHレベルにし、MOSトランジスタ705を導通状態にする。これにより、差動増幅回路210の非反転入力端子、あるいは差動増幅回路250の非反転入力端子と、それに接続する容量Ccの他方の電極の電位を電圧VGRにする。時刻t5で信号PGRがLレベルになると、差動増幅回路210の非反転入力端子、あるいは差動増幅回路250の非反転入力端子と、容量Ccの他方の電極とがフローティングとなる。このとき、容量Ccの電極間には電源電圧VGRを基準に、リセット信号が保持されている。

0056

時刻t6において、信号PTS1がHレベルとなり、画素100が容量Ccの一方の電極に接続されると、画素100の出力のモニター(AGC動作)が開始される。

0057

時刻t7で信号PRESがLレベルになった後は、実施例1と同様である。しかし、この時、オペアンプ102や差動増幅回路210、250のオフセットノイズが容量Ccで保持(クランプ)されている。そのため、差動増幅回路210、250に現れる画素100の出力に基づく信号レベルは、クランプ回路の動作によって、ノイズ信号が削減された電圧値として出力される。

0058

以上のように、本実施例における固体撮像装置によれば、実施例1で説明した効果に加えて、ノイズ信号の影響を低減することが可能となる。

0059

(実施例6)
図11を用いて、本発明に関わる実施例6について説明する。図10は、1つのラインセンサ部に着目した回路図であり、図2と対応している。図10は、実施例1と同一の構成については同一の符号を付し、説明を省略する。また、実施例1と同一の動作を行う場合についても、説明を省略する。

0060

本実施例では、実施例1の図2の構成に比べて、実施例3の図7と、実施例5の図9の構成を有する。すなわち、本実施例の光電変換装置は、回路ブロック202が信号線402に加えて、信号線403に接続している。また、画素100と回路ブロック201との間と、画素100と回路ブロック202との間に、オフセットキャンセル部700を有する。このような構成によって、信号の読み出しを高速化しつつ、ノイズ信号を低減することができる。

0061

(実施例7)
図12を参照しながら、実施例7の撮像システムを説明する。図12は、撮像システムの構成例を示すブロック図である。

0062

801は後述するレンズプロテクトを行うバリア、802は被写体の光学像を固体撮像装置804に結像するレンズ、803はレンズを通過した光量を調整するための絞りである。804はレンズで結像された被写体の光学像を画像信号として取得する固体撮像装置である。805は先述の各実施例で説明した光電変換装置を用いたAFセンサである。

0063

806は固体撮像装置804やAFセンサ805から出力される信号を処理するアナログ信号処理装置、807は信号処理装置806から出力された信号をアナログデジタル変換するA/D変換器である。808はA/D変換器807より出力された画像データに対して各種の補正や、データを圧縮するデジタル信号処理部である。

0064

809は画像データを一時記憶するためのメモリ部、810は外部コンピュータなどと通信するための外部インターフェース(以降、I/F)回路、811はデジタル信号処理部808などに各種タイミング信号を出力するタイミング発生部である。812は各種演算カメラ全体を制御する全体制御部、813は記録媒体制御I/F部、814は取得した画像データを記録、または読み出しを行うための半導体メモリなどの着脱可能な記録媒体、815は外部コンピュータである。焦点検出装置としては、AFセンサ805に加えて、レンズ802、タイミング発生部811および全体制御部812を有していればよい。

0065

次に、上記の撮像システムの撮影時の動作について説明する。バリア801がオープンされ、AFセンサ805から出力された信号をもとに、全体制御部812は前記したような位相差検出により被写体までの距離を演算する。その後、演算結果に基づいてレンズ802を駆動し、再び合焦しているか否かを判断し、合焦していないと判断したときには、再びレンズ802を駆動するオートフォーカス制御を行う。次いで、合焦が確認された後に固体撮像装置804による蓄積動作が始まる。固体撮像装置804の蓄積動作が終了すると、固体撮像装置804から出力された画像信号はA/D変換器807でアナログデジタル変換され、デジタル信号処理部808を通り全体制御によりメモリ部809に書き込まれる。その後、メモリ部809に蓄積されたデータは全体制御部812の制御により記録媒体制御I/F部810を介して記録媒体814に記録される。また、外部I/F部810を通じて直接コンピュータなどに入力してもよい。

0066

以上で説明した各実施例は、本発明を実施するための例示的なものであって、本発明の技術的思想を逸脱しない範囲で様々に変更あるいは組み合わせることが可能である。例えば、信号経路対称性を高めるために回路ブロック201と回路ブロック202とを同一の構成にしているが、異ならせることも可能である。また、回路ブロック201から画素信号を出力する構成であってもよい。更に、各信号やMOSトランジスタの導電型反対導電型にすることも可能である。また、各実施例において、スイッチとしてMOSトランジスタを例に示したが、他の素子であってもよい。

0067

100単位画素
201 第1回路ブロック
202 第2回路ブロック
210、250差動増幅回路
220、260出力スイッチ(第4スイッチ、第1スイッチ)
230、270FB制御スイッチ(第6スイッチ、第3スイッチ)
240、280 第2FB制御スイッチ(第5スイッチ、第2スイッチ)
401、402 信号線

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